JP2009267021A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】チャネル移動度の低下を防止して、パンチスルーストッパを形成する。
【解決手段】半導体基板１００と、前記半導体基板上に形成され、長手方向と短手方向とを有し、順に積層されたボロンを含むシリコン炭化膜とシリコン膜とを有する半導体層１１０と、少なくとも前記半導体層の前記短手方向の側面に形成されたゲート電極１５０と、前記半導体層に形成され、前記ゲート電極の前記長手方向に隣接して形成されたソース・ドレイン領域１１１、１１２と、前記半導体層の側面であって、前記ゲート電極と前記半導体基板との間に形成された素子分離絶縁膜１３０と、を備える。
【選択図】図１
【解決手段】半導体基板１００と、前記半導体基板上に形成され、長手方向と短手方向とを有し、順に積層されたボロンを含むシリコン炭化膜とシリコン膜とを有する半導体層１１０と、少なくとも前記半導体層の前記短手方向の側面に形成されたゲート電極１５０と、前記半導体層に形成され、前記ゲート電極の前記長手方向に隣接して形成されたソース・ドレイン領域１１１、１１２と、前記半導体層の側面であって、前記ゲート電極と前記半導体基板との間に形成された素子分離絶縁膜１３０と、を備える。
【選択図】図１
Description
本発明は、半導体装置及びその製造方法に関するものである。
近年、半導体素子の微細化に伴い、プレーナ（planar）型ＭＯＳＦＥＴ（Metal Oxide Silicon Field Effect Transistor）に代わり、３次元素子が注目されている。３次元素子としては例えばＦｉｎＦＥＴが知られている。
このＦｉｎＦＥＴは、半導体基板の表面部に形成され長手方向と短手方向を有する凸型形状の半導体層（フィン）と、半導体層の短手方向の両側面にゲート絶縁膜を介して形成されたゲート電極を備える構造になっている。ゲート電極に挟まれた部分の半導体層がチャネル領域となる。また、半導体層内において、チャネル領域の両側がソース・ドレイン領域となる。
ＦｉｎＦＥＴはバルク（bulk）基板を用いるものと、ＳＯＩ（Silicon On Insulator）基板を用いるものとに大別できる。バルク基板を用いるＦｉｎＦＥＴは、ＳＯＩ基板を用いるものと比べて製造コストが低いという利点や、ボディ浮遊効果や自己加熱効果によるトランジスタ性能の劣化がないという利点がある。その反面、バルク基板を用いるＦｉｎＦＥＴは、フィンの下部においてパンチスルーが顕在化することで、オフリーク電流が高くなる（短チャネル効果の抑制能力が低くなる）という問題がある。
この問題を回避する手法として、フィンの下部に高濃度不純物層（パンチスルーストッパ）を形成することが知られている（例えば特許文献１参照）。しかし、パンチスルーストッパ形成時のチャネル領域への不純物混入や、熱拡散によるパンチスルーストッパ不純物のチャネル領域への拡散により、チャネル領域の移動度が低下するという問題があった。
特開２００７−２５８４８５号公報
本発明はチャネル移動度の低下を防止して、パンチスルーストッパを形成できる半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様による半導体装置は、半導体基板と、
前記半導体基板上に形成され、長手方向と短手方向とを有し、ボロン又はインジウムを含むシリコン炭化膜と前記シリコン炭化膜上に設けられたシリコン膜とを有する半導体層と、少なくとも前記半導体層の前記短手方向の側面に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の前記長手方向に隣接して形成されたソース・ドレイン領域と、前記半導体層の側面であって、前記ゲート電極と前記半導体基板との間に形成された素子分離絶縁膜と、を備えるものである。
前記半導体基板上に形成され、長手方向と短手方向とを有し、ボロン又はインジウムを含むシリコン炭化膜と前記シリコン炭化膜上に設けられたシリコン膜とを有する半導体層と、少なくとも前記半導体層の前記短手方向の側面に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の前記長手方向に隣接して形成されたソース・ドレイン領域と、前記半導体層の側面であって、前記ゲート電極と前記半導体基板との間に形成された素子分離絶縁膜と、を備えるものである。
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成され、長手方向と短手方向とを有し、ボロン又はインジウムを含むシリコン炭化膜と前記シリコン炭化膜上に設けられたシリコンゲルマニウム膜とを有する半導体層と、少なくとも前記半導体層の前記短手方向の側面に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の前記長手方向に隣接して形成されたソース・ドレイン領域と、前記半導体層の側面であって、前記ゲート電極と前記半導体基板との間に形成された素子分離絶縁膜と、を備えるものである。
本発明の一態様による半導体装置の製造方法は、ボロン又はインジウムを含む第１のシリコン膜を形成し、前記第１のシリコン膜上にシリコン炭化膜を形成し、前記シリコン炭化膜上に第２のシリコン膜を形成し、前記第２のシリコン膜及び前記シリコン炭化膜を加工してフィンを形成し、前記フィンの側面にゲート絶縁膜を形成し、前記フィンの側面に前記ゲート絶縁膜を介してゲート電極を形成し、前記ゲート電極の両側の前記フィンにソース・ドレイン領域を形成するものである。
本発明によれば、チャネル移動度の低下を防止して、パンチスルーストッパを形成できる。
以下、本発明の実施の形態による半導体装置を図面に基づいて説明する。
（第１の実施形態）図１に本発明の第１の実施形態に係る半導体装置（ＦｉｎＦＥＴ）の構成を示す。図１（ａ）は斜視図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った縦断面図である。
半導体装置は、半導体基板１００、フィン１１０、絶縁膜１２０、素子分離絶縁膜１３０、ゲート絶縁膜１４０、及びゲート電極１５０を備える。半導体基板１００はシリコン膜１０１及びシリコン炭化膜（炭素含有シリコン膜）１０２を有する。フィン１１０は半導体基板１００上に形成され長手方向（図中方向Ｄ１）と短手方向（図中方向Ｄ２）とを有する半導体層である。
ゲート電極１５０はゲート絶縁膜１４０を介してフィン１１０及び絶縁膜１２０の短手方向（Ｄ２方向）側面に形成される。また、ゲート電極１５０は絶縁膜１２０上にも形成される。
フィン１１０内において、ゲート電極１５０の両側部分はソース領域１１１及びドレイン領域１１２になっている。フィン１１０のうち、ソース領域１１２とドレイン領域の１１３の間、すなわちゲート絶縁膜１４０を介してゲート電極１５０が形成されている部分はチャネル領域１１３である。
フィン１１０の短手方向の側面の、ゲート電極１５０と半導体基板１００との間に素子分離絶縁膜１３０が形成される。
フィン１１０はシリコン炭化膜（炭素含有シリコン膜）１１４及びシリコン膜１１５を有する。シリコン炭化膜１１４は不純物（例えばボロン）を含む。
この不純物を含んだシリコン炭化膜１１４はパンチスルーを抑制するパンチスルーストッパとして機能する。また、シリコン炭化膜１１４に含まれる炭素は格子間シリコンをトラップする。ボロンは格子間シリコンと共に拡散する性質があり、炭素が格子間シリコンをトラップして拡散を抑制することで、ボロンの拡散も抑制される。そのため、チャネル領域１１３へのボロンの拡散が抑制され、チャネル中での不純物濃度増加を防ぐことができ、チャネル移動度の低下を防止することができる。
このように、本実施形態による半導体装置はチャネル移動度の低下を防止して、パンチスルーストッパが形成されたものである。
このような半導体装置の製造方法を図２及び図３に示す工程断面図を用いて説明する。この工程断面図は図１（ａ）のＡ−Ａ線に沿った縦断面図である。
図２（ａ）に示すように、シリコン基板２００上にシリコン炭化膜２０１をエピタキシャル成長させる。そして、シリコン炭化膜２０１上にシリコン膜２０２をエピタキシャル成長させる。
図２（ｂ）に示すように、シリコン膜２０２上にシリコン窒化膜２０３を形成し、リソグラフィ処理を用いてシリコン窒化膜２０３のパターン加工を行う。そして、シリコン窒化膜２０３をマスクとしてシリコン膜２０２及びシリコン炭化膜２０１を所定の高さまでエッチング除去し、フィン２０４を形成する。
図２（ｃ）に示すように、フィン２０４側部の溝を埋め込むようにＴＥＯＳ膜を堆積し、シリコン窒化膜２０３をストッパとしてＣＭＰ（化学的機械研磨）法により平坦化する。さらにＴＥＯＳ膜の上面位置がシリコン炭化膜２０１の上面位置と同程度となるようにＲＩＥ（反応性イオンエッチング）加工し、素子分離絶縁膜（ＳＴＩ）２０５を形成する。
図２（ｄ）に示すように、素子分離絶縁膜２０５上面に対してボロンを垂直に注入する。その後、活性化アニールを行い、素子分離絶縁膜２０５に注入されたボロンをシリコン炭化膜２０１へ拡散させ、パンチスルーストッパを形成する。
シリコン炭化膜２０１へ拡散したボロンはシリコン炭化膜２０１中の炭素によりトラップされ、シリコン膜２０２への拡散が防止される。
図３（ａ）に示すように、熱酸化によりフィン２０４表面にゲート絶縁膜２０６を形成する。熱酸化は例えばプラズマ酸化を用いる。
図３（ｂ）に示すように、ポリシリコン膜２０７を堆積し、シリコン窒化膜２０３（シリコン窒化膜２０３上面部に形成された熱酸化膜２０６）をストッパとしてＣＭＰ法により平坦化する。
図３（ｃ）に示すように、ポリシリコン膜２０７及びシリコン窒化膜２０３上にポリシリコン膜２０８を形成する。そして、ポリシリコン膜２０８上にシリコン窒化膜（図示せず）を形成し、リソグラフィ処理を用いてゲート電極のパターン加工を行う。ポリシリコン膜２０７、２０８がゲート電極となる。
その後、フィン２０４のゲート電極両側部（フィン２０４のゲート電極に覆われていない部分）に不純物注入を行い、ソース・ドレイン領域を形成する。また、後工程において、ソース・ドレイン領域上のシリコン窒化膜２０３が除去され得る。
このようにして、図１に示した構成の半導体装置（ＦｉｎＦＥＴ）が完成される。
上述のように、チャネル領域の下にはボロンを含むシリコン炭化膜のパンチスルーストッパが形成され、オフリーク電流を低減する。また、シリコン炭化膜中の炭素がチャネル領域へボロンが拡散することを防止し、チャネル中での不純物濃度増加を防止することでチャネル移動度の低下を抑制することができる。
（第２の実施形態）図４に本発明の第２の実施形態に係る半導体装置（ＦｉｎＦＥＴ）の構成を示す。図４（ａ）は斜視図、図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿った縦断面図である。
半導体装置は、シリコン基板４００、フィン４１０、絶縁膜４２０、素子分離絶縁膜４３０、ゲート絶縁膜４４０、及びゲート電極４５０を備える。
フィン４１０はシリコン基板４００上に形成され、長手方向（図中方向Ｄ１）と短手方向（図中方向Ｄ２）とを有する半導体層である。
ゲート電極４５０はゲート絶縁膜４４０を介してフィン４１０及び絶縁膜４２０の短手方向（Ｄ２方向）側面に形成される。また、ゲート電極４５０は絶縁膜４２０上にも形成される。
フィン４１０内において、ゲート電極４５０両側部分はソース領域４１１及びドレイン領域４１２になっている。フィン４１０のうち、ソース領域４１１とドレイン領域の４１２の間、すなわちゲート絶縁膜４４０を介してゲート電極４５０が形成されている部分はチャネル領域４１３である。
フィン４１０の短手（Ｄ２）方向側面の、ゲート電極４５０とシリコン基板４００との間に素子分離絶縁膜４３０が形成される。
フィン４１０はシリコン膜４１４、シリコン炭化膜（炭素含有シリコン膜）４１５及びシリコン膜４１６を有する。シリコン膜４１４及びシリコン炭化膜４１５は不純物（例えばボロン）を含む。不純物濃度の分布を図４（ｃ）に示す。この図から分かるように、不純物濃度はシリコン膜４１４中では上にいく程、つまりシリコン炭化膜４１５に近づく程、大きくなる。そしてシリコン炭化膜４１５中では上にいく程、つまりシリコン膜４１６に近づく程、大きく低減する。
この不純物を含んだシリコン膜４１４及びシリコン炭化膜４１５はパンチスルーを抑制するパンチスルーストッパとして機能する。また、シリコン炭化膜４１５に含まれる炭素は格子間シリコンをトラップする。ボロンは格子間シリコンと共に拡散する性質があり、炭素が格子間シリコンをトラップして拡散を抑制することで、ボロンの拡散も抑制される。そのため、チャネル領域４１３にボロンが拡散することが抑制され、チャネル中の不純物濃度の増加が防がれ、チャネル移動度の低下を防止することができる。
このように、本実施形態による半導体装置はチャネル移動度の低下を防止して、パンチスルーストッパが形成されたものである。
このような半導体装置の製造方法を図５及び図６に示す工程断面図を用いて説明する。この工程断面図は図４（ａ）のＢ−Ｂ線に沿った縦断面図である。
図５（ａ）に示すように、シリコン基板５００の表面部にボロンの注入を行う。
図５（ｂ）に示すように、シリコン基板５００上にシリコン炭化膜５０１を例えば膜厚１０ｎｍとなるようにエピタキシャル成長させる。そして、シリコン炭化膜５０１上にシリコン膜５０２をエピタキシャル成長させる。
シリコン基板５００表面部に注入されたボロンが拡散し、シリコン炭化膜５０１へ進入すると、シリコン炭化膜５０１中の炭素によりボロンの拡散が抑制される。そのため、ボロンがシリコン膜５０２まで進入することが防止される。
図５（ｃ）に示すように、シリコン膜５０２上にシリコン窒化膜５０３を形成し、リソグラフィ処理を用いてシリコン窒化膜５０３をパターン加工する。そして、シリコン窒化膜５０３をマスクとして、シリコン膜５０２、シリコン炭化膜５０１、及びシリコン基板５００を所定の高さまでエッチング除去し、フィン５０４を形成する。
図５（ｄ）に示すように、フィン５０４側部の溝を埋め込むようにＴＥＯＳ膜を堆積し、シリコン窒化膜５０３をストッパとしてＣＭＰ法により平坦化する。さらにＴＥＯＳ膜の上面位置がシリコン炭化膜５０１の上面位置と同程度となるようにＲＩＥ（反応性イオンエッチング）加工し、素子分離絶縁膜（ＳＴＩ）５０５を形成する。
図６（ａ）に示すように、熱酸化によりフィン５０４表面にゲート絶縁膜５０６を形成する。熱酸化は例えばプラズマ酸化を用いる。
図６（ｂ）に示すように、ポリシリコン膜５０７を堆積し、シリコン窒化膜５０３（シリコン窒化膜５０３上面部に形成された熱酸化膜５０６）をストッパとしてＣＭＰ法により平坦化する。
図６（ｃ）に示すように、ポリシリコン膜５０７及びシリコン窒化膜５０３上にポリシリコン膜５０８を形成する。そして、ポリシリコン膜５０８上にシリコン窒化膜（図示せず）を形成し、リソグラフィ処理を用いてゲート電極のパターン加工を行う。ポリシリコン膜５０７、５０８がゲート電極となる。
その後、フィン５０４のゲート電極両側部（フィン５０４のゲート電極に覆われていない部分）に不純物注入を行い、ソース・ドレイン領域を形成する。また、後工程においてソース・ドレイン領域上のシリコン窒化膜５０３が除去され得る。
このようにして、図４に示した構成の半導体装置（ＦｉｎＦＥＴ）が完成される。
上述のように、チャネル領域の下にはボロンを含むシリコン炭化膜及びシリコン膜からなるパンチスルーストッパが形成され、オフリーク電流を低減する。また、シリコン炭化膜（４１５、５０１）中の炭素がチャネル領域へボロンが拡散することを防止し、チャネル中の不純物濃度の増加を防ぐことでチャネル移動度の低下を抑制することができる。
また、上記第１の実施形態では図２（ｄ）に示す工程で、素子分離絶縁膜２０５上面に対してボロンを垂直に注入する際に、反射・散乱したボロンがシリコン膜（チャネル領域）２０２に注入され、チャネル中の不純物濃度が増加しチャネル移動度が低下する。しかし、本実施形態では図５（ａ）に示すように、シリコン基板５００表面部に予めボロンを注入しておくため、チャネル中の不純物濃度の増加とチャネル移動度の低下を効果的に抑制できる。
上記実施形態におけるシリコン炭化膜の好適な膜厚は炭素濃度によって変わる。例えば、上記第２の実施形態において、形成できるシリコン炭化膜の炭素濃度が、図４に示すシリコン炭化膜４１５より低い場合、シリコン炭化膜の膜厚を厚くする必要がある。このような場合の半導体装置の概略図を図７に示す。図７（ａ）は斜視図、図７（ｂ）は図７（ａ）のＣ−Ｃ線に沿った縦断面図、図７（ｃ）はボロン濃度の分布図である。
図７から分かるように、シリコン炭化膜７０１中の炭素濃度が小さいと、シリコン膜７０２下方においてボロン濃度はシリコン膜７０２に近づくに伴い緩やかに低下する。
また、上記第１の実施形態において、形成できるシリコン炭化膜の炭素濃度が、図１に示すシリコン炭化膜１１５より高い場合、シリコン炭化膜の膜厚を薄くすることができる。この場合、形成される半導体装置は図４（ａ）に示すような構造になる。
上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。例えば、上記実施形態ではチャネル領域及びソース・ドレイン領域（１１５、４１６）はシリコン膜で形成していたが、図８に示すようにＳｉＧｅ膜８０１にしてもよい。図８（ａ）はＳｉＧｅ膜８０２下方のシリコン炭化膜８０２の炭素濃度が小さい場合の半導体装置、図８（ｂ）はＳｉＧｅ膜８０２下方のシリコン炭化膜８０２の炭素濃度が大きい場合の半導体装置を示す。チャネル領域をＳｉＧｅ膜で形成することで、チャネル移動度を向上させることができる。
また、図９に示すように、フィンのチャネル領域をシリコン膜、ソース・ドレイン領域をＳｉＧｅ膜にし、チャネル領域に応力を印加して移動度を向上させるようにしてもよい。図９（ａ）は斜視図、図９（ｂ）、（ｃ）はそれぞれＳｉＧｅ膜形成前後の図９（ａ）に示すフィンの長手方向のＤ−Ｄ線に沿った縦断面を示す。チャネル領域９００以外のシリコン膜９０１、９０２を除去し、その部分にＳｉＧｅ膜９０３、９０４をエピタキシャル成長させる。
チャネル領域９００に効果的に応力を印加するため、シリコン膜９０１、９０２除去の際にシリコン炭化膜９０５も多少除去する。
また、図１０に示すように、フィンのソース・ドレイン領域のシリコン膜１００１をエピタキシャル成長させて、ソース・ドレイン抵抗を緩和するようにしてもよい。図１０（ａ）、（ｂ）は斜視図、図１０（ｃ）、（ｄ）は図１０（ａ）、（ｂ）におけるＥ−Ｅ線、Ｆ−Ｆ線に沿った縦断面を示す。
また、図１１に示すように、フィン上の絶縁膜（マスク）を除去してから、ソース・ドレイン領域のシリコン膜１１０１をエピタキシャル成長させてもよい。図１１（ａ）、（ｂ）は斜視図、図１１（ｃ）、（ｄ）はそれぞれ図１１（ａ）、（ｂ）におけるＧ−Ｇ線、Ｈ−Ｈ線に沿った縦断面を示す。
上記実施形態では、フィン表面の熱酸化によりゲート絶縁膜がソース・ドレイン領域にも形成されるが、このソース・ドレイン領域に形成されたゲート絶縁膜は、図１０や図１１に示すようなソース・ドレイン領域のシリコン膜のエピタキシャル成長を行う際の前処理により除去される。
上記実施形態ではフィン表面の熱酸化によりゲート絶縁膜を形成していたが、シリコン酸化膜等の絶縁膜をＣＶＤ法等を用いて堆積することで形成してもよい。ゲート絶縁膜は単層膜でなく、複数層膜でもよく、またＨｉｇｈ−ｋ膜でもよい。
上記実施形態ではパンチスルーストッパ形成のための不純物としてボロンを用いていたが、インジウムを用いてもよい。
上記実施形態ではゲート電極をポリシリコン膜で形成していたが、閾値調整やゲート抵抗緩和のため、金属膜（例えばＴａＮ，Ｔａ，ＴｉＮ，Ｔｉ，Ｃｏ等）を用いてもよい。
上記実施形態では素子分離絶縁膜にＴＥＯＳ膜を用いていたが、ＳｉＮ膜等のその他の絶縁膜を用いてもよく、また複数層膜で構成してもよい。また、フィン上に形成した絶縁膜（マスク）は複数層絶縁膜構造にしてもよい。
上記実施形態ではゲート電極がフィン（チャネル領域）上方にも形成されていたが、なくてもよい。また、上記実施形態ではダブルゲート構造について説明していたが、フィン上の絶縁膜（マスク）を除去してからゲート絶縁膜を形成し、フィン（チャネル領域）の短手方向の両側面及び上面にゲート絶縁膜を介してゲート電極が形成されたトリプルゲート（トライ・ゲート）構造にしてもよい。
上述したようなシリコン炭化膜のボロン拡散防止効果を利用し、Ｐ型不純物拡散層を有するトランジスタのチャネル領域の下方にシリコン炭化膜を設け、パンチスルーを低減させることができる。このようなトランジスタの構成例を図１２に示す。図１２（ａ）は斜視図、図１２（ｂ）はＩ−Ｉ線に沿った縦断面図である。拡散層１２０１にはボロンが注入されている。
チャネル領域１２０３の下方にシリコン炭化膜１２０２が形成されているため、チャネル領域１２０３底部における不純物（ボロン）の拡散が抑制される。そのため、パンチスルーに必要な距離が伸び、実効的にパンチスルーが低減される。
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１００…半導体基板、１０１…シリコン膜、１０２…シリコン炭化膜、１１０…フィン、１１１…ソース領域、１１２…ドレイン領域、１１３…チャネル領域、１１４…シリコン炭化膜、１１５…シリコン膜、１２０…絶縁膜、１３０…素子分離絶縁膜、１４０…ゲート絶縁膜、１５０…ゲート電極。
Claims (5)
- 半導体基板と、
前記半導体基板上に形成され、長手方向と短手方向とを有し、ボロン又はインジウムを含むシリコン炭化膜と前記シリコン炭化膜上に設けられたシリコン膜とを有する半導体層と、
少なくとも前記半導体層の前記短手方向の側面に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の前記長手方向に隣接して形成されたソース・ドレイン領域と、
前記半導体層の側面であって、前記ゲート電極と前記半導体基板との間に形成された素子分離絶縁膜と、
を備える半導体装置。 - 半導体基板と、
前記半導体基板上に形成され、長手方向と短手方向とを有し、ボロン又はインジウムを含むシリコン炭化膜と前記シリコン炭化膜上に設けられたシリコンゲルマニウム膜とを有する半導体層と、
少なくとも前記半導体層の前記短手方向の側面に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の前記長手方向に隣接して形成されたソース・ドレイン領域と、
前記半導体層の側面であって、前記ゲート電極と前記半導体基板との間に形成された素子分離絶縁膜と、
を備える半導体装置。 - 前記半導体層は、前記シリコン炭化膜の下方にボロン又はインジウムを含むシリコン膜をさらに有することを特徴とする請求項１又は２に記載の半導体装置。
- 前記シリコン炭化膜において、前記シリコン炭化膜上に設けられた膜との界面における不純物濃度は、前記シリコン炭化膜下に設けられた膜との界面における不純物濃度よりも小さいことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
- ボロン又はインジウムを含む第１のシリコン膜を形成し、
前記第１のシリコン膜上にシリコン炭化膜を形成し、
前記シリコン炭化膜上に第２のシリコン膜を形成し、
前記第２のシリコン膜及び前記シリコン炭化膜を加工してフィンを形成し、
前記フィンの側面にゲート絶縁膜を形成し、
前記フィンの側面に前記ゲート絶縁膜を介してゲート電極を形成し、
前記ゲート電極の両側の前記フィンにソース・ドレイン領域を形成する半導体装置の製造方法。
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