JP5032418B2 - 電界効果トランジスタ、集積回路素子、及びそれらの製造方法 - Google Patents

電界効果トランジスタ、集積回路素子、及びそれらの製造方法 Download PDF

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Description

本発明は、電界効果トランジスタ、集積回路素子、及びそれらの製造方法に関する。
ＣＭＯＳ回路素子の高性能化・高機能化のための手法としては、従来、ゲート長の短縮及びゲート絶縁膜の薄膜化によって、各ＭＯＳＦＥＴの単位ゲート長あたりの駆動電流を増加させるという手法が一般的だった。これにより、必要な駆動電流を得るためのＭＯＳＦＥＴのサイズが小さくなり、ＭＯＳＦＥＴの高集積化が可能となると共に、必要な駆動電流を得るための駆動電圧が低くなり、単位素子あたりの消費電力を低減することが可能となる。
しかしながら、近年、要求される高性能・高機能をゲート長の短縮及びゲート絶縁膜の薄膜化によって達成するための技術的な障壁が、急激に高くなっている。この状況を緩和するためには、高移動度のチャネル材料を用いるのが有効である。例えば、無歪みのＳｉＧｅ（シリコンゲルマニウム）やＧｅ（ゲルマニウム）は、電子移動度及び正孔移動度が共にＳｉ（シリコン）の電子移動度及び正孔移動度よりも高いため、ｐＭＯＳに対してもｎＭＯＳに対しても有効である。また、圧縮歪みを有するＳｉやＳｉＧｅやＧｅは、正孔移動度が高いため、ｐＭＯＳに対して有効である。また、引張り歪みを有するＳｉやＳｉＧｅやＧｅは、電子移動度が高いため、ｎＭＯＳに対して有効である。
更には、複数のゲートを有する構造、例えば、チャネルの左右にゲート電極及びゲート絶縁膜が形成されたダブルゲート構造、チャネルの左面、右面、及び上面の三面にゲート電極及びゲート絶縁膜が形成されたトライゲート構造、チャネルの周囲をゲート電極及びゲート絶縁膜で取り囲んだゲートオールアラウンド（ＧＡＡ）構造等によって、十分低いオフ電流を維持しつつ駆動電流を向上させることが可能である。これらの構造は、マルチゲート構造（三次元型ゲート構造）と呼ばれ、通常のシングルゲート構造（平面型ゲート構造）と比べて、ゲートによるチャネルキャリアの静電支配力が大きい。従って、マルチゲート構造では、チャネルの不純物濃度を低く抑えた状態でも短チャネル効果を抑制することができる。なお、基板上に板状の突起（Ｆｉｎ）を形成し、当該突起内にチャネルを形成し、当該チャネルの両側にゲート電極及びゲート絶縁膜を形成して製造されたＦＥＴは特に、ＦｉｎＦＥＴと呼ばれる。
以上の高移動度チャネル材料とマルチゲート構造とを組み合わせて用いれば、これらの技術をそれぞれ単独で用いるよりも高性能化・高機能化が図れる。実際、これらの技術を組み合わせて用いるような種々の先行技術が、種々の先行文献に開示されている。
これらの先行技術は、大まかに言って３種類の技術に分類することができる。
第１の先行技術は、ＳＯＩ（Semiconductor-On-Insulator）基板上に形成されるＦＥＴに関する。例えば特許文献１は、ＳＧＯＩ（SiGe-On-Insulator）基板の埋込絶縁膜上にＳｉＧｅのＦｉｎを形成し、当該Ｆｉｎの周囲に歪みＳｉを形成して製造された歪みＳｉ−ＦｉｎＦＥＴを開示している。例えば特許文献２は、ＳＯＩ（Si-On-Insulator）基板の埋込絶縁膜上にＳｉのＦｉｎを形成し、当該Ｆｉｎの周囲に歪みＧｅを形成して製造された歪みＧｅ−ＦｉｎＦＥＴを開示している。これらのＦＥＴでは、歪みを与えるコア層上に歪みが与えられる歪み層が形成されており、コア層と歪み層との間にヘテロ界面が存在している。
第２の先行技術は、バルク基板上に形成されるＦＥＴに関する。例えば特許文献３は、Ｓｉ基板上の所定の領域に気相エピタキシャル成長によってＧｅ層を形成し、生じたファセット面をチャネルとするゲート構造を形成して製造されるマルチゲートトランジスタを開示している。例えば特許文献４は、Ｓｉ層内のソース・ドレイン領域から横方向に固相エピタキシャル成長によって非晶質ＳｉＧｅ層を形成して製造されるマルチチャネル型のダブルゲートトランジスタを開示している。前者の場合、Ｓｉ基板に対してＧｅ層が形成されており、Ｓｉ基板とＧｅ層とのヘテロ界面が存在する。後者の場合、Ｓｉ層に対してＳｉＧｅ層が形成されており、Ｓｉ層とＳｉＧｅ層とのヘテロ界面が存在する。
第３の先行技術は、ＦＥＴへの適用を前提とした基礎技術に関する。非特許文献１は、格子緩和ＳｉＧｅ基板上に高Ｇｅ組成のＳｉＧｅ−Ｆｉｎ構造を形成する方法を開示している。より詳細には、Ｓｉ基板上に数μｍ程の厚さの格子緩和ＳｉＧｅ層を形成し、当該ＳｉＧｅ層をＦｉｎ状に加工してから当該Ｓｉ基板の熱酸化を実行することにより、当該Ｆｉｎを薄膜化しつつ当該Ｆｉｎ内のＧｅ組成を増大させる方法が開示されている。
しかしながら、これらの先行技術にはいくつかの欠点が存在する。
第１、第２の先行技術では、エピタキシャル成長の際に、Ｓｉ層とＳｉＧｅ層とのヘテロ界面やＳｉ層とＧｅ層とのヘテロ界面等、界面をまたいでＧｅ濃度が急峻に変化するヘテロ界面が形成される。従って、チャネル領域等に格子欠陥が発生する可能性が高い。チャネル領域等に発生する格子欠陥は、トランジスタのリーク電流の増大やトランジスタの信頼性の低下等の問題を引き起こす。第３の先行技術では、摂氏８７５度という低温での酸化濃縮のため、Ｓｉ原子とＧｅ原子との相互拡散が不十分となり、やはり急峻なＧｅ濃度勾配が発生し、格子欠陥が発生する。また、第３の先行技術に相当する非特許文献１では、基板として、Ｓｉ基板上に数μｍ程の厚さの格子緩和ＳｉＧｅ層が形成された基板が使用される。この基板は、厚いＳｉＧｅ層のエピタキシャル成長に非常にコストがかかるため、一般的なバルク基板に比べて数倍から数十倍の価格となる。従って、この基板を使用してトランジスタを製造すると、集積回路素子全体のコストが著しく増加する。更には、ＳｉＧｅ層は、Ｓｉに比べて熱伝導度がＳｉの熱伝導率よりも数桁分も低い。従って、上記の基板を使用して製造されたトランジスタにおいては、チャネルに電流を流した際に生じるジュール熱の散逸が不十分となり、それが原因で、チャネル温度が上昇してしまい、その結果、トランジスタ特性が劣化してしまう。
特開２００３−２４３６６７号公報 特開２００５−１５９３６２号公報 特開２００５−２０３７９８号公報 特開２００５−７９５１７号公報 Tsung-Yang Liow et al., Applied Physics Letters Vol. 87, p262104 (2005) D. C. Houghton, Journal of Applied Physics, vol. 70, p.2136 (1991)
本発明は、Ｇｅ原子を含有するチャネル領域を具備するようなマルチゲート構造の電界効果トランジスタ及びその製造方法に関して、新規な電界効果トランジスタ及びその製造方法を提案することを課題とする。
本発明は例えば、
Ｓｉ原子を含有する半導体基板と、
前記半導体基板上に形成され、Ｓｉ原子とＧｅ原子とを含有する突起構造と、
前記突起構造内に形成されており、Ｇｅ原子を含有するチャネル領域と、
前記チャネル領域の下部に埋め込まれている絶縁膜と、
前記突起構造内に形成されており、前記突起構造を通じて前記半導体基板とつながっているソース・ドレイン領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記チャネル領域上に前記ゲート絶縁膜を介して形成されたゲート電極とを具備する電界効果トランジスタに係る。
本発明は例えば、
Ｓｉ原子を含有する半導体基板上に、Ｓｉ原子とＧｅ原子とを含有する突起構造を形成し、
前記突起構造に空洞を形成し、
前記空洞に絶縁膜を埋め込み、
熱酸化により、前記突起構造内に、Ｇｅ原子を含有するチャネル領域を形成し、
前記突起構造内に、前記突起構造を通じて前記半導体基板とつながるソース・ドレイン領域を形成し、
前記チャネル領域上にゲート絶縁膜を形成し、
前記チャネル領域上に前記ゲート絶縁膜を介してゲート電極を形成する電界効果トランジスタの製造方法に係る。
本発明は、Ｇｅ原子を含有するチャネル領域を具備するようなマルチゲート構造の電界効果トランジスタ及びその製造方法に関して、新規な電界効果トランジスタ及びその製造方法を提案するものである。
（第１実施例）
図１は、第１実施例の電界効果トランジスタ１０１に関する説明図である。図１には、電界効果トランジスタ１０１に関する上面図と、断面Ｘにおける側方断面図と、断面Ｙにおける側方断面図とが示されている。図１の電界効果トランジスタ（ＦＥＴ）１０１は、ＭＯＳＦＥＴであり、Ｐ型ＭＯＳＦＥＴでもＮ型ＭＯＳＦＥＴでも構わない。
図１の電界効果トランジスタ１０１は、半導体基板の具体例であるＳｉ基板１１１と、突起構造の具体例であるフィン構造１１２と、ゲート絶縁膜１１３と、ゲート電極１１４と、側壁絶縁膜１１５と、ソース・ドレイン電極１１６等により構成されている。図１のフィン構造１１２内には、チャネル領域１２１と、チャネル下部領域１２２と、ソース・ドレイン領域１３１と、ソース・ドレイン下部領域１３２と、ソース・ドレイン上部領域１３３と、エクステンション領域１４１等が形成されている。
当該電界効果トランジスタ１０１では、マルチゲート構造が採用されており、チャネル領域１２１の複数のチャネル面（チャネル領域１２１の、フィン構造１１２の表面への露出面）上にゲートが形成されている。ここでは特に、トライゲート構造が採用されており、チャネル領域１２１の第１側方チャネル面Ｓ１、第２側方チャネル面Ｓ２、及び上部チャネル面Ｓ３の三面上にゲートが形成されている。即ち、Ｓｉ基板１１１の主面に垂直なチャネル面Ｓ１及びＳ２と、Ｓｉ基板１１１の主面に平行なチャネル面Ｓ３とが、ゲート形成面として使用されているのである。当該電界効果トランジスタ１０１では、ゲート絶縁膜１１３が、チャネル領域１２１上（チャネル領域１２１の複数のチャネル面Ｓ１、Ｓ２、及びＳ３上）に形成されている。当該電界効果トランジスタ１０１では、ゲート電極１１４が、チャネル領域１２１上（チャネル領域１２１の複数のチャネル面Ｓ１、Ｓ２、及びＳ３上）にゲート絶縁膜１１３を介して形成されている。
当該電界効果トランジスタ１０１では、Ｓｉ基板１１１上に、フィン構造１１２が形成されている。Ｓｉ基板１１１は、Ｓｉ原子からなる半導体基板であり、バルクＳｉ基板に相当する。フィン構造１１２は、フィン形状の突起構造であり、Ｓｉ原子とＧｅ原子とを含有する半導体層により構成されている。
フィン構造１１２内において、チャネル領域１２１の側方には、ソース・ドレイン領域１３１とエクステンション領域１４１が形成されている。ソース・ドレイン領域１３１とエクステンション領域１４１は、チャネル領域１２１の両側にチャネル領域１２１を挟むような形で存在している。フィン構造１１２はＳｉ原子とＧｅ原子とを含有しているが、含有するＳｉ原子とＧｅ原子との比率は領域によって異なっている。チャネル領域１２１とソース・ドレイン領域１３１とエクステンション領域１４１は、Ｇｅ原子からなるＧｅ領域、又はＳｉ原子とＧｅ原子とからなるＳｉ１−ｘＧｅｘ領域となっている。ｘは、含有するＳｉ原子とＧｅ原子とに係るＧｅ組成率であり、Ｇｅ原子のモル濃度÷（Ｓｉ原子のモル濃度＋Ｇｅ原子のモル濃度）で算出される。なお、図１には、チャネル領域１２１とソース・ドレイン領域１３１とエクステンション領域１４１とを結んだ水平直線Ｌ１上のＧｅ組成率ｘのプロファイルが示されている。
更に、チャネル領域１２１の下部には、Ｇｅ組成率ｘがチャネル領域１２１側からＳｉ基板１１１側へと連続的に変化している領域が存在しており（チャネル下部領域１２２）、当該領域は、ソース・ドレイン領域１３１の下部まで拡がってる（ソース・ドレイン下部領域１３２）。なお、図１には、チャネル領域１２１とチャネル下部領域１２２とを結んだ垂直直線Ｌ２上のＧｅ組成率ｘのプロファイルが示されている。
更に、ソース・ドレイン領域１３１の上部には、Ｎｉ（ニッケル）シリサイドからなる領域が存在している（ソース・ドレイン上部領域１３３）。フィン領域１１２内の各領域については、以下において更に詳細に説明する。
図１のプロファイルから明らかなように、チャネル領域１２１とソース・ドレイン領域１３１とエクステンション領域１４１はここでは、Ｇｅ領域となっており、これらの領域のＧｅ組成率ｘは、１００％となっている。これらの領域は、Ｇｅ組成率ｘが８０％以上のＳｉ１−ｘＧｅｘ領域としてもよい。チャネル領域１２１をＳｉ領域とした場合の移動度とＳｉ１−ｘＧｅｘ領域とした場合の移動度とを比較した場合、ｐＭＯＳの場合には、任意のＧｅ組成率ｘで後者の方が高くなるが、ｎＭＯＳの場合には、Ｇｅ組成率ｘが８０％を上回る場合に限り後者の方が高くなる。よって、チャネル領域１２１等のＧｅ組成率ｘを８０％以上にすることには、チャネル領域１２１等のＧｅ組成率ｘをｐＭＯＳとｎＭＯＳとで共通化できるという利点がある。
フィン構造１１２の上面（ゲート絶縁膜１１３との界面）から下面（Ｓｉ基板１１１との界面）まで距離、即ち、フィン構造１１２の高さｈ１はここでは、２００ｎｍである。ゲート絶縁膜１１３とゲート電極１１４とに取り巻かれているチャネル領域１２１の高さｈ２はここでは、１００ｎｍである。上述のように、チャネル領域１２１、ソース・ドレイン領域１３１、及びエクステンション領域１４１の下部では、Ｇｅ組成率ｘがチャネル領域１２１側からＳｉ基板１１１側へと垂直方向に連続的に変化（減少）しており、Ｓｉ基板１１１の上面とほぼ同じ高さで、Ｇｅ組成率ｘが約１％にまで減少している。フィン構造１１２を取り巻くゲートの下端（チャネル領域１２１の下端）の高さからＧｅ組成率ｘが１％になる高さまでの距離ｄが短ければ短いほど、チャネル領域１２１と熱伝導率の大きいＳｉ基板１１１とが接近することになるので、チャネル領域１２１からの熱放散が良好となる。本発明者がシミュレーションを実施したところ、距離ｄを２５０ｎｍ以下とすれば、チャネル領域１２１の温度上昇幅を３０Ｋ以下に抑えることができることが判明した。ここでは、距離ｄは１００ｎｍ程度（＝ｈ１−ｈ２＝２００ｎｍ−１００ｎｍ）と非常に短いため、チャネル領域１２１からの熱放散は非常に良好である。この距離ｄは、チャネル下部領域１２２の存在範囲の厚さに相当する量なので、チャネル下部領域１２２の（チャネル領域１２１側からＳｉ基板１１１側への）厚さと呼ぶことにする。フィン幅ｔはここでは１０ｎｍである。ゲート長ｌはここでは２０ｎｍである。
また、チャネル領域１２１、ソース・ドレイン領域１３１、及びエクステンション領域１４１の下部では、図１のプロファイルの傾斜率、即ち、チャネル領域１２１側からＳｉ基板１１１側へのＧｅ組成率ｘの変化率ｒは、５％／ｎｍ以下となっている。組成傾斜率ｒと格子欠陥の発生との間には次に示すような密接な相関があるため、ここではチャネル下部領域１２２等の組成傾斜率ｒを５％／ｎｍ以下としている。図１６のグラフは、Ｓｉ１−ｘＧｅｘ領域の組成傾斜率ｒと貫通転位密度ｎとの関係を示している。図１６のグラフには、Ｓｉ基板上に、エピタキシャル成長により、厚さｄ［ｎｍ］のＳｉ１−ｘＧｅｘ組成傾斜層と、厚さ２０ｎｍのＳｉ０．５Ｇｅ０．５均一組成層とを形成し、これら３層からなるウェハーを摂氏８００度で３０分間アニールし、Ｓｉ１−ｘＧｅｘ組成傾斜層内の貫通転位密度ｎを測定して得られた測定結果がプロットされている。Ｓｉ１−ｘＧｅｘ組成傾斜層内の組成傾斜率ｒ［％／ｎｍ］は、５０［％］÷ｄ［ｎｍ］で算出される。本発明者による当該測定結果により、組成傾斜率ｒが５％／ｎｍを上回ると急激に貫通転位密度ｎが増大することが判明した。本実施例では、組成傾斜を有するチャネル下部領域１２２等をチャネル領域１２１等の下部に設けることによって、チャネル領域１２１等に格子欠陥が発生する可能性を低減していると共に、チャネル下部領域１２２等の組成傾斜率を５％／ｎｍ以下とすることによって、チャネル領域１２１及びチャネル下部領域１２２等に格子欠陥が発生する可能性を更に低減している。
なお、チャネル領域１２１からの熱放散の効果と、チャネル領域１２１等に格子欠陥が発生する可能性を低減する効果の、双方の効果を得るためには、距離ｄは例えば、２０ｎｍから２５０ｎｍの範囲であることが好ましい。しかしながら、距離ｄは、フィン幅ｔに応じて適時設定されるため、特に上記範囲には限定されない。
なお、本実施例では、基板として、ＳＯＩ基板を採用する必要は特に無く、バルク基板を採用することが可能であるため、割高なＳＯＩ基板ではなく、割安なバルク基板が採用されている。これにより、本実施例では、集積回路素子全体のコストが抑制されることになる。
本実施例では、ＣＭＯＳ回路を構成するＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴが、以上の基本構造により構成されている。ｐＭＯＳでは、ソース・ドレイン領域１３１及びエクステンション領域１４１にホウ素が、チャネル領域１２１、チャネル下部領域１２２、及びソース・ドレイン下部領域１３２等にはヒ素が、それぞれドーピングされている。ｎＭＯＳでは、ソース・ドレイン領域１３１及びエクステンション領域１４１にアンチモンが、チャネル領域１２１、チャネル下部領域１２２、及びソース・ドレイン下部領域１３２等にはホウ素が、それぞれドーピングされている。ソース・ドレイン上部領域１３３とゲート電極１１４はここでは、Ｎｉシリサイドで形成されている。ゲート絶縁膜１１３はここでは、厚さ２．５ｎｍのＨｆＳｉＯＮ膜である。
チャネル領域１２１において、Ｓｉの格子定数とＧｅの格子定数との違いにより生じる応力は、電流方向と直交する水平方向（Ｙ方向）と垂直方向（Ｚ方向）とが実質的に開放端となることで緩和するが、電流方向（Ｘ方向）に一軸の圧縮応力が残存する。よって、チャネル領域１２１においては、電流方向（Ｘ方向）に０．５％の圧縮歪みが存在する。その結果、チャネル領域１２１の正孔移動度はＳｉの正孔移動度の５倍程度になり、チャネル領域１２１の電子移動度はＳｉの電子移動度の２倍程度になる。チャネル領域１２１の歪みは、フィン高さｈ１を高くすると減少し、フィン高さｈ１を低くすると増加する。本実施例のような一軸圧縮応力は、正孔移動度の向上に有効であるが、電子移動度を低下させる効果がある。ｎＭＯＳの駆動力を高めるには、フィン高さｈ１を高くして（例えば５００ｎｍ）圧縮応力を弱めること、伸張応力を内包するＳｉ窒化膜を側壁絶縁膜１１５に用いて圧縮応力をキャンセルすること、圧縮応力の逆向きに伸張応力を加えること等が有効である。また、エクステンションのＳｉＧｅ層を厚くすること、平均Ｇｅ組成を低くすること等も有効である。一方、ｐＭＯＳの駆動力を高めるには、フィン高さｈ１を低くして（例えば１００ｎｍ）圧縮応力を強めること、圧縮応力を内包するＳｉ窒化膜を側壁絶縁膜１１５に用いて圧縮応力を更に増加させること等が有効である。
図２Ａ乃至Ｉは、第１実施例の電界効果トランジスタ１０１の製造方法に関する説明図である。図２Ａ乃至Ｉには、電界効果トランジスタ１０１の製造方法に関する上面図と、断面Ｘ（図１参照）における側方断面図とが示されている。
先ず、Ｓｉ基板１１１上に、フィン構造１１２を構成する層として、厚さ１２０ｎｍの歪みＳｉ０．８５Ｇｅ０．１５層１１２Ａと、厚さ１０ｎｍのＳｉキャップ層１１２Ｂを、エピタキシャル成長によって形成する。次に、ＳｉＧｅ層１１２Ａ及びＳｉ層１１２Ｂ上に、厚さ４ｎｍのＳｉ熱酸化膜２０１を形成し、Ｓｉ熱酸化膜２０１上に、Ｓｉ窒化膜２０２をＣＶＤによって形成する。次に、フォトリソグラフィーによって、Ｓｉ窒化膜２０２を矩形にパターニングし、次に、ＲＩＥによって、Ｓｉ層１１２Ｂ、ＳｉＧｅ層１１２Ａ、及びＳｉ基板１１１を、１５０ｎｍの深さまでエッチングする。これによって、Ｓｉ基板１１１上にフィン構造１１２が形成される（図２Ａ）。
次いで、フィン構造１１２の熱酸化を行うことにより、フィン構造１１２を薄膜化すると共に、フィン構造１１２内のＧｅ組成率を増大させる（酸化濃縮法）。熱酸化後のフィン幅は１０ｎｍ、熱酸化後のフィン構造１１２内のＧｅ組成率はほぼ１００％である（図２Ｂ）。この熱酸化の際には、Ｇｅ組成率の変化（増大）に応じて、熱酸化温度を段階的又は連続的に変化（減少）させる。このような温度調整により、チャネル領域１２１等の下部に、組成傾斜を有するチャネル下部領域１２２等が形成されることになり、熱酸化温度の温度変化率を適切に制御することにより、Ｇｅ原子を適切に拡散させ、チャネル下部領域１２２等の組成傾斜率を５％／ｎｍ以下にすることができる。本実施例では、上記熱酸化の際には、Ｇｅ組成率の増大に応じて、熱酸化温度を摂氏１１５０度、１０５０度、１０００度、８７０度と段階的に減少させる。Ｓｉ１−ｘＧｅｘ層１１２Ａ（ｘ≧０．８）の融点は、Ｇｅ組成率ｘの増大に伴い減少するので、熱酸化温度は、熱酸化に伴い減少するＳｉ１−ｘＧｅｘ層１１２Ａの融点を常に下回るように制御する必要がある。
次いで、Ｓｉ窒化膜２０２を、ＣＤＥ又は熱燐酸によるウェットエッチングによりスリミングする。次に、Ｓｉ酸化膜２０３を、ＣＶＤにより堆積し、フィン構造１１２の周囲に埋め込む。次に、ＣＭＰにより、Ｓｉ窒化膜２０２の表面が露出するまで、Ｓｉ酸化膜２０３を平坦化する。次に、チャネル領域１２１及びチャネル下部領域１２２等に、チャネルイオン及びパンチスルーストッパーイオンを注入（ｎＭＯＳ用にはホウ素、ｐＭＯＳ用にはヒ素）する（図２Ｃ）。
次いで、Ｓｉ窒化膜２０２をマスクとするＲＩＥによって、Ｓｉ酸化膜２０３を１００ｎｍの深さまでエッチングする。次に、熱燐酸によるウェットエッチング及び希フッ酸によるウェットエッチングによって、Ｓｉ窒化膜２０２と、フィン構造１１２の側面に残留したＳｉ酸化膜２０３とを除去する。これにより、チャネル領域１２１の複数のチャネル面が基板上に露出する（図２Ｄ）。
次いで、ゲート絶縁膜１１３となる厚さ２．５ｎｍのＨｆＳｉＯＮ膜１１３を、ＣＶＤにより全面に堆積する。次に、ゲート電極１１４となるポリＳｉ層１１４を、全面に堆積する（図２Ｅ）。
次いで、フォトリソグラフィー及びＲＩＥにより、ゲート加工を行う。次に、側壁絶縁膜１１５となるＳｉ酸化膜１１５ＡとＳｉ窒化膜１１５Ｂとを堆積し、ＲＩＥによるゲート側壁加工（第１側壁絶縁膜）を行う（図２Ｆ）。
次いで、露出したフィン構造１１２の表面に、エピタキシャル成長によって、ＳｉＧｅキャップ２１１を形成する。次に、フィン構造１１２内に不純物イオン（ｎＭＯＳ用にはアンチモン、ｐＭＯＳ用にはホウ素）を注入して、フィン構造１１２内にせり上げエクステンション領域１４１を形成する。不純物はフィン構造１１２に対して斜めに注入され、側壁絶縁膜１１５内にも不純物が注入される。なお、ＳｉＧｅキャップ２１１内でのＧｅ組成率は、転位の発生を抑えるため、下面側（フィン構造との界面側）から上面側へと徐々に低くなっており、ＳｉＧｅキャップ２１１の最上面は、Ｓｉ（即ちｘ＝０）となっている。キャップのＧｅ組成は必ずしも連続的に変化している必要はなく、単一組成（例えばｘ＝０．４）又は階段状の組成（例えばｘ＝０．４の膜の上にｘ＝０の膜が積層）でもよい。ただし、その場合は各層の厚さを転位発生の臨界膜厚以下に抑えることが好ましい。臨界膜厚の具体的な値は、例えば「D. C. Houghton, Journal of Applied Physics, vol. 70, p.2136 (1991)」に記述されている。次に、ＲＴＡにより不純物を活性化する。（図２Ｇ）。
次いで、側壁絶縁膜１１５となるＳｉ酸化膜１１５ＣをＣＶＤにより堆積し、ＲＩＥによるゲート側壁加工（第２側壁絶縁膜）を行う。次に、ソース・ドレイン領域１３１及びポリＳｉ層１１４（ゲート電極１１４）に、不純物イオン（ｎＭＯＳ用にはアンチモン、ｐＭＯＳ用にはホウ素）を注入する（図２Ｈ）。
次いで、ソース・ドレイン領域１３１上面及びポリＳｉ層１１４（ゲート電極１１４）全体をＮｉシリサイド化する。次に、ゲート構造を層間絶縁膜２２１で埋め込む。次に、層間絶縁膜２１１にコンタクトホールを形成する。次に、コンタクトホール内にソース・ドレイン電極１１６を形成する。これにより、図１の電界効果トランジスタ１０１が完成する（図２Ｉ）。
本実施例においては、フィン構造１１２の上面もチャネルとして用いたが、フィン構造１１２の上面は必ずしもチャネルとして用いる必要はない。上面を用いない場合においては、Ｓｉ窒化膜２０２を除去する工程（図２Ｄ）は不要である。
本実施例のトランジスタ構造によれば、無歪みＧｅ又は歪みＧｅに起因する高移動度により、従来のＳｉ−ＦｉｎＦＥＴよりも大きな駆動電流が得られる。また、チャネル領域１２１とＳｉ基板１１１との間における急峻なＧｅ組成変化（ヘテロ界面）がないので、チャネル領域１２１等に結晶欠陥が発生しにくい。また、フィン構造１１２がバルクＳｉ基板１１１上に形成されているため、フィン構造１１２がＳＯＩ基板や格子緩和ＳｉＧｅ基板上に形成される場合に比べ低コストである。また、チャネル領域１２１からＳｉ基板１１１への放熱効率が良好であり、チャネル温度を低く保てるので、より大きな駆動電流が得られる。更には、バルクＣＭＯＳのアナログ回路又は／及びインターフェース回路と組み合わせたＳｏＣ化 (Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ化）が容易であるといった利点もある。
また、本実施例のトランジスタ製造方法によれば、エピタキシャル成長によりＳｉ基板上に高濃度ＳｉＧｅ層（又はＧｅ層）を直接形成する場合と比べて、フィン構造１１２のエッジからの応力開放や、高温酸化（酸化濃縮）中のＧｅ拡散によるヘテロ界面の消失により、格子欠陥が発生しにくくなり、歩留りが向上する。
（第２実施例）
図３は、第２実施例の電界効果トランジスタ１０１に関する説明図である。第１実施例の電界効果トランジスタ１０１との共通事項については、説明を省略する（以下の実施例に関しても同様）。
本実施例では、チャネル領域１２１とソース・ドレイン領域１３１がそれぞれＧｅ領域とＳｉ１−ｘＧｅｘ領域となっており、ソース・ドレイン領域１３１のＧｅ組成率ｘがチャネル領域１２１のＧｅ組成率ｘより低くなっている。ソース・ドレイン領域１３１のＧｅ組成率をチャネル領域１２１のＧｅ組成率より低くすると、ソース・ドレイン領域１３１のバンドギャップが大きくなるため、ソース・ドレイン領域１３１に形成されるｐｎ接合リークが減少することになる。
本実施例では更に、図３の上面図から明らかなように、ソース・ドレイン領域１３１のＹ方向の太さが、チャネル領域１２１のＹ方向の太さより太くなっている。従って、第２実施例のＦＥＴ１０１では、第１実施例のＦＥＴ１０１に比べて寄生抵抗が小さくなっている。
本実施例では更に、チャネル領域１２１の側方におけるチャネル領域１２１とソース・ドレイン領域１３１との間に、Ｇｅ組成率がチャネル領域１２１側からソース・ドレイン領域１３１側へと連続的に変化している領域が存在している（チャネル側方領域１２３）。図３には、チャネル領域１２１とチャネル側方領域１２３とソース・ドレイン領域１３１とを結んだ水平直線Ｌ１上のＧｅ組成率ｘのプロファイルが示されている。このように、チャネル領域１２１の側方では、Ｇｅ組成率ｘがチャネル領域１２１側からソース・ドレイン領域１３１側へと水平方向に連続的に変化（減少）している。本実施例では、組成傾斜を有するチャネル側方領域１２３をチャネル領域１２１の側方に設けることによって、チャネル領域１２１等に格子欠陥が発生する可能性を低減している。
図４Ａ乃至Ｉは、第２実施例の電界効果トランジスタ１０１の製造方法に関する説明図である。第１実施例の電界効果トランジスタ１０１の製造方法との共通事項については、説明を省略する（以下の実施例に関しても同様）。
先ず、図２Ａと同様に、Ｓｉ基板１１１上にフィン構造１１２を形成する。次に、Ｓｉ酸化膜３０１及びＳｉ窒化膜３０２を、ＣＶＤにより全面に堆積する。次に、フォトリソグラフィー及びＲＩＥにより、Ｓｉ酸化膜３０１及びＳｉ窒化膜３０２に窓３１１を形成する。窓３１１は、チャネル領域１２１の形成予定領域に形成される。これにより、チャネル領域１２１の形成予定領域の周辺（ソース・ドレイン領域１３１の形成予定領域等）が、Ｓｉ酸化膜３０１及びＳｉ窒化膜３０２からなるマスクで被覆された状態となる（図４Ａ）。
次いで、図２Ｂと同様に、フィン構造１１２の熱酸化を行う。ここでは、チャネル領域１２１の形成予定領域の周辺がマスクで被膜されているため、概ね、チャネル領域１２１のＧｅ組成率は増大するが、チャネル領域１２１の周辺のＧｅ組成率は増大しない（図４Ｂ）。この熱酸化の際には、Ｇｅ組成率の増大に応じて、熱酸化温度を例えば摂氏１１５０度から摂氏８７０度まで高温から低温へと段階的又は連続的に減少させる。このような温度調整により、Ｓｉ原子とＧｅ原子の相互拡散が促進され、チャネル領域１２１の下部及び側方に、組成傾斜率５％／ｎｍ以下の組成傾斜を有するチャネル下部領域１２２及びチャネル側方領域１２３が形成される。これによって、チャネル領域１２１、チャネル下部領域１２２、及びチャネル側方領域１２３等における格子欠陥の発生を抑制できる。
次いで、Ｓｉ酸化膜３０１及びＳｉ窒化膜３０２を、熱燐酸ウェットエッチングにより除去する。次に、図２Ｃと同様に、Ｓｉ酸化膜２０３を、ＣＶＤにより堆積し、フィン構造１１２の周囲に埋め込む。次に、ＣＭＰにより、Ｓｉ窒化膜２０２の表面が露出するまで、Ｓｉ酸化膜２０３を平坦化する。次に、チャネル領域１２１及びチャネル下部領域１２２等に、チャネルイオン及びパンチスルーストッパーイオンを注入（ｎＭＯＳ用にはホウ素、ｐＭＯＳ用にはヒ素）する（図４Ｃ）。
次いで、図２Ｄと同様に、Ｓｉ窒化膜２０２をマスクとするＲＩＥにより、Ｓｉ酸化膜２０３を１００ｎｍの深さまでエッチングする。次に、熱燐酸によるウェットエッチング及び希フッ酸によるウェットエッチングにより、Ｓｉ窒化膜２０２と、フィン構造１１２の側面に残留したＳｉ酸化膜２０３とを除去する。これによって、チャネル領域１２１の複数のチャネル面が基板上に露出する（図４Ｄ）。
次いで、図２Ｅと同様に、ゲート絶縁膜１１３となるＨｆＳｉＯＮ膜１１３をＣＶＤにより堆積する。次に、ゲート電極１１４となるポリＳｉ層１１４を堆積する（図４Ｅ）。
次いで、図２Ｆと同様に、フォトリソグラフィー及びＲＩＥにより、ゲート加工行う。次に、側壁絶縁膜１１５となるＳｉ酸化膜１１５ＡとＳｉ窒化膜１１５Ｂとを堆積し、ＲＩＥによるゲート側壁加工（第１側壁絶縁膜）を行う（図４Ｆ）。
次いで、図２Ｇと同様に、露出したフィン構造１１２の表面に、エピタキシャル成長によって、ＳｉＧｅキャップ２１１を形成する。次に、フィン構造１１２内に不純物イオン（ｎＭＯＳ用にはアンチモン、ｐＭＯＳ用にはホウ素）を注入して、フィン構造１１２内にせり上げエクステンション領域１４１を形成する。次に、ＲＴＡにより不純物を活性化する。（図４Ｇ）。
次いで、図２Ｈと同様に、側壁絶縁膜１１５となるＳｉ酸化膜１１５ＣをＣＶＤにより堆積し、ＲＩＥによるゲート側壁加工（第２側壁絶縁膜）を行う。次に、ソース・ドレイン領域１３１及びポリＳｉ層１１４（ゲート電極１１４）に、不純物イオン（ｎＭＯＳ用にはアンチモン、ｐＭＯＳ用にはホウ素）を注入する（図４Ｈ）。
次いで、図２Ｉと同様に、ソース・ドレイン領域１３１上面及びポリＳｉ層１１４（ゲート電極１１４）全体をＮｉシリサイド化する。次に、ゲート構造を層間絶縁膜２２１で埋め込む。次に、層間絶縁膜２１１にコンタクトホールを形成する。次に、コンタクトホール内にソース・ドレイン電極１１６を形成する。これによって、図３の電界効果トランジスタ１０１が完成する（図４Ｉ）。
（第３実施例）
図５は、第３実施例の電界効果トランジスタ１０１に関する説明図である。
第３実施例では、第２実施例でチャネル下部領域１２２が形成されていた領域に、埋込絶縁膜である埋込酸化膜４０１が形成されており、チャネル領域１２１が当該埋込酸化膜４０１の上部に形成されている。即ち、埋込酸化膜４０１が、チャネル領域１２１の下部においてフィン構造１１２に埋め込まれている。このように、第３実施例では、チャネル領域１２１の下部に埋込酸化膜４０１が埋め込まれているため、第１実施例及び第２実施例に比べて、短チャネル効果を抑制することができる。更に、エクステンション接合部からのリーク電流を低減することができる。Ｙ断面における側方断面図に示すように、ゲート絶縁膜１１３及びゲート電極１１４がチャネル領域１２１の下側に部分的に回りこんでいることも、短チャネル効果の抑制に寄与している。その他の構造的特徴については、第２実施例と同様であるため、説明を省略する。
図６Ａ乃至Ｇは、第３実施例の電界効果トランジスタ１０１の製造方法に関する説明図である。
先ず、Ｓｉ基板１１１上に、フィン構造１１２を構成する層として、厚さ１５ｎｍの歪みＳｉ０．４Ｇｅ０．６層１１２Ｘと、厚さ１１０ｎｍの歪みＳｉ０．８５Ｇｅ０．１５層１１２Ａと、厚さ１０ｎｍのＳｉキャップ層１１２Ｂを、エピタキシャル成長によって形成する。次に、ＳｉＧｅ層１１２Ｘ、ＳｉＧｅ層１１２Ａ、及びＳｉ層１１２Ｂ上に、厚さ４ｎｍのＳｉ熱酸化膜２０１を形成し、Ｓｉ熱酸化膜２０１上に、Ｓｉ窒化膜２０２をＣＶＤによって形成する。次に、フォトリソグラフィーによって、Ｓｉ窒化膜２０２を矩形にパターニングし、次に、ＲＩＥによって、Ｓｉ層１１２Ｂ、ＳｉＧｅ層１１２Ａ、ＳｉＧｅ層１１２Ｘ、及びＳｉ基板１１１を、１５０ｎｍの深さまでエッチングする。これにより、Ｓｉ基板１１１上にフィン構造１１２が形成される（図６Ａ）。
次いで、図４Ａと同様に、Ｓｉ酸化膜３０１及びＳｉ窒化膜３０２を、ＣＶＤによって全面に堆積する。次に、フォトリソグラフィー及びＲＩＥにより、Ｓｉ酸化膜３０１及びＳｉ窒化膜３０２に窓３１１を形成する（図６Ｂ）。
次いで、弗硝酸によるウェットエッチング又はＣＤＥにより、窓３１１に露出したＳｉＧｅ層１１２Ｘを選択的に除去（選択エッチング）し、フィン構造１１２に空洞４１１を形成する（図６Ｃ）。
次いで、図４Ｂと同様に、フィン構造１１２の熱酸化を行う。ここでは、チャネル領域１２１の形成予定領域の周辺がマスクで被膜されているため、概ね、チャネル領域１２１のＧｅ組成率は増大するが、チャネル領域１２１の周辺のＧｅ組成率は増大しない（図６Ｄ）。この熱酸化の際には、チャネル領域１２１のＧｅ組成率の増大に応じて、熱酸化温度を例えば摂氏１１５０度から摂氏８７０度まで段階的又は連続的に低下させる。このような温度調整により、Ｓｉ原子とＧｅ原子の相互拡散が促進され、チャネル領域１２１の側方に、組成傾斜率５％／ｎｍ以下の組成傾斜を有するチャネル側方領域１２３が形成される。これによって、チャネル領域１２１及びチャネル側方領域１２３等における格子欠陥の発生を抑制できる。
次いで、図４Ｃと同様に、Ｓｉ酸化膜３０１及びＳｉ窒化膜３０２を、熱燐酸ウェットエッチングにより除去する。次に、Ｓｉ酸化膜２０３を、ＣＶＤにより堆積し、フィン構造１１２の周囲に埋め込む。これにより、空洞４１１に埋込酸化膜４０１（即ちＳｉ酸化膜２０３の一部）が埋め込まれる。次に、ＣＭＰにより、Ｓｉ窒化膜２０２の表面が露出するまで、Ｓｉ酸化膜２０３を平坦化する。次に、チャネル領域１２１及びソース・ドレイン下部領域１３２等に、チャネル不純物イオン及びパンチスルーストッパー不純物イオンを注入（ｎＭＯＳ用にはホウ素、ｐＭＯＳ用にはヒ素）する（図６Ｅ）。
次いで、図４Ｄと同様に、Ｓｉ窒化膜２０２をマスクとするＲＩＥにより、Ｓｉ酸化膜２０３を１００ｎｍの深さまでエッチングする。次に、熱燐酸によるウェットエッチング及び希フッ酸によるウェットエッチングにより、Ｓｉ窒化膜２０２と、フィン構造１１２の側面に残留したＳｉ酸化膜２０３とを除去する。これによって、チャネル領域１２１の複数のチャネル面が基板上に露出する（図６Ｆ）。
次いで、図４Ｅと同様に、ゲート絶縁膜１１３となるＨｆＳｉＯＮ膜１１３をＣＶＤによって堆積する。次に、ゲート電極１１４となるポリＳｉ層１１４を堆積する。次いで、図４Ｆと同様に、フォトリソグラフィー及びＲＩＥにより、ゲート加工行う。次に、側壁絶縁膜１１５となるＳｉ酸化膜１１５ＡとＳｉ窒化膜１１５Ｂとを堆積し、ＲＩＥによるゲート側壁加工（第１側壁絶縁膜）を行う（図６Ｇ）。
以降は、図４Ｇ、図４Ｈ、及び図４Ｉと同様の工程を実施する。これによって、図５の電界効果トランジスタ１０１が完成する。
（第４実施例）
図７は、第４実施例の電界効果トランジスタ１０１に関する説明図である。
第４実施例では、第３実施例と同様のフィン構造１１２において、チャネル領域１２１の側方部分のフィン構造１１２が削られた形になっている。更に、チャネル領域１２１の側方にＮｉシリサイド膜４２１が形成されている。Ｎｉシリサイド膜４２１はチャネル領域１２１に接しているため、Ｎｉシリサイド膜４２１からチャネル領域１２１にはキャリアが直接供給される。チャネル領域１２１の側方において、チャネル領域１２１とＮｉシリサイド膜４２１との間には、非常に薄い（ここでは厚さ５ｎｍ以下）高濃度不純物領域４３１が形成されている。このような構造によって、第４実施例では、拡散層エクステンションを有する第３実施例に比べて寄生抵抗が低減され、高い駆動電流が得られる。Ｎｉシリサイド膜４２１の下部には拡散層ソース・ドレイン１３１が形成されており、基板との間にｐｎ接合が形成されている。Ｎｉシリサイド膜４２１はシリサイド膜の具体例であり、高濃度不純物領域４３１は不純物領域の具体例である。
図８は、第４実施例の電界効果トランジスタ１０１の製造方法に関する説明図である。
第４実施例の電界効果トランジスタ１０１を製造するには、第３実施例の図６Ｇの工程において、側壁エッチングのオーバーエッチング量を大きくすればよい。これによって、図８のようなフィン構造１１２、即ち、Ｎｉシリサイド膜４２１の形成予定領域４４１が削れた形のフィン構造１１２が得られる。その後、チャネル領域１２１の側方に、高濃度不純物領域４３１と、Ｎｉシリサイド膜４２１となる半導体層４２１とを形成する。当該半導体層４２１は、Ｎｉシリサイド膜４２１の形成予定領域４４１に形成される。以降は図４Ｇ、図４Ｈ、及び図４Ｉと同様の工程を実施する。図４Ｉでは、半導体層４２１がＮｉシリサイド化される。第２側壁絶縁膜を形成する工程（図４Ｇ）はここでは不要である。以上によって、図７の電界効果トランジスタ１０１が完成する。
（第５実施例）
図９は、第５実施例の電界効果トランジスタ１０１に関する説明図である。
第３実施例のＦＥＴ１０１がトライゲート構造となっているのに対して、第５実施例のＦＥＴ１０１はゲートオールアラウンド（ＧＡＡ）構造となっている。即ち、第５実施例のＦＥＴ１０１では、ゲート絶縁膜１１３とゲート電極１１４とが、チャネル領域１２１を筒状に取り囲んでいる。第５実施例のＦＥＴ１０１では、ＧＡＡ構造が採用されることで、第３実施例のＦＥＴ１０１の効果に加え、更に短チャネル効果が抑制されている。ゲート電極１１４はここでは、ＴｉＮ膜１１４ＡとポリＳｉ膜１１４ＢとＮｉシリサイド膜１１４Ｃからなる積層膜（三層膜）となっており、ゲート絶縁膜１１３と共にチャネル領域１２１を取り囲んでいる。
Ｙ断面における側方断面図に示すように、本実施例のチャネル領域１２１のチャネル面は、第１側方チャネル面Ｓ１、第２側方チャネル面Ｓ２、上部チャネル面Ｓ３、及び下部チャネル面Ｓ４からなり、四角形の筒状の形状になっている。そして、本実施例のゲート絶縁膜１１３は、チャネル面Ｓ１、Ｓ２、Ｓ３、及びＳ４からなる筒状のチャネル面上に形成されている。本実施例のゲート電極１１４（１１４Ａ及び１１４Ｂ）は、チャネル面Ｓ１、Ｓ２、Ｓ３、及びＳ４からなる筒状のチャネル面上にゲート絶縁膜１１３を介して形成されている。
図１０は、第５実施例の電界効果トランジスタ１０１の製造方法に関する説明図である。
第５実施例の電界効果トランジスタ１０１を製造するには、第３実施例の図６Ｆの工程において、図１０のように、埋込酸化膜４０１の一部（上部）が除去されるまで、Ｓｉ酸化膜２０３のウェットエッチングを継続すればよい。これにより、チャネル領域１２１の下部に、フィン構造１１２の空洞５０１が形成される。図１０のようにフィン構造１１２に空洞５０１が開口している状態で、ゲート絶縁膜１１３とゲート電極１１４（１１４Ａ及び１１４Ｂ）とを形成することにより、図９のようなＧＡＡ構造を形成することができる。以降は、図６Ｇ、図４Ｇ、図４Ｈ、及び図４Ｉと同様の工程を実施する。なお、ゲート電極１１４Ａ及び１１４Ｂは、空洞５０１が塞がる前に形成され、ゲート電極１１４Ｃは、空洞５０１が塞がった後に形成される。以上によって、図９の電界効果トランジスタ１０１が完成する。
（第６実施例）
図１１は、第６実施例の電界効果トランジスタ１０１に関する説明図である。
第５実施例では、１個のフィン構造１１２内に１つのチャネル領域１２１が形成されており、１個のフィン構造１１２に１個のＧＡＡ構造が形成されているのに対し、第６実施例では、１個のフィン構造１１２内に３つのチャネル領域１２１ａ，ｂ，ｃが形成されており、１個のフィン構造１１２に３個のＧＡＡ構造が形成されている。即ち、第６実施例では、ゲート絶縁膜１１３とゲート電極１１４とが複数のチャネル領域１２１の内の一のチャネル領域を筒状に取り囲んでいる構造が、１個のフィン構造１１２の複数箇所に形成されている。そのため、第６実施例では、第５実施例の３倍程度の駆動電流が得られる。なお、１個のフィン構造１１２内のチャネル領域１２１の数は、３個に限定する必要はない。チャネル領域１２１の数がＮ個の場合、駆動電流は第５実施例のＮ倍程度となる。
Ｙ方向における側方断面図のようにここでは、チャネル領域１２１ａの周囲、チャネル領域１２１ｂの周囲、チャネル領域１２１ｃの周囲の３箇所に、チャネル領域１２１ａを取り囲む構造、チャネル領域１２１ｂを取り囲む構造、チャネル領域１２１ｃを取り囲む構造の３個のＧＡＡ構造が形成されている。チャネル領域１２１ａ，ｂ，ｃのチャネル面Ｓａ，Ｓｂ，Ｓｃはそれぞれ、筒状の形状になっている。本実施例のゲート絶縁膜１１３は、筒状のチャネル面Ｓａ、Ｓｂ、及びＳｃ上に形成されている。本実施例のゲート電極１１４（１１４Ａ及び１１４Ｂ）は、筒状のチャネル面Ｓａ、Ｓｂ、及びＳｃ上にゲート絶縁膜１１３を介して形成されている。チャネル領域１２１ａ，ｂ，ｃはそれぞれ、細い棒状の形状となっている。
図１２Ａ乃至Ｃは、第６実施例の電界効果トランジスタ１０１の製造方法に関する説明図である。
先ず、Ｓｉ基板１１１上に、フィン構造１１２を構成する層として、Ｓｉ０．４Ｇｅ０．６層１１２Ｘと、複数のＳｉ０．８５Ｇｅ０．１５層１１２Ａａｂ，ｂｃと、複数のＳｉ層１１２Ｂａ，ｂ，ｃを、エピタキシャル成長によって形成する。積層順は、下層からＳｉＧｅ層１１２Ｘ、Ｓｉ層１１２Ｂａ、ＳｉＧｅ層１１２Ａａｂ、Ｓｉ層１１２Ｂｂ、ＳｉＧｅ層１１２Ａｂｃ、Ｓｉ層１１２Ｂｃの順番である。以降は、図６Ａ、図６Ｂ、及び図６Ｃと同様の工程を実施する。これによって、Ｓｉ基板１１１上にフィン構造１１２が存在する図１２Ａの構造が形成される。
次いで、図６Ｄと同様に、フィン構造１１２の熱酸化を行う。これにより、図１２Ｂのような複数のチャネル領域１２１ａ，ｂ，ｃが形成される。理由は、ＳｉＧｅの酸化速度がＳｉの酸化速度よりも速く、フィン構造１１２内での熱酸化の進行に伴い、フィン構造１１２の側壁のＳｉ０．８５Ｇｅ０．１５部分が相対的にへこむため、フィン構造１１２内での熱酸化が十分に進行すると、へこんだ部分同士が結合することで、チャネル領域１２１が分割されるからである。このような酸化の過程において、Ｓｉ原子とＧｅ原子の相互拡散により、酸化前のＳｉＧｅとＳｉとの界面は消失し、酸化の進行とともにＧｅ組成は均一化する。両側面の凹凸により取り残された領域中にＧｅが濃縮され、もともとＳｉ層が存在していた領域の一部にＳｉ１−ｘＧｅｘ（ｘ≧０．８）チャネルが形成される。一方、熱酸化の前に、弗硝酸等による選択エッチングにより、図１２Ｃのように、Ｓｉ層１１２Ｂａ，ｂ，ｃに対してＳｉＧｅ層１１２Ａａｂ，ｂｃが相対的にへこむように、フィン構造１１２の側壁に予め凹凸を形成しておくと、チャネルサイズ及びチャネル間隔の設計自由度が高くなるという利点が生じる。なぜならば、図１２Ａの構造においては、凹凸の高さが酸化速度の差によって一意的に決まってしまうのに対し、図１２Ｃの構造においては、選択エッチングの時間調整により、ある範囲で凹凸の高さを任意に設定できるためである。
以降は、図６Ｅ乃至Ｇ及び図４Ｇ乃至Ｉと同様の工程を、第５実施例と同じように実施する。図６Ｆの工程では、第５実施例と同じように、埋込酸化膜４０１の一部（上部）が除去されるまで、Ｓｉ酸化膜２０３のウェットエッチングを継続する。これにより、チャネル領域１２１ａの下部と、チャネル領域１２１ａとチャネル領域１２１ｂとの間と、チャネル領域１２１ｂとチャネル領域１２１ｃとの間とに、フィン構造１１２の空洞５０１が形成される。そして、フィン構造１１２に複数個の空洞５０１が開口している状態で、ゲート絶縁膜１１３とゲート電極１１４（１１４Ａ及び１１４Ｂ）とを形成することにより、複数個のＧＡＡ構造を形成することができる。以上により、図１１の電界効果トランジスタ１０１が完成する。
第１乃至第６実施例において、ゲート絶縁膜１１３、ゲート電極１１４、及びソース・ドレイン領域１３１に関しては、様々な変形例が考えられる。ゲート絶縁膜１１３の形成材料としては、ＨｆＳｉＯＮ以外の高誘電率材料であるＨｆＳｉＯ２、ＨｆＯ２、ＨｆＡｒＯｘ，ＺｒＯ２等を採用可能である。また、ゲート絶縁膜１１３を、これらの高誘電率材料からなる絶縁膜と、ＳｉＯ２又はＧｅＯ２からなる絶縁膜との積層膜としてもよい。また、ゲート絶縁膜１１３として、ＳｉＯＮ膜又はＳｉＯ２膜を採用することもできる。また、ゲート電極１１４として、Ｎｉジャーマノイド（Ｎｉ１−ｘＧｅｘ）、Ｎｉジャーマノシリサイド （ＮｉＳｉ（Ｇｅ））、Ｗ（タングステン）シリサイド、ＴｉＳｉＮ、ＴａＮ、ＴａＳｉＮ、ＷＮ，ＡｌＮ等を採用することもできる。
第１乃至第６実施例では、ＣＭＯＳの構成要素であるｎＭＯＳ及びｐＭＯＳの両方に、Ｇｅチャネル又はＳｉ１−ｘＧｅｘ（ｘ≧０．８）チャネルを用いたが、ｎＭＯＳにはＳｉチャネルを用いることも可能である。この場合には例えば、ＳｉＧｅ層１１２Ａ及びＳｉ層１１２Ｂを形成する際に、予めｎＭＯＳ領域にＳｉ酸化膜又はＳｉ窒化膜からなる選択成長マスクを形成し、その後、ｐＭＯＳ領域にＳｉＧｅ層１１２Ａ及びＳｉ層１１２Ｂを選択成長し、その後、選択成長マスクを除去するようにすればよい。選択成長マスクの除去後に更に、ｐＭＯＳ領域に選択成長マスクを形成し、ｎＭＯＳ領域にＳｉを選択エピタキシャル成長により積み増すことにより、ｎＭＯＳ領域とｐＭＯＳ領域との段差をなくすようにしてもよい。この場合、ｐＭＯＳのチャネル領域１２１のＧｅ組成率は、８０％未満でもよく、むしろ８０％未満であることが望ましい。ＳｉＧｅのＧｅ組成率が低下すると、ＳｉＧｅの融点が高くなり、ＳｉＧｅの融点がＳｉの融点に近付くため、Ｓｉ−ｎＭＯＳのプロセス温度とＳｉＧｅ−ｐＭＯＳとの整合性が良くなるからである。本パラグラフの内容については、以下の第７実施例でも取り上げることにする。
（第７実施例）
図１３は、第７実施例の電界効果トランジスタ１０１に関する説明図である。
図１３のＦＥＴ１０１は、基板としてバルクＳｉ基板１１１ではなくＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板６０１を用いた実施例であり、第３実施例におけるチャネル直下の埋込酸化膜４０１を、ＳＯＩ基板６０１を構成する埋込酸化膜６１１に置き換えた構造となっている。従って、ソース・ドレイン下部にも、埋込絶縁膜である埋込酸化膜６１１が存在している。本実施例には、第３実施例に比べて基板コストが増加するという欠点があるものの、第３実施例の効果に加え、ソース・ドレイン領域１３１と基板６０１との間の絶縁が良好となるためにオフ電流を低減できるという利点がある。また、その製造においては、図６Ｆに示す層間膜のエッチバック、フィンの頭出しの工程が不要となり、工程が簡略化できるという利点もある。
（第８実施例）
図１４は、第８実施例の電界効果トランジスタ１０１に関する説明図である。
図１４のＦＥＴ１０１は、Ｓｉ基板１１１と、第１フィン構造１１２Ｍと、第２フィン構造１１２Ｎと、ゲート絶縁膜１１３と、ゲート電極１１４等により構成されている。
第１フィン構造１１２Ｍと第２フィン構造１１２Ｎは、共通のＳｉ基板１１１上に形成されている。第１フィン構造１１２Ｍも第２フィン構造１１２Ｎも、第１乃至第６実施例のいずれかのフィン構造に相当する。第１フィン構造１１２Ｍ内には、Ｇｅ領域又はＳｉＧｅ領域である第１チャネル領域１２１Ｍが、第２フィン構造１１２Ｎ内には、Ｇｅ領域又はＳｉＧｅ領域である第２チャネル領域１２１Ｎが形成されている。第１チャネル領域１２１Ｍ及び第２チャネル領域１２１Ｎの側方には、共通のソース・ドレイン領域１３１が形成されている。ゲート絶縁膜１１３とゲート電極１１４は、第１チャネル領域１２１Ｍと第２チャネル領域１２１Ｎとにわたる面上（ここでは特に、第１チャネル領域１２１Ｍの複数のチャネル面と第２チャネル領域１２１Ｎの複数のチャネル面とにわたる面上）に形成されている。
図１４のＦＥＴ１０１では、第１チャネル領域１２１Ｍ及び第２チャネル領域１２１Ｎが共通のソース・ドレイン領域１３１に接続されているため、図１４のＦＥＴ１０１を、単一のトランジスタとして取り扱うことが可能である。図１４のＦＥＴ１０１では、実効的なチャネル幅が図１のＦＥＴ１０１等の２倍になっているため、図１のＦＥＴ１０１等の２倍のドレイン電流が得られる。
図１４のＦＥＴ１０１は、第１乃至第６実施例のいずれかのフィン構造に相当する３個以上のフィン構造１１２等により構成されていてもよい。図１４のＦＥＴ１０１に更に、第１乃至第６実施例のいずれかのフィン構造に相当しない１個以上のフィン構造１１２が含まれていてもよい。
図１４のＦＥＴ１０１は、第１乃至第６実施例の製造方法で製造可能である。ただし、ゲート絶縁膜１１３、ゲート電極１１４、及びソース・ドレイン領域１３１については、第１チャネル領域１２１Ｍ及び第２チャネル領域１２１Ｎに共通にする必要がある。
（第９実施例）
図１５は、第９実施例のＣＭＯＳ回路（の主要構成要素）７０１に関する説明図である。
図１５のＣＭＯＳ回路７０１は、ｐＭＯＳ１０１ｐ及びｎＭＯＳ１０１ｎにより構成される。ｐＭＯＳ１０１ｐは、ＳｉＧｅ−ＦｉｎＦＥＴであり、第１乃至第８実施例のいずれかのＦＥＴに相当するが、ｎＭＯＳ１０１ｎは、Ｓｉ−ＦｉｎＦＥＴであり、第１乃至第８実施例のいずれかのＦＥＴには相当しない。図１５のＣＭＯＳ回路７０１は、本発明の集積回路素子、即ち、相補型ＭＩＳ（金属−絶縁膜−半導体）回路素子の具体例に相当する。
ｐＭＯＳ１０１ｐとｎＭＯＳ１０１ｎは、共通のＳｉ基板１１１上に形成されている。Ｓｉ基板１１１上には、ｐＭＯＳ１０１ｐを構成するフィン構造１１２ｐ、及びｎＭＯＳ１０１ｎを構成するフィン構造１１２ｎが形成されている。フィン構造１１２ｐは、ＳｉＧｅ−Ｆｉｎであり、第１乃至第８実施例のいずれかのフィン構造に相当するが、フィン構造１１２ｎは、Ｓｉ−Ｆｉｎであり、第１乃至第８実施例のいずれかのフィン構造には相当しない。
フィン構造１１２ｐ内には、Ｓｉ０．６Ｇｅ０．４領域であるチャネル領域１２１ｐが形成されている。チャネル領域１２１ｐの複数のチャネル面上には、ゲート絶縁膜１１３ｐとゲート電極１１４ｐが形成されている。フィン構造１１２ｎ内には、Ｓｉ領域であるチャネル領域１２１ｎが形成されている。チャネル領域１２１ｎの複数のチャネル面上には、ゲート絶縁膜１１３ｎとゲート電極１１４ｎが形成されている。
第９実施例では、ｐＭＯＳ１０１ｐについてはもちろんのこと、ｎＭＯＳ１０１ｎについても、第１乃至第８実施例の製造方法で製造可能である。ただしｎＭＯＳ１０１ｎについては、そのフィン構造１１２ｎとして、ＳｉＧｅ−ＦｉｎではなくＳｉ−Ｆｉｎを形成することになる。フィン構造１１２ｐ，ｎを形成する際には、第６実施例の最終パラグラフで説明した事項が留意される。ｎＭＯＳ１０１ｎのＳｉ−Ｆｉｎは、ｐＭＯＳ１０１ｐのＳｉＧｅ−ＦｉｎＦＥＴのＧｅ原子をＳｉ原子で置き換えたものとなる。
なお、第１乃至第９実施例において、基板の面方位とトランジスタのチャネル方向との組み合わせは任意である。代表的な組み合わせの具体例としては、（００１）主面の基板に対する［１１０］方向チャネルや、（００１）主面の基板に対する［１００］方向チャネルや、（０１１）主面の基板に対する［１００］方向チャネルや、（０１１）主面の基板に対する［０１−１］方向チャネル等が挙げられる。また、第７実施例以外の実施例にも、基板としてＳＯＩ基板を用いることが可能である。この場合においても、第７実施例と同様に、基板コストで不利になるものの、オフ電流と製造工程の簡略化において利点がある。
第１実施例のトランジスタに関する説明図である。 第１実施例のトランジスタの製造方法に関する説明図（１）である。 第１実施例のトランジスタの製造方法に関する説明図（２）である。 第１実施例のトランジスタの製造方法に関する説明図（３）である。 第１実施例のトランジスタの製造方法に関する説明図（４）である。 第１実施例のトランジスタの製造方法に関する説明図（５）である。 第１実施例のトランジスタの製造方法に関する説明図（６）である。 第１実施例のトランジスタの製造方法に関する説明図（７）である。 第１実施例のトランジスタの製造方法に関する説明図（８）である。 第１実施例のトランジスタの製造方法に関する説明図（９）である。 第２実施例のトランジスタに関する説明図である。 第２実施例のトランジスタの製造方法に関する説明図（１）である。 第２実施例のトランジスタの製造方法に関する説明図（２）である。 第２実施例のトランジスタの製造方法に関する説明図（３）である。 第２実施例のトランジスタの製造方法に関する説明図（４）である。 第２実施例のトランジスタの製造方法に関する説明図（５）である。 第２実施例のトランジスタの製造方法に関する説明図（６）である。 第２実施例のトランジスタの製造方法に関する説明図（７）である。 第２実施例のトランジスタの製造方法に関する説明図（８）である。 第２実施例のトランジスタの製造方法に関する説明図（９）である。 第３実施例のトランジスタに関する説明図である。 第３実施例のトランジスタの製造方法に関する説明図（１）である。 第３実施例のトランジスタの製造方法に関する説明図（２）である。 第３実施例のトランジスタの製造方法に関する説明図（３）である。 第３実施例のトランジスタの製造方法に関する説明図（４）である。 第３実施例のトランジスタの製造方法に関する説明図（５）である。 第３実施例のトランジスタの製造方法に関する説明図（６）である。 第３実施例のトランジスタの製造方法に関する説明図（７）である。 第４実施例のトランジスタに関する説明図である。 第４実施例のトランジスタの製造方法に関する説明図である。 第５実施例のトランジスタに関する説明図である。 第５実施例のトランジスタの製造方法に関する説明図である。 第６実施例のトランジスタに関する説明図である。 第６実施例のトランジスタの製造方法に関する説明図（１）である。 第６実施例のトランジスタの製造方法に関する説明図（２）である。 第６実施例のトランジスタの製造方法に関する説明図（３）である。 第７実施例のトランジスタに関する説明図である。 第８実施例のトランジスタに関する説明図である。 第９実施例のＣＭＯＳ回路に関する説明図である。 Ｓｉ１−ｘＧｅｘ領域の組成傾斜率と貫通転位密度との関係を示す。
符号の説明
１０１ 電界効果トランジスタ
１１１ Ｓｉ基板
１１２ フィン構造
１１３ ゲート絶縁膜
１１４ ゲート電極
１１５ 側壁絶縁膜
１１６ ソース・ドレイン電極
１２１ チャネル領域
１２２ チャネル下部領域
１２３ チャネル側方領域
１３１ ソース・ドレイン領域
１３２ ソース・ドレイン下部領域
１３３ ソース・ドレイン上部領域
１４１ エクステンション領域
２０１ Ｓｉ熱酸化膜
２０２ Ｓｉ窒化膜
２０３ Ｓｉ酸化膜
２１１ ＳｉＧｅキャップ
２２１ 層間絶縁膜
３０１ Ｓｉ酸化膜
３０２ Ｓｉ窒化膜
３１１ 窓
４０１ 埋込酸化膜
４１１ 空洞
４２１ Ｎｉシリサイド膜
４３１ 高濃度不純物領域
４４１ Ｎｉシリサイド膜の形成予定領域
５０１ 空洞
６０１ ＳＯＩ基板
６１１ ＳＯＩ基板を構成する埋込酸化膜
７０１ ＣＭＯＳ回路

Claims (12)

  1. Ｓｉ原子を含有する半導体基板と、
    前記半導体基板上に形成され、Ｓｉ原子とＧｅ原子とを含有する突起構造と、
    前記突起構造内に形成されており、Ｇｅ原子を含有するチャネル領域と、
    前記チャネル領域の下部に埋め込まれている絶縁膜と、
    前記突起構造内において前記チャネル領域の側方に形成されており、前記突起構造を通じて前記半導体基板とつながっており、含有するＳｉ原子とＧｅ原子とに係るＧｅ組成率が前記チャネル領域のＧｅ組成率より低くなっているソース・ドレイン領域と、
    前記チャネル領域の側方において前記チャネル領域と前記ソース・ドレイン領域との間に形成されており、含有するＳｉ原子とＧｅ原子とに係るＧｅ組成率が前記チャネル領域側から前記ソース・ドレイン領域側へと連続的に変化しているチャネル側方領域と、
    前記チャネル領域上に形成されたゲート絶縁膜と、
    前記チャネル領域上に前記ゲート絶縁膜を介して形成されたゲート電極と、
    を具備する電界効果トランジスタ。
  2. 前記チャネル領域の側方に形成されたシリサイド膜と、
    前記チャネル領域の側方において前記チャネル領域と前記シリサイド膜との間に形成されている不純物領域とを具備し、
    前記ソース・ドレイン領域は、前記シリサイド膜の下部に形成されている請求項１に記載の電界効果トランジスタ。
  3. 前記ゲート絶縁膜と前記ゲート電極とが前記チャネル領域を筒状に取り囲んでいる構造が、前記突起構造に形成されている請求項１に記載の電界効果トランジスタ。
  4. 前記ゲート絶縁膜と前記ゲート電極とが複数の前記チャネル領域の内の一のチャネル領域を筒状に取り囲んでいる構造が、前記突起構造の複数箇所に形成されている請求項３に記載の電界効果トランジスタ。
  5. 前記突起構造として、第１の突起構造と、第２の突起構造とを具備し、
    前記チャネル領域として、前記第１の突起構造内に形成されている第１のチャネル領域と、前記第２の突起構造内に形成されている第２のチャネル領域とを具備し、
    前記ゲート絶縁膜と前記ゲート電極とが、前記第１のチャネル領域と前記第２のチャネル領域とにわたる面上に形成されている請求項１乃至４のいずれか１項に記載の電界効果トランジスタ。
  6. 集積回路素子であって、
    当該集積回路素子は、Ｐ型電界効果トランジスタとＮ型電界効果トランジスタとを具備する相補型ＭＩＳ（金属−絶縁膜−半導体）回路素子であり、
    前記Ｐ型電界効果トランジスタは、請求項１乃至５のいずれか１項に記載の電界効果トランジスタであり、
    前記Ｎ型電界効果トランジスタは、請求項１乃至５のいずれか１項に記載の電界効果トランジスタのチャネル領域のＧｅ原子をＳｉ原子で置き換えた電界効果トランジスタである、集積回路素子。
  7. Ｓｉ原子を含有する半導体基板上に、Ｓｉ原子とＧｅ原子とを含有する突起構造を形成し、
    前記突起構造に空洞を形成し、
    前記空洞に絶縁膜を埋め込み、
    熱酸化により、前記突起構造内に、Ｇｅ原子を含有するチャネル領域を形成し、
    前記突起構造内における前記チャネル領域の側方に、前記突起構造を通じて前記半導体基板とつながり、含有するＳｉ原子とＧｅ原子とに係るＧｅ組成率が前記チャネル領域のＧｅ組成率より低いソース・ドレイン領域を形成し、
    前記チャネル領域の側方における前記チャネル領域と前記ソース・ドレイン領域との間に、含有するＳｉ原子とＧｅ原子とに係るＧｅ組成率が前記チャネル領域側から前記ソース・ドレイン領域側へと連続的に変化するチャネル側方領域を形成し、
    前記チャネル領域上にゲート絶縁膜を形成し、
    前記チャネル領域上に前記ゲート絶縁膜を介してゲート電極を形成する、
    電界効果トランジスタの製造方法。
  8. 前記チャネル領域の側方に、不純物領域を形成し、
    前記チャネル領域の側方に、シリサイド膜を形成し、
    前記ソース・ドレイン領域は、前記シリサイド膜の下部に形成される請求項７に記載の電界効果トランジスタの製造方法。
  9. 前記突起構造に空洞が開口している状態で前記ゲート絶縁膜と前記ゲート電極とを形成することで、前記ゲート絶縁膜と前記ゲート電極とが前記チャネル領域を筒状に取り囲む構造を、前記突起構造に形成する請求項７に記載の電界効果トランジスタの製造方法。
  10. 前記突起構造に複数個の空洞が開口している状態で前記ゲート絶縁膜と前記ゲート電極とを形成することで、前記ゲート絶縁膜と前記ゲート電極とが複数の前記チャネル領域の内の一のチャネル領域を筒状に取り囲む構造を、前記突起構造の複数箇所に形成する請求項９に記載の電界効果トランジスタの製造方法。
  11. 前記突起構造として、第１の突起構造と、第２の突起構造とを形成し、
    前記チャネル領域として、前記第１の突起構造内に第１のチャネル領域を、前記第２の突起構造内に第２のチャネル領域を形成し、
    前記ゲート絶縁膜と前記ゲート電極とを、前記第１のチャネル領域と前記第２のチャネル領域とにわたる面上に形成する、請求項７乃至１０のいずれか１項に記載の電界効果トランジスタの製造方法。
  12. 集積回路素子の製造方法であって、
    当該集積回路素子は、Ｐ型電界効果トランジスタとＮ型電界効果トランジスタとを具備する相補型ＭＩＳ（金属−絶縁膜−半導体）回路素子であり、
    前記Ｐ型電界効果トランジスタとして、請求項１乃至５のいずれか１項に記載の電界効果トランジスタを形成し、
    前記Ｎ型電界効果トランジスタとして、請求項１乃至５のいずれか１項に記載の電界効果トランジスタのチャネル領域のＧｅ原子をＳｉ原子で置き換えた電界効果トランジスタを形成する、集積回路素子の製造方法。
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