JP5032418B2 - 電界効果トランジスタ、集積回路素子、及びそれらの製造方法 - Google Patents
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Description
Si原子を含有する半導体基板と、
前記半導体基板上に形成され、Si原子とGe原子とを含有する突起構造と、
前記突起構造内に形成されており、Ge原子を含有するチャネル領域と、
前記チャネル領域の下部に埋め込まれている絶縁膜と、
前記突起構造内に形成されており、前記突起構造を通じて前記半導体基板とつながっているソース・ドレイン領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記チャネル領域上に前記ゲート絶縁膜を介して形成されたゲート電極とを具備する電界効果トランジスタに係る。
Si原子を含有する半導体基板上に、Si原子とGe原子とを含有する突起構造を形成し、
前記突起構造に空洞を形成し、
前記空洞に絶縁膜を埋め込み、
熱酸化により、前記突起構造内に、Ge原子を含有するチャネル領域を形成し、
前記突起構造内に、前記突起構造を通じて前記半導体基板とつながるソース・ドレイン領域を形成し、
前記チャネル領域上にゲート絶縁膜を形成し、
前記チャネル領域上に前記ゲート絶縁膜を介してゲート電極を形成する電界効果トランジスタの製造方法に係る。
図1は、第1実施例の電界効果トランジスタ101に関する説明図である。図1には、電界効果トランジスタ101に関する上面図と、断面Xにおける側方断面図と、断面Yにおける側方断面図とが示されている。図1の電界効果トランジスタ(FET)101は、MOSFETであり、P型MOSFETでもN型MOSFETでも構わない。
図3は、第2実施例の電界効果トランジスタ101に関する説明図である。第1実施例の電界効果トランジスタ101との共通事項については、説明を省略する(以下の実施例に関しても同様)。
図5は、第3実施例の電界効果トランジスタ101に関する説明図である。
図7は、第4実施例の電界効果トランジスタ101に関する説明図である。
図9は、第5実施例の電界効果トランジスタ101に関する説明図である。
図11は、第6実施例の電界効果トランジスタ101に関する説明図である。
図13は、第7実施例の電界効果トランジスタ101に関する説明図である。
図14は、第8実施例の電界効果トランジスタ101に関する説明図である。
図15は、第9実施例のCMOS回路(の主要構成要素)701に関する説明図である。
111 Si基板
112 フィン構造
113 ゲート絶縁膜
114 ゲート電極
115 側壁絶縁膜
116 ソース・ドレイン電極
121 チャネル領域
122 チャネル下部領域
123 チャネル側方領域
131 ソース・ドレイン領域
132 ソース・ドレイン下部領域
133 ソース・ドレイン上部領域
141 エクステンション領域
201 Si熱酸化膜
202 Si窒化膜
203 Si酸化膜
211 SiGeキャップ
221 層間絶縁膜
301 Si酸化膜
302 Si窒化膜
311 窓
401 埋込酸化膜
411 空洞
421 Niシリサイド膜
431 高濃度不純物領域
441 Niシリサイド膜の形成予定領域
501 空洞
601 SOI基板
611 SOI基板を構成する埋込酸化膜
701 CMOS回路
Claims (12)
- Si原子を含有する半導体基板と、
前記半導体基板上に形成され、Si原子とGe原子とを含有する突起構造と、
前記突起構造内に形成されており、Ge原子を含有するチャネル領域と、
前記チャネル領域の下部に埋め込まれている絶縁膜と、
前記突起構造内において前記チャネル領域の側方に形成されており、前記突起構造を通じて前記半導体基板とつながっており、含有するSi原子とGe原子とに係るGe組成率が前記チャネル領域のGe組成率より低くなっているソース・ドレイン領域と、
前記チャネル領域の側方において前記チャネル領域と前記ソース・ドレイン領域との間に形成されており、含有するSi原子とGe原子とに係るGe組成率が前記チャネル領域側から前記ソース・ドレイン領域側へと連続的に変化しているチャネル側方領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記チャネル領域上に前記ゲート絶縁膜を介して形成されたゲート電極と、
を具備する電界効果トランジスタ。 - 前記チャネル領域の側方に形成されたシリサイド膜と、
前記チャネル領域の側方において前記チャネル領域と前記シリサイド膜との間に形成されている不純物領域とを具備し、
前記ソース・ドレイン領域は、前記シリサイド膜の下部に形成されている請求項1に記載の電界効果トランジスタ。 - 前記ゲート絶縁膜と前記ゲート電極とが前記チャネル領域を筒状に取り囲んでいる構造が、前記突起構造に形成されている請求項1に記載の電界効果トランジスタ。
- 前記ゲート絶縁膜と前記ゲート電極とが複数の前記チャネル領域の内の一のチャネル領域を筒状に取り囲んでいる構造が、前記突起構造の複数箇所に形成されている請求項3に記載の電界効果トランジスタ。
- 前記突起構造として、第1の突起構造と、第2の突起構造とを具備し、
前記チャネル領域として、前記第1の突起構造内に形成されている第1のチャネル領域と、前記第2の突起構造内に形成されている第2のチャネル領域とを具備し、
前記ゲート絶縁膜と前記ゲート電極とが、前記第1のチャネル領域と前記第2のチャネル領域とにわたる面上に形成されている請求項1乃至4のいずれか1項に記載の電界効果トランジスタ。 - 集積回路素子であって、
当該集積回路素子は、P型電界効果トランジスタとN型電界効果トランジスタとを具備する相補型MIS(金属−絶縁膜−半導体)回路素子であり、
前記P型電界効果トランジスタは、請求項1乃至5のいずれか1項に記載の電界効果トランジスタであり、
前記N型電界効果トランジスタは、請求項1乃至5のいずれか1項に記載の電界効果トランジスタのチャネル領域のGe原子をSi原子で置き換えた電界効果トランジスタである、集積回路素子。 - Si原子を含有する半導体基板上に、Si原子とGe原子とを含有する突起構造を形成し、
前記突起構造に空洞を形成し、
前記空洞に絶縁膜を埋め込み、
熱酸化により、前記突起構造内に、Ge原子を含有するチャネル領域を形成し、
前記突起構造内における前記チャネル領域の側方に、前記突起構造を通じて前記半導体基板とつながり、含有するSi原子とGe原子とに係るGe組成率が前記チャネル領域のGe組成率より低いソース・ドレイン領域を形成し、
前記チャネル領域の側方における前記チャネル領域と前記ソース・ドレイン領域との間に、含有するSi原子とGe原子とに係るGe組成率が前記チャネル領域側から前記ソース・ドレイン領域側へと連続的に変化するチャネル側方領域を形成し、
前記チャネル領域上にゲート絶縁膜を形成し、
前記チャネル領域上に前記ゲート絶縁膜を介してゲート電極を形成する、
電界効果トランジスタの製造方法。 - 前記チャネル領域の側方に、不純物領域を形成し、
前記チャネル領域の側方に、シリサイド膜を形成し、
前記ソース・ドレイン領域は、前記シリサイド膜の下部に形成される請求項7に記載の電界効果トランジスタの製造方法。 - 前記突起構造に空洞が開口している状態で前記ゲート絶縁膜と前記ゲート電極とを形成することで、前記ゲート絶縁膜と前記ゲート電極とが前記チャネル領域を筒状に取り囲む構造を、前記突起構造に形成する請求項7に記載の電界効果トランジスタの製造方法。
- 前記突起構造に複数個の空洞が開口している状態で前記ゲート絶縁膜と前記ゲート電極とを形成することで、前記ゲート絶縁膜と前記ゲート電極とが複数の前記チャネル領域の内の一のチャネル領域を筒状に取り囲む構造を、前記突起構造の複数箇所に形成する請求項9に記載の電界効果トランジスタの製造方法。
- 前記突起構造として、第1の突起構造と、第2の突起構造とを形成し、
前記チャネル領域として、前記第1の突起構造内に第1のチャネル領域を、前記第2の突起構造内に第2のチャネル領域を形成し、
前記ゲート絶縁膜と前記ゲート電極とを、前記第1のチャネル領域と前記第2のチャネル領域とにわたる面上に形成する、請求項7乃至10のいずれか1項に記載の電界効果トランジスタの製造方法。 - 集積回路素子の製造方法であって、
当該集積回路素子は、P型電界効果トランジスタとN型電界効果トランジスタとを具備する相補型MIS(金属−絶縁膜−半導体)回路素子であり、
前記P型電界効果トランジスタとして、請求項1乃至5のいずれか1項に記載の電界効果トランジスタを形成し、
前記N型電界効果トランジスタとして、請求項1乃至5のいずれか1項に記載の電界効果トランジスタのチャネル領域のGe原子をSi原子で置き換えた電界効果トランジスタを形成する、集積回路素子の製造方法。
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