JP2010129974A - 相補型半導体装置とその製造方法 - Google Patents

Abstract

【課題】 マルチゲートＭＩＳＦＥＴからなる高移動度のｎＦＥＴ及びｐＦＥＴの双方の移動度を向上させる相補型半導体装置とその製造方法を提供する。
【解決手段】
基板１０上にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタが形成された相補型半導体装置であって、ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタが、基板１０の主面に平行な面内に引っ張り歪みを有する第一の半導体層と圧縮歪みを有する第二の半導体層とが交互に積層され、基板１０の主面に対して突出した積層構造と、積層構造の対向する両側面を覆うように形成されたゲート絶縁膜８０と、ゲート絶縁膜８０を介して前記積層構造を覆って形成されたゲート電極３０と、ゲート絶縁膜８０とゲート電極３０をはさんで対向し、積層構造の両端に形成されたソース／ドレイン領域２０と、を有することを特徴とする相補型半導体装置。
【選択図】 図３

Description

本発明は、半導体装置に係り、特に複数面にチャネルを設けるマルチゲート電界効果型トランジスタからなる相補型半導体装置とその製造方法に関する。

相補型半導体装置の回路の継続的性能向上は、スケーリング則に基づくＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の微細化により達成されてきたが、ゲート長が５０ｎｍ以下となった今日、従来のスケーリングのみによる相補型半導体装置の回路の性能向上は不可能となった。すなわち、相補型半導体装置の回路の性能向上には、素子の微細化のみならず、チャネルの移動度を増大させる技術が必須となった。移動度を通常Ｓｉ―ＭＩＳＦＥＴから増大させる手段としては、Ｓｉに歪みを印加する方法や、高移動度材料であるＳｉＧｅやＧｅ、あるいはＩＩＩ−Ｖ族半導体材料をチャネルに用いる方法が提案されている。

一方、素子の微細化に伴う短チャネル効果の抑制は、極微細ＭＩＳＦＥＴにおける最重要課題の一つであり、近年、短チャネル効果耐性に優れたマルチゲートＭＩＳＦＥＴが注目されている。マルチゲートＭＩＳＦＥＴには、活性領域となる板状の形状である突起部分（Ｆｉｎ）の左右両面にゲートを設けるＦｉｎＦＥＴ、上面及び左右面の３面に設けるＴｒｉ−ＧａｔｅＭＩＳＦＥＴ、Ｆｉｎ全体をゲートで覆い包むＧａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ（ＧＡＡ）ＭＩＳＦＥＴ等があり、何れの構造においても、従来の平面型ＭＩＳＦＥＴに比べてゲート電極の静電支配力が増大するため、短チャネル効果が抑制される。したがって、上述した移動度増大技術と、これらマルチゲートＭＩＳＦＥＴの融合は、高性能・低消費電力の相補型半導体装置に応用することが大変有望であると考えられる。

しかしながら、従来のマルチゲートＭＩＳＦＥＴを用いた相補型半導体装置において、ｎＦＥＴ及びｐＦＥＴの移動度を著しく増大させるためには、双方のチャネル材料及び歪み方向を異なるものにする必要があった。これは、電子移動度の高い材料、及び電子移動度増大をもたらす最適な歪み方向が、正孔移動度のそれらと異なるためである。具体的には、ｎＦＥＴには電流方向引っ張り歪みを生じたＳｉＧｅ、もしくはＧｅが適している（例えば、非特許文献１参照。）。ｎＦＥＴとｐＦＥＴでチャネル材料が異なる場合は、各チャネル領域への選択的エピタキシャル成長が必須となる。そして、マスク材形成工程やその剥離工程等のために、相補型半導体装置の形成の総工程数が増大し、コスト増大を招くという問題が生じる。

また、歪み基板を利用して歪みを有するＦｉｎを形成する場合、Ｆｉｎの高さ（歪み半導体層の膜厚）には、歪みの大きさに応じた上限があった。これは、歪み半導体層には臨界膜厚が存在し、その膜厚以上になるとリーク電流の原因となる転移などの欠陥を形成して歪み緩和が生じてしまうからである。具体的には１％の歪みを有する半導体層の臨界膜厚は５０ｎｍ程度である。歪み緩和は、歪みによる移動度増大効果を享受できなくなるという観点でも好ましくない。Ｆｉｎの高さに制限が生じるということは、単位平面積あたりのＭＩＳＦＥＴ駆動電流の絶対値に制限が生じることである。その結果、平面型素子に比べて単位平面積当たりの電流量が得られないということが懸念される。Ｆｉｎの間隔（Ｆｉｎピッチ）を狭めることにより、電流量を増大させることは可能である。しかし、Ｆｉｎピッチの縮小には、微細加工技術の観点で限界がある。つまり、平面型素子と同じ電流量を確保しようとした場合、Ｆｉｎの本数を増やし、素子領域を大きく取らなくてはならない。

さらに、歪み基板を利用してＦｉｎを形成する場合、Ｆｉｎの端部で端面に対して垂直方向に弾性的な歪み緩和が生じることが知られている（例えば、非特許文献２参照。）。具体的には、歪み半導体層の膜厚にも依存するが、１％の歪みを有する半導体層ではＦｉｎの端部から幅〜０．５μｍ程度の領域で歪みが生じる。したがって、素子活性領域のソース／ドレイン方向の長さをスケーリングすることができないという集積化上の大きな問題点があった。
T. Irisawa et al., "Electron transport properties of ultrathin-body and tri-gate SOI nMOSFETs with biaxial and uniaxial strain," Technical Digest of International Electron Devices Meeting, p. 457-460, Dig., 2006. T. Irisawa et al., "High current drive uniaxially-strained SGOI pMOSFETs fabricated by lateral strain relaxation technique," VLSI Technology 2005, Digest of Technical Papers, p178-179, 2005.

従来のマルチゲートＭＩＳＦＥＴを用いた相補型半導体装置において、ｎＦＥＴ、ｐＦＥＴの双方の移動度を向上させるためには、それぞれのチャネル材料と歪み方向を異なるものにする必要がある。このため、プロセスコストが増大するという問題があった。

また、歪み基板を利用してＦｉｎを形成する場合、Ｆｉｎの高さには、歪みの大きさに応じた上限がある。さらに、平面型素子に比べて単位平面積当たりの電流量が得られないという問題があった。さらにまた、Ｆｉｎの端部で端面に対して垂直方向に弾性的な歪み緩和が生じるため、チャネル中の歪みを十分高く保持しようとすると、素子領域のソース／ドレイン方向の長さをスケーリングすることが出来ないという、集積化上の大きな問題点があった。

そこで本発明の目的は、上記問題点を解決するために、マルチゲートＭＩＳＦＥＴからなる高移動度のｎＦＥＴ及びｐＦＥＴの双方の移動度を向上させる相補型半導体装置とその製造方法を提供することにある。

上記目的を達成するために、本発明による相補型半導体装置は、支持基板に形成された絶縁膜上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した相補型半導体装置であって、前記ｎチャネルＭＩＳトランジスタと前記ｐチャネルＭＩＳトランジスタのチャネル領域は、いずれも、第一の半導体層と、第二の半導体層が基板主面に対して交互に積層された積層構造を有しており、
前記積層構造は、基板主面に対して突出した板状の形状をなし、前記第一の半導体層が主として電子の伝導経路を提供し、前記第二の半導体層が主として正孔の伝導経路を提供し、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極をはさんでソース・ドレイン領域が設置され、前記ソース／ドレイン領域が、金属、あるいは前記第一の半導体層を構成する元素あるいは前記第二の半導体層を構成する元素の金属化合物で形成され、前記ソース／ドレイン領域と前記チャネル領域の接続がショットキー接合であることを特徴とする。

本発明に係わるマルチゲートＭＩＳＦＥＴ構造の相補型半導体装置において、高移動度のｎＦＥＴとｐＦＥＴを得ることができる。

以下、図面を参照しつつ本発明の実施形態について説明する。

（第１の実施形態）
図１、図２、図３は、本発明に係わる第１の実施形態の相補型半導体装置を図示したものである。図１はマルチゲートＭＩＳＦＥＴの構成図、図２は図１の視野Ａ−Ａ’断面図、図３は図１の視野Ｂ−Ｂ’断面図である。

以下、図の符号と一致するものは、同じものを示しており、その説明は省略する。

第１の実施形態に係わるマルチゲートＭＩＳＦＥＴ構造の相補型半導体装置は、支持基板（図示せず）上に形成された絶縁膜１０上に、ソース／ドレイン領域２０、ゲート電極３０、及びゲート電極３０の両側に設けられたゲート側壁４０が形成されている。

基板には、図２に示すように、支持基板１１上の絶縁膜１０上に面内引っ張り歪みを有する歪みＳＯＩ（ＳＳＯＩ（Ｓｔｒａｉｎｅｄ Ｓｉ ｏｎ Ｉｎｓｕｌａｔｏｒ））基板を用いる。即ち、支持基板１１上にＳｉＯ_２等の絶縁膜１０が形成され、その上に引っ張り歪みを有する単結晶Ｓｉ層（引っ張り歪みＳｉ層５０）の半導体層が形成されたものを用いる（例えば、K. Rim et al., "Fabrication and mobility characteristics of ultra-thin strained Si directly on insulator (SSDOI) MOSFETs," Technical Digest of International Electron Devices Meeting, p47-52, 2003.を参照）。

なお、本実施形態では引っ張り歪みＳｉ（Ｓｒａｉｎｅｄ Ｓｉ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＳＯＩ））基板を用いているが、支持基板１１上にＳｉＯ_２等の絶縁膜１０が形成され、その上に圧縮歪みを有する単結晶ＳｉＧｅ層が形成された、圧縮歪みＳｉＧｅ（ＳｉＧｅ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＧＯＩ））基板。若しくは、支持基板１１上にＳｉＯ_２等の絶縁膜１０が形成され、その上に圧縮歪みを有する単結晶Ｇｅ層が形成された、圧縮歪みＧｅ（Ｇｅ ｏｎ ｉｎｓｕｌａｔｏｒ（ＧＯＩ））基板であっても構わない。ＳＧＯＩ基板は（T. Tezuka et al., “A novel fabrication technique of ultrathin and relaxed SiGe buffer layers with high Ge fraction for Sub-100 nm strained silicon-on-insulator MOSFETs,” Japanese Journal of Applied Physics, vol40, p2866-2874, 2001.）の文献、ＧＯＩ基板は（S. Nakaharai et al., “Characterization of 7-nm-thick strained Ge-on-insulator layer fabricated by Ge-condensation technique,” Applied Physics Letters, vol 83, p3516-3518, 2003.）の文献に示されるような、ＳＯＩ基板上でのＧｅ酸化濃縮工程を利用して作製することができる。又は、支持基板１１上にＳｉＯ_２等の絶縁膜１０が形成され、その上に歪み緩和を有する単結晶ＳｉＧｅ層が形成された、ＳｉＧｅ歪み緩和ＳｉＧｅ（ＳｉＧｅ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＧＯＩ））基板を用いて、その上に、基板よりもＧｅ組成の高いＳｉＧｅ層と、歪みＳｉ層を積層しても良い。

また、基板の面方位は（００１）面を仮定するがどの面方位を用いても構わない。

ＳＳＯＩ基板上に引っ張り歪みＳｉ層５０と圧縮歪みＳｉ_１−ｘＧｅ_ｘ（ｘ＝０〜１．０）層６０の２種類の半導体層がチャネルとして形成されている。そして、同一のチャネル構造をｎＦＥＴ、ｐＦＥＴの双方に用いる。このとき、それぞれの膜厚は５〜５０ｎｍ程度である。

ソース／ドレイン領域２０には、図３に示すように、ソース／ドレイン金属電極がｐｎ接合を介さずにチャネル部に接する、いわゆるメタルソース／ドレイン構造を採用する。金属材料としては、例えば、Ｃｏ、Ｎｉ、Ｐｔ等、それらの合金を採用し、ｎＦＥＴでは引っ張り歪みＳｉ層５０においてのみ電子に対するショットキー障壁エネルギーΦの小さい電極を、ｐＦＥＴでは圧縮歪みＳｉ_１−ｘＧｅ_ｘ層６０においてのみ正孔に対するΦの小さい電極を形成することが好ましい。又は、Ｃｏ、Ｎｉ、Ｐｔ等の金属材料と半導体層を形成するＳｉ、Ｇｅ、ＳｉＧｅ等の化合物、もしくはＣｏ、Ｎｉ、Ｐｔ等の金属材料の合金と半導体層を構成するＳｉ、Ｇｅ、ＳｉＧｅとの化合物を用いてもよい。このようなソース／ドレイン領域２０は以下のように作製することができる。ｎＦＥＴでは、いわゆる偏析ショットキー接合技術を駆使して、引っ張り歪みＳｉ層５０中の電子に対する実効的なΦを減少させる（偏析ショットキー接合技術は例えば、特開２００５−１０１５８８号公報を参照）。従って、図３に示すように、ｎＦＥＴでは引っ張り歪みＳｉ層５０（第１，３，５層目）に、電子を注入するソース／ドレイン領域２０が形成された高移動度のｎＦＥＴが作製できる。

一方で、ｐＦＥＴでは圧縮歪みＳｉ_１−ｘＧｅ_ｘ層６０と金属のショットキー接合において、接合金属の仕事関数に関わらず、フェルミレベルが荷電子帯端付近にピニングされることが知られている（例えば、A. Dimoulas et al., “Fermi-level pinning and charge neutrality level in germanium”, Applied Physics Letters, vol 89, 252110, 2006.などを参照）。このため、Ｇｅ濃度の高い圧縮歪みＳｉ_１−ｘＧｅ_ｘ層６０を採用すれば、圧縮歪みＳｉ_１−ｘＧｅ_ｘ層６０中の電子に対するΦは常に高く維持されるものと考えられる。特別なプロセスを施さなくともＧｅ濃度の高い圧縮歪みＳｉ_１−ｘＧｅ_ｘ層６０中では、正孔に対してΦの小さいショットキー接合が形成される。そこで、図５に示すようにｐＦＥＴの圧縮歪みＳｉ_１−ｘＧｅ_ｘ層６０（第２，４，６層目）に、正孔を注入するソース／ドレイン領域２０が形成された高移動度のｐＦＥＴが作製できる。このような金属／Ｓｉ及び金属／Ｓｉ_１−ｘＧｅ_ｘ界面のΦの様子を図６に示す。

ゲート絶縁膜８０はＳｉＯ_２でも、ＳｉＯ_２よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）でも構わない。例えば、ＳｉＯＮ、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５、ＴｉＯ_２，、Ｌａ_２Ｏ₃，、ＣｅＯ_２、ＺｒＯ_２、ＨｆＯ_２、ＳｒＴｉＯ_３、Ｐｒ_２Ｏ_３等がある。また、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効であるし、それらの材料を組み合わせたものでも良い。また、ゲート電極３０もＰｏｌｙ−Ｓｉ、ＳｉＧｅ、シリサイド、ジャーマノシリサイド、各種金属等、各世代で適当な閾値を設定可能な材料を適宜選択して用いれば良い。

なお、本実施形態では、チャネル層はＩＶ族系半導体（Ｓｉ／Ｇｅ）で形成することを仮定しているが、ＧａＡｓ、ＩｎＡｓ、ＩｎＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＧａＰ、ＩｎＳｂ、ＧａＳｂ等のＳｉに比べて電子移動度の高いＩＩＩ−Ｖ族半導体を適用しても良い。

第１の実施形態に係わるマルチゲートＭＩＳＦＥＴ構造の作製手順を、図７、図８、図１０、図１１、図１２に示す。

基板の作製方法は特に制限はないが、歪み量は十分な移動度増大効果が得られるように０．４％以上であることが望ましい。

まず、図７に示すように、ＳＳＯＩ基板上にエピタキシャル成長技術を用いて、引っ張り歪みＳｉ層５０と圧縮歪みＳｉ_１−ｘＧｅ_ｘ層６０からなる多層半導体膜を形成する。その際、各層の歪み量及び膜厚は、引っ張り歪みＳｉ層５０と圧縮歪みＳｉ_１−ｘＧｅ_ｘ層６０が歪みバランスを保つように設計する。各層の一層あたりの膜厚は５−５０ｎｍである。

これら半導体層の歪み量及び膜厚は、第１層目の引っ張り歪みＳｉ層５０と第２層目の圧縮歪みＳｉ_１−ｘＧｅ_ｘ層６０が互いに逆方向の格子歪みを有しており、引っ張り歪み層と圧縮歪み層による応力が相殺するように設定することで、原理的には無限の多層半導体層を歪み緩和を伴うことなく形成することが可能となる。詳細な歪みバランスの設計は、（K. Kawaguchi et al., “Fabrication of strain-balanced Si/Si_1-xGe_x multiple quantum wells on Si_1-yGe_y virtual substrates and their optical properties”, Applied Physics Letters, vol 79, p344-346, 2001.）の文献に示される理論式と各半導体層の物性値を用いて行うことができる。典型的には積層された最下層の引っ張り歪みを生じた半導体層の基板面内における格子面間隔が、積層された最下層の半導体層の格子緩和した状態での格子面間隔と、積層された最下層から２番目の半導体層の格子緩和した状態での格子面間隔との間の値であれば好ましい。

具体的には、２％の引っ張り歪みを生じた１０ｎｍ程度の引っ張り歪みＳｉ層５０と２％の圧縮歪みを生じた１０ｎｍ程度の圧縮歪みＳｉ_１−ｘＧｅ_ｘ層６０の積層が考えられる。歪みバランスを保持することで、上述したような半導体層の積層を、歪み緩和を伴わずとも原理的には無限回繰り返すことが可能であり、多層半導体層の合計膜厚に上限は無い。また、引っ張り歪みＳｉ層５０と圧縮歪みＳｉ_１−ｘＧｅ_ｘ層６０の膜厚比を、それぞれ電子、正孔移動度の逆数比と同程度とすることで、ｎＦＥＴとｐＦＥＴの電流値を揃えることも可能となる。

このような多層半導体基板に対して、図８に示すように、マルチゲートＭＩＳＦＥＴの活性領域（チャネル）となるＦｉｎを形成する。Ｆｉｎは、通常のフォトリソグラフィ、若しくは電子線リソグラフィでマスク材７０を加工した後、異方性エッチングを施して作製する。また、ＳＯＩ基板上のダミー部材に側壁を形成し、その側壁をＦｉｎ形成のマスクとして利用する、いわゆる側壁転写プロセス（側壁転写プロセスは例えば、Y. −K Choi et al., “Sub-20nm CMOS FinFET technologies,” Technical Digest of International Electron Devices Meeting, p421-424, 2001.などを参照）を採用しても良く、形成方法に制限されない。

図９は、歪み半導体層をメサ加工したときの模式図を示している。図９に示すように、メサ加工した歪み半導体層の長手方向におけるメサ側面１２に対して垂直方向に弾性的な歪み緩和が生じる。この弾性的歪み緩和が生じる領域は、歪み層の膜厚や歪み量にも依存するが、背景技術で述べたように、１．０％の歪みで膜厚５０ｎｍの場合、メサ加工した歪み半導体層における長手方向の長さが約０．５μｍ程度にまで達する（非特許文献１）。

したがって、チャネル中の歪みを十分高く保持するためには、メサ加工した半導体層の長手方向の長さを約０．５μｍ以上取る必要があり、その結果、歪み半導体層を用いた素子では素子領域のソース／ドレイン方向のスケーリングが十分行えず、集積化上大きな問題点であった。一方、本実施形態の場合は、歪みバランスのとれた状態が準安定状態であるために、メサ端からの緩和が抑制されるものと期待される。すなわち、単層歪み半導体層で問題となる、上述したようなメサ端面からの歪み緩和が生じないという利点がある。なお、本実施形態ではＦｉｎの上面にはマスク材７０を残して、Ｆｉｎ側面のみをチャネルとして用いる構造を示すが、Ｆｉｎ上面のマスク材７０を除去した構造でも構わない。

続いて、図１０及び図１１に示すように、ゲート絶縁膜８０を形成、及びゲート電極３０を形成する。

次に、図１２に示すように、メタルソース／ドレイン構造を形成する際、ソース／ドレイン領域２０とゲート電極３０が短絡しないように、ゲート電極３０にゲート側壁４０を形成する。

ゲート側壁４０の側壁材は、Ｓｉ窒化膜、又はＳｉ酸化膜が望ましい。側壁の厚さは１〜３０ｎｍ程度とする。このゲート側壁における形成工程では、ゲート電極３０にのみ側壁が形成され、Ｆｉｎの側面は側壁材が完全に除去されて露出していることが望ましい。これは、ソース／ドレイン金属電極がＦｉｎ下部のチャネルとも接触する必要があるためである。すなわち、Ｆｉｎ側面が完全に露出されないままソース／ドレイン領域２０を形成すると、Ｆｉｎ上部のチャネル部のみしかソース／ドレイン領域２０と接触せず、チャネル下部ではキャリアの注入が行われないという問題が生じるためである。

ゲート電極３０にのみ側壁を形成するには、例えば、（A. Kaneko et al., “High-Performance FinFET with Dopant-Segregated Schottky Source/Drain”, Technical Digest of International Electron Devices Meeting, p893-896, 2006.）に記載のようなプロセスを行えば良い。より簡便には、ゲート電極３０をＦｉｎ高さより高くし、Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ（ＲＩＥ）による異方性エッチングと薬液による等方性ウェットエッチングを組み合わせることで、ゲート電極３０にのみ側壁を形成することも可能である。また、ソース／ドレイン領域２０のＦｉｎ上面に残ったマスク材７０は、このゲート側壁４０の形成工程時に除去することが望ましい。

続いて、ソース／ドレイン電極を形成する。ｎＦＥＴ領域では、図１３に示すように、偏析ショットキー接合技術等を用いて、引っ張り歪みＳｉ層５０中の電子に対するΦを低減する。すなわち、Ａｓ、Ｐ、Ｓｂ等のｎ型不純物、あるいはSをＦｉｎ側面からｎチャネルＭＩＳトランジスタにおけるチャネルのソース／ドレイン接合部分の近傍にイオン注入した後、Ｃｏ、Ｎｉ、Ｐｔやそれら合金材料を堆積させ、５００°Ｃ以下の熱処理を施してシリサイデーション（ジャーマニデーション）を行う。

なお、本実施形態では、Ａｓ、Ｐ、Ｓｂ等のｎ型不純物、あるいはS をイオン注入し、その次にシリサイデーション（ジャーマニデーション）をするという工程順で述べたが、シリサイデーション（ジャーマニデーション）を行った後に、ｎ型不純物あるいはSをイオン注入するという工程順であってもよい。

ｐＦＥＴ領域は、特に偏析ショットキー接合技術を用いなくても正孔に対する低いΦがＧｅ濃度の高い圧縮歪みＳｉ_１−ｘＧｅ_ｘ層６０中で実現できるので、単に金属材料を堆積させ、熱処理を施せば良い。このようなプロセスを経ることで、図１３、図１４に示すようなΦを有するソース／ドレイン領域２０を、ｎＦＥＴとｐＦＥＴで作り分けることが可能となる。ここで示したプロセス以外であっても、引っ張り歪みＳｉ層５０では電子、圧縮歪みＳｉ_１−ｘＧｅ_ｘ層６０では正孔に対して小さいΦを作り分ける接合技術であれば、いかなる方法でも採用することが可能である。ソース／ドレイン領域２０の形成後は、通常の後工程プロセスを行って相補型半導体装置を作製する。

なお、本実施形態では、上面及び左右面の３面にゲート電極を設けるＴｒｉ−ＧａｔｅＭＩＳＦＥＴとしたが、Ｆｉｎ全体をゲート電極で覆い包むＧａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ（ＧＡＡ）ＭＩＳＦＥＴとする構造であっても良い。

本実施形態では、二種類の半導体層がストレスバランスを取るように、歪み量及び膜厚を設定することで、原理的には無限に高いＦｉｎを形成しても転位の導入を伴うひずみ緩和が生じない。そのため、Ｆｉｎ高さに制限が無く、単位平面積当たりのＭＩＳＦＥＴ駆動電流量に制限が生じることが無い。結果、平面型素子に比べて単位平面積当たりの電流量が得られないという問題点が解消される。さらに、多層半導体層全域に渡って均一に高移動度のＭＩＳＦＥＴが得られる。

（第２の実施形態）
図１５、図１６、図１７は、本発明に係わる第２の実施形態の相補型半導体装置を示す。図１５はマルチゲートＭＩＳＦＥＴの構成図、図１６は図１５の視野Ａ−Ａ’断面図、図１７は図１５の視野Ｂ−Ｂ’断面図である。

第２の実施形態のチャネル領域は、第１の実施形態と同様であるが、基板にバルク半導体基板を用いている点が第１の実施形態と異なっている。本実施形態では、バルクＳｉ基板９０を用いた場合を説明する。

第２の実施形態に係わるマルチゲートＭＩＳＦＥＴ構造の作製工程を、図１８、図１９、図２０、図２１、図２２に示す。

まず、図１８に示すように、バルクＳｉ基板９０上に傾斜組成バッファ法 (例えば、E. A. Fitzgerald, ea al., “Totally relaxed Ge_xSi_1-x layers with low threading dislocation densities grown on Si substrates”, Applied Physics Letters, vol 59, pp.811-813, 1991.を参照) 等を利用して歪み緩和Ｓｉ_１−ｙＧｅ_ｙ層１１０を形成する。また、基板の面方位は（００１）面を仮定するがどの面方位を用いても構わない。そして、その上に引っ張り歪みＳｉ層５０と圧縮歪みＳｉ_１−ｘＧｅ_ｘ層６０（ｘ＞ｙ）をエピタキシャル成長させ、多層半導体層を形成する。各層のひずみ量及び膜厚は、第1の実施形態と同様に、引っ張り歪みと圧縮歪みが歪みバランスを保つように設計することが望ましい。具体的には、歪み緩和したＳｉ_０．５Ｇｅ_０．５層上に引っ張りひずみを生じた１０ｎｍ程度のＳｉ層と圧縮ひずみを生じた１０ｎｍ程度のＧｅ層とを積層することが考えられる。

このような多層半導体層に対して、図１９に示すように、マルチゲートＭＩＳＦＥＴの活性領域となるＦｉｎを形成する。Ｆｉｎ加工手順は第１の実施形態と同様であるが、本実施形態では基板がバルクＳｉ基板９０であるために、素子分離領域１００を形成することが必要である。素子分離領域１００は、まず図２０のように素子分離絶縁膜を堆積させ、図２１に示すように化学機械研磨（ＣＭＰ）を行って平坦化させる。素子分離絶縁膜は、Ｓｉ酸化膜が望ましい。

次に、図２２に示すように、チャネルとなるＦｉｎ側面を露出させるために絶縁膜のウェットエッチングを行う。この際、エッチング後のＳｉ酸化膜の上面が歪み緩和Ｓｉ_１−ｙＧｅ_ｙ層１１０の上面と一致するようにエッチング時間を調整することが望ましい。

その後、ゲート絶縁膜形成、ゲート電極形成、ゲート側壁形成、ソース/ドレイン電極形成を第１の実施形態と同様に行って相補型半導体装置を作製する。なお、上記第１の実施形態及び第２の実施形態では、ソース／ドレイン金属電極がｐｎ接合を介さずにチャネル部に接する、いわゆるメタルソース／ドレイン構造を仮定していたが、ｐｎ接合を有するソース／ドレイン構造にも適用することが出来る。本実施形態を用いることにより、第１の実施形態同様、二種類の半導体層がストレスバランスを取るように、歪み量及び膜厚を設定することで、原理的には無限に高いＦｉｎを形成しても転位の導入を伴うひずみ緩和が生じない。そのため、Ｆｉｎ高さに制限が無く、単位平面積当たりのＭＩＳＦＥＴ駆動電流量に制限が生じることが無い。結果、平面型素子に比べて単位平面積当たりの電流量が得られないという問題点が解消される。さらに、多層半導体層全域に渡って均一に高移動度のＭＩＳＦＥＴが得られる。

また、本発明は、上述した第１の実施形態又は第２の実施形態に限定されることなく、発明の要旨を逸脱しない範囲において、適宜設計変更又は組み合わせを行って良い。

第１の実施形態に係わる半導体装置の概略構成図を示す鳥瞰図。 第１の実施形態に係わる半導体装置の概略構成図を示す断面図。 第１の実施形態に係わる半導体装置の概略構成図を示す断面図。 第１の実施形態に係わる半導体装置のｎＦＥＴ動作を示す断面図。 第１の実施形態に係わる半導体装置のｐＦＥＴ動作を示す断面図。 第１の実施形態に係わる半導体装置におけるショットキー障壁を表す図。 第１の実施形態の半導体装置の製造工程を示す断面図。 第１の実施形態の半導体装置の製造工程を示す断面図。 歪み半導体層をメサ加工した際の歪み緩和の様子を示した図。 第１の実施形態の半導体装置の製造工程を示す断面図。 第１の実施形態の半導体装置の製造工程を示す断面図。 第１の実施形態の半導体装置の製造工程を示す断面図。 第１の実施形態の半導体装置の製造工程を示す断面図。 第１の実施形態の半導体装置の製造工程を示す断面図。 第２の実施形態に係わる半導体装置の概略構成図を示す鳥瞰図。 第２の実施形態に係わる半導体装置の概略構成図を示す断面図。 第２の実施形態に係わる半導体装置の概略構成図を示す断面図。 第２の実施形態の半導体装置の製造工程を示す断面図。 第２の実施形態の半導体装置の製造工程を示す断面図。 第２の実施形態の半導体装置の製造工程を示す断面図。 第２の実施形態の半導体装置の製造工程を示す断面図。 第２の実施形態の半導体装置の製造工程を示す断面図。

符号の説明

１０ … 絶縁膜
１１ … 支持基板
１２ … メサ側面
３０ … ゲート電極
４０ … ゲート側壁
５０ … 引っ張り歪みＳｉ層
６０ … 圧縮歪みＳｉ_１−ｘＧｅ_ｘ層
７０ … マスク材
８０ … ゲート絶縁膜
９０ … バルクＳｉ基板
１００ … 素子分離絶縁膜
１１０ … 歪み緩和Ｓｉ_１−ｙＧｅ_ｙ層

Claims (10)

1. 基板上にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタが形成された相補型半導体装置であって、
   前記ｎチャネルＭＩＳトランジスタ及び前記ｐチャネルＭＩＳトランジスタが、前記基板の主面に平行な面内に引っ張り歪みを有する第一の半導体層と圧縮歪みを有する第二の半導体層とが交互に積層され、前記基板の主面に対して突出した積層構造と、
   前記積層構造の対向する両側面を覆うように形成されたゲート絶縁膜と、
   前記ゲート絶縁膜を介して前記積層構造を覆って形成されたゲート電極と、
   前記ゲート絶縁膜とゲート電極をはさんで対向し、積層構造の両端に形成されたソース／ドレイン領域と、
   を有することを特徴とする相補型半導体装置。
2. 前記基板上に形成された前記積層構造の最下層が引っ張り歪みＳｉ層、圧縮歪みＳｉＧｅ層、歪み緩和ＳｉＧｅ層及び圧縮歪みＧｅ層の何れかであることを特徴とする請求項１に記載の相補型半導体装置。
3. 前記ソース／ドレイン領域が、金属あるいは前記第一の半導体層を構成する元素又は前記第二の半導体層を構成する元素の金属化合物で形成されたメタルソースドレイン領域であることを特徴とする請求項１に記載の相補型半導体装置。
4. 前記ｎチャネルＭＩＳトランジスタの前記メタルソース／ドレイン領域と前記積層構造の半導体との接合部分に、Ａｓ、Ｐ、Ｓｂ及びＳの何れかの不純物が高濃度に偏析していることを特徴とする請求項３に記載の相補型半導体装置。
5. 前記第一の半導体層及び前記第二の半導体層が、ＧａＡｓ、ＩｎＡｓ、ＩｎＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＧａＰ、ＩｎＳｂ、ＧａＳｂ、Ｓｉ、ＳｉＧｅ及びＧｅの何れかであることを特徴とする請求項１に記載の相補型半導体装置。
6. ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタが形成された相補型半導体装置の製造方法であって、
   支持基板上に絶縁膜を介して形成された歪み半導体層上に、エピタキシャル成長法を用いて、圧縮歪みを有する第一の半導体層と引っ張り歪みを有する第二の半導体層とからなる積層構造を形成する工程と、
   前記歪み半導体層及び前記積層構造を、前記支持基板の主面に対して突出した板状の形状に加工する工程と、
   板状に加工された前記歪み半導体層及び前記積層構造の少なくとも対向する両側面を覆うようにゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜を介して、板状に加工された前記歪み半導体層及び前記積層構造をゲート電極で覆う工程と、
   板状に加工された前記積層構造の両端部からゲート電極を除去し、前記両端部の少なくとも対向する両側面に、積層された前記第一の半導体層と前記第二の半導体層を露出させる工程と、
   露出された前記積層構造の表面に、金属電極あるいは金属化合物からなるメタルソース／ドレイン領域を形成する工程と、
   を有することを特徴とする相補型半導体装置の製造方法。
7. 前記歪み半導体層が引っ張り歪みＳｉ層、圧縮歪みＳｉＧｅ層、歪み緩和ＳｉＧｅ層及び圧縮歪みＧｅ層の何れかであることを特徴とする請求項６に記載の相補型半導体装置の製造方法。
8. ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタが形成された相補型半導体装置の製造方法であって、
   バルク半導体基板上に、エピタキシャル成長法を用いて、引っ張り歪みを有する第一の半導体層と圧縮歪みを有する第二の半導体層とからなる積層構造を形成する工程と、
   前記積層構造を前記バルク半導体基板の主面に対して突出した板状の形状に加工する工程と、
   突出した前記板状の積層構造の基底部を絶縁膜で埋め込み、頂部および対抗する両側面の一部を露出させる工程と、
   露出された前記側面にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜を介して前記積層構造をゲート電極で覆う工程と、
   板状に加工された前記積層構造の両端部からゲート電極を除去し、前記両端部の少なくとも対向する両側面に、積層された前記第一の半導体層と前記第二の半導体層を露出させる工程と、
   露出された前記積層構造の表面に、金属電極あるいは金属化合物電極からなるメタルソース／ドレイン領域を形成する工程と、
   を有することを特徴とする相補型半導体装置の製造方法。
9. 前記ｎチャネルＭＩＳトランジスタの前記メタルソース／ドレイン領域と前記積層構造の半導体層との接合部分に、Ａｓ、Ｐ、Ｓｂ及びＳの何れかの不純物を偏析させる工程を有することを特徴とする請求項６又は請求項８に記載の相補型半導体装置の製造方法。
10. 前記第一の半導体層及び前記第二の半導体層が、ＧａＡｓ、ＩｎＡｓ、ＩｎＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＧａＰ、ＩｎＳｂ、ＧａＳｂ、Ｓｉ、ＳｉＧｅ及びＧｅの何れかであることを特徴とする請求項６又は請求項８に記載の相補型半導体装置の製造方法。

Images