CN111223779A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN111223779A
CN111223779A CN201811408251.8A CN201811408251A CN111223779A CN 111223779 A CN111223779 A CN 111223779A CN 201811408251 A CN201811408251 A CN 201811408251A CN 111223779 A CN111223779 A CN 111223779A
Authority
CN
China
Prior art keywords
layer
channel
forming
groove
gate structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811408251.8A
Other languages
English (en)
Other versions
CN111223779B (zh
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201811408251.8A priority Critical patent/CN111223779B/zh
Publication of CN111223779A publication Critical patent/CN111223779A/zh
Application granted granted Critical
Publication of CN111223779B publication Critical patent/CN111223779B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、凸出于衬底的鳍部以及依次位于鳍部上的多个沟道叠层，每一个沟道叠层包括牺牲层和位于牺牲层上的沟道层，与鳍部相邻的沟道叠层为底部沟道叠层；形成横跨沟道叠层的伪栅结构，伪栅结构覆盖沟道叠层的部分顶部和部分侧壁；刻蚀伪栅结构两侧的沟道叠层，在伪栅结构两侧的沟道叠层内形成露出鳍部的凹槽；形成凹槽后，去除底部沟道叠层的牺牲层，在鳍部和底部沟道叠层的沟道层之间形成通道；在凹槽底部形成隔离层，隔离层还填充于通道内；形成隔离层后，在凹槽内形成源漏掺杂层。本发明实施例有利于降低源漏掺杂层和鳍部之间的寄生电容、以及金属栅结构和鳍部之间的漏电流。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。
晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而，随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生，使晶体管的沟道漏电流增大。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，改善半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底的鳍部、以及依次位于所述鳍部上的多个沟道叠层，每一个沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，与所述鳍部相邻的所述沟道叠层为底部沟道叠层；形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；刻蚀所述伪栅结构两侧的沟道叠层，在所述伪栅结构两侧的沟道叠层内形成露出所述鳍部的凹槽；形成所述凹槽后，去除所述底部沟道叠层的牺牲层，在所述鳍部和所述底部沟道叠层的沟道层之间形成通道；在所述凹槽底部形成隔离层，所述隔离层还填充于所述通道内，所述隔离层露出所述底部沟道叠层中沟道层的侧壁；形成所述隔离层后，在所述凹槽内形成源漏掺杂层。
可选的，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，形成所述隔离层的步骤中，位于所述凹槽底部的所述隔离层的顶部与所述底部沟道叠层的沟道层底部齐平。
可选的，在所述凹槽底部形成隔离层的步骤包括：形成保形覆盖所述伪栅结构顶部和侧壁、以及所述凹槽底部和侧壁的隔离膜，所述隔离膜还填充于所述通道内；在所述凹槽底部的隔离膜上形成保护层；以所述保护层为掩膜，去除位于所述伪栅结构顶部和侧壁、以及所述凹槽侧壁高于所述通道的隔离膜，保留剩余所述隔离膜用于作为所述隔离层；形成所述隔离层后，去除所述保护层。
可选的，去除位于所述伪栅结构顶部以及所述栅极结构侧壁和所述凹槽侧壁高于所述通道的隔离膜的工艺为干法刻蚀工艺。
可选的，所述保护层的材料为BARC材料、ODL材料、光刻胶、DARC材料、DUO材料或APF材料。
可选的，在所述凹槽底部形成隔离层的工艺包括原子层沉积工艺、低压化学气相沉积工艺或等离子体增强化学气相沉积工艺。
可选的，提供基底的步骤中，位于所述底部沟道叠层上的剩余沟道叠层为顶部沟道叠层；刻蚀所述伪栅结构两侧的沟道叠层的步骤包括：刻蚀所述伪栅结构两侧的顶部沟道叠层，在所述顶部沟道叠层内形成露出所述底部沟道叠层的顶部凹槽；沿所述顶部凹槽刻蚀所述底部沟道叠层，在所述底部沟道叠层内形成露出所述鳍部的底部凹槽，所述底部凹槽的顶部与所述顶部凹槽的底部相连通，且所述底部凹槽和顶部凹槽用于构成所述凹槽；形成所述顶部凹槽后，形成所述底部凹槽之前，还包括：沿垂直于所述伪栅结构侧壁的方向，刻蚀所述顶部凹槽露出的部分牺牲层，使相邻所述沟道层和剩余所述牺牲层围成沟槽；在所述沟槽内形成侧壁层。
可选的，形成所述沟槽的步骤包括：采用湿法刻蚀工艺，沿垂直于所述伪栅结构侧壁的方向刻蚀所述顶部凹槽露出的部分牺牲层。
可选的，所述侧壁层的材料为介电材料。
可选的，所述侧壁层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，刻蚀所述伪栅结构两侧的沟道叠层的工艺为干法刻蚀工艺。
可选的，在所述凹槽内形成源漏掺杂层的步骤包括：采用外延工艺，在所述凹槽内形成外延层，且在形成所述外延层的过程中原位自掺杂离子形成所述源漏掺杂层。
相应的，本发明还提供一种半导体结构，包括：衬底；鳍部，凸出于所述衬底表面；隔离层，位于所述鳍部上；沟道结构层，多个依次位于隔离层上且间隔设置的沟道层；横跨所述沟道结构层的栅极结构，所述栅极结构覆盖所述沟道结构层的部分顶部且包围所述沟道层；源漏掺杂层，位于所述栅极结构两侧，且位于沟道结构层露出的所述隔离层上。
可选的，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，与所述鳍部相邻的所述沟道层为底部沟道层，所述隔离层顶部与所述底部沟道层底部与所述隔离层顶部齐平。
可选的，所述半导体结构还包括：侧壁层，位于相邻所述沟道层之间且覆盖所述栅极结构侧壁。
可选的，所述侧壁层的材料为介电材料。
可选的，所述侧壁层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，所述栅极结构为金属栅结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在形成所述凹槽后，去除所述底部沟道叠层的牺牲层，在所述鳍部和所述底部沟道叠层的沟道层之间形成通道；在所述凹槽底部形成隔离层，所述隔离层还填充于所述通道内，所述隔离层露出所述底部沟道叠层中沟道层的侧壁；因此，后续在所述凹槽内形成源漏掺杂层后，所述源漏掺杂层和所述鳍部之间形成有所述隔离层，与所述源漏掺杂层和鳍部之间未形成有隔离层的方案相比，所述隔离层能够对所述源漏掺杂层和所述鳍部起到隔离作用，而且所述隔离层的设置能够增大所述源漏掺杂层和所述鳍部之间的距离，从而有利于降低所述源漏掺杂层和鳍部之间的寄生电容，而且，在半导体领域中，后续制程通常还包括：在所述牺牲层位置处形成金属栅结构，通过去除所述底部沟道叠层的牺牲层，在所述底部沟道叠层的沟道层与所述鳍部之间形成所述隔离层，所述金属栅结构不与所述鳍部相接触，有利于降低所述金属栅结构和鳍部之间的漏电流，从而提升半导体结构的电学性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图14是本发明半导体结构一实施例的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：衬底600；鳍部610，凸出于所述衬底600表面；沟道结构层614，位于所述鳍部610上且与所述鳍部610间隔设置，所述沟道结构层614包括至少两个间隔设置的沟道层613；横跨所述沟道结构层614的金属栅结构620，所述金属栅结构620覆盖所述沟道结构层614的部分顶部且包围所述沟道层613，其中，位于所述鳍部610、与所述鳍部610相邻的沟道层613之间的金属栅结构620为金属栅结构第一部分620a，位于相邻所述沟道层613之间的金属栅结构620为金属栅结构第二部分620b，剩余金属栅结构620为金属栅结构第三部分620c；源漏掺杂层650，位于所述金属栅结构620两侧的沟道结构层614内且与所述鳍部610相接触，所述源漏掺杂层650还与所述金属栅结构第一部分620a以及所述金属栅结构第二部分620b相接触。
所述源漏掺杂层650与所述鳍部610相接触，因此，所述源漏掺杂层650和所述鳍部610之间的寄生电容较大，从而降低了半导体结构的电学性能；所述金属栅结构第一部分620a与所述鳍部610相接触，因此，所述金属栅结构第一部分620a与所述鳍部610之间的漏电流较大，从而也降低了半导体结构的电学性能。
而且，所述源漏掺杂层650还与所述金属栅结构第一部分620a以及金属栅结构第二部分620b相接触，因此，所述源漏掺杂层650与所述金属栅结构第一部分620a之间、以及所述源漏掺杂层650与所述金属栅结构第二部分620b之间的寄生电容较大，进一步降低了半导体结构的电学性能。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底的鳍部、以及依次位于所述鳍部上的多个沟道叠层，每一个沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，与所述鳍部相邻的所述沟道叠层为底部沟道叠层；形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；刻蚀所述伪栅结构两侧的沟道叠层，在所述伪栅结构两侧的沟道叠层内形成露出所述鳍部的凹槽；形成所述凹槽后，去除所述底部沟道叠层的牺牲层，在所述鳍部和所述底部沟道叠层的沟道层之间形成通道；在所述凹槽底部形成隔离层，所述隔离层还填充于所述通道内，所述隔离层露出所述底部沟道叠层中沟道层的侧壁；形成所述隔离层后，在所述凹槽内形成源漏掺杂层。
本发明实施例在形成所述凹槽后，去除所述底部沟道叠层的牺牲层，在所述鳍部和所述底部沟道叠层的沟道层之间形成通道；在所述凹槽底部形成隔离层，所述隔离层还填充于所述通道内；因此，在所述凹槽内形成所述源漏掺杂层后，所述源漏掺杂层和所述鳍部之间形成有所述隔离层，与所述源漏掺杂层和所述鳍部之间未形成有隔离层的方案相比，所述隔离层能够对所述源漏掺杂层和所述鳍部起到隔离作用，而且所述隔离层的设置能够增大所述源漏掺杂层和所述鳍部之间的距离，从而有利于降低所述源漏掺杂层和所述鳍部之间的寄生电容，而且，在半导体领域中，后续制程通常还包括：在所述牺牲层位置处形成金属栅结构，通过去除所述底部沟道叠层的牺牲层，在所述底部沟道叠层的沟道层与所述鳍部之间形成所述隔离层，使所述金属栅结构不与所述鳍部相接触，因此有利于降低所述金属栅结构和所述鳍部之间的漏电流，从而提升半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2，提供基底，所述基底包括衬底100、凸出于所述衬底100的鳍部110、以及依次位于所述鳍部110上的多个沟道叠层114，每一个沟道叠层114包括牺牲层112和位于所述牺牲层112上的沟道层113，与所述鳍部110相邻的所述沟道叠层114为底部沟道叠层114a。
相应的，位于所述底部沟道叠层114a上的剩余沟道叠层114为顶部沟道叠层114b。
所述衬底100用于为后续形成全包围栅极晶体管提供工艺平台。具体地，所述全包围栅极晶体管可以为PMOS晶体管和NMOS晶体管中的一种或两种。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部110露出部分衬底100，从而为后续形成隔离结构提供工艺基础。本实施例中，所述鳍部110与所述衬底100为在同一步骤中对同一半导体材料刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
所述沟道叠层114用于为后续形成悬空间隔设置的沟道层113提供工艺基础。具体地，所述牺牲层112用于支撑所述沟道层113，为后续金属栅结构的形成占据空间位置，所述沟道层113用于提供全包围栅极晶体管的沟道。
本实施例中，所述基底用于形成NMOS晶体管，所述沟道层113的材料为Si，所述牺牲层112的材料为SiGe，从而提升NMOS晶体管的性能。在其他实施例中，当所述基底用于形成PMOS晶体管时，为了提升PMOS晶体管的性能，可以采用SiGe沟道技术，相应的，所述鳍部和沟道层的材料均为SiGe，所述牺牲层的材料为Si。
本实施例中，所述鳍部110上形成有两个沟道叠层114，即所述鳍部110上形成有交替设置的两个牺牲层112和两个沟道层112。在其他实施例中，根据实际工艺需求，所述沟道叠层的数量不仅限于两个。
具体地，形成所述衬底100、鳍部110和沟道叠层114的步骤包括：提供衬底100，所述衬底100上形成有鳍部材料层(图未示)；在所述鳍部材料层上形成至少两个沟道材料叠层(图未示)，所述沟道材料叠层包括牺牲材料层(图未示)和位于所述牺牲材料层上的沟道材料层(图未示)；依次刻蚀所述沟道材料叠层和鳍部材料层，形成凸出于所述衬底100表面的鳍部110、以及位于所述鳍部110上的沟道叠层114。
本实施例中，所述沟道叠层114的数量为两个，所述沟道材料叠层的数量相应为两个。
本实施例中，所述沟道材料叠层通过外延生长的方式形成于所述鳍部材料层上，因此所述牺牲材料层和沟道材料层的形成质量较好，所述牺牲层112和沟道层113的质量相应也较好，所形成全包围栅极晶体管的沟道位于高质量的材料中，从而有利于改善器件性能。
继续参考图2，形成所述沟道叠层114之后，还包括：在所述沟道叠层114露出的衬底100上形成隔离结构111，所述隔离结构111露出所述沟道叠层114的侧壁。
所述隔离结构111用于对相邻器件或相邻沟道叠层114起到隔离作用。具体地，所述隔离结构111为浅沟槽隔离结构(shallow trench isolation，STI)。本实施例中，所述隔离结构111的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，所述隔离结构111的顶面与所述鳍部110的顶面相齐平，从而防止所述鳍部110用于作为沟道。
参考图3，形成横跨所述沟道叠层的伪栅结构130，所述伪栅结构130覆盖所述沟道叠层114的部分顶部和部分侧壁。
所述伪栅结构130用于为后续形成金属栅结构占据空间位置。
本实施例中，所述伪栅结构130包括伪栅层120，所述伪栅层120横跨所述沟道叠层114且覆盖所述沟道叠层114的部分顶部和部分侧壁。
本实施例中，所述伪栅层120的材料为多晶硅。在其他实施例中，所述伪栅层120的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
本实施例中，所述伪栅结构130为叠层结构，因此如图3所示，形成所述伪栅层120之前，还包括：形成保形覆盖所述沟道叠层114表面的栅氧化层121，所述伪栅层120以及所述位于所述伪栅层120底部的栅氧化层121用于构成所述伪栅结构130。在其他实施例中，所述伪栅结构还可以为单层结构，所述伪栅结构相应仅包括伪栅层。
本实施例中，所述栅氧化层121的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅。
具体地，形成所述伪栅结构130的步骤包括：形成保形覆盖所述沟道叠层114表面的栅氧化层121后，在所述栅氧化层121上形成横跨所述沟道叠层114的伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层123；以所述栅极掩膜层123为掩膜刻蚀所述伪栅材料层，露出部分栅氧化层121，刻蚀后的剩余伪栅材料层作为所述伪栅层120，所述伪栅层120覆盖所述栅氧化层121的部分顶部和部分侧壁。
需要说明的是，形成所述伪栅层120后，保留位于所述伪栅层120顶部的栅极掩膜层123。所述栅极掩膜层123用于在后续工艺过程中对所述伪栅层220顶部起到保护作用。本实施例中，所述栅极掩膜层123的材料为氮化硅。
此外，继续参考图3，形成所述伪栅结构130后，还包括：在所述伪栅层120的侧壁上形成侧墙122。
本实施例中，所述侧墙122用于作为后续刻蚀工艺的刻蚀掩膜，以定义后续源漏掺杂层的形成区域。
所述侧墙122的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙122可以为单层结构或叠层结构。本实施例中，所述侧墙122为单层结构，所述侧墙122的材料为氮化硅。
需要说明的是，形成所述侧墙122后，保留所述侧墙122和伪栅层120露出的栅氧化层121，所述栅氧化层121能够在后续工艺中对所述沟道叠层114起到保护作用。在其他实施例中，还可以去除所述侧墙和伪栅层露出的栅氧化层，仅保留所述伪栅层和侧墙覆盖的栅氧化层，露出所述伪栅层两侧的沟道叠层，以便于后续工艺步骤的进行。
参考图4至图7，刻蚀所述伪栅结构130两侧的沟道叠层114，在所述伪栅结构130两侧的沟道叠层114内形成露出所述鳍部110的凹槽500(如图7所示)。
所述凹槽500用于为后续形成源漏掺杂层提供空间位置。
本实施例中，所述伪栅层120的侧壁上形成有所述侧墙122，因此在刻蚀所述伪栅结构130两侧的沟道叠层114的步骤中，以所述侧墙122为掩膜，对所述伪栅结构130两侧的沟道叠层114进行刻蚀处理；形成所述凹槽500后，沿垂直于所述伪栅结构130侧壁的方向，所述沟道层113的侧壁和所述侧墙122的侧壁齐平。
具体地，刻蚀所述伪栅结构130两侧的沟道叠层114的步骤包括：刻蚀所述伪栅结构130两侧的顶部沟道叠层114b，在所述顶部沟道叠层114b内形成露出所述底部沟道叠层114a的顶部凹槽200(如图4所示)；沿所述顶部凹槽200刻蚀所述底部沟道叠层114a，在所述底部沟道叠层114a内形成露出所述鳍部110的底部凹槽400(如图7所示)，所述底部凹槽400的顶部与所述顶部凹槽200的底部相连通，且所述底部凹槽400和顶部凹槽200用于构成所述凹槽500。
本实施例中，刻蚀所述伪栅结构130两侧的沟道叠层114的工艺为干法刻蚀工艺。
干法刻蚀工艺具有各向异性刻蚀的特性，从而有利于提高所述凹槽500的形貌质量。
本实施例中，所述沟道叠层114的表面形成有栅氧化层121，因此，刻蚀所述伪栅结构130两侧的沟道叠层114的步骤中，还刻蚀了所述伪栅结构130两侧的栅氧化层121。
需要说明的是，后续制程还包括：横向刻蚀所述顶部凹槽200露出的部分牺牲层112，因此，为保证所述顶部凹槽200能够露出与所述底部沟道叠层114a相邻的牺牲层112，本实施例中，在形成所述顶部凹槽200的步骤中会进行过刻蚀处理，所述伪栅结构130两侧底部沟道叠层114a的部分沟道层113也会被刻蚀，因此形成所述顶部凹槽200后，所述顶部凹槽200的底部低于所述底部沟道叠层114a的沟道层113顶部。
还需要说明的是，结合参考图5和图6，本实施例中，形成所述顶部凹槽200后，形成所述底部凹槽400之前，还包括：沿垂直于所述伪栅结构130侧壁的方向，刻蚀所述顶部凹槽200露出的部分牺牲层112，使相邻所述沟道层113和剩余所述牺牲层112围成沟槽300(如图5所示)；在所述沟槽300内形成侧壁层135(如图6所示)。
后续制程通常还包括：在所述凹槽500内形成源漏掺杂层以及在所述牺牲层112位置处形成金属栅结构，与未形成所述侧壁层的方案相比，本实施例中所述侧壁层135能够对所述源漏掺杂层和所述金属栅结构起到隔离作用，有利于降低所述源漏掺杂层和所述金属栅结构之间的寄生电容，从而进一步提升半导体结构的电学性能。
所述沟槽300用于为形成侧壁层135提供空间位置。
本实施例中，形成所述沟槽300的步骤包括：采用湿法刻蚀工艺，沿垂直于所述伪栅结构130侧壁的方向刻蚀所述顶部凹槽200露出的部分牺牲层112。
湿法刻蚀工艺具有各向同性刻蚀的特性，从而能够沿所述伪栅结构130侧壁的方向对所述顶部凹槽200露出的部分牺牲层112进行刻蚀。
为使所述侧壁层135能够对所述源漏掺杂层和所述金属栅结构起到隔离作用，所述侧壁层135的材料为介电材料。
本实施例中，所述侧壁层135的材料为氮化硅，氮化硅的致密度较高，因此具有较好的隔离效果，有利于进一步提高所述侧壁层135用于隔离所述源漏掺杂层和所述金属栅结构的作用。在其他实施例中，所述侧壁层的材料还可以为氮氧化硅、氧化硅等其他绝缘材料。
本实施例中，采用沉积工艺和无掩膜干法刻蚀(blanket dry etch)工艺形成所述侧壁层135，且所述沉积工艺具有良好的填充性能，从而有利于提高所述侧壁层135在所述沟槽300中的形成质量。具体地，由于所述沟槽300的深度较小，因此所述沉积工艺可以为原子层沉积工艺，通过原子层沉积工艺，即可使所述侧壁层135的材料填充满所述沟槽300。在其他实施例中，所述沉积工艺还可以为填充性能较好的化学气相沉积工艺，例如：低压化学气相沉积工艺(low pressure chemical vapor deposition，LPCVD)。
具体地，形成所述侧壁层135的步骤包括：形成保形覆盖所述伪栅结构130顶部和侧壁、所述顶部凹槽200底部和侧壁的侧壁材料层(图未示)，所述侧壁材料层还填充于所述沟槽300内；采用无掩膜干法刻蚀工艺，去除所述伪栅结构130顶部和侧壁、所述顶部凹槽200底部和侧壁的侧壁材料层，保留所述沟槽300内的剩余侧壁材料层作为所述侧壁层135。
需要说明的是，所述伪栅结构130侧壁上形成有所述侧墙122，所述伪栅结构130顶部形成有所述栅极掩膜层123，因此所述侧壁材料层还覆盖所述侧墙122侧壁和顶部、所述栅极掩膜层122顶部。
相应的，通过无掩膜干法刻蚀工艺，能够去除所述侧墙122侧壁和顶部、栅极掩膜层123顶部、所述顶部凹槽200底部和侧壁表面的侧壁材料层，而所述沟槽300中的侧壁材料层在所述侧墙122和沟道层113的覆盖下被保留。
本实施例中，沿垂直于所述伪栅结构130侧壁的方向，所述侧壁层135的侧壁和所述侧墙122的侧壁齐平，有利于降低工艺操作难度，提高工艺兼容性，而且还能够提高所述凹槽500的形貌质量，相应有利于提高后续在所述凹槽500内形成的源漏掺杂层的形貌质量，。在其他实施例中，根据实际工艺需求，沿垂直于所述伪栅结构侧壁的方向，所述侧壁层的侧壁还可以不与所述侧墙的侧壁齐平。
参考图8，形成所述凹槽500后，去除所述底部沟道叠层114a(如图10所示)的牺牲层112，在所述鳍部110和所述底部沟道叠层114a的沟道层113之间形成通道600。
所述通道600用于为后续在所述通道600内形成隔离层提供空间位置。而且，在半导体工艺中，后续制程通常还包括：在所述牺牲层112位置处形成金属栅结构，通过去除所述底部沟道叠层114a的牺牲层112，在所述鳍部110和所述底部沟道叠层114a的沟道层之间形成通道600，后续在所述通道600内形成隔离层后，使所述金属栅结构不与所述鳍部110相接触，有利于降低所述金属栅结构和所述鳍部110之间的漏电流。
本实施例中，采用湿法刻蚀工艺去除所述底部沟道叠层114a的牺牲层112。
湿法刻蚀工艺具有各向同性刻蚀的特性，从而能够沿垂直于所述伪栅结构130侧壁的方向刻蚀去除所述底部沟道叠层114a的牺牲层112。
参考图9至图12，在所述凹槽500底部形成隔离层140(如图12所示)，所述隔离层140还填充于所述通道600(如图8所示)内，所述隔离层140露出所述底部沟道叠层114b中沟道层113的侧壁。
通过所述隔离层140，后续在所述凹槽500内形成源漏掺杂层后，所述源漏掺杂层和所述鳍部110之间形成有所述隔离层140，与所述源漏掺杂层和所述鳍部之间未形成有隔离层的方案相比，所述隔离层140能够对所述源漏掺杂层和所述鳍部110起到隔离作用，有利于降低所述源漏掺杂层和所述鳍部110之间的寄生电容，而且，在半导体工艺中，后续制程通常还包括：在所述牺牲层112位置处形成金属栅结构，通过去除所述底部沟道叠层114a的牺牲层112，在所述底部沟道叠层114a的沟道层113与所述鳍部110之间形成所述隔离层140，使所述金属栅结构不与所述鳍部110相接触，因此有利于降低所述金属栅结构和所述鳍部110之间的漏电流，从而提升半导体结构的电学性能。
本实施例中，所述隔离层140的材料为氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离层140的工艺难度和工艺成本，还有利于防止对器件的性能产生不良影响；此外，氧化硅的介电常数较小，通过选取氧化硅材料，还有利于减小后续源漏掺杂层和所述鳍部110之间的寄生电容。在其他实施例中，所述隔离层的材料还可以为氮氧化硅或氮化硅。
需要说明的是，本实施例中，位于所述凹槽500底部的所述隔离层140的顶部与所述底部沟道叠层114a的沟道层113底部齐平，有利于简化工艺步骤，降低工艺难度，而且，所述隔离层140的厚度均一性较好，有利于进一步提升半导体结构的电学性能。
具体地，本实施例中，在所述凹槽500底部形成隔离层140的步骤包括：
如图9所示，形成保形覆盖所述伪栅结构130顶部和侧壁、以及所述凹槽500底部和侧壁的隔离膜136，所述隔离膜136还填充于所述通道600内。所述隔离膜136用于后续形成隔离层。
本实施例中，采用原子层沉积工艺形成保形覆盖所述伪栅结构130顶部和侧壁、以及所述凹槽500底部和侧壁的隔离膜136。因此，本实施例中，位于所述凹槽500底部的隔离膜136与填充于所述通道600内的隔离膜136厚度相等。
原子层沉积工艺具有较好的保形覆盖能力，有利于保证在形成所述隔离膜136的步骤中，所述隔离膜136能够保形覆盖于所述伪栅结构130顶部和侧壁、以及所述凹槽500底部和侧壁，且还有利于提高所述隔离层140的厚度均一性。
在其他实施例中，还可以采用低压化学气相沉积工艺(Low-pressure ChemicalVapor Deposition，LPCVD)或等离子体增强化学气相沉积工艺(Plasma EnhancedChemical Vapor Deposition，PECVD)形成所述隔离膜。
如图10所示，在所述凹槽500底部的隔离膜136上形成保护层137。
所述保护层137用于在后续除位于所述伪栅结构130顶部以及伪栅结构130侧壁和所述凹槽500侧壁高于通道600的隔离膜136的步骤中，保护所述凹槽500底部的隔离膜136，从而形成隔离层。
本实施例中，由于位于所述凹槽500底部的隔离膜136与填充于所述通道600内的隔离膜136厚度相等，因此形成所述保护层137的步骤中，所述保护层137还覆盖位于所述凹槽500侧壁上的部分隔离膜136。
本实施例中，所述保护层137的材料为有机材料。所述有机材料容易去除，通过选取有机材料，有利于降低在后续工艺步骤中去除所述保护层137的工艺难度。
具体地，所述保护层137的材料可以为BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV LightAbsorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。本实施例中，所述保护层137的材料为BARC材料。
因此，本实施例中，采用旋涂工艺形成保护层137。
如图11所示，以所述保护层137为掩膜，去除位于所述伪栅结构130顶部和侧壁、以及所述凹槽500侧壁高于所述通道600的隔离膜136，保留剩余所述隔离膜136用于作为所述隔离层140。本实施例中，所述隔离层140还覆盖部分所述隔离结构111顶部。本实施例中，去除位于所述伪栅结构130顶部和侧壁、以及所述凹槽500侧壁高于所述通道600的隔离膜136的工艺为干法刻蚀工艺。
采用干法刻蚀工艺时可以调节偏置电压以调整横向刻蚀的量，因此有利于同时去除位于所述伪栅结构130顶部以及所述伪栅结构130侧壁和所述凹槽500侧壁高于所述通道600的隔离膜。
需要说明的是，本实施例中，所述保护层137还覆盖位于所述凹槽500侧壁上的部分隔离膜136且所述保护层137和所述隔离膜136的刻蚀选择比较大，因此在去除位于所述伪栅结构130顶部和侧壁、以及所述凹槽500侧壁高于所述通道600的隔离膜136的步骤中，采用过刻蚀处理，从而能够将所述凹槽500侧壁上被保护层137覆盖的隔离膜136去除。
如图12所示，形成所述隔离层140后，去除所述保护层137。
通过去除所述保护层137，从而为后续在所述凹槽500内形成源漏掺杂层提供空间位置。
本实施例中，采用干法刻蚀工艺去除所述保护层150。
参考图13，形成所述隔离层140后，在所述凹槽500(如图9所示)内形成源漏掺杂层150。
由前述可知，所述源漏掺杂层150和所述鳍部110之间形成有隔离层140，所述隔离层140能够对所述源漏掺杂层150和鳍部110起到隔离作用，因此有利于减小源漏掺杂层150和鳍部110之间的寄生电容；而且，所述源漏掺杂层150和牺牲层112之间形成有侧壁层135，后续在所述牺牲层112位置处形成金属栅结构后，所述侧壁层135能够对源漏掺杂层150和金属栅结构起到隔离作用，从而降低所述源漏掺杂层150和所述金属栅结构之间的寄生电容，进一步提升了半导体结构的电学性能。
本实施例中，所述基底用于形成NMOS晶体管，所述源漏掺杂层150包括掺杂有N型离子的外延层，所述外延层的材料可以为Si或SiC，所述外延层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子。
在其他实施例中，当所述基底用于形成PMOS晶体管时，所述源漏掺杂层包括掺杂有P型离子的外延层，所述外延层的材料可以为Si或SiGe，所述外延层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
具体地，在所述凹槽500内形成源漏掺杂层150的步骤包括：采用外延工艺，在所述凹槽500内形成外延层，且在形成所述外延层的过程中原位自掺杂离子形成所述源漏掺杂层150。
在其他实施例中，还可以在所述凹槽内形成外延层之后，对所述外延层进行离子掺杂处理以形成所述源漏掺杂层。
本实施例中，所述源漏掺杂层150的顶部高于所述沟道叠层114的顶部，且所述源漏掺杂层150还覆盖所述侧墙122的部分侧壁。在其他实施例中，所述源漏掺杂层顶部还可以与所述沟道叠层顶部齐平。
相应的，本发明实施例还提供一种半导体结构。参考图14，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底500；鳍部510，凸出于所述衬底500表面；隔离层540，位于所述鳍部510上；沟道结构层514，包括多个依次位于隔离层540上且间隔设置的沟道层513；横跨所述沟道结构层514的栅极结构555，所述栅极结构555覆盖所述沟道结构层514的部分顶部且包围所述沟道层513；源漏掺杂层550，位于所述栅极结构555两侧，且位于沟道结构层514露出的所述隔离层540上。
所述衬底500用于为形成全包围栅极晶体管提供工艺平台。具体地，所述全包围栅极晶体管可以为PMOS晶体管和NMOS晶体管中的一种或两种。
本实施例中，所述衬底500为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部510与所述衬底500由对同一半导体材料刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部510的材料与所述衬底500的材料相同，所述鳍部510的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
本实施例中，所述半导体结构还包括：隔离结构511，所述隔离结构511覆盖所述鳍部510的部分侧壁。
所述隔离结构511用于对相邻器件或相邻沟道叠层514起到隔离作用。具体地，所述隔离结构511为浅沟槽隔离结构。本实施例中，所述隔离结构511的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
为了能够起到隔离作用，所述隔离层540为介电材料。本实施例中，所述隔离层540的材料为氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离层540的工艺难度和工艺成本，还有利于防止对器件的性能产生不良影响；此外，氧化硅的介电常数较小，通过选取氧化硅材料，还有利于进一步减小所述源漏掺杂层550和所述鳍部510之间的寄生电容。在其他实施例中，所述隔离层的材料还可以为氮氧化硅或氮化硅。
本实施例中，所述隔离层540还覆盖部分所述隔离结构511顶部。
本实施例中，与所述鳍部510相邻的所述沟道层513为底部沟道层513a，所述底部沟道层513a底部与所述隔离层540顶部齐平。
通过使所述隔离层540顶部与所述底部沟道层513a底部齐平，有利于简化工艺步骤，降低工艺难度，而且，所述隔离层540的厚度均一性较好，有利于提升半导体结构的电学性能。
所述沟道层513用于提供全包围栅极晶体管的沟道。
本实施例中，所述半导体结构为NMOS晶体管，所述沟道层513的材料为Si，从而提升NMOS晶体管的性能。在其他实施例中，当所述半导体结构为PMOS晶体管时，为了提升PMOS晶体管的性能，可以采用SiGe沟道技术，相应的，所述鳍部和沟道层的材料均为SiGe。
本实施例中，所述鳍部510上形成有两个沟道层513。在其他实施例中，根据实际工艺需求，所述沟道层的数量不仅限于两个。
本实施例中，所述栅极结构555为金属栅结构，所述栅极结构555包括高k栅介质层(图未示)以及位于所述高k栅介质层上的栅电极层(图未示)。
本实施例中，所述栅极结构555的侧壁上还形成有侧墙522。
所述侧墙522用于对所述栅极结构555的侧壁起到保护作用，所述侧墙522还用于定义源漏掺杂区550的形成区域。
所述侧墙522的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙522可以为单层结构或叠层结构。本实施例中，所述侧墙522为单层结构，所述侧墙522的材料为氮化硅。
需要说明的是，所述栅极结构555通过后形成高k栅介质层形成金属栅极(high klast metal gate last)的工艺所形成，且在形成所述栅极结构555之前，所采用的伪栅结构为叠层结构，因此所述半导体结构还包括：位于所述侧墙522和所述沟道结构层514之间的栅氧化层521。其中，在去除所述伪栅结构以形成所述栅极结构555的过程中，所述侧墙522和所述沟道结构层514之间的栅氧化层521在所述侧墙522的保护作用下被保留。
本实施例中，所述栅氧化层521的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅。在其他实施例中，当所采用的伪栅结构为单层结构时，所述半导体结构也可以不含有所述栅氧化层。
本实施例中，所述全包围栅极晶体管为NMOS晶体管，所述源漏掺杂层550包括掺杂有N型离子的外延层，所述外延层的材料可以为Si或SiC，所述外延层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子。
在其他实施例中，当所述全包围栅极晶体管为PMOS晶体管时，所述源漏掺杂层包括掺杂有P型离子的外延层，所述外延层的材料可以为Si或SiGe，所述外延层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
本实施例中，所述源漏掺杂层550的顶部高于所述沟道结构层514的顶部，且所述源漏掺杂层550还覆盖所述侧墙522的部分侧壁。在其他实施例中，所述源漏掺杂层顶部还可以与所述沟道叠层顶部齐平。
需要说明的是，本实施例中，所述半导体结构还包括：侧壁层535，位于相邻所述沟道层513之间且覆盖所述栅极结构555侧壁。
具体地，所述侧壁层535位于所述源漏掺杂层550和所述栅极结构555之间，与未形成所述侧壁层的方案相比，通过使所述源漏掺杂层550和所述栅极结构555之间形成有侧壁层535，所述侧壁层535能够对所述源漏掺杂层550和所述栅极结构555起到隔离作用，有利于降低所述源漏掺杂层550和所述栅极结构555之间的寄生电容，从而进一步提升半导体结构的电学性能。
因此，为使所述侧壁层535能够对所述源漏掺杂层550和所述栅极结构555起到隔离作用，所述侧壁层535的材料为介电材料。
本实施例中，所述侧壁层535的材料为氮化硅，氮化硅的致密度较高，具有较好的隔离效果，有利于进一步提高所述侧壁层535用于隔离所述源漏掺杂层550和所述栅极结构555的作用。在其他实施例中，所述侧壁层的材料还可以为氮氧化硅、氧化硅等其他绝缘材料。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、凸出于所述衬底的鳍部、以及依次位于所述鳍部上的多个沟道叠层，每一个沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，与所述鳍部相邻的所述沟道叠层为底部沟道叠层；
形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；
刻蚀所述伪栅结构两侧的沟道叠层，在所述伪栅结构两侧的沟道叠层内形成露出所述鳍部的凹槽；
形成所述凹槽后，去除所述底部沟道叠层的牺牲层，在所述鳍部和所述底部沟道叠层的沟道层之间形成通道；
在所述凹槽底部形成隔离层，所述隔离层还填充于所述通道内，所述隔离层露出所述底部沟道叠层中沟道层的侧壁；
形成所述隔离层后，在所述凹槽内形成源漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离层的步骤中，位于所述凹槽底部的隔离层顶部与所述底部沟道叠层的沟道层底部齐平。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述凹槽底部形成隔离层的步骤包括：形成保形覆盖所述伪栅结构顶部和侧壁、以及所述凹槽底部和侧壁的隔离膜，所述隔离膜还填充于所述通道内；
在所述凹槽底部的隔离膜上形成保护层；
以所述保护层为掩膜，去除位于所述伪栅结构顶部和侧壁、以及所述凹槽侧壁高于所述通道的隔离膜，保留剩余所述隔离膜用于作为所述隔离层；
形成所述隔离层后，去除所述保护层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，去除位于所述伪栅结构顶部以及所述伪栅结构侧壁和所述凹槽侧壁高于所述通道的隔离膜的工艺为干法刻蚀工艺。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述保护层的材料为BARC材料、ODL材料、光刻胶、DARC材料、DUO材料或APF材料。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述凹槽底部形成隔离层的工艺包括原子层沉积工艺、低压化学气相沉积工艺或等离子体增强化学气相沉积工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，位于所述底部沟道叠层上的剩余沟道叠层为顶部沟道叠层；
刻蚀所述伪栅结构两侧的沟道叠层的步骤包括：刻蚀所述伪栅结构两侧的顶部沟道叠层，在所述顶部沟道叠层内形成露出所述底部沟道叠层的顶部凹槽；沿所述顶部凹槽刻蚀所述底部沟道叠层，在所述底部沟道叠层内形成露出所述鳍部的底部凹槽，所述底部凹槽的顶部与所述顶部凹槽的底部相连通，且所述底部凹槽和顶部凹槽用于构成所述凹槽；
形成所述顶部凹槽后，形成所述底部凹槽之前，还包括：沿垂直于所述伪栅结构侧壁的方向，刻蚀所述顶部凹槽露出的部分牺牲层，使相邻所述沟道层和剩余所述牺牲层围成沟槽；
在所述沟槽内形成侧壁层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述沟槽的步骤包括：采用湿法刻蚀工艺，沿垂直于所述伪栅结构侧壁的方向刻蚀所述顶部凹槽露出的部分牺牲层。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，所述侧壁层的材料为介电材料。
11.如权利要求8所述的半导体结构的形成方法，其特征在于，所述侧壁层的材料为氧化硅、氮化硅或氮氧化硅。
12.如权利要求1或8所示的半导体结构的形成方法，其特征在于，刻蚀所述伪栅结构两侧的沟道叠层的工艺为干法刻蚀工艺。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述凹槽内形成源漏掺杂层的步骤包括：采用外延工艺，在所述凹槽内形成外延层，且在形成所述外延层的过程中原位自掺杂离子形成所述源漏掺杂层。
14.一种半导体结构，其特征在于，包括：
衬底；
鳍部，凸出于所述衬底表面；
隔离层，位于所述鳍部上；
沟道结构层，包括多个依次位于隔离层上且间隔设置的沟道层；
横跨所述沟道结构层的栅极结构，所述栅极结构覆盖所述沟道结构层的部分顶部且包围所述沟道层；
源漏掺杂层，位于所述栅极结构两侧，且位于沟道结构层露出的所述隔离层上。
15.如权利要求14所述的半导体结构，其特征在于，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。
16.如权利要求14所述的半导体结构，其特征在于，与所述鳍部相邻的所述沟道层为底部沟道层，所述底部沟道层底部与所述隔离层顶部齐平。
17.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：侧壁层，位于相邻所述沟道层之间且覆盖所述栅极结构侧壁。
18.如权利要求17所述的半导体结构，其特征在于，所述侧壁层的材料为介电材料。
19.如权利要求17所述的半导体结构，其特征在于，所述侧壁层的材料为氧化硅、氮化硅或氮氧化硅。
20.如权利要求14所述的半导体结构，其特征在于，所述栅极结构为金属栅结构。
CN201811408251.8A 2018-11-23 2018-11-23 半导体结构及其形成方法 Active CN111223779B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811408251.8A CN111223779B (zh) 2018-11-23 2018-11-23 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811408251.8A CN111223779B (zh) 2018-11-23 2018-11-23 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN111223779A true CN111223779A (zh) 2020-06-02
CN111223779B CN111223779B (zh) 2023-10-20

Family

ID=70813445

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811408251.8A Active CN111223779B (zh) 2018-11-23 2018-11-23 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN111223779B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112908853A (zh) * 2021-01-27 2021-06-04 复旦大学 Gaa晶体管及其制备方法、电子设备
CN113851535A (zh) * 2020-06-28 2021-12-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN114078702A (zh) * 2020-08-14 2022-02-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2023010383A1 (zh) * 2021-08-05 2023-02-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2023087201A1 (zh) * 2021-11-18 2023-05-25 华为技术有限公司 半导体结构及其制备方法、射频电路、通信装置
CN116207035A (zh) * 2022-09-23 2023-06-02 北京超弦存储器研究院 存储器的形成方法及存储器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060240622A1 (en) * 2005-04-21 2006-10-26 Samsung Electronics Co., Ltd. Multi-channel semiconductor device and method of manufacturing the same
US20080099849A1 (en) * 2006-10-30 2008-05-01 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device having a multi-channel type mos transistor
JP2010129974A (ja) * 2008-12-01 2010-06-10 Toshiba Corp 相補型半導体装置とその製造方法
CN103227197A (zh) * 2012-01-27 2013-07-31 国际商业机器公司 场效应晶体管和形成晶体管的方法
US20140001441A1 (en) * 2012-06-29 2014-01-02 Seiyon Kim Integration methods to fabricate internal spacers for nanowire devices
CN108430911A (zh) * 2015-12-28 2018-08-21 高通股份有限公司 具有减小的寄生效应的纳米线晶体管和用于制作这种晶体管的方法
CN108807277A (zh) * 2017-04-26 2018-11-13 三星电子株式会社 栅极环绕半导体器件及其制作方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060240622A1 (en) * 2005-04-21 2006-10-26 Samsung Electronics Co., Ltd. Multi-channel semiconductor device and method of manufacturing the same
US20080099849A1 (en) * 2006-10-30 2008-05-01 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device having a multi-channel type mos transistor
JP2010129974A (ja) * 2008-12-01 2010-06-10 Toshiba Corp 相補型半導体装置とその製造方法
CN103227197A (zh) * 2012-01-27 2013-07-31 国际商业机器公司 场效应晶体管和形成晶体管的方法
US20140001441A1 (en) * 2012-06-29 2014-01-02 Seiyon Kim Integration methods to fabricate internal spacers for nanowire devices
US20180122901A1 (en) * 2012-06-29 2018-05-03 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
CN108430911A (zh) * 2015-12-28 2018-08-21 高通股份有限公司 具有减小的寄生效应的纳米线晶体管和用于制作这种晶体管的方法
CN108807277A (zh) * 2017-04-26 2018-11-13 三星电子株式会社 栅极环绕半导体器件及其制作方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113851535A (zh) * 2020-06-28 2021-12-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN114078702A (zh) * 2020-08-14 2022-02-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112908853A (zh) * 2021-01-27 2021-06-04 复旦大学 Gaa晶体管及其制备方法、电子设备
CN112908853B (zh) * 2021-01-27 2022-08-16 复旦大学 Gaa晶体管及其制备方法、电子设备
WO2023010383A1 (zh) * 2021-08-05 2023-02-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2023087201A1 (zh) * 2021-11-18 2023-05-25 华为技术有限公司 半导体结构及其制备方法、射频电路、通信装置
CN116207035A (zh) * 2022-09-23 2023-06-02 北京超弦存储器研究院 存储器的形成方法及存储器
CN116207035B (zh) * 2022-09-23 2024-02-23 北京超弦存储器研究院 存储器的形成方法及存储器

Also Published As

Publication number Publication date
CN111223779B (zh) 2023-10-20

Similar Documents

Publication Publication Date Title
CN110277316B (zh) 半导体结构及其形成方法
CN111223779B (zh) 半导体结构及其形成方法
CN110828541B (zh) 半导体结构及其形成方法
US10177146B2 (en) Semiconductor structure with improved punch-through and fabrication method thereof
US7394116B2 (en) Semiconductor device including a multi-channel fin field effect transistor including protruding active portions and method of fabricating the same
CN111223778B (zh) 半导体结构及其形成方法
CN110323267B (zh) 半导体结构及其形成方法
CN109427582B (zh) 半导体结构及其形成方法
TW201719767A (zh) 鰭式場效應電晶體及其製造方法
CN110581173B (zh) 半导体结构及其形成方法
CN111180513A (zh) 半导体器件及其形成方法
CN108538724B (zh) 半导体结构及其形成方法
CN117652014A (zh) 半导体结构及其形成方法
CN108389905B (zh) 半导体结构及其形成方法
CN112582265B (zh) 半导体结构及其形成方法
CN111383994B (zh) 半导体结构及其形成方法
CN109003976B (zh) 半导体结构及其形成方法
CN112951725B (zh) 半导体结构及其形成方法
US11862467B2 (en) Semiconductor structure and method of manufacturing the same
CN110875390B (zh) 半导体结构及其形成方法
CN113327855B (zh) 半导体结构及其形成方法
CN111276442B (zh) 半导体结构及其形成方法
CN110707010B (zh) 半导体结构及其形成方法
CN117410234A (zh) 半导体结构及其形成方法
CN115602632A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant