CN111383994B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括用于形成输入/输出器件的周边区和用于形成核心器件的核心区，基底包括衬底、凸出于衬底的鳍部、以及依次位于鳍部上的多个沟道叠层，每一个沟道叠层包括牺牲层和位于牺牲层上的沟道层；在沟道叠层露出的衬底上形成隔离膜；去除周边区沟道叠层，在隔离膜内形成开口；在开口内形成与鳍部相同材料的鳍部材料层，鳍部材料层和鳍部材料层底部的鳍部作为周边区鳍部结构；形成鳍部结构后，刻蚀隔离膜，刻蚀后的剩余隔离膜作为隔离层，核心区隔离层露出核心区的沟道叠层，周边区隔离层覆盖鳍部结构的部分侧壁。本发明实施例有利于简化工艺流程、降低工艺成本，提升半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)、全包围栅极(Gate-all-around，GAA) 晶体管。FinFET的栅极至少可以从两侧对超薄体(鳍部)进行控制，因此对沟道的控制能力更强，能够很好的抑制短沟道效应，而且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性；全包围栅极晶体管栅极从四周包围沟道所在的区域，能够进一步增强栅极对沟道的控制能力，对抑制短沟道效应的效果较为显著。
此外，MOSFET场效应管按照功能区分主要分为核心(Core)器件和输入 /输出(I/O)器件。通常情况下，输入/输出器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，输入/输出器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成输入/输出器件的周边区和用于形成核心器件核心区，所述基底包括衬底、凸出于所述衬底的鳍部、以及依次位于所述鳍部上的多个沟道叠层，每一个沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；在所述沟道叠层露出的衬底上形成隔离膜；去除所述周边区的沟道叠层，在所述隔离膜内形成开口；在所述开口内形成鳍部材料层，所述鳍部材料层与所述鳍部的材料相同，所述鳍部材料层和鳍部材料层底部的鳍部作为外围区的鳍部结构；形成周边区的鳍部结构后，刻蚀所述隔离膜，刻蚀后的剩余隔离膜作为隔离层，所述核心区的隔离层露出所述核心区的沟道叠层，所述周边区的隔离层覆盖所述鳍部结构的部分侧壁。
相应的，本发明实施例还提供一种半导体结构，包括：衬底，包括用于形成输入/输出器件的周边区和用于形成核心器件核心区；鳍部，凸出于所述衬底表面；沟道结构层，位于所述核心区的鳍部上且与所述鳍部间隔设置，所述沟道结构层包括多个间隔设置的沟道层；鳍部材料层，位于所述周边区的鳍部上，所述鳍部材料层和所述鳍部的材料相同，所述鳍部材料层和鳍部材料层底部的鳍部构成鳍部结构；隔离层，位于所述沟道结构层和鳍部结构露出的衬底上，所述核心区的隔离层露出所述核心区鳍部与沟道结构层之间的间隔，所述周边区的隔离层覆盖所述鳍部结构的部分。
与现有技术相比，本发明实施例的技术方案具有以下优点：
在半导体领域中，通常通过使周边区栅氧化层厚度大于核心区栅氧化层厚度的方式使所述周边区栅介质层厚度大于核心区栅介质层厚度，与周边区和核心区均采用沟道叠层的方案相比，本发明实施例中所述周边区采用鳍部结构、所述核心区采用沟道叠层结构，因此，后续可以在不同的工艺步骤中形成周边区和核心区的栅氧化层，避免进行去除所述核心区部分厚度栅氧化层的步骤，使所述周边区和核心区栅氧化层的形成步骤不会互相影响，从而简化了工艺流程、降低了工艺难度，而且有利于降低工艺成本；此外，栅氧化层通常和隔离层的材料相同，避免进行去除所述核心区部分厚度栅氧化层的步骤，从而避免所述隔离层在该步骤中发生损失的问题，有利于降低核心区隔离层露出的鳍部表面积增大的概率，降低了寄生器件的鳍部表面积，提升了半导体结构的电学性能。
可选方案中，形成所述隔离膜之后，形成所述隔离层之前，所述形成方法还包括：在周边区的隔离膜内形成刻蚀停止层，所述刻蚀停止层底部高于所述核心区鳍部的顶部，所述刻蚀停止层顶部能够在刻蚀所述隔离膜的步骤中，起到定义刻蚀停止位置的作用，从而使所述周边区的隔离层顶部高于所述核心区的隔离层顶部，因此在使所述隔离层露出核心区的沟道叠层的同时，使所述隔离层露出的周边区鳍部结构的高度较小，减小了周边区鳍部结构露出于所述隔离层的表面积，从而有利于降低周边区鳍部结构上的寄生电容，优化了输入/ 输出器件的电学性能。
附图说明
图1至图8是一种半导体结构的形成方法中各步骤对应的结构示意图；
图9至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图8，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括用于形成输入/输出器件的周边区I和用于形成核心器件的核心区II，所述基底包括衬底1、凸出于所述衬底1的鳍部2、以及依次位于所述鳍部2上的多个沟道叠层3，每一个沟道叠层3包括牺牲层4和位于所述牺牲层4上的沟道层5。
参考图2，在所述沟道叠层3露出的衬底1上形成隔离层6，所述隔离层6 露出所述周边区I和核心区II的沟道叠层3。
参考图3，形成横跨所述沟道叠层3的伪栅结构9，所述伪栅结构9覆盖所述沟道叠层3的部分顶部和部分侧壁，所述伪栅结构9包括伪栅氧化层7以及覆盖所述伪栅氧化层7的伪栅层8。
参考图4，在所述伪栅结构9露出的衬底1上形成介质层10。
参考图5，去除所述伪栅结构9，分别在所述周边区I和核心区II的介质层 10内形成第一开口11和第二开口12。
参考图6，去除所述周边区I和核心区II的牺牲层4，位于所述鳍部2上的多个间隔设置的沟道层5作为沟道结构层(未标示)。
参考图7，在所述第一开口11和第二开口12露出的沟道层5表面形成栅氧化层13。
参考图8，在所述第一开口11内形成保护层14；形成所述保护层14后，去除第二开口12露出的部分厚度栅氧化层13。
在半导体领域中，通常采用周边区I栅氧化层13的厚度大于核心区II栅氧化层13的厚度的方式使所述周边区I栅介质层的厚度大于核心区II栅介质层的厚度。所述形成方法中周边区I和核心区II均采用沟道叠层3的结构，在去除所述外围区I和核心区II的伪栅氧化层7和牺牲层4之后，为使所述核心区II 栅氧化层13的厚度小于周边区I栅氧化层13的厚度，需先在同一步骤中形成厚度较大的栅氧化层13，随后再去除核心区II部分厚度的栅氧化层13，相邻所述沟道层5之间的栅氧化层13较难去除，工艺流程复杂、工艺难度较大，而且容易导致工艺成本的增加。
而且，在半导体领域中，所述栅氧化层13通常和隔离层6的材料相同，在去除第二开口12露出的部分厚度栅氧化层13的步骤中，容易造成所述隔离层 6的损失，从而容易增加核心区II隔离层6露出的鳍部2高度，使所述核心区II隔离层6露出的鳍部2表面积较大，增加了寄生器件的鳍部表面积，从而容易对半导体结构的电学性能产生不良影响，比如增加寄生电容、漏电流等。
为了解决所述技术问题，本发明实施例所述鳍部材料层和鳍部材料层底部的鳍部作为周边区的鳍部结构，与周边区和核心区均采用沟道叠层的方案相比，本发明实施例中所述周边区采用鳍部结构、所述核心区采用沟道叠层结构，因此，后续可以在不同的工艺步骤中形成周边区和核心区的栅氧化层，避免进行去除所述核心区部分厚度栅氧化层的步骤，使所述周边区和核心区栅氧化层的形成步骤不会互相影响，从而简化了工艺流程、降低了工艺难度，而且有利于降低工艺成本；此外，在半导体领域中，栅氧化层通常和隔离层的材料相同，避免进行去除所述核心区部分厚度栅氧化层的步骤，从而避免所述隔离层在该步骤中发生损失的问题，有利于降低核心区隔离层露出的鳍部表面积增大的概率，降低了寄生器件的鳍部表面积，提升了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图9至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图9至图10，提供基底，所述基底包括用于形成输入/输出器件的周边区I和用于形成核心器件的核心区II，所述基底包括衬底100(如图10所示)、凸出于所述衬底100的鳍部110(如图10所示)、以及依次位于所述鳍部110 上的多个沟道叠层103(如图10所示)，每一个沟道叠层103包括牺牲层101 (如图10所示)和位于所述牺牲层101上的沟道层102(如图10所示)。
所述衬底100用于为后续在核心区I形成全包围栅极(Gate-all-around， GAA)晶体管、在周边区I形成鳍式场效应管晶体管(FinFET)提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部110露出部分衬底100，从而为后续在所述衬底100上形成隔离层提供工艺基础。本实施例中，所述鳍部110与所述衬底100通过对同一半导体材料层刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部也可以与所述衬底的材料不同。
所述沟道叠层103用于为后续形成悬空间隔设置的沟道层102提供工艺基础。具体地，所述牺牲层101用于支撑所述沟道层102，同时为后续金属栅结构的形成占据空间位置，所述沟道层102用于提供全包围栅极晶体管的沟道。
本实施例中，所述沟道层102的材料为Si，所述牺牲层101的材料为SiGe。在其他实施例中，当所形成的全包围栅极晶体管为PMOS晶体管时，为了提升 PMOS晶体管的性能，可以采用SiGe沟道技术，相应的，所述鳍部和沟道层的材料均为SiGe，所述牺牲层的材料为Si。
本实施例中，所述鳍部110上形成有两个沟道叠层103，即所述鳍部110 上形成有交替设置的两个牺牲层101和两个沟道层102。在其他实施例中，根据实际工艺需求，所述沟道叠层的数量不仅限于两个。
需要说明的是，本实施例中，所述沟道叠层103顶部还形成有鳍部掩膜层 104，所述鳍部掩膜层104用于作为形成所述衬底100和鳍部110的刻蚀掩膜，所述鳍部掩膜层104还用于在后续工艺制程中保护沟道叠层103顶部。本实施例中，所述鳍部掩膜层104的材料为氮化硅。
具体地，结合参考图9，形成所述衬底100、鳍部110和沟道叠层103的步骤包括：提供半导体材料层100a；在所述半导体材料层100a上形成至少两个沟道材料叠层103a，所述沟道材料叠层103a包括牺牲材料层101a和位于所述牺牲材料层101a上的沟道材料层102a；图形化所述沟道材料叠层103a和半导体材料层100a，形成衬底100、凸出于所述衬底100表面的鳍部110、以及位于所述鳍部110上的沟道叠层103。
本实施例中，所述沟道叠层103的数量为两个，所述沟道材料叠层103a 的数量相应为两个。
本实施例中，所述沟道材料叠层103a通过外延生长的方式形成于所述半导体材料层100a上，因此所述牺牲材料层101a和沟道材料层102a的形成质量较好，所述牺牲层101和沟道层102的质量相应也较好，所形成全包围栅极晶体管的沟道位于高质量的材料中，从而有利于改善器件性能。
需要说明的是，本实施例中，所述沟道材料叠层103a顶部形成有鳍部掩膜材料层104a，所述鳍部掩膜材料层104a用于作为形成所述鳍部掩膜层104。相应的，在图形化所述沟道材料叠层103a和半导体材料层100a之前，还包括：图形化所述鳍部掩膜材料层104a，以形成所述鳍部掩膜层104。
参考图11，在所述沟道叠层103露出的衬底100上形成隔离膜105。具体地，所述隔离膜105覆盖所述鳍部110和沟道叠层103的侧壁。
所述隔离膜105用于后续形成隔离层，进而实现相邻器件之间的电性绝缘。
本实施例中，所述隔离膜105的材料为氧化硅，有利于降低形成所述隔离膜105的工艺难度和成本、且提高后续隔离层用于隔离相邻器件的作用。在其他实施例中，所述隔离膜的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
具体的，形成所述隔离膜105的步骤包括：在所述鳍部110露出的衬底100 上形成初始隔离膜(图未示)，所述初始隔离膜覆盖所述沟道叠层103顶部；对所述初始隔离膜顶部进行平坦化处理，形成所述隔离膜105。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成所述初始隔离膜，有利于降低所述初始隔离膜内形成空洞等缺陷的概率，相应有利于提高所述隔离膜105的成膜质量。
本实施例中，采用化学机械研磨(Chemical-Mechanical Polishing，CMP) 工艺对所述初始隔离膜进行平坦化处理，有利于提高所述隔离膜105顶部表面的平坦度，相应有利于提高后续隔离层的形成质量。
本实施例中，为了降低形成所述隔离膜105的工艺难度，所述隔离膜105 顶部与所述鳍部掩膜层104顶部齐平。在其他实施例中，所述隔离膜顶部还可以低于所述鳍部掩膜层顶部。
参考图12至图13，去除所述周边区I的沟道叠层103，在所述隔离膜105 内形成开口300(如图13所示)。
通过形成所述开口300，从而为后续在所述开口300内形成鳍部材料层提供空间位置，进而形成周边区I的鳍部结构。
具体地，形成所述开口300的步骤包括：形成覆盖所述核心区II的沟道叠层103和隔离膜105的第一掩膜层108(如图13所示)；以所述第一掩膜层108 为掩膜，去除所述周边区I的沟道叠层103，在所述隔离膜105内形成开口300。
本实施例中，所述第一掩膜层108的材料为光刻胶。
本实施例中，采用干法刻蚀工艺，去除所述周边区I的沟道叠层103。
干法刻蚀工艺具有良好的刻蚀剖面控制性，有利于使所述开口300的形貌满足工艺需求，从而提高后续鳍部材料层的形成质量。
需要说明的是，本实施例中，所述沟道叠层103顶部形成有鳍部掩膜层104，因此，去除所述周边区I的沟道叠层103之前，还去除了所述周边区I的鳍部掩膜层104。
在实际工艺中，为保证所述周边区I的沟道叠层103能够完全被去除，通常对周边区I的沟道叠层103进行过刻蚀处理，因此，本实施例中，去除所述周边区I的沟道叠层103后，还会刻蚀周边区I的部分鳍部110。
结合参考图12，需要说明的是，本实施例中，形成所述隔离膜105之后，刻蚀所述隔离膜105以形成隔离层之前，所述形成方法还包括：在周边区I的隔离膜105内形成刻蚀停止层106，所述刻蚀停止层106底部高于所述鳍部110 顶部。
后续制程还包括：去除周边区I的沟道叠层103，在周边区I形成鳍部结构，由于所述核心区II的沟道层102与所述牺牲层101交替间隔设置，因此，在所述鳍部结构顶部与沟道叠层顶部齐平的情况下，所述周边区I的鳍部结构可用作沟道的材料较多。通过在周边区I的隔离膜105内形成刻蚀停止层106，后续能够以所述刻蚀停止层106顶部为停止位置，刻蚀所述隔离膜105，形成周边区I和核心区II的隔离层，且所述周边区I的隔离层顶部高于核心区II的隔离层顶部，因此在使隔离层露出核心区II沟道叠层的同时，使隔离层露出的周边区I鳍部结构的高度较小，从而有利于降低周边区I鳍部结构上的寄生电容，优化了输入/输出器件的电学性能。
本实施例中，形成刻蚀停止层106的步骤包括：形成所述开口300之前，形成覆盖所述核心区II的沟道叠层103和隔离膜105的第二掩膜层107；以所述第二掩膜层107为掩膜，进行离子注入200，形成刻蚀停止层106，所述刻蚀停止层106底部高于所述鳍部110顶部。
本实施例中，在形成所述开口300之前，形成所述刻蚀停止层106，与在形成开口、在所述开口内形成鳍部材料层之后形成刻蚀停止层的方案相比，有利于避免形成所述刻蚀停止层的离子注入工艺对周边区鳍部结构造成损伤，优化了输入/输出器件的电学性能。
在其他实施例中，根据实际工艺需求，还可以在形成所述鳍部结构之后，形成所述刻蚀停止层。
需要说明的是，本实施例中，形成所述刻蚀停止层106之后，形成开口300。因此，形成所述刻蚀停止层106之后，可以保留所述第二掩膜层107，作为去除周边区I沟道叠层103的刻蚀掩膜。相应地，本实施例中，所述第一掩膜层 108和第二掩膜层107为同一掩膜层。
在其他实施例中，根据实际工艺需求，可以分别在形成开口和刻蚀停止层的步骤中形成不同的掩膜层。
具体地，通过在所述周边区I的隔离膜105内注入硅离子，形成所述刻蚀停止层106。
所述隔离膜105的材料为氧化硅，所述刻蚀停止层106的材料为掺杂有硅离子的氧化硅。
掺杂有硅离子的氧化硅材料硬度较大，而且，氧化硅和硅的刻蚀选择比较大，通过在所述隔离膜105中注入硅离子，有利于提高所述隔离膜105和刻蚀停止层106的刻蚀选择比，从而使所述刻蚀停止层106顶部能够起到定义刻蚀停止位置的作用。
需要说明的是，本实施例中，硅离子的注入能量不宜过小，也不宜过大。如果硅离子的注入能量过小，则难以将硅离子注入到所述隔离膜105内，而且容易导致所述硅离子的注入深度不够，进而导致所述刻蚀停止层106顶部与所述沟道叠层103顶部的距离过小，后续以所述刻蚀停止层106顶部为刻蚀停止位置刻蚀所述隔离膜105形成隔离层后，所述周边区I的隔离层露出的鳍部结构高度过小，容易对输入/输出器件的载流子迁移率等电学性能造成不良影响；如果硅离子的注入能量过大，则容易导致所述硅离子的注入深度过深，从而容易导致所述刻蚀停止层106顶部与所述沟道叠层103顶部的距离过大，后续形成隔离层后，所述周边区I隔离层露出的鳍部结构高度过大，容易导致输入/输出器件的寄生电容较大，降低了输入/输出器件的电学性能。为此，本实施例中，硅离子的注入能量为1.0kev至20.0kev。
还需要说明的是，本实施例中，硅离子的注入剂量不宜过小，也不宜过大。如果注入剂量过小，则容易导致所述刻蚀停止层106中硅的含量较低，所述刻蚀停止层106和隔离膜105刻蚀选择比增大的效果不显著，从而容易降低所述刻蚀停止层106顶部用于定义刻蚀停止位置的效果；如果注入剂量过大，容易导致所述刻蚀停止层106中硅离子的掺杂浓度较高，进而容易增加所述刻蚀停止层106中产生漏电流等问题的概率。为此，本实施例中，硅离子的注入剂量为5.0e12原子每平方厘米至1.0e16原子每平方厘米。
此外，为保证硅离子能够注入到周边区I的预设区域且避免将硅离子注入到核心区II内，本实施例中，硅离子的注入角度为0°至5°。其中，所述注入角度指的是注入方向与所述衬底100表面法线的夹角。
本实施例中，通过合理设定硅离子的注入能量、注入剂量以及注入角度等参数并合理搭配使用，从而使所述刻蚀停止层106顶部用于定义刻蚀停止位置的作用更为显著。
而且，通过合理设定所述注入能量、注入剂量和注入角度等参数，从而使所述刻蚀停止层106的厚度能够达到工艺需求。因此，本实施例中，所述刻蚀停止层106的厚度不宜过小，也不宜过大。如果所述刻蚀停止层106的厚度过小，容易降低后续所述刻蚀停止层106顶部用于定义刻蚀停止位置的作用；如果所述刻蚀停止层106的厚度过大，容易导致后续周边区I隔离层露出的鳍部结构高度过小，形成的输入/输出器件性能不佳。为此，本实施例中，所述刻蚀停止层106的厚度为2nm至4nm。
参考图14，在所述开口300(如图13所示)内形成鳍部材料层115，所述鳍部材料层115与所述鳍部110的材料相同，所述鳍部材料层115和鳍部材料层115底部的鳍部110作为周边区I的鳍部结构120。
在半导体领域中，通常通过使周边区栅氧化层厚度大于核心区栅氧化层厚度的方式使所述周边区栅介质层厚度大于核心区栅介质层厚度，与周边区和核心区均采用沟道叠层的方案相比，本发明实施例中所述周边区I采用鳍部结构 120、所述核心区II采用沟道叠层103，后续可以在不同的工艺步骤中形成周边区I和核心区II的栅氧化层，避免进行去除所述核心区部分厚度栅氧化层的步骤，使所述周边区I和核心区II栅氧化层的形成步骤不会互相影响，从而简化了工艺流程、降低了工艺难度，而且有利于降低工艺成本；此外，栅氧化层通常和隔离层的材料相同，避免进行去除所述核心区部分厚度栅氧化层的步骤，从而避免了隔离层在该步骤中发生损失的问题，有利于降低核心区II隔离层露出的鳍部110表面积增大的概率，降低了寄生器件的鳍部表面积，提升了半导体结构的电学性能。
本实施例中，所述鳍部材料层115和鳍部110的材料相同，所述鳍部材料层115的材料也为Si。通过使所述鳍部材料层115和鳍部110的材料相同，从而使所述鳍部材料层115和鳍部材料层115底部的鳍部110构成周边区I鳍部结构120，从而提供输入/输出器件的沟道。
本实施例中，采用外延生长工艺，在所述开口300内形成鳍部材料层115，从而有利于提高所述鳍部材料层115的形成质量，相应有利于提高周边区I鳍部结构120的形成质量，优化了输入/输出器件的电学性能。
本实施例中，形成所述鳍部材料层115的步骤中，所述鳍部材料层115的顶部与所述沟道叠层103顶部齐平，有利于提高工艺兼容性，降低半导体结构产生差异(variability)问题的概率。
结合参考图13，本实施例中，形成所述开口300后，形成所述鳍部结构120 之前，所述形成方法还包括：去除所述第一掩膜层108。
本实施例中，所述第一掩膜层108的材料为光刻胶，因此通过湿法去胶工艺或干法刻蚀工艺去除所述第一掩膜层108。
在其他实施例中，根据实际工艺需求，还可以在形成所述鳍部结构之后，去除所述第一掩膜层。
参考图15，形成周边区I的鳍部结构120后，刻蚀所述隔离膜105(如图 14所示)，刻蚀后的剩余隔离膜105作为隔离层130，所述核心区II的隔离层 130b露出所述核心区II的沟道叠层103，所述周边区I的隔离层130a覆盖所述鳍部结构120的部分侧壁。
由于所述核心区II的沟道层102与所述牺牲层101交替间隔设置，因此，在所述鳍部结构120顶部与所述沟道叠层103顶部齐平的情况下，所述周边区 I的鳍部结构120可用作沟道的材料较多。本实施例中，以所述刻蚀停止层106 顶部为停止位置，刻蚀所述隔离膜105，从而使所述周边区I的隔离层130a顶部高于核心区II的隔离层130b顶部，因此在使所述隔离层130露出核心区II 沟道叠层103的同时，使所述隔离层130露出的周边区I鳍部结构120高度较小，从而有利于降低周边区I鳍部结构120上的寄生电容，优化了输入/输出器件的电学性能。
本实施例中，采用干法刻蚀工艺，刻蚀所述隔离膜105。干法刻蚀工艺具有较好的刻蚀剖面控制性，有利于提高所述隔离层130的形成质量。
参考图16至图19，形成所述隔离层130后，还包括：形成第一栅氧化层 135，所述第一栅氧化层135覆盖所述隔离层130露出的鳍部结构120表面；形成第二栅氧化层141，所述第二栅氧化层141位于所述沟道层102表面，所述第二栅氧化层141的厚度小于所述第一栅氧化层135的厚度。
通过使所述第二栅氧化层141的厚度小于所述第一栅氧化层135的厚度，从而使输入/输出器件的栅介质层厚度较大，有利于提高输入/输出器件的击穿电压。
本发明实施例中在不同的工艺步骤中形成周边区I和核心区II的栅氧化层，避免进行去除所述核心区部分厚度栅氧化层的步骤，使所述周边区I和核心区 II栅氧化层的形成步骤不会互相影响，从而简化了工艺流程、降低了工艺难度，而且有利于降低工艺成本；此外，栅氧化层通常和隔离层的材料相同，避免进行去除所述核心区部分厚度栅氧化层的步骤，从而避免了隔离层在该步骤中发生损失的问题，从而有利于降低核心区II隔离层130b露出的鳍部110表面积增大的概率，降低了寄生器件的鳍部表面积，提升了半导体结构的电学性能。
本实施例中，所述第一栅氧化层135和第二栅氧化层141与所述隔离层130 的材料相同，所述第一栅氧化层135和第二栅氧化层141的材料为氧化硅。在其他实施例中，所述第一栅氧化层和第二栅氧化层的材料还可以为氮氧化硅。
具体地，以下结合附图对形成第一栅氧化层135和第二栅氧化层141的步骤进行详细说明。
如图16所示，形成横跨所述鳍部结构120和沟道叠层103的伪栅结构137，所述伪栅结构137包括第一栅氧化层135、以及覆盖所述第一栅氧化层135的伪栅层136。
需要说明的是，所述伪栅层136的侧壁上还形成有侧壁层138，所述侧壁层138用于在半导体结构的形成过程中保护所述伪栅层136的侧壁。
如图17所示，在所述伪栅结构137露出的衬底100上形成介质层139。
如图18示，去除所述伪栅层136，分别在所述周边区I的介质层139内形成第一开口340、在所述核心区II的介质层139内形成第二开口350，所述第一开口340和第二开口350露出所述第一栅氧化层135。
如图19所示，在所述第一开口340内形成保护层147；形成所述保护层147 后，去除所述第二开口350露出的第一栅氧化层135；去除所述牺牲层101；去除所述牺牲层101后，在所述第二开口350露出的沟道层102表面形成第二栅氧化层141，所述第二栅氧化层141的厚度小于第一栅氧化层135的厚度。
参考图20，形成所述第二栅氧化层141之后，去除所述保护层147；形成覆盖所述第一栅氧化层135和第二栅氧化层141的高k介质层142、以及覆盖所述高k介质层142的栅电极层143，所述周边区I的第一栅氧化层135和高k 介质层142构成周边区I的栅介质层(未标示)，所述周边区I的栅介质层和栅电极层143构成第一栅极结构144，所述核心区II的第二栅氧化层141和高k 介质层142构成核心区II的栅介质层(未标示)，所述核心区II的栅介质层和栅电极层143构成第二栅极结构145。
所述第二栅氧化层141厚度小于所述第一栅氧化层135厚度，从而使所述核心区II的栅介质层厚度小于周边区I的栅介质层厚度。
在其他实施例中，还可以在去除所述牺牲层后，不形成所述第二栅氧化层，从而使所述核心区的栅介质层包括高k介质层、外围区的栅介质层包括第一栅氧化层和高k介质层，进而使所述核心区的栅介质层厚度小于外围区的栅介质层厚度。
本实施例中，所述第一栅极结构144和第二栅极结构145为金属栅结构。
相应的，本发明还提供一种半导体结构。参考图20，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100，所述衬底100包括用于形成输入/输出器件的周边区I和用于形成核心器件的核心区II；鳍部110，凸出于所述衬底100 表面；沟道结构层125，位于所述核心区II的鳍部110上且与所述鳍部110间隔设置，所述沟道结构层125包括多个间隔设置的沟道层102；鳍部材料层115，位于所述周边区I的鳍部110上，所述鳍部材料层115和所述鳍部110的材料相同，所述鳍部材料层115和鳍部材料层115底部的鳍部110构成鳍部结构120；隔离层130，位于所述沟道结构层125和鳍部结构120露出的衬底100上，所述核心区II的隔离层130露出所述核心区II鳍部与沟道结构层125之间的间隔，所述周边区I的隔离层130覆盖所述鳍部结构120的部分侧壁。
本发明实施例中，核心器件为全包围栅极场效应晶体管，有利于提高第二栅极结构145对沟道层102的控制能力，从而优化核心器件的电学性能。而且，与周边区和核心区均采用沟道结构层和全包围栅极结构的方案相比，本发明实施例中所述周边区I采用鳍部结构120、所述核心区II采用沟道结构层125，所述周边区I和核心区II的栅氧化层可以在不同步骤中形成，有利于避免所述周边区I和核心区II栅氧化层的形成步骤互相影响，简化了工艺流程、降低了工艺难度，而且有利于降低工艺成本。
此外，在半导体领域中，栅氧化层通常和隔离层的材料相同，本发明实施例中避免进行去除所述核心区II部分厚度栅氧化层的步骤，避免了所述隔离层 130在该步骤中发生损失的问题，从而有利于降低核心区II隔离层130b露出的鳍部110表面积增大的概率，降低了寄生器件的鳍部表面积，提升了半导体结构的电学性能。
所述衬底100用于为全包围栅极晶体管和鳍式场效应管晶体管的形成提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部110露出部分衬底100，从而为所述隔离层130的形成提供工艺基础。本实施例中，所述鳍部110与所述衬底100通过对同一半导体材料层刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部也可以与所述衬底的材料不同。
所述沟道层102用于提供全包围栅极晶体管的沟道。
本实施例中，所述半导体结构为NMOS晶体管，所述沟道层102的材料为Si，从而提升NMOS晶体管的性能。在其他实施例中，当所述半导体结构为 PMOS晶体管时，为了提升PMOS晶体管的性能，可以采用SiGe沟道技术，相应的，所述鳍部和沟道层的材料均为SiGe。
本实施例中，所述鳍部110上形成有两个沟道层102。在其他实施例中，根据实际工艺需求，所述沟道层的数量不仅限于两个。
本实施例中，所述鳍部材料层115和所述鳍部110的材料相同，所述鳍部材料层115的材料也为Si。通过使所述鳍部材料层115和鳍部110的材料相同，从而使所述鳍部材料层115和鳍部材料层115底部的鳍部110构成周边区I的鳍部结构120，从而提供输入/输出器件的沟道。
本实施例中，所述鳍部材料层115顶部与所述沟道结构层125顶部齐平，有利于提高鳍部结构120和沟道结构层125的高度一致性，降低半导体结构产生差异问题的概率。
本实施例中，所述隔离层130的材料为氧化硅，有利于降低工艺成本以及提高隔离层130用于隔离相邻器件的作用。在其他实施例中，所述隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
本实施例中，所述周边区I隔离层130顶部高于核心区II隔离层130顶部，从而使所述隔离层130露出的周边区I鳍部结构120的高度较小，有利于降低周边区I鳍部结构120上的寄生电容，优化了输入/输出器件的电学性能。
需要说明的是，本实施例中，所述半导体结构还包括：刻蚀停止层106，位于所述周边区I的隔离层130顶部，所述刻蚀停止层106底部高于所述核心区II鳍部110的顶部。
所述刻蚀停止层106顶部用于作为形成所述隔离层130时定义周边区I隔离层130a的刻蚀停止位置，从而使所述周边区I隔离层130a顶部高于所述核心区II隔离层130b顶部，所述隔离层130露出的周边区I鳍部结构120高度较小，有利于降低周边区I鳍部结构120上的寄生电容，优化了输入/输出器件的电学性能。
本实施例中，所述刻蚀停止层106为掺杂有硅离子的隔离层130材料。本实施例中，所述隔离层130的材料为氧化硅，所述刻蚀停止层106的材料相应为掺杂有硅离子的氧化硅。
掺杂有硅离子的氧化硅材料硬度较大，而且，氧化硅和硅的刻蚀选择比较大，有利于提高所述隔离层130和刻蚀停止层106的刻蚀选择比，从而使所述刻蚀停止层106顶部能够起到定义刻蚀停止位置的作用。
因此，本实施例中，所述刻蚀停止层106中硅离子的掺杂浓度不宜过小，也不宜过大。如果所述刻蚀停止层106中硅离子的掺杂浓度过小，所述刻蚀停止层106和隔离层130刻蚀选择比增大的效果不显著，从而容易降低所述刻蚀停止层106顶部用于定义刻蚀停止位置的作用；如果所述刻蚀停止层106中硅离子的掺杂浓度过大，容易增加所述刻蚀停止层106中产生漏电流等问题的概率。为此，本实施例中，所述刻蚀停止层106中硅离子的掺杂浓度为1.0e18原子每立方厘米至50.0e20原子每立方厘米。
需要说明的是，本实施例中，所述周边区I刻蚀停止层106顶部至核心区 II隔离层130b顶部的距离不宜过小，也不宜过大。如果所述距离过小，由于所述核心区II的沟道层102与所述鳍部110间隔设置，而周边区I为鳍部结构120，容易导致周边区I隔离层130a露出的鳍部结构120高度过大，导致输入/输出器件鳍部结构120上的寄生电容过大；如果所述距离过大，由于所述核心区II隔离层130b露出所述核心区II鳍部110与所述沟道结构层125之间的间隔，因此，所述周边区I的隔离层130a露出的鳍部结构120高度过小，所述鳍部结构120用于提供输入/输出器件的材料过少，容易对输入/输出器件的电学性能如驱动电流等产生不良影响。为此，本实施例中，所述周边区I的刻蚀停止层106 顶部至核心区II隔离层130b顶部的距离大于0nm且小于65nm。
具体地，本实施例中，所述周边区I的刻蚀停止层106顶部至所述鳍部结构120顶部的距离大于35nm且小于50nm，所述核心区I的隔离层130b顶部至所述沟道结构层125顶部的距离大于50nm且小于100nm。
还需要说明的是，本实施例中，所述刻蚀停止层106的厚度不宜过小，也不宜过大。如果所述厚度过小，容易降低所述刻蚀停止层106顶部用于作为定义刻蚀停止位置的作用；如果所述厚度过大，容易导致周边区I隔离层130a露出的鳍部结构120高度过小，形成的输入/输出器件性能不佳。为此，本实施例中，所述刻蚀停止层106的厚度为2nm至4nm。
本实施例中，所述半导体结构还包括：第一栅氧化层135，位于所述隔离层130露出的鳍部结构120表面；第二栅氧化层141，位于所述隔离层130露出的沟道结构层125表面，所述第二栅氧化层141的厚度小于所述第一栅氧化层135的厚度。
通过使所述第二栅氧化层141的厚度小于所述第一栅氧化层135的厚度，从而使输入/输出器件的栅介质层厚度较大，有利于提高输入/输出器件的击穿电压。
本发明实施例中所述周边区I采用鳍部结构120、所述核心区II采用沟道结构层125，从而所述周边区I和核心区II栅氧化层的形成步骤不会互相影响，简化了形成半导体结构的工艺流程，而且有利于降低工艺成本；此外，栅氧化层和隔离层的材料通常相同，本发明实施例中避免了去除核心区II部分厚度栅氧化层的步骤中隔离层的损失，有利于降低核心区II隔离层露出的鳍部110表面积增大的概率，降低了寄生器件的鳍部表面积，提升了半导体结构的电学性能。
本实施例中，所述第一栅氧化层135和第二栅氧化层141与所述隔离层130 的材料相同，所述第一栅氧化层135和第二栅氧化层141的材料为氧化硅。在其他实施例中，所述第一栅氧化层和第二栅氧化层的材料还可以为氮氧化硅。
需要说明的是，本实施例中，所述半导体结构还包括：高k介质层142，覆盖第一栅氧化层135和第二栅氧化层141；栅电极层143，覆盖所述高k介质层142，所述周边区I的第一栅氧化层135和高k介质层142构成周边区I的栅介质层(未标示)，所述周边区I的栅介质层和栅电极层143构成第一栅极结构，所述核心区II的第二栅氧化层141和高k介质层142构成核心区II的栅介质层 (未标示)，所述核心区II的栅介质层和栅电极层143构成第二栅极结构145。
所述第二栅氧化层141厚度小于所述第一栅氧化层135厚度，从而使所述核心区II的栅介质层厚度小于周边区I的栅介质层厚度。在其他实施例中，所述第二栅介质层还可以不包括栅氧化层。
本实施例中，所述第一栅极结构144和第二栅极结构145为金属栅结构。
还需要说明的是，本实施例中，所述半导体结构还包括：侧墙138，位于所述第一栅极结构144和第二栅极结构145的侧壁上；源漏掺杂层(图未示)，位于所述第一栅极结构144两侧的鳍部结构120内、以及第二栅极结构145两侧的沟道结构层125内；介质层139，位于所述第一栅极结构144和第二栅极结构145露出的衬底100上。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (22)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括用于形成输入/输出器件的周边区和用于形成核心器件的核心区，所述基底包括衬底、凸出于所述衬底的鳍部、以及依次位于所述鳍部上的多个沟道叠层，每一个沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；
在所述沟道叠层露出的衬底上形成隔离膜；
去除所述周边区的沟道叠层，在所述隔离膜内形成开口；
在所述开口内形成鳍部材料层，所述鳍部材料层与所述鳍部的材料相同，所述鳍部材料层和鳍部材料层底部的鳍部作为周边区的鳍部结构；
形成周边区的鳍部结构后，刻蚀所述隔离膜，刻蚀后的剩余隔离膜作为隔离层，所述核心区的隔离层露出所述核心区的沟道叠层，所述周边区的隔离层覆盖所述鳍部结构的部分侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述开口的步骤包括：形成覆盖所述核心区的沟道叠层和隔离膜的第一掩膜层；以所述第一掩膜层为掩膜，去除所述周边区的沟道叠层，在所述隔离膜内形成开口；
形成所述开口后，所述形成方法还包括：去除所述第一掩膜层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，去除所述周边区的沟道叠层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，采用外延生长工艺，在所述开口内形成鳍部材料层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述鳍部材料层的步骤中，所述鳍部材料层的顶部与所述沟道叠层顶部齐平。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离膜之后，形成所述隔离层之前，还包括：在周边区的隔离膜内形成刻蚀停止层，所述刻蚀停止层底部高于所述鳍部顶部；
形成所述隔离层的步骤中，以所述刻蚀停止层顶部为停止位置，刻蚀所述隔离膜，形成周边区的隔离层和核心区的隔离层，且所述周边区的隔离层顶部高于核心区的隔离层顶部。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述周边区的隔离膜内形成刻蚀停止层的步骤包括：形成所述开口之前，形成覆盖所述核心区的沟道叠层和隔离膜的第二掩膜层；
以所述第二掩膜层为掩膜，进行离子注入，形成刻蚀停止层。
8.如权利要求6或7所述的半导体结构的形成方法，其特征在于，通过在所述周边区的隔离膜内注入硅离子，形成所述刻蚀停止层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述周边区的隔离膜内注入硅离子的参数包括：硅离子的注入能量为1.0kev至20.0kev，注入剂量为5.0e12原子每平方厘米至1.0e16原子每平方厘米，注入角度为0°至5°。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，所述隔离膜的材料为氧化硅，所述刻蚀停止层的材料为掺杂有硅离子的氧化硅。
11.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述刻蚀停止层的步骤中，所述刻蚀停止层的厚度为2nm至4nm。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离层后，还包括：形成横跨所述鳍部结构和沟道叠层的伪栅结构，所述伪栅结构覆盖所述鳍部结构和沟道叠层的部分顶部和部分侧壁，所述伪栅结构包括第一栅氧化层、以及覆盖所述第一栅氧化层的伪栅层；
在所述伪栅结构露出的衬底上形成介质层；
去除所述伪栅层，分别在所述周边区的介质层内形成第一开口、在所述核心区的介质层内形成第二开口，所述第一开口和第二开口露出所述第一栅氧化层；
在所述第一开口内形成保护层，所述保护层覆盖所述第一栅氧化层；
形成所述保护层后，去除所述第二开口露出的第一栅氧化层；
去除所述牺牲层；
去除所述牺牲层后，在所述第二开口露出的沟道层表面形成第二栅氧化层，所述第二栅氧化层的厚度小于第一栅氧化层的厚度。
13.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括用于形成输入/输出器件的周边区和用于形成核心器件核心区；
鳍部，凸出于所述衬底表面；
沟道结构层，位于所述核心区的鳍部上且与所述鳍部间隔设置，所述沟道结构层包括多个间隔设置的沟道层；
鳍部材料层，位于所述周边区的鳍部上，所述鳍部材料层和所述鳍部的材料相同，所述鳍部材料层和鳍部材料层底部的鳍部构成鳍部结构；
隔离层，位于所述沟道结构层和鳍部结构露出的衬底上，所述核心区的隔离层露出所述核心区鳍部与沟道结构层之间的间隔，所述周边区的隔离层覆盖所述鳍部结构的部分侧壁；所述周边区的隔离层顶部高于核心区的隔离层顶部。
14.如权利要求13所述的半导体结构，其特征在于，所述鳍部材料层顶部与所述沟道结构层顶部齐平。
15.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括刻蚀停止层，位于所述周边区的隔离层顶部，所述刻蚀停止层底部高于所述核心区鳍部的顶部。
16.如权利要求15所述的半导体结构，其特征在于，所述刻蚀停止层顶部至所述核心区隔离层顶部的距离大于0nm且小于65nm。
17.如权利要求15所述的半导体结构，其特征在于，所述刻蚀停止层顶部至所述鳍部结构顶部的距离大于35nm且小于50nm，所述核心区的隔离层顶部至所述沟道结构层顶部的距离大于50nm且小于100nm。
18.如权利要求15所述的半导体结构，其特征在于，所述刻蚀停止层的厚度为2nm至4nm。
19.如权利要求15所述的半导体结构，其特征在于，所述刻蚀停止层为掺杂有硅离子的隔离层材料。
20.如权利要求15或19所述的半导体结构，其特征在于，所述隔离层的材料为氧化硅，所述刻蚀停止层的材料为掺杂有硅离子的氧化硅。
21.如权利要求19所述的半导体结构，其特征在于，所述刻蚀停止层中硅离子的掺杂浓度为1.0e18原子每立方厘米至50.0e20原子每立方厘米。
22.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：
第一栅氧化层，位于所述隔离层露出的鳍部结构表面；
第二栅氧化层，位于所述隔离层露出的沟道结构层表面，所述第二栅氧化层的厚度小于所述第一栅氧化层的厚度。
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CN115377101A (zh) * 2021-05-21 2022-11-22 北方集成电路技术创新中心(北京)有限公司 半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104124210A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN110707040A (zh) * 2018-07-10 2020-01-17 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104124210A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
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