CN112349592B - 避免寄生沟道效应的ns-fet及其制备方法 - Google Patents
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Abstract
本公开提供一种避免寄生沟道效应的NS‑FET制备方法，包括：操作S1：在衬底上生长外延层；操作S2：在外延层上制备掩膜并对应所述掩膜刻蚀整个外延层形成沟道部，刻蚀部分衬底形成鳍条；操作S3：在所述鳍条两侧台面区填充隔离材料形成隔离区并去除掩膜；操作S4：沿所述沟道部延伸方向的两侧及顶部制备假栅极，并在沟道部方向的栅极两侧制备侧墙和源漏；操作S5：在RMG工艺过程中，去除牺牲层锗硅，完成沟道部中纳米片沟道的释放，使得在源漏与衬底之间形成空隙，并利用high‑k/金属栅工艺在底部形成空隙隔离，进而完成避免寄生沟道效应的NS‑FET的器件制备。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种避免寄生沟道效应的NS-FET及其制备方法。
背景技术
随着科技的发展，未来CMOS集成电路微缩将持续进行，半导体器件结构将从3DfinFET(fin Field-Effect Transistor，鳍式场效应晶体管)发展到3D堆叠GAA(Gate-All-Around，环绕栅极)NS-FET(NanoSheets FET，纳米片场效应晶体管)。
但是由于NS-FET制备工艺的特点，底部Sub-Fin引起的寄生沟道效应不可忽视，因此如何避免寄生沟道效应是一个亟需解决的技术问题。
发明内容
(一)要解决的技术问题
基于上述问题，本公开提供了一种避免寄生沟道效应的NS-FET及其制备方法，以缓解现有技术中半导体器件制备时容易引起寄生沟道效应，进而导致器件性能退化等技术问题。
(二)技术方案
本公开提供一种避免寄生沟道效应的NS-FET制备方法，包括：操作S1：在衬底上生长外延层，所述外延层为交替外延生长的牺牲层和硅层；操作S2：在外延层上制备掩膜并对应所述掩膜刻蚀整个外延层形成沟道部，刻蚀部分衬底形成鳍条；操作S3：在所述鳍条两侧台面区填充高于鳍条顶部的隔离材料形成隔离区并去除掩膜；操作S4：沿所述沟道部延伸方向的两侧及顶部制备假栅极，并在垂直沟道部延伸方向的栅极的两侧制备侧墙后仍然保留部分牺牲层在衬底上，进行外延源漏；操作S5：在置换金属栅极工艺过程中，去除牺牲层，完成沟道部中纳米片沟道的释放，使得在源漏与衬底之间形成空隙，并利用高k/金属栅工艺在底部形成空隙隔离，进而完成避免寄生沟道效应的NS-FET的器件制备。
在本公开实施例中，所述牺牲层的制备材料为锗硅。
在本公开实施例中，在所述鳍条两侧台面区填充的隔离材料填充至最底部牺牲层的下表面和上表面之间，使得部分牺牲层位于隔离区上表面之下。
在本公开实施例中，所述侧墙的制备材料为Si3N4。
在本公开实施例中，操作S4中所述假栅极为多晶硅或非晶硅材料制备。
在本公开实施例中，所述隔离材料为氧化物。
本公开的另一方面，提供一种避免寄生沟道效应的NS-FET，采用以上任一项所述的制备方法制备而成，所述避免寄生沟道效应的NS-FET，包括：衬底，其上部制备有鳍条；沟道部，覆于所述鳍条上，为交替外延生长的牺牲层和硅层；隔离区，位于所述鳍条的两侧；假栅极，沿所述沟道部延伸方向的设置于所述沟道部的两侧及顶部；侧墙，制备于所述沟道部的栅极两侧；源漏，制备于所述侧墙的外侧；空隙隔离，位于所述源漏与衬底之间，通过纳米片沟道释放并利用高k/金属栅工艺在实现源漏与衬底部分或完全隔离。
在本公开实施例中，所述沟道部为交替外延生长的锗硅层和硅层，其中锗硅层作为牺牲层。
在本公开实施例中，所述部分牺牲层位于隔离区上表面之下。
在本公开实施例中，源漏与衬底之间形成有空隙，利用栅介质填充阻塞实现空隙隔离。
(三)有益效果
从上述技术方案可以看出，本公开避免寄生沟道效应的NS-FET及其制备方法至少具有以下有益效果其中之一或其中一部分：
(1)完全兼容常规的NS-FET制备工艺；
(2)避免了寄生沟道产生的漏电；
(3)降低了高掺杂对纳米片沟道的影响，获得了较为理想的电学特性，提高了驱动电流，以及开关比，获得了更小的DIBL(Drain Induced Barrier Lowering，漏致势垒降低效应)以及SS(Subthreshold Swing，亚阈值摆幅)。
附图说明
图1为本公开实施例避免寄生沟道效应的NS-FET制备方法的流程示意图。
图2为图1中操作S1后的器件结构示意图。
图3为图1中操作S2后的器件结构示意图。
图4为图1中操作S3后的器件结构示意图。
图5a为图1中操作S4后的沿垂直沟道部延伸方向剖开的器件结构示意图；
图5b为图1中操作S4后的沿沟道部延伸方向剖开的器件结构示意图。
图6a为图1中操作S5后形成的避免寄生沟道效应的NS-FET沿垂直沟道部延伸方向剖开的器件结构示意图。
图6b为图1中操作S5后形成的避免寄生沟道效应的NS-FET沿沟道部延伸方向剖开的器件结构示意图。
具体实施方式
本公开提供了一种避免寄生沟道效应的NS-FET及其制备方法，在形成内侧墙后仍然保留部分牺牲层于底部，进而通过纳米片沟道释放，实现了源漏与衬底部分完全隔离。
在实现本公开的过程中发明人发现，由于NS-FET制备的特点，底部Sub-Fin引起的寄生沟道效应不可忽视，尤其在3nm技术节点以下，栅长越来越短的情况下，底部寄生沟道的漏电会变得越来越严重，仅仅依靠表面掺杂并不足以改善漏电引起的器件性能的退化。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
在本公开实施例中，提供一种避免寄生沟道效应的NS-FET制备方法，结合图1至图6b所示，所述制备方法，包括：
操作S1：在衬底上生长外延层；所述外延层为交替外延生长的牺牲层和硅层；
在本公开实施例中，如图2所示，衬底的制备材料为硅；然后在硅衬底上交替外延生长作为牺牲层的锗硅层和硅层。
在本公开实施例中，掩膜成条状，制备材料为氮化硅。
操作S2：在外延层上制备掩膜并对应所述掩膜刻蚀整个外延层形成沟道部，刻蚀部分衬底形成鳍条；如图3所示。
操作S3：在所述鳍条两侧台面区填充隔离材料形成隔离区并去除掩膜；
在本公开实施例中，如图4所示，在所述鳍条两侧台面区填充的隔离材料填充至最下层牺牲层的下表面和上表面之间，使得部分牺牲层位于隔离区上表面之下。所述隔离材料为氧化物。
操作S4：沿所述沟道部延伸方向的两侧及顶部制备假栅极，并在沟道部方向的栅极两侧制备侧墙后仍然保留部分牺牲层在衬底上，进行外延源漏；如图5a和图5b所示。
所述侧墙(Spacer)的制备材料为Si3N4。所述假栅极为多晶硅或非晶硅材料制备。
操作S5：在RMG((Replacement Metal Gate，置换金属栅极)工艺过程中，去除牺牲层，完成沟道部中纳米片沟道的释放，使得在源漏与衬底之间形成空隙，并利用高k/金属栅工艺在底部形成空隙隔离，进而完成避免寄生沟道效应的NS-FET的器件制备。
其中，在底部利用栅介质填充阻塞实现空隙隔离。
本公开另一方面还提供一种避免寄生沟道效应的NS-FET，采用上述的制备方法制备而成，所述避免寄生沟道效应的NS-FET，包括：
衬底，其上部制备有鳍条；
沟道部，覆于所述鳍条上，为交替外延生长的牺牲层和硅层；
隔离区，位于所述鳍条的两侧；
假栅极，沿所述沟道部延伸方向设置于所述沟道部的两侧及顶部；以及
侧墙，制备于所述沟道部的栅极两侧；
源漏，制备于所述侧墙的外侧；
空隙隔离，位于所述源漏与衬底之间，通过纳米片沟道释放并利用高k/金属栅工艺在实现源漏与衬底部分或完全隔离。
所述沟道部为交替外延生长的锗硅层和硅层，其中锗硅层作为牺牲层，所述部分最下层牺牲层位于隔离区上表面之下。源漏与衬底之间形成有空隙，利用栅介质填充阻塞实现空隙隔离。
从而，本公开的技术方案在形成内侧墙后仍然保留部分牺牲层于底部，通过纳米片沟道释放，并利用高k/金属栅工艺在实现源漏与衬底部分或完全隔离。
至此，已经结合附图对本公开实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
依据以上描述，本领域技术人员应当对本公开避免寄生沟道效应的NS-FET及其制备方法有了清楚的认识。
综上所述，本公开提供了一种避免寄生沟道效应的NS-FET及其制备方法，通过使最底部牺牲层部分低于隔离区表面，在形成内侧墙后仍然保留部分牺牲层于底部，并且通过纳米片沟道释放并利用高k/金属栅工艺在实现源漏与衬底部分完全隔离，进而达到避免寄生沟道效应的目的。
还需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。
并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。
再者，单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰相应的元件，其本身并不意味着该元件有任何的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能做出清楚区分。
此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
Claims (10)
1.一种避免寄生沟道效应的NS-FET制备方法，包括：
操作S1：在衬底上生长外延层，所述外延层为交替外延生长的牺牲层和硅层；
操作S2：在外延层上制备掩膜并对应所述掩膜刻蚀整个外延层形成沟道部，刻蚀部分衬底形成鳍条；
操作S3：在所述鳍条两侧台面区填充高于鳍条顶部的隔离材料形成隔离区并去除掩膜；
操作S4：沿所述沟道部延伸方向的两侧及顶部制备假栅极，并在垂直沟道部延伸方向的栅极的两侧制备侧墙后仍然保留部分牺牲层在衬底上，进行外延源漏；
操作S5：在置换金属栅极工艺过程中，去除牺牲层，完成沟道部中纳米片沟道的释放，使得在源漏与衬底之间形成空隙，并利用高k/金属栅工艺在底部形成空隙隔离，进而完成避免寄生沟道效应的NS-FET的器件制备。
2.根据权利要求1所述的制备方法，所述牺牲层的制备材料为锗硅。
3.根据权利要求2所述的制备方法，在所述鳍条两侧台面区填充的隔离材料填充至最底部牺牲层的下表面和上表面之间，使得部分牺牲层位于隔离区上表面之下。
4.根据权利要求1所述的制备方法，所述侧墙的制备材料为Si3N4。
5.根据权利要求1所述的制备方法，操作S4中所述假栅极为多晶硅或非晶硅材料制备。
6.根据权利要求1所述的制备方法，所述隔离材料为氧化物。
7.一种避免寄生沟道效应的NS-FET，采用以上权利要求1至6任一项所述的制备方法制备而成，所述避免寄生沟道效应的NS-FET，包括：
衬底，其上部制备有鳍条；
沟道部，覆于所述鳍条上，为交替外延生长的牺牲层和硅层；
隔离区，位于所述鳍条的两侧；
假栅极，沿所述沟道部延伸方向设置于所述沟道部的两侧及顶部；
侧墙，制备于所述沟道部的栅极两侧；
源漏，制备于所述侧墙的外侧；
空隙隔离，位于所述源漏与衬底之间，通过纳米片沟道释放并利用高k/金属栅工艺在实现源漏与衬底部分或完全隔离。
8.根据权利要求7所述的避免寄生沟道效应的NS-FET，所述沟道部为交替外延生长的锗硅层和硅层，其中锗硅层作为牺牲层。
9.根据权利要求8所述的避免寄生沟道效应的NS-FET，所述部分牺牲层位于隔离区上表面之下。
10.根据权利要求7所述的避免寄生沟道效应的NS-FET，源漏与衬底之间形成有空隙，利用栅介质填充阻塞实现空隙隔离。
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