CN116600563A - 一种混合集成的sram存储单元结构及制备方法 - Google Patents
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Abstract
本发明涉及一种混合集成的SRAM存储单元结构及制备方法。本发明通过选择部分区域不进行沟道释放和其余区域进行沟道释放，以在不同位置分别形成驱动电流更大FinFET结构和驱动电流更小的GAAFET，由此实现GAAFET与FinFET混合集成，在进行晶体管比例设计时不会导致电路面积增大，更利于集成密度的进一步提升。
Description
技术领域
本发明涉及晶体管领域，特别涉及一种混合集成的SRAM存储单元结构及制备方法。
背景技术
集成电路特征尺寸持续微缩，环绕栅极场效应晶体管(GAAFET)由于其优越的栅控能力，较弱的短沟道效应，更大且更灵活的有效宽度设计，将作为下一代晶体管技术成为FinFET(鳍式场效应晶体管)的替代方案。
在集成电路制造中，特别是SRAM中，晶体管沟道宽度设计对电路的性能至关重要，但也会对集成密度产生影响。SRAM的基本的原理大都是通过两个首尾相接的反相器来锁存数据的，每个SRAM单元包括6个或8个等多个晶体管，这些晶体管根据不同功能分为3种晶体管：PU、PD、PG。PU(pull up)是上拉管，功能是实现节点的高点位也就是1的状态。PD(pulldown)是下拉管，功能是实现节点的低电位也就是0的状态。PG(pass gate)是传输管，功能是实现位线的接入，以实现读写功能。PU、PD、PG的沟道宽度差异对噪容窗口性能或读写速度等性能有显著影响，例如WPD>WPG>WPU的设计有利于提升电路单元性能，相比传统FinFET，具有堆叠纳米片GAAFET的SRAM可以通过灵活增加/减少纳米片宽度的方式来提升SRAM电路性能，但在器件间距(pitch)极端微缩的情况下仍会导致电路面积增大，不利于集成电路的晶体管集成密度的进一步提升。
为此，提出本发明。
发明内容
本发明的主要目的在于提供一种混合集成的SRAM存储单元结构及其制备方法，通过选择部分区域不进行沟道释放和其余区域进行沟道释放，以在不同位置分别形成驱动电流更大FinFET结构和驱动电流更小的GAAFET，由此实现GAAFET与FinFET混合集成，在进行晶体管比例设计时不会导致电路面积增大，更利于集成密度的进一步提升。
为了实现以上目的，本发明提供了以下技术方案。
本发明的第一方面提供了一种混合集成的SRAM存储单元结构，其包括多个晶体管，所述多个晶体管分为上拉晶体管、下拉晶体管和传输晶体管；
所述上拉晶体管、下拉晶体管和传输晶体管这三种晶体管中至少有一种晶体管采用环绕栅极场效应晶体管，以及至少一种采用鳍式场效应晶体管。
本发明的第二方面提供了可用于制备上述混合集成的SRAM存储单元结构的方法，其包括：
提供衬底；
在所述衬底上外延生长多个由第一半导体层/第二半导体层交替层叠的超晶格叠层；
刻蚀所述超晶格叠层，形成多个鳍片；
在所述鳍片上形成假栅，并对鳍片进行刻蚀；
对所述鳍片上的第一半导体层、第二半导体层的超晶格叠层进行选择性刻蚀形成纳米片堆栈部，从外向内刻蚀掉部分超晶格叠层中第一半导体层形成的纳米片；
选择外延生长工艺形成源漏区；
去除假栅；
在去除假栅后，在一部分纳米片堆栈部上覆盖掩膜，去除其余纳米片堆栈部中的第一半导体层，以实现所述其余纳米片堆栈部的沟道释放；
去除所述掩膜；
在去除所述掩膜后，在所述一部分纳米片堆栈部上形成栅极，作为所述鳍式场效应晶体管；在所述其余纳米片堆栈部上形成环绕式栅极，作为所述环绕栅极场效应晶体管。
与现有技术相比，本发明达到了以下技术效果：
(1)在SRAM存储单元结构中，不同功能的晶体管采用不同的晶体管类型，例如可以选择GAAFET与FinFET的任意组合形成不同功能需求的存储器件，实现大幅提升SRAM的电路性能，同时还不增加电路面积。
(2)在去除假栅后，通过选择部分纳米片堆栈部不进行沟道释放和其余纳米片堆栈部进行沟道释放，以在不同位置分别形成驱动电流更大超晶格叠层FinFET结构和驱动电流更小的GAAFET，由此实现GAAFET与FinFET的混合集成，在进行晶体管比例设计时不会导致电路面积增大，更利于集成密度的进一步提升。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
图1为本申请形成鳍片的结构示意图；
图2为图1基础上形成浅槽隔离区的结构示意图；
图3为形成假栅的结构示意图；
图4为形成纳米片堆栈部的结构示意图；
图5为形成源漏区的结构示意图；
图6为去除假栅后的结构示意图；
图7为去除假栅后没有释放沟道的剖面结构示意图；
图8为去除假栅后释放沟道的剖面结构示意图；
图9为形成栅极后器件单元的剖面结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
传统FinFET的宽度量化问题限制了SRAM性能与面积的优化发展，而堆叠纳米片GAAFET的出现，为该问题的突破提供了新路径。然而堆叠纳米片GAAFET通过灵活增加/减少纳米片宽度提升SRAM电路性能，在器件间距(pitch)极端微缩的情况下仍会导致电路面积增大，不利于集成电路的晶体管集成密度的进一步提升。
为此，本发明提出在SRAM存储单元阵列中，通过选择部分区域不进行沟道释放，在特定位置形成驱动电流更大的超晶格叠层FinFET(SL-FinFET，即沟道由超晶格叠层组成)结构，其余区域进行沟道释放形成驱动电流更小的GAAFET结构，由此实现GAAFET与SL-FinFET混合集成，在同一投影面积下，实现两种大小驱动电流，大幅提升SRAM的电路性能。
至于形成FinFET结构和GAAFET结构的区域可以任意选择和划分，以实现不同功能的晶体管采用不同结构。例如，SRAM存储单元结构通常包括多个晶体管，所述多个晶体管分为上拉晶体管、下拉晶体管和传输晶体管；所述上拉晶体管、下拉晶体管和传输晶体管这三种晶体管中至少有一种晶体管采用环绕栅极场效应晶体管，以及至少一种采用鳍式场效应晶体管。
不同布局的混合集成结构的电性能侧重点不同，包括但不限于以下列举。
在一些实施例中，PG晶体管和PU晶体管采用GAAFET，PD晶体管采用SL-FinFET。该实施例在不增加电路面积的情况下，实现PD>PG>PU的电路设计，能提升SRAM噪容窗口性能，从而提升电路性能。
在一些实施例中，PU晶体管采用GAAFET，PG晶体管和PD晶体管采用SL-FinFET，增大PG晶体管驱动电流，提升读写速度，实现高速SRAM单元，减小电路面积。
在GAAFET与SL-FinFET混合集成的基础上，还可以通过灵活增加/减少鳍片宽度或高度(改变鳍片宽度就会改变纳米片宽度)的方式来进一步提升SRAM电路性能。这样增加了调控电路性能的手段，多种手段组合可以在更宽范围内调整SRAM的电路性能。
在一些实施例中，所述多个晶体管的沟道宽度不同。
在一些实施例中，上拉晶体管、下拉晶体管和传输晶体管中的至少两种晶体管的沟道宽度不同。
在一些实施例中，PD晶体管的沟道宽度>PG晶体管的沟道宽度>PU晶体管的沟道宽度。
在一些实施例中，PD晶体管的沟道宽度>PG晶体管的沟道宽度＝PU晶体管的沟道宽度。
在一些实施例中，PD晶体管的沟道宽度＝PG晶体管的沟道宽度>PU晶体管的沟道宽度。
本发明的“沟道宽度”指被栅极包围的宽度。
本发明还提供了混合集成GAAFET与SL-FinFET形成SRAM存储单元结构的方法，为显示方便，下面图示以一个器件的制造方法示意器件阵列的制造方法。结合图1-9为本发明的SRAM存储单元结构的制备工艺示意图。
步骤S1，提供衬底1，衬底1可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon-on-insulator，SOI)、体硅(bulksilicon)、碳化硅、锗、锗硅、砷化镓或者绝缘体上锗等，相应的顶层半导体材料为硅、锗、锗硅或砷化镓等。在衬底中通过注入杂质，扩散，退火后形成高掺杂阱区，达到所需阱深。其中对P型FET，上述高掺杂阱区为N阱，注入的杂质为n型杂质离子，比如磷(P)离子；其中对N型FET，上述高掺杂阱区为p阱，注入的杂质为p型杂质离子，比如硼(B)离子。
步骤S2，在衬底1上外延生长出多个周期的第一半导体层2/第二半导体层3的超晶格叠层。第一半导体层2和第二半导体层3采用两种不同的半导体材料，可以是任意材料的组合，根据器件性能而定，包括但不限于常见的SiGe、Si，其中一层作为GAAFET的牺牲层，另一层为GAAFET的沟道；而SL-FinFET将超晶格叠层整体作为沟道。以SiGe、Si的叠层为例，超晶格叠层外延过程中可以分别调控SiGe厚度和Si厚度，还可以调控Ge含量形成多组分的Si/SiGe叠层。
接下来步骤S3，通过刻蚀工艺把外延生长的超晶格叠层做成多个周期分布的鳍片4。这一步可以借助自对准的侧墙转移(SIT)工艺，结合侧墙和牺牲层、硬掩膜等辅助结构形成鳍片。具体可以是在所述超晶格叠层上设置第一侧墙；以第一侧墙为掩膜刻蚀超晶格叠层，形成多个鳍片。
鳍片4上部为超晶格叠层形成的导电通道区，下部为衬底，形成如图1所示的鳍片。鳍片4将用于形成一个或多个n型场效晶体管以及/或p型场效晶体管的水平纳米片。
在步骤S3中，可以掩膜的图版设计刻蚀所述超晶格叠层，形成多个宽度不同的鳍片，用于形成宽度不同的沟道。通过宽度也可以提升SRAM电路性能，结合之后GAAFET与SL-FinFET的混合集成，为电路性能的改善提供了更多组合手段。此处的宽度指图3中的Y-Y方向的宽度，即被栅极包围的宽度。
步骤S4，在相邻的两个鳍之间形成浅槽隔离区5(STI)，如图2所示。浅沟槽隔离区5可由合适的介电材料所形成，如二氧化硅(SiO2)、氮化硅(SiNx)等。浅沟槽隔离区5的作用是隔开相邻鳍片上的晶体管。
步骤S5，在露出的鳍片4上形成假栅6，如图3所示。假栅6通常为多层结构，包括栅绝缘介质、假栅层和硬掩膜层中的至少一层。可采用热氧化、化学气相沉积、溅射等工艺形成假栅6。假栅6横跨鳍片4上部的超晶格叠层。图3定义了附图各截面图的剖面方向，图3设置了X-X、Y-Y两条虚线，X-X线为沿鳍线方向、鳍片的中心线，Y-Y线为垂直鳍线方向、鳍片的中心线，后续的附图均是以X-X、Y-Y两条线的剖面示意图。
步骤S6，形成源漏区。在假栅6两侧、沿X-X方向分别设置氮化硅第二侧墙。然后，采用假栅6、第二侧墙作为掩膜，通过刻蚀工艺对鳍片进行刻蚀，刻蚀掉相邻假栅之间的鳍片结构以形成源极、漏极生长空间；在所述生长空间外延生长源漏区。在形成源极、漏极生长空间时，借助多个内侧墙工艺，同时还对鳍片进行选择性刻蚀形成纳米片堆栈部4’(图4的虚线框处)，从外向内刻蚀掉部分(pull-back)超晶格叠层中第一半导体层形成的纳米片，如图4所示。之后可以沉积氮化硅等介质材料，再回刻出源极、漏极生长空间。再在该空间内外延生长源漏区7，进行掺杂。然后，在假栅6和源漏区7上表面沉积隔离层11，防止后续步骤中的假栅6与源漏区7之间的互连短路，并对隔离层11进行化学机械抛光，使其平坦化，露出假栅6，如图5所示。
步骤S7，去除假栅6。通过选择性刻蚀或腐蚀工艺去除假栅6，如图6所示。
接下来进行混合集成GAAFET与SL-FinFET的重要步骤。
步骤S8，在一部分纳米片堆栈部4’上覆盖掩膜，去除其余纳米片堆栈部4’中的第一半导体层，以实现所述其余纳米片堆栈部的沟道释放。进行沟道释放的纳米片堆栈部区域用于形成GAAFET，没有进行沟道释放的纳米片堆栈部区域用于形成SL-FinFET。这一步释放沟道时被去除的第一半导体层2的材料根据需求可以调整，例如可以是硅锗层。没有被进行沟道释放的纳米片堆栈部结构如图7所示。进行沟道释放的纳米片堆栈部结构如图8所示，第一半导体层2被刻蚀掉形成空腔8。图7和8的剖面方向为X-X方向这两种纳米片堆栈部在衬底上的分布视器件需求而定。这一步的掩膜图案决定了GAAFET阵列与SL-FinFET阵列的分布，因此可以在这一步根据上拉晶体管、下拉晶体管和传输晶体管的电路要求选择相应的掩膜图案。
步骤S8，去除步骤S7中增设的掩膜，然后在进行沟道释放和不进行沟道释放的区域同步形成栅极，栅极的结构由纳米片堆栈部的结构决定。进行沟道释放的纳米片堆栈部上形成环绕式栅极，作为GAAFET。不进行沟道释放的纳米片堆栈部上形成覆盖结构的栅极，作为SL-FinFET。为了清楚显示两种不同晶体管结构的集成，图9示意了Y-Y方向剖面图，图中左侧为GAAFET，沟道为第二半导体层3，沟道被栅介质层9和金属栅10极依次环绕。图9右侧为SL-FinFET，沟道为第一半导体层2和第二半导体层3交替堆叠的纳米片堆栈部，沟道被栅介质层9和金属栅10覆盖。图9中GAAFET与SL-FinFET相邻，但本发明并不限于此。实际应用时GAAFET与SL-FinFET可以不相邻。
最后，进行层间介质填充，各电极的接触和互连，引出焊垫等(图中未示出)。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (10)
1.一种混合集成的SRAM存储单元结构，其特征在于，包括多个晶体管，所述多个晶体管分为上拉晶体管、下拉晶体管和传输晶体管；
所述上拉晶体管、下拉晶体管和传输晶体管这三种晶体管中至少有一种晶体管采用环绕栅极场效应晶体管，以及至少一种采用鳍式场效应晶体管；所述鳍式场效应晶体管优选超晶格叠层鳍式场效应晶体管。
2.根据权利要求1所述的混合集成的SRAM存储单元结构，其特征在于，传输晶体管和上拉晶体管采用环绕栅极场效应晶体管，下拉晶体管采用鳍式场效应晶体管。
3.根据权利要求1所述的混合集成的SRAM存储单元结构，其特征在于，上拉晶体管采用环绕栅极场效应晶体管，传输晶体管和下拉晶体管采用鳍式场效应晶体管；
或者，下拉晶体管采用环绕栅极场效应晶体管，传输晶体管和上拉晶体管采用鳍式场效应晶体管。
4.根据权利要求1所述的混合集成的SRAM存储单元结构，其特征在于，所述多个晶体管的沟道宽度不同。
5.根据权利要求1所述的混合集成的SRAM存储单元结构，其特征在于，上拉晶体管、下拉晶体管和传输晶体管中的至少两种晶体管的沟道宽度不同。
6.一种混合集成的SRAM存储单元结构的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上外延生长多个由第一半导体层/第二半导体层交替层叠的超晶格叠层；
刻蚀所述超晶格叠层，形成多个鳍片；
在所述鳍片上形成假栅，并对鳍片进行刻蚀；
对所述鳍片上的第一半导体层、第二半导体层的超晶格叠层进行选择性刻蚀形成纳米片堆栈部，从外向内刻蚀掉部分超晶格叠层中第一半导体层形成的纳米片；
选择外延生长工艺形成源漏区；
去除假栅；
在去除假栅后，在一部分纳米片堆栈部上覆盖掩膜，去除其余纳米片堆栈部中的第一半导体层，以实现所述其余纳米片堆栈部的沟道释放；
去除所述掩膜；
在去除所述掩膜后，在所述一部分纳米片堆栈部上形成栅极，作为所述鳍式场效应晶体管；在所述其余纳米片堆栈部上形成环绕式栅极，作为所述环绕栅极场效应晶体管。
7.根据权利要求6所述的制备方法，其特征在于，所述形成多个鳍片步骤具体为：在所述超晶格叠层上设置第一侧墙；以所述第一侧墙为掩膜刻蚀所述超晶格叠层，形成所述多个鳍片。
8.根据权利要求7所述的制备方法，其特征在于，还包括形成浅沟槽隔离区：在相邻鳍片之间所在衬底上生成浅沟隔离区。
9.根据权利要求8所述的制备方法，其特征在于，还包括形成源漏区：刻蚀掉相邻假栅之间的鳍片结构以形成源极、漏极生长空间；在所述生长空间外延生长源漏区。
10.根据权利要求6所述的制备方法，其特征在于，在所述形成多个鳍片时，利用掩膜的图版设计刻蚀所述超晶格叠层，形成多个宽度不同的鳍片。
Priority Applications (1)
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|---|---|---|---|
| CN202310356058.9A CN116600563A (zh) | 2023-04-04 | 2023-04-04 | 一种混合集成的sram存储单元结构及制备方法 |
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| CN202310356058.9A CN116600563A (zh) | 2023-04-04 | 2023-04-04 | 一种混合集成的sram存储单元结构及制备方法 |
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