CN115763257A - 一种半导体器件及其制备方法 - Google Patents

Abstract

本申请提供了一种半导体器件及其制备方法，该器件包括：空气衬底，位于空气衬底表面一侧的纳米片堆叠层；纳米片堆叠层包括多个纳米片形成的叠层；纳米片由半导体材料形成；纳米片形成的叠层构成多个导电沟道；环绕纳米片堆叠层周围的环绕式栅极；源漏极，位于纳米片堆叠层两端；源漏极的材料为掺杂导电元素的半导体材料。从而本申请通过设置空气衬底，能够避免底部寄生沟道效应的影响，从而降低泄露电流和栅极电容的影响，能够进一步增加器件的电学性能。

Description

一种半导体器件及其制备方法

技术领域

本申请涉及半导体技术领域，特别涉及一种半导体器件及其制备方法。

背景技术

随着晶体管特征尺寸的不断微缩，通过不断的引入新材料、新工艺和新结构来提升器件性能，同时降低由于尺寸微缩所带来的短沟道效应的影响。器件的结构经历了由二维的平面CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件，转变为三维的FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)结构，到现在主流的Nanowire/Nanosheet纳米线/纳米片环栅晶体管。

环栅晶体管被认为是3nm技术节点之下中最有希望取代FinFET器件从而实现大规模量产的下一代器件之一。环栅器件有效的增加了Weff(有效栅宽，Effective gatewidth)/footprint(封装大小)，提高了栅极对沟道的控制能力，能够有效的抑制短沟道效应，提升器件的电流驱动能力。

目前，Nanosheet-GAAFET(Nanosheet-Gate-all-around Field-EffectTransistor，纳米片环绕栅极场效应晶体管)的研究进展受到了学术界和产业界的广泛关注。通过不断的优化工艺流程和关键工艺，同时基于此结构进行新结构的探索也是新型CMOS器件的热门研究方向。

Nanosheet-GAAFET能够通过叠加纳米片的数量来提高器件的性能。该新型器件结构能够很好的与目前的主流的FinFET工艺相兼容。但由于NSFET(Nanosheet Field-EffectTransistor，纳米片场效应晶体管)和FinFET在其本征沟道下存在着不可避免的寄生沟道，寄生沟道中存在着寄生电容和泄露电流的影响，造成器件电学性能的退化，同时也给晶体管的缩放带来了很大的挑战。由于NSFET的寄生沟道较宽，因此寄生沟道对其影响更为显著。如何降低寄生沟道的影响变成了一个不可忽视的问题。

发明内容

有鉴于此，提供该发明内容部分以便以简要的形式介绍构思，这些构思将在后面的具体实施方式部分被详细描述。该发明内容部分并不旨在标识要求保护的技术方案的关键特征或必要特征，也不旨在用于限制所要求的保护的技术方案的范围。

本申请的目的在于提供一种半导体器件及其制备方法，可以避免底部寄生沟道效应的影响，从而降低泄露电流和栅极电容的影响，能够进一步增加器件的电学性能。

为实现上述目的，本申请有如下技术方案：

第一方面，本申请实施例提供了一种半导体器件的制备方法，包括：

提供初始衬底；

在所述初始衬底表面的一侧外延生长超晶格叠层；所述超晶格叠层由第一半导体层和第二半导体层交替层叠形成；

刻蚀所述超晶格叠层，形成多个鳍片；

在所述鳍片上沉积假栅；

刻蚀所述鳍片两端至所述初始衬底表面，在刻蚀后鳍片两端外延生长源漏极，所述源漏极的材料为掺杂导电元素的半导体材料；

去除所述假栅，刻蚀掉所述第一半导体层，实现所述第二半导体层纳米片的沟道释放，所述纳米片形成的叠层构成为多个导电沟道；

形成环绕式栅极，环绕于纳米片堆叠层周围；

去除所述初始衬底以形成空气衬底。

在一种可能的实现方式中，所述去除所述初始衬底以形成空气衬底，包括：

利用激光器切割所述初始衬底的第一部分，刻蚀所述初始衬底的第二部分，以形成所述空气衬底。

在一种可能的实现方式中，还包括：

利用聚焦离子束和扫描电子显微镜辅助所述激光器进行切割定位。

在一种可能的实现方式中，所述刻蚀所述初始衬底的第二部分，包括：

利用湿法刻蚀所述初始衬底的第二部分。

在一种可能的实现方式中，所述刻蚀所述超晶格叠层，形成多个鳍片，包括：

在所述超晶格叠层上设置第一侧墙；以所述第一侧墙为掩膜刻蚀所述超晶格叠层，形成所述多个鳍片。

第二方面，本申请实施例提供了一种半导体器件，包括：

空气衬底；

位于所述空气衬底表面一侧的纳米片堆叠层；所述纳米片堆叠层包括多个纳米片形成的叠层；所述纳米片由半导体材料形成；所述纳米片形成的叠层构成多个导电沟道；

环绕所述纳米片堆叠层周围的环绕式栅极；

源漏极，位于所述纳米片堆叠层两端；所述源漏极的材料为掺杂导电元素的半导体材料。

在一种可能的实现方式中，还包括：位于所述空气衬底和所述环绕式栅极之间的浅沟槽隔离。

在一种可能的实现方式中，还包括：位于所述源漏极远离所述空气衬底一侧的隔离层。

在一种可能的实现方式中，还包括：位于所述隔离层和所述环绕式栅极之间的第二侧墙。

在一种可能的实现方式中，所述器件的类型包括：正沟道纳米片环绕栅极场效应晶体管或负沟道纳米片环绕栅极场效应晶体管。

与现有技术相比，本申请具有以下有益效果：

本申请实施例提供了一种半导体器件及其制备方法，该器件包括：空气衬底，位于空气衬底表面一侧的纳米片堆叠层；纳米片堆叠层包括多个纳米片形成的叠层；纳米片由半导体材料形成；纳米片形成的叠层构成多个导电沟道；环绕纳米片堆叠层周围的环绕式栅极；源漏极，位于纳米片堆叠层两端；源漏极的材料为掺杂导电元素的半导体材料。从而本申请通过设置空气衬底，能够避免底部寄生沟道效应的影响，从而降低泄露电流和栅极电容的影响，能够进一步增加器件的电学性能。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1示出了本申请实施例提供的一种半导体器件的制备方法的流程图；

图2-13示出了本申请实施例提供的一种半导体器件的制备过程中的各结构的剖视图；

图14示出了本申请实施例提供的一种半导体器件的剖视图；

图15示出了本申请实施例提供的一种半导体器件的俯视图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。

正如背景技术中的描述，随着晶体管特征尺寸的不断微缩，通过不断的引入新材料、新工艺和新结构来提升器件性能，同时降低由于尺寸微缩所带来的短沟道效应的影响。器件的结构经历了由二维的平面CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件，转变为三维的FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)结构，到现在主流的Nanowire/Nanosheet纳米线/纳米片环栅晶体管。

环栅晶体管被认为是3nm技术节点之下中最有希望取代FinFET器件从而实现大规模量产的下一代器件之一。环栅器件有效的增加了Weff(有效栅宽，Effective gatewidth)/footprint(封装大小)，提高了栅极对沟道的控制能力，能够有效的抑制短沟道效应，提升器件的电流驱动能力。

目前，Nanosheet-GAAFET(Nanosheet-Gate-all-around Field-EffectTransistor，纳米片环绕栅极场效应晶体管)的研究进展受到了学术界和产业界的广泛关注。通过不断的优化工艺流程和关键工艺，同时基于此结构进行新结构的探索也是新型CMOS器件的热门研究方向。

Nanosheet-GAAFET能够通过叠加纳米片的数量来提高器件的性能。该新型器件结构能够很好的与目前的主流的FinFET工艺相兼容。但由于NSFET(Nanosheet Field-EffectTransistor，纳米片场效应晶体管)和FinFET在其本征沟道下存在着不可避免的寄生沟道，寄生沟道中存在着寄生电容和泄露电流的影响，造成器件电学性能的退化，同时也给晶体管的缩放带来了很大的挑战。由于NSFET的寄生沟道较宽，因此寄生沟道对其影响更为显著。如何降低寄生沟道的影响变成了一个不可忽视的问题。

传统的通过负偏压技术、底部介质隔离工艺等方法能够有效的抑制底部寄生沟道中泄露电流的影响，但由于底部寄生沟道中填充介质的介电常数不能够有效的降低，因此器件的性能还是会受到一定程度的影响。

为了解决以上技术问题，本申请实施例提供了一种半导体器件及其制备方法，该器件包括：空气衬底，位于空气衬底表面一侧的纳米片堆叠层；纳米片堆叠层包括多个纳米片形成的叠层；纳米片由半导体材料形成；纳米片形成的叠层构成多个导电沟道；环绕纳米片堆叠层周围的环绕式栅极；源漏极，位于纳米片堆叠层两端；源漏极的材料为掺杂导电元素的半导体材料。从而本申请通过设置空气衬底，能够避免底部寄生沟道效应的影响，从而降低泄露电流和栅极电容的影响，能够进一步增加器件的电学性能。

示例性方法

参见图1所示，为本申请实施例提供的一种半导体器件的制备方法的流程图，包括：

S101：提供初始衬底。

在本申请实施例中，参见图2所示，首先可以准备好初始衬底0，初始衬底0可以为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon OnInsulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其它实施例中，所述半导体衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其它外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，初始衬底0为体硅衬底，在体硅衬底表面生长有二氧化硅层11。

具体的，初始衬底0是适合于形成一个或多个半导体器件的半导体晶圆的部分，当采用体硅衬底，在体硅衬底中通过注入杂质，扩散，退火后形成高掺杂阱区，达到所需阱深。其中对P(positive，正)型FET，上述高掺杂阱区为N阱，注入的杂质为n型杂质离子，比如磷(P)离子；其中对N(negative，负)型FET，上述高掺杂阱区为P阱，注入的杂质为p型杂质离子，比如硼(B)离子。

S102：在所述初始衬底表面的一侧外延生长超晶格叠层；所述超晶格叠层由第一半导体层和第二半导体层交替层叠形成。

在本申请实施例中，参见图3所示，去除初始衬底0表面的二氧化硅(SiO2)，并在初始衬底0上外延生长出多个周期的第一半导体层51/第二半导体层52的超晶格结构的叠层；超晶格结构中的第一半导体层51厚度可以设置为3-100nm，第二半导体层52厚度可以设置为1-50nm，最终生产出的厚度会直接决定纳米片沟道的高度以及静电性能。

其中，上述第一半导体层51/第二半导体层52超晶格可以为Si/SiGe叠层、SiGe/Si叠层、SiGe/Ge叠层、Ge/SiGe叠层、Si/Ge叠层或Ge/Si叠层。

S103：刻蚀所述超晶格叠层，形成多个鳍片。

在本申请实施例中，参见图4所示，在一种可能的实现方式中，可以在在超晶格叠层上设置第一侧墙61；以第一侧墙61为掩膜刻蚀超晶格叠层，形成多个鳍片。

具体的，可以采用自对准的侧墙转移(SIT，Self aligned sidewall transfer)工艺形成纳米尺度第一侧墙61器件，第一侧墙61的材料可以为氮化硅(SiNX),具体形成过程为：在超晶格叠层上覆盖一层牺牲层62，牺牲层具体可为多晶硅(PolySi，p-si)或非晶硅(a-si)，刻蚀掉部分牺牲层62，积淀氮化硅(SiNx)层，再采用各向异性刻蚀，刻蚀掉剩余的牺牲层62，使其仅保留在超晶格叠层上多道周期性氮化硅(SiNx)第一侧墙(spacers)61，氮化硅(SiNx)第一侧墙61在光刻中起到硬掩膜(Hard Mask)的作用。

参见图5所示，可以通过刻蚀工艺把外延生长的超晶格叠层做成多个周期分布的鳍片。

具体的，以第一侧墙61为掩膜进行刻蚀，形成带有超晶格叠层结构的鳍片。鳍片上部为超晶格叠层形成的导电沟道区，下部为初始衬底0，形成如图5所示的鳍片。

该鳍片不仅包括超晶格叠层结构，还包括深入到衬底的单晶硅结构。刻蚀工艺可以为干法刻蚀工艺，在一个实施例中可采用反应离子刻蚀(Reactive ion etching，RIE)。鳍片将用以形成一或多个n型场效晶体管以及/或p型场效晶体管的水平纳米片。

需要说明的是，尽管图5示出了一个鳍片，应能理解本申请实施例可使用任何合适数量与形态的鳍片。鳍片的高度大约10nm-400nm，宽度大约为1-100nm。

如图6所示，刻蚀去除第一侧墙61，然后可以在在相邻的两个鳍片之间形成浅沟槽隔离(shallow trench isolation，STI)区7。首先进行介电绝缘材料沉积，然后进行平坦化，例如用CMP(chemical mechanical polish，化学机械研磨)工艺，然后进行介电绝缘材料选择性回刻，露出三维的鳍片结构，由此邻近于鳍片以形成浅沟槽隔离区7。

浅沟槽隔离区7其上表面一般和鳍片中超晶格叠层结构与衬底单晶硅的界面齐平，也可高于或低于该界面水平线。浅沟槽隔离区7可由合适的介电材料所形成，如二氧化硅(SiO2)、氮化硅(SiNx)等。浅沟槽隔离区7的作用是隔开相邻鳍片上的晶体管。浅沟槽隔离区7使得超晶格叠层的最底层的第一半导体层51露出。

S104：在所述鳍片上沉积假栅。

在本申请实施例中，参见图7所示，可以在露出的鳍片上、与鳍线相垂直的方向(即B-B’方向)上形成假栅8，可以采用热氧化、化学气相沉积、溅射(sputtering)等工艺形成假栅8。假栅8横跨鳍片上部的超晶格叠层，多个假栅8沿着鳍线方向周期性分布。

假栅8所使用的材料可以是多晶硅(PolySi，p-si)或非晶硅(a-si)。

S105：刻蚀所述鳍片两端至所述初始衬底表面，在刻蚀后鳍片两端外延生长源漏极，所述源漏极的材料为掺杂导电元素的半导体材料。

在本申请实施例中，参见图8所示，可以在每个假栅8两侧沉积氮化硅或掺杂氧化硅材料并进行刻蚀，形成第二侧墙9。

然后，参见图9所示，可以刻蚀鳍片两端至初始衬底表面，在刻蚀后鳍片两端外延生长源漏极41/42，源漏极41/42的材料为掺杂导电元素的半导体材料。

具体的，可以对沉积SiGe或Si等半导体材料并进行重掺杂，对于P型半导体器件采用掺杂元素为B或者BF2，对于N型半导体器件采用掺杂元素为P/As，形成重掺杂源漏极41/42。对源漏极41/42采用低温快速热退火激活杂质。

S106：去除所述假栅，刻蚀掉所述第一半导体层，实现所述第二半导体层纳米片的沟道释放，所述纳米片形成的叠层构成为多个导电沟道。

在本申请实施例中，参见图10所示，可以在源漏极41/42上淀积隔离层10，隔离层10的材料可以为二氧化硅等氧化物。

然后，通过选择性刻蚀或腐蚀工艺，将前述的多晶硅(PolySi，p-si)或非晶

硅(a-si)形成的假栅8刻蚀或腐蚀掉，即去掉假栅8。

随后，如图11，选择性刻蚀超晶格叠层中的第一半导体层51，进行纳米片2(nanosheet)沟道释放。对鳍片露出的导电沟道区进行刻蚀/腐蚀，去除每层第一半导体层51，第一半导体层51即为牺牲层，对第二半导体层形成的纳米片2进行释放。

纳米片2宽度范围为1-100nm，厚度范围为1-50nm，各纳米片2之间的间隔范围为3-100nm。

一种实施例，对于P型和N型FET，牺牲层均为SiGe层，选择性移除SiGe层，保留Si层，形成Si水平叠层纳米片堆栈器件。选择性移除工艺中可使用相对于Si以较快的速率选择性地刻蚀SiGe的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米片沟道释放，从而形成纳米片导电沟道。

另外一种实施例，对于P型和N型FET，分别进行沟道释放。

对于P型FET，牺牲层为Si层，选择性移除Si层，保留SiGe层，形成SiGe水平叠层纳米片堆栈器件。选择性移除工艺中可使用相对于SiGe以较快的速率选择性地刻蚀Si的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米片沟道释放，从而形成纳米片导电沟道。

对于N型FET，牺牲层为SiGe层，选择性移除SiGe层，保留Si层，形成Si水平叠层纳米片堆栈器件。选择性移除工艺中可使用相对于Si以较快的速率选择性地刻蚀SiGe的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米片沟道释放，从而形成纳米片导电沟道。第二半导体纳米层片2叠层，形成了纳米片堆叠层。

接着，如图11所示，沉积高K介质层12，使得高K介质层12环绕纳米片堆叠层表面，且覆盖第二侧墙9表面。高K介质层12可具有高于约6.0的介电常数，所述高k介质层12材料可采用为HfO2、HfSiOx、HfON、HfSiON、HfAlOx、HfLaOx、Al2O3、ZrO2、ZrSiOx、Ta2O5或La2O3的一种或几种的组合。

S107：形成环绕式栅极，环绕于纳米片堆叠层周围。

在本申请实施例中，参见图12所示，在假栅8所形成的空间、高K介质层12外沉积金属栅3，形成多层高K/金属栅结构。

金属栅3包含覆盖层、阻挡层、功函数层、填充层多层结构。可通过选择光刻和腐蚀形成不同有效功函数的膜层结构，以调控器件阈值。一般利用化学气相沉积、物理气相沉积等工艺形成金属栅3。

金属栅3材料为TaC、TaN、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAl、TiAlC、TiAlN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、Ti、Al、W、Co、Cr、Au、Cu、Ag、HfRu或RuOx的一种或几种的组合。

如图12中所示出，金属栅3填充了假栅8去除后的空间。其后进行高K介质层12、金属栅3结构进行化学机械抛光，使其平坦化，并去除暴露于假栅8空间之外介质层表面的多余高K介质层12、金属栅3材料。其中，高K介质层12和金属栅极3填充在原第一半导体层51的空间形成环栅结构，即环绕式栅极，其环绕于纳米片2周围。

S108：去除所述初始衬底以形成空气衬底。

在本申请实施例中，参见图13所示，可以利用激光器切割初始衬底0的第一部分，形成空气衬底的第一部分1’，还剩余初始衬底0的第二部分0’，激光器工作的区域控制在微米级别，距离器件区的体硅衬底的厚度控制在10-50微米之间。

即从初始衬底0底侧行激光切割，形成底部凹槽，通过使用FIB-SEM，FIB(聚焦离子束，Focused Ion beam)，scanning electron microscope(SEM，扫描电子显微镜)进行辅助定位，能够快速准确的定位切割区域的位置和大小，接着利用激光器进行高效的底部切割，切割区域的大小和深度均为可控，且能够有效的增加器件制备的效率。

接着，参见图14所示，可以刻蚀初始衬底的第二部分，以形成所述空气衬底1。

具体的，可以利用湿法刻蚀初始衬底的第二部分。举例来说，可以通过调节Si衬底的与SiGe和SiO2的刻蚀选择比，采用湿法腐蚀进行选择性去除体硅材料，将Sub-Fin区域的Si材料进行选择性去除，对底部区域的填充材料为空气。

本申请实施例基于常规Nanasheet-GAAFET制备方法，通过形成SON(silicon onnothing)衬底结构能够避免底部寄生沟道效应的影响，从而降低泄露电流和栅极电容的影响，能够进一步增加器件的电学性能。

本申请提供了一种半导体器件的制备方法，利用该方法形成的器件包括：空气衬底，位于空气衬底表面一侧的纳米片堆叠层；纳米片堆叠层包括多个纳米片形成的叠层；纳米片由半导体材料形成；纳米片形成的叠层构成多个导电沟道；环绕纳米片堆叠层周围的环绕式栅极；源漏极，位于纳米片堆叠层两端；源漏极的材料为掺杂导电元素的半导体材料。从而本申请通过设置空气衬底，能够避免底部寄生沟道效应的影响，从而降低泄露电流和栅极电容的影响，能够进一步增加器件的电学性能。

示例性器件

参见图14所示，为本申请实施例提供的一种半导体器件的示意图，包括：

空气衬底1；

位于空气衬底1表面一侧的纳米片堆叠层；纳米片堆叠层包括多个纳米片2形成的叠层；纳米片2由半导体材料形成；纳米片2形成的叠层构成多个导电沟道；

环绕纳米片2堆叠层周围的环绕式栅极3；

源漏极41/42，位于纳米片堆叠层两端；源漏极41/42的材料为掺杂导电元素的半导体材料。

在一种可能的实现方式中，还包括：位于空气衬底1和环绕式栅极3之间的浅沟槽隔离7。

在一种可能的实现方式中，还包括：位于源漏极41/42远离空气衬底1一侧的隔离层10。

在一种可能的实现方式中，还包括：位于隔离层10和环绕式栅极3之间的第二侧墙9。

在一种可能的实现方式中，器件的类型包括：正沟道纳米片环绕栅极场效应晶体管或负沟道纳米片环绕栅极场效应晶体管。

参见图15所示，为本申请实施例提供的一种半导体器件的俯视图，包括器件区、湿法腐蚀Si衬底区、激光去除Si衬底区和Si衬底区。

A-A’为沿鳍线方向、鳍片的中心线，B-B’线为垂直鳍线方向、鳍片的中心线，附图2-14均是以A-A’、B-B’两条线的剖面示意图。

本申请实施例提供了一种半导体器件，该器件包括：空气衬底，位于空气衬底表面一侧的纳米片堆叠层；纳米片堆叠层包括多个纳米片形成的叠层；纳米片由半导体材料形成；纳米片形成的叠层构成多个导电沟道；环绕纳米片堆叠层周围的环绕式栅极；源漏极，位于纳米片堆叠层两端；源漏极的材料为掺杂导电元素的半导体材料。从而本申请通过设置空气衬底，能够避免底部寄生沟道效应的影响，从而降低泄露电流和栅极电容的影响，能够进一步增加器件的电学性能。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种半导体器件的制备方法，其特征在于，包括：

提供初始衬底；

在所述初始衬底表面的一侧外延生长超晶格叠层；所述超晶格叠层由第一半导体层和第二半导体层交替层叠形成；

刻蚀所述超晶格叠层，形成多个鳍片；

在所述鳍片上沉积假栅；

刻蚀所述鳍片两端至所述初始衬底表面，在刻蚀后鳍片两端外延生长源漏极，所述源漏极的材料为掺杂导电元素的半导体材料；

去除所述假栅，刻蚀掉所述第一半导体层，实现所述第二半导体层纳米片的沟道释放，所述纳米片形成的叠层构成为多个导电沟道；

形成环绕式栅极，环绕于纳米片堆叠层周围；

去除所述初始衬底以形成空气衬底。

2.根据权利要求1所述的方法，其特征在于，所述去除所述初始衬底以形成空气衬底，包括：

利用激光器切割所述初始衬底的第一部分，刻蚀所述初始衬底的第二部分，以形成所述空气衬底。

3.根据权利要求2所述的方法，其特征在于，还包括：

利用聚焦离子束和扫描电子显微镜辅助所述激光器进行切割定位。

4.根据权利要求2所述的方法，其特征在于，所述刻蚀所述初始衬底的第二部分，包括：

利用湿法刻蚀所述初始衬底的第二部分。

5.根据权利要求1所述的方法，其特征在于，所述刻蚀所述超晶格叠层，形成多个鳍片，包括：

在所述超晶格叠层上设置第一侧墙；以所述第一侧墙为掩膜刻蚀所述超晶格叠层，形成所述多个鳍片。

6.一种半导体器件，其特征在于，包括：

空气衬底；

位于所述空气衬底表面一侧的纳米片堆叠层；所述纳米片堆叠层包括多个纳米片形成的叠层；所述纳米片由半导体材料形成；所述纳米片形成的叠层构成多个导电沟道；

环绕所述纳米片堆叠层周围的环绕式栅极；

源漏极，位于所述纳米片堆叠层两端；所述源漏极的材料为掺杂导电元素的半导体材料。

7.根据权利要求6所述的器件，其特征在于，还包括：位于所述空气衬底和所述环绕式栅极之间的浅沟槽隔离。

8.根据权利要求6所述的器件，其特征在于，还包括：位于所述源漏极远离所述空气衬底一侧的隔离层。

9.根据权利要求8所述的器件，其特征在于，还包括：位于所述隔离层和所述环绕式栅极之间的第二侧墙。

10.根据权利要求6所述的器件，其特征在于，所述器件的类型包括：正沟道纳米片环绕栅极场效应晶体管或负沟道纳米片环绕栅极场效应晶体管。

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