TWI695506B - 金氧半導體與形成方法 - Google Patents

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Abstract

本發明提供了一種金氧半導體裝置，包含一基底、一閘極結構、一磊晶裝置以及一源極/汲極區。閘極結構，設置在該基底上。磊晶結構，設置在該閘極結構兩側的該基底中，其中該磊晶結構包含：一第一緩衝層，為一未摻雜緩衝層，包含一底面部分以及一側面部分，其中底面部分設置在磊晶結構的一底面上，側面部分設置在磊晶結構的一凸側壁上、一磊晶層，為一應力層，被該第一緩衝層包圍、以及一半導體層，設置在第一緩衝層與磊晶層之間。源極/汲極區，設置在該磊晶結構中。

Description

金氧半導體與形成方法
本發明是關於一種金氧半導體裝置與其形成方法，特別來說，是關於一種具有良好電性以及減少差排產生之金氧半導體裝置與其形成方法。
近年來，隨著各種消費性電子產品不斷的朝小型化發展，半導體元件設計的尺寸亦不斷縮小，以符合高積集度、高效能和低耗電之潮流以及產品需求。
然而，隨著電子產品的小型化發展，現有的平面電晶體(planar transistor)已經無法滿足產品的需求。因此，目前發展出一種非平面電晶體(non-planar)之鰭狀電晶體(Fin-FET)技術，其係具有立體的閘極通道(channel)結構。鰭狀場效電晶體元件的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性，且由於鰭狀結構之立體形狀增加了閘極與矽的接觸面積，因此可增加閘極對於通道區域電荷的控制，以降低小尺寸元件帶來的汲極引發的能帶降低(Drain Induced Barrier Lowering,DIBL)效應以及短通道效應(short channel effect)。現有的鰭狀電晶體也持續改良，以朝更小尺寸的方向邁進。
本發明於是提供一種金氧半導體的裝置，可以具有較佳的電性表現。
根據本發明一種實施例，本發明是提供了一種金氧半導體(metal oxide semiconductor,MOS)裝置，本發明所提供之金氧半導體裝置，包含一基底、一閘極結構、一磊晶結構以及一源極/汲極區。閘極結構設置在一基底上。源極/汲極區設置在磊晶結構中。磊晶結構設置在閘極結構兩側基底的凹槽中。磊晶結構包含有一第一緩衝層、一半導體層以及一磊晶層。第一緩衝層為一未摻雜區(un-doped region)，包含一底面部分以及一側面部分，底面部分設置在凹槽底面上，側面部分設置在凹槽側面上，凹槽側面向外突出，使得側面部分較佳具有等腰三角形之剖面。半導體層設置在第一緩衝層與磊晶層之間。磊晶層設置在第一緩衝層上，為具有應力(strained)之結構。於一實施例中，磊晶層可突出於基底之頂面。
根據本發明另一實施例，是提供一種形成金氧半導體的方法。首先提供一基底，具有一閘極結構設置在該基底上。接著形成一磊晶結構，設置在該閘極結構兩側的該基底中，形成該磊晶結構的方法包含形成一凹槽於基底中，凹槽具有一凹槽底面以及一凹槽側面，凹槽側面具有凸壁；接著形成一第一緩衝層於凹槽中，其中第一緩衝層一未摻雜緩衝層(un-doped buffer layer)，包含一底面部分以及一側面部分，底面部分設置在凹槽底面上，側面部分設置在凹槽側面上。接著形成一半導體層於第一緩衝層上。之後形成一磊晶層於半導體層上，磊晶層為一應力層，磊晶層完全填滿該凹槽。最後，在磊晶結構中形成一源極/汲極區。
綜上所述，本發明所提供之金氧半導體結構與其製作方法，具有良 好的電性表現，且可防止差排的產生，可提升產品的性能。
300:基底
302:淺溝渠隔離
304:鰭狀結構
306:閘極結構
306A:閘極介電層
306B:導電層
306C:蓋層
308:輕摻質汲極
310:側壁子
312:凹槽
312B:凹槽底面
312S:凹槽側壁
314:第一緩衝層
314S:側面部分
314B:底面部分
316:第二緩衝層
318:磊晶層
320:磊晶結構
322:源極/汲極區
324:覆蓋層
326:半導體層
402:第一方向
404:第二方向
第1圖至第9圖，所繪示為本發明一種形成金氧半導體裝置的步驟示意圖。
第10圖所繪示為本發明另一實施例中一種形成金氧半導體裝置的步驟示意圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
請參考第1圖至第9圖，所繪示為本發明一種形成金氧半導體裝置的步驟示意圖，其中第1圖和第2圖為立體圖，而第3圖至第9圖為沿著第1圖與第2圖的AA’切線所繪製的剖面圖。
首先請參考第1圖，提供一基底300，其係用來在其上形成所需之元件或電路，較佳具有含矽材質，例如是矽、單晶矽(single crystal silicon)、單晶矽鍺(single crystal silicon germanium)、非晶矽(amorphous silicon)或是上述的組合。於另一實施例中，基底300也可以包含其他半導體材質，例如是鍺或III/V族的複合半導體材料，如鍺砷等。於另一實施例中，基底300也可以包含其他介電材料，例如是矽覆絕緣基底(silicon on insulator,SOI)。基底300具有複數個鰭狀結構(fin structure)304以及複數個淺溝渠隔離(shallow trench isolation,STI)302。如第1圖所 示，鰭狀結構304大體上沿著一第一方向402延伸，且與淺溝渠隔離302彼此間隔地(alternatively)均勻排列。形成鰭狀結構304的步驟，例如是先在基底300上形成圖案化硬遮罩層(圖未示)，然後再進行一蝕刻製程以在基底300中形成複數個溝渠(圖未示)。接著以絕緣材料例如二氧化矽(SiO2)填滿溝渠，再進行一平坦化及/或蝕刻製程，以形成淺溝渠隔離302，使著突出於淺溝渠隔離302之基底300的部分形成鰭狀結構304。
後續，如第2圖所示，在基底300上形成複數個閘極結構306，大體上沿著一第二方向404延伸，第二方向404大體上與第一方向402垂直。於一實施例中，閘極結構306由下至上包含一閘極介電層306A、一導電層306B以及一蓋層306C。於一實施例中，閘極介電層306A例如是二氧化矽，或是高介電材料，例如是介電常數高於4的材料。導電層306B例如是金屬或是多晶矽(poly silicon)。蓋層306C例如包含氮化矽(SiN)、碳化矽(SiC)或氮氧化矽(SiON)。於一實施例中，蓋層306C可以是一層或多層不同介電材料所組成，例如可以包含一第一蓋層(圖未示)與第二蓋層(圖未示)，分別包含氧化矽和氮化矽。後續，在閘極結構306的側壁上形成一側壁子(spacer)310。側壁子310可以是單層或複合膜層之結構，其可包含高溫氧化矽層(high temperature oxide,HTO)、氮化矽、氧化矽或使用六氯二矽烷(hexachlorodisilane,Si2Cl6)形成的氮化矽(HCD-SiN)。於一實施例中，在形成側壁子310之前，可以選擇性的進行一離子佈植製程，以在閘極結構306兩側的鰭狀結構304中形成一輕摻雜汲極(light doped drain，LDD)308(未示於第2圖，可參考後續第3圖之剖面圖)，輕摻雜汲極308具有一第一導電型的摻質，若後續形成的電晶體為P型電晶體，則第一導電型摻質為P型摻質，例如是硼(B)及/或氟化硼(BF)；反之，若後續形成的電晶體為N型電晶體，則第一導電型摻質為N型摻質例如是砷(As)及/或磷(P)及/或銻(Sb)。
如第3圖所示的剖面圖，進行一次或多次的蝕刻製程，以在閘極結構306兩側之鰭狀結構304中形成至少一凹槽(recess)312。於本發明較佳實施例中，所形成的凹槽312具有一相對水平的凹槽底面312B與一凸入基底300的的凹槽側壁312S，且較佳者，凹槽側壁312S具有如鑽石(diamond)或其他多邊形的剖面形狀。在形成凹槽312後，可選擇性進行一清洗步驟，以稀釋氫氟酸(diluted hydrofluoric acid)或一含有硫酸(H2SO4)、過氧化氫(H2O2)、與去離子水(deionized water,DI water)的Piranha(又稱SPM)混合溶液或其他適當的清洗液處理，以去除不純物質。
如第4圖所示，在凹槽312中形成一第一緩衝層(buffer layer)314。於一實施例中，若後續形成的電晶體為N形電晶體，第一緩衝層314的材料可以是矽化磷(SiP)或矽化碳(SiC)；若後續形成的電晶體為P形電晶體，則第一緩衝層314的材料則為矽化鍺(SiGe)。本發明其中一個特徵在於，第一緩衝層314具有一底面部分314B以及一側面部分314S。底面部分314B覆蓋在凹槽底面312B上，且較佳者會完全覆蓋凹槽底面312B；側面部分314S覆蓋在凹槽側面312S，且較佳是由凹槽側面312S最凹陷處(即最凸入基底300處)的地方開始形成，最終側面部分314S會具有一相對垂直的側面，而從剖面來看具有等腰三角形的形狀。值得注意的是，第一緩衝層314的底面部分314B和側面部分314S並不會接觸，使得凹槽312之凹槽側壁312S仍有上下之部分暴露出來。形成所述第一緩衝層314的方法，包含一第一選擇性磊晶成長(selective epitaxial growth,SEG)製程，於一實施例中，此第一選擇性磊晶成長製程是以「邊成長邊蝕刻」的方式形成，例如在進行磊晶成長時，也通入蝕刻氣體例如氯化氫(HCl)，並藉由改變蝕刻/成長(E/D)之間的比例來達成。具體來說，在此第一選擇性磊晶成長製程中，一開始蝕刻 比例較大，使得磊晶成長大多數都形成在凹槽底面312B上，隨後逐漸減少蝕刻比例，使得磊晶成長中的半導體材料如鍺能沿著(1,0,0)面成長，而開始形成在凹槽側面312S。因此，於一實施例中，第一緩衝層314之底面部分314B的厚度，大於第一緩衝層314之側面部分314S的厚度。於發明之第一緩衝層314之另一個特點在於，實質上並未具有任何半導體導電型摻質，即不具有III族或V族的摻質，而是一未摻雜區(un-doped region)。
如第5圖所示，在形成了第一緩衝層314後，可選擇性地在凹槽312中形成一半導體層(semiconductor layer)326，覆蓋在第一緩衝層314之底面部分314B以及側面部分314S，以及凹槽側壁312S的表面上。半導體層326材料較佳是單晶之矽(single crystal silicon)，且其厚度約50埃(Angstrom)。
接著，如第6圖所示，在凹槽312中形成一第二緩衝層316，覆蓋在半導體層326上。第二緩衝層316的材質大體上與第一緩衝層314相同。於一實施例中，第二磊晶層316的鍺(P型電晶體)或碳/磷(N型電晶體)的濃度大於第一緩衝層314的鍺(P型電晶體)或碳/磷(N型電晶體)的濃度，較佳者，第二緩衝層316中鍺/碳的濃度具有一往凹槽312開口漸增的梯度。此外，本發明之第二緩衝層316具有一第二導電型，其與前述的第一導電型為互補(complementary)。形成第二緩衝層316的方式包含一第二選擇性磊晶成長製程，與第一選擇性磊晶成長相比，第二選擇性磊晶成長製程蝕刻比例更是逐漸減小，使得第二緩衝層316能穩定成長，而具有一圓弧表面。此外，由於第二緩衝層316具有第二導電型摻質，故可在形成第一緩衝層316時以原位處理(in-situ)的方式伴隨著磊晶成長製程導入第二導電型之摻質。而於另一實施例中，也可在全部選擇性磊晶製程後，再進行離子佈植製程以形成具有第二導電型摻質的第二緩衝層316。本發明其中一個特 點在於，在第一緩衝層314以及第二緩衝層316之間設置有半導體層326，且其具有極薄的單晶，故可以減少第一緩衝層314與後續形成的第二緩衝層316之間的應力，而得到較佳晶格狀態之第一緩衝層314與第二緩衝層316。
接著請參考第7圖，形成一磊晶層318於第二緩衝層316上。於一實施例中，磊晶層318會填滿凹槽312，並稍微突出於凹槽312，或者，與凹槽312的開口大體上齊平。於一實施例中，磊晶層318的鍺(P型電晶體)或碳/磷(N型電晶體)的濃度大於第二緩衝層316的鍺(P型電晶體)或碳/磷(N型電晶體)的濃度，較佳者，磊晶層318中鍺/碳的濃度具有一往凹槽312開口漸增的梯度。形成磊晶層318的步驟包含一第三磊晶成長製程，此第三磊晶成長製程可以選擇用單層或多層的方式來形成，並且鍺、碳或磷的濃度梯度可以以選擇漸增的方式形成，但不以此為限。所形成的第一緩衝層314、半導體層326、第二緩衝層316與磊晶層318合稱為一磊晶結構320。
後續，如第8圖所示，進行一離子佈植(implant)製程，以在磊晶層318的部份或全部中植入第一導電型的摻質，以形成一源極/汲極區322。於本發明另一實施例中，亦可在形成磊晶層318之第三選擇性磊晶成長製程中時以原位處理(in-situ)的方式伴隨著磊晶成長製程導入第一導電型摻質，而一併形成磊晶層318和源極/汲極區322。
後續，如第9圖所示，在磊晶層318的表面上共形地形成一覆蓋層324，於一實施例中，覆蓋層324包含矽(silicon base)材質，且以化學氣相沈積(chemical deposition process,CVD)製程形成。此覆蓋層324後續可作為金屬矽化 物(silicide)製程中的犧牲層，以跟後續形成在其上的金屬層如鈷反應而形成金屬矽化物。於另一實施例中，此覆蓋層324也可以視產品設計而省略。
之後，進行其餘之電晶體製程，例如可依據製程需求形成金屬矽化物層(圖未示)、接觸洞蝕刻停止層(contact etching stop layer,CESL)(圖未示)、層間介電層(inter-dielectric layer)(圖未示)等一般標準電晶體製程中的元件，甚至可再進行一金屬閘極置換(replacement metal gate)製程，將閘極結構306轉換為一金屬閘極。這些製程為本領域者所熟知技藝，在此不另加贅述。此外，前述實施例是以非平面電晶體(non-planar transistor)的實施態樣進行說明，但本領域技術人員應可理解本發明亦可應用於平面電晶體(planar transistor)。
如第9圖所示，本發明所提供之金氧半導體裝置，包含一基底300、一閘極結構306、一磊晶結構320以及一源極/汲極區322。閘極結構306設置在一基底300上。源極/汲極區320設置在磊晶結構320中。磊晶結構320設置在閘極結構306兩側基底300的凹槽312中。磊晶結構320包含有一第一緩衝層314、選擇性地的一半導體層326、一第二緩衝層316以及一磊晶層318。第一緩衝層314為一未摻雜區(un-doped region)，包含一底面部分314B以及一側面部分314S，底面部分314B設置在凹槽底面312B上，側面部分314S設置在凹槽側面312S上，凹槽側面312S向外突出，使得側面部分314S較佳具有等腰三角形之剖面。第二緩衝層316設置於第一緩衝層314上，第二緩衝層316為一輕摻雜區(lightly doped region)，其具有第二導電性，較佳具有圓弧狀頂面。於一實施例中第二緩衝層326會直接接觸凹槽312之基底300，例如是凹槽側面312S之基底300，而將第一緩衝層314之底面部分314B與側面部分314S分隔開來。於另一實施例中，第一緩衝層314與第二緩衝層316之間設置有半導體層326。磊晶層318設置在第二緩衝層316 上，為具有應力(strained)之結構。於一實施例中，磊晶層318可突出於基底300之頂面。源極/汲極區322設置在部分或全部的的磊晶結構320中，且具有第一導電性。
本發明其中一個特點在於，磊晶結構320的底部由未摻質的第一緩衝層314的底面部分314B以及具有摻質第二導電性的第二緩衝層316所組成，因此可以避免底部漏電流(junction leakage)的現象；另外，磊晶結構320中段外側部分是未摻質的第一緩衝層314的側面部分314S，可以增加晶格穩定度，防止差排的產生。因此，本發明所提供之磊晶結構320，既可有良好的磊晶品質，也可防止漏電流的問題，可提昇整體電晶體的電性。
請參考第10圖，所繪示為本發明另一實施例中金氧半導體結構之示意圖。如第10圖所示，本發明之金氧半導體之半導體層(semiconductor layer)326除了前述設置在第一緩衝層314與第二緩衝層316之間的實施例外，於其他實施例中，半導體層326a設置在第一緩衝層314與第二緩衝層316之間，半導體層326b設置在第二緩衝層316與磊晶層318之間，半導體層326c設置在磊晶層318與基底300之頂面，三個位置可以擇一、擇二或擇三地任意設置。半導體層326材料較佳是單晶之矽(single crystal silicon)。藉由此半導體層326之設置，可以增加各個緩衝層之間的應力穩定度，不易產生差排等現象。
綜上所述，本發明所提供之金氧半導體結構與其製作方法，具有良好的電性表現，且可防止差排的產生，可提升產品的性能。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化 與修飾，皆應屬本發明之涵蓋範圍。
306:閘極結構
310:側壁子
312S:凹槽側壁
314:第一緩衝層
314S:側面部分
314B:側面部分
316:第二緩衝層
318:磊晶層
320:磊晶結構
322:源極/汲極區
324:覆蓋層
326:半導體層

Claims (18)

  1. 一種金氧半導體(metal oxide semiconductor,MOS)裝置，包含：一基底；一閘極結構，設置在該基底上；一磊晶結構，設置在該閘極結構兩側的該基底中，其中該磊晶結構包含：一第一緩衝層，為一未摻雜緩衝層(un-doped buffer layer)，包含一底面部分以及一側面部分，其中該底面部分設置在該磊晶結構的一底面上，該側面部分設置在該磊晶結構的一側壁上；一第二緩衝層，為一輕摻雜緩衝層(lightly doped buffer layer)，被該第一緩衝層包圍；一磊晶層，為一應力層(strained layer)，被該第一緩衝層包圍；以及一半導體層，設置在該第一緩衝層與該磊晶層之間；以及一源極/汲極區，設置在該磊晶結構中。
  2. 如申請專利範圍第1項所述之金氧半導體裝置，其中該磊晶結構的該側壁為一凸側壁，而該第一緩衝的側面部分設置在磊晶結構的該凸側壁上。
  3. 如申請專利範圍第1項所述之金氧半導體裝置，其中該第一緩衝層之該底面部分與該側面部分不接觸。
  4. 如申請專利範圍第1項所述之金氧半導體裝置，其中該第一緩衝層之該底面部分之最大厚度大於該側面部分之最大厚度。
  5. 如申請專利範圍第1項所述之金氧半導體裝置，其中該半導體層，設置在該第一緩衝層與該第二緩衝層之間，及/或該第二緩衝層與該磊晶層之間，及/或該磊晶層與該基底之頂面之間。
  6. 如申請專利範圍第1項所述之金氧半導體裝置，其中該半導體層的材料與該磊晶層的材料不同。
  7. 如申請專利範圍第1項所述之金氧半導體裝置，其中該半導體層的材料包含單晶矽。
  8. 如申請專利範圍第1項所述之金氧半導體裝置，還包含一蓋層設置在該磊晶結構上。
  9. 如申請專利範圍第8項所述之金氧半導體裝置，其中該蓋層包含矽。
  10. 一種形成金氧半導體的方法，包含：提供一基底，具有一閘極結構設置在該基底上；形成一磊晶結構，設置在該閘極結構兩側的該基底中，形成該磊晶結構的方法包含：形成一凹槽於該基底中，該凹槽具有一凹槽底面以及一凹槽側面；形成一第一緩衝層於該凹槽中，其中該第一緩衝層一未摻雜緩衝層(un-doped buffer layer)，包含一底面部分以及一側面部分，該底面部分設置在該凹槽底面上，該側面部分設置在該凹槽側面上； 形成一半導體層在該第一緩衝層上；-形成一第二緩衝層於該半導體層上，該第二緩衝層為一摻雜區；以及形成一磊晶層於該第二緩衝層上，該磊晶層為一應力層，該磊晶層完全填滿該凹槽；以及在該磊晶結構中形成一源極/汲極區。
  11. 如申請專利第10項所述之形成金氧半導體的方法，其中該凹槽側面具有一凸壁。
  12. 如申請專利範圍第10項所述之形成金氧半導體的方法，其中該第一緩衝層之該底面部分與該側面部分不接觸。
  13. 如申請專利範圍第10項所述之形成金氧半導體的方法，其中該第一緩衝層之該底面部分之最大厚度大於該側面部分之最大厚度。
  14. 如申請專利範圍第10項所述之形成金氧半導體的方法，其中該半導體層，設置在該第一緩衝層與該第二緩衝層之間，及/或該第二緩衝層與該磊晶層之間，及/或該磊晶層與該基底之頂面之間。
  15. 如申請專利範圍第10項所述之形成金氧半導體的方法，其中該半導體層的材料與該磊晶層的材料不同。
  16. 如申請專利範圍第10項所述之形成金氧半導體的方法，其中該半導 體層的材料包含單晶矽。
  17. 如申請專利範圍第10項所述之形成金氧半導體的方法，還包含形成一蓋層設置在該磊晶結構上。
  18. 如申請專利範圍第17項所述之形成金氧半導體的方法，其中該蓋層包含矽。
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