CN115863383A - 半导体器件及其形成方法 - Google Patents

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Abstract

方法包括：形成突出高于隔离区域的突出半导体鳍；在突出半导体鳍的第一部分上形成栅极堆叠件；使突出半导体鳍的第二部分凹进以在鳍间隔件之间形成凹槽；以及从凹槽形成外延区域。外延区域的形成包括：生长具有第一掺杂浓度的第一外延层；以及在第一外延层上方生长第二外延层。第二外延层具有高于第一掺杂浓度的第二掺杂浓度。方法还包括：在外延区域上方形成层间电介质；以及使层间电介质凹进以形成接触开口。在凹进之后，第一外延层通过第二外延层的剩余部分与接触开口分隔开。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
在鳍式场效应晶体管的形成中，源极/漏极区域通常通过形成半导体鳍、使半导体鳍凹进以形成凹槽以及从凹槽开始生长外延区域来形成。从相邻半导体鳍的凹槽生长的外延区域可以彼此合并，并且所得外延区域可以具有平坦的顶面。源极/漏极接触插塞形成为电连接至源极/漏极区域。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，包括：形成突出高于隔离区域的突出半导体鳍；在所述突出半导体鳍的第一部分上形成栅极堆叠件；使所述突出半导体鳍的第二部分凹进以在鳍间隔件之间形成凹槽；从所述凹槽形成外延区域，其中，形成所述外延区域包括：生长具有第一掺杂浓度的第一外延层；在所述第一外延层上方生长第二外延层，其中，所述第二外延层具有高于所述第一掺杂浓度的第二掺杂浓度；在所述外延区域上方形成层间电介质；以及使所述层间电介质凹进以形成接触开口，其中，在所述凹进之后，所述第一外延层通过所述第二外延层的剩余部分与所述接触开口分隔开。
本申请的另一些实施例提供了一种半导体器件，包括：突出半导体鳍；外延区域，连接至所述突出半导体鳍的末端，其中，所述外延区域包括：第一外延层，具有第一掺杂浓度；第二外延层，位于所述第一外延层上方，其中，所述第二外延层具有高于所述第一掺杂浓度的第二掺杂浓度；接触蚀刻停止层，位于所述外延区域上方；层间电介质，位于所述接触蚀刻停止层上方；以及接触插塞，穿透所述接触蚀刻停止层和所述层间电介质，其中，所述接触插塞通过所述第二外延层的底部部分与所述第一外延层间隔开。
本申请的又一些实施例提供了一种半导体器件，包括：隔离区域；第一突出半导体鳍和第二突出半导体鳍，彼此相邻并且突出至所述隔离区域上方；栅极堆叠件，位于所述第一突出半导体鳍和所述第二突出半导体鳍上；鳍间隔件，与所述隔离区域重叠；第一外延层和第二外延层，都延伸高于所述鳍间隔件，其中，所述第一外延层和所述第二外延层包括硼掺杂的硅锗；第三外延层，位于所述第一外延层和所述第二外延层上方，其中，所述第三外延层具有比所述第一外延层和所述第二外延层高的硼浓度和高的锗原子百分比；以及源极/漏极硅化物区域，延伸至所述第三外延层中，其中，所述源极/漏极硅化物区域接触所述第三外延层的顶面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图5、图6A、图6B、图7A、图7B、图8A、图8B和图9至图13示出了根据一些实施例的基于单个突出半导体鳍的鳍式场效应晶体管(FinFET)的形成中的中间阶段的截面图。
图14和图15示出了根据一些实施例的基于两个突出半导体鳍的FinFET的形成中的中间阶段的截面图。
图16和图17示出了根据一些实施例的基于两个突出半导体鳍的FinFET的形成中的中间阶段的截面图。
图18示出了根据一些实施例的基于多个突出半导体鳍的外延区域的截面图。
图19示出了根据一些实施例的源极/漏极外延区域中的锗或硼分布。
图20示出了根据一些实施例的用于形成FinFET的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“位于…下面”、“在…下方”、“下部”、“位于…上面”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
提供了鳍式场效应晶体管(FinFET)及其形成方法。根据本发明的一些实施例，FinFET包括源极/漏极区域，其通过外延生长具有不同成分的多个半导体层来形成。多个半导体层包括低掺杂层上的高掺杂层。高掺杂层在接触开口的形成中具有停止蚀刻的功能，使得在最终的结构中，它可以将所得源极/漏极硅化物区域与低掺杂半导体层分隔开。这防止了低掺杂半导体层的不期望的快速蚀刻，并且可以减小掺杂剂损失并且提高应变。虽然提供了FinFET作为实例，但是本发明的实施例可以应用于其它类型的晶体管，诸如全环栅(GAA)晶体管、平面晶体管等。本文讨论的实施例是为了提供实例以使得能够制作或使用本发明的主题，并且本领域普通技术人员将容易理解，在保持在不同实施例的考虑范围内的同时可以进行的修改。贯穿各个视图和说明性实施例中，相同的参考标号用于表示相同的元件。虽然可以将方法实施例讨论为以特定顺序实施，但是其它方法实施例可以以任何逻辑顺序实施。
图1至图5、图6A、图6B、图7A、图7B、图8A、图8B和图9至图13示出了根据本发明的一些实施例的包括伪介电鳍的FinFET的形成中的中间阶段的截面图。对应的工艺也示意性反映在如图20中所示的工艺流程200中。
参考图1，提供衬底20。衬底20可以是半导体衬底，诸如块状半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，利用p型或n型掺杂剂)或未掺杂的。半导体衬底20可以是晶圆10的一部分，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常是硅或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，半导体衬底20的半导体材料可以包括硅；锗；化合物半导体，包括碳掺杂的硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。衬底20可以是块状衬底或者可以具有绝缘体上硅结构。
图2至图5、图6A和图6B示出了根据一些实施例的浅沟槽隔离(STI)区域、突出半导体鳍和伪介电鳍(也称为介电鳍)的形成。应该理解，这些图中所示的形成工艺是实例，并且可以使用不同的工艺。参考图2，蚀刻衬底20以形成沟槽24。相应的工艺示出为如图20中所示的工艺流程200中的工艺202。衬底20的位于相邻沟槽24之间的部分称为半导体条26。为了形成沟槽24，在半导体衬底20上形成并且然后图案化垫氧化物层28和硬掩模层30。垫氧化物层28可以是由氧化硅形成的薄膜。根据本发明的一些实施例，垫氧化物层28在热氧化工艺中形成，其中，氧化半导体衬底20的顶面层。
根据本发明的一些实施例，硬掩模层30包括或由氮化硅形成，例如，使用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)等。在硬掩模层30上形成并且然后图案化光刻胶(未显示)。然后使用图案化的光刻胶作为蚀刻掩模来图案化硬掩模层30以形成如图2中所示的硬掩模30。下一步，图案化的硬掩模层30用作蚀刻掩模以蚀刻垫氧化物层28和衬底20，形成沟槽24。
参考图3，沉积介电层32。相应的工艺示出为如图20中所示的工艺流程200中的工艺204。根据本发明的一些实施例，介电层32使用诸如ALD、化学气相沉积(CVD)等的共形沉积工艺来形成。因此，介电层32的水平部分的厚度TH和垂直部分的厚度TV彼此相等或基本彼此相等，例如，具有小于约10％的变化。介电层32的材料可以选自氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、氧化铪、氧化锆、氧化铝等或它们的多层。厚度TV(和TH)可以与沟槽24的宽度相当，例如，TV与沟槽24的宽度的比率在约0.3和约3之间的范围内。
参考图4，沉积介电层34。相应的工艺示出为如图20中所示的工艺流程200中的工艺206。介电层34可以是单层，或者可以是包括多个子层的复合层。根据一些实施例，介电层34使用可流动化学气相沉积(FCVD)、旋涂等来沉积。根据可选实施例，可以使用原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、CVD、等离子体增强化学气相沉积(PECVD)等。根据一些实施例，介电层34包括或由氧化硅、氮化硅、氮氧化硅、碳氮氧化硅或高k介电材料(诸如氧化铪、氧化锆、氧化铝、氮化铝、氮化钛)等、它们的组合、或它们的多层形成。可以实施退火/固化工艺以提高介电层32和34的质量。
根据一些实施例，介电层34包括介电层34A和介电层34A上方的介电层34B。例如，介电层34A可以是氧化硅层，并且介电层34B可以是氮化硅层或由上述材料形成的另一高k介电层。
在随后的工艺中，如图5中所示，可以实施诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺以平坦化介电层34的顶面。然后实施回蚀工艺以回蚀介电层34至期望的高度。因此，使介电层34凹进。相应的工艺示出为如图20中所示的工艺流程200中的工艺208。
图6A和图6B示出了介电层32的凹进。相应的工艺示出为如图20中所示的工艺流程200中的工艺210。凹进可以使用各向同性蚀刻工艺(诸如湿蚀刻工艺或干蚀刻工艺)或各向异性蚀刻工艺(诸如干蚀刻工艺)来实施。蚀刻化学物质(蚀刻溶液或蚀刻气体)选择为使得蚀刻介电层32，而不蚀刻介电层34。
由于介电层32的凹进，介电层34的一些部分突出高于剩余介电层32的顶面以形成介电鳍38。此外，半导体条26具有突出高于剩余介电层32的顶面的一些顶部部分以形成突出半导体鳍40。贯穿描述，介电层32和介电层34的位于突出半导体鳍40下方的部分统称为浅沟槽隔离(STI)区域42。也可以去除硬掩模层30和垫氧化物层28(图5)。
图6B示出了图6A中的截面6B-6B，其中，截面从垂直平面获得。在截面中，介电层32具有位于介电层34下面的底部部分，以及位于底部部分的相对端上方并且连接至底部部分的相对端的侧壁部分。突出半导体鳍40和介电鳍38通过由凹进的介电层32留下的沟槽44彼此分隔开。根据本发明的一些实施例，突出半导体鳍40的高度T1可以在约40nm和约80nm之间的范围内，同时可以采用不同的高度。
参考图7A，伪栅极堆叠件52形成为在突出半导体鳍40和介电鳍38的顶面和侧壁上延伸，并且延伸至沟槽44中。相应的工艺示出为如图20中所示的工艺流程200中的工艺212。伪栅极堆叠件52可以包括伪栅极电介质46和伪栅极电介质46上方的伪栅电极48。伪栅极电介质46可以包括或由氧化硅形成，并且伪栅电极48可以包括或由非晶硅或多晶硅形成，同时也可使用其它适用的材料。伪栅极堆叠件52的每个也可以包括伪栅电极48上方的一个(或多个)硬掩模层50。硬掩模层50可以由氮化硅、氧化硅、碳氮化硅、碳氮氧化硅或它们的多层形成。伪栅极堆叠件52可以横跨一个或多个突出半导体鳍40和一个或多个介电鳍38上方。伪栅极堆叠件52也具有垂直于突出半导体鳍40和介电鳍38的纵向的纵向。
伪栅极堆叠件52的形成可以包括：沉积共形栅极介电层；沉积伪栅电极层以完全填充沟槽44(图6B)；平坦化伪栅电极层的顶面；在平坦化的伪栅电极层上沉积硬掩模层；以及图案化沉积层。
在伪栅极堆叠件52的形成之后，介电间隔件层60沉积为共形层。相应的工艺示出为如图20中所示的工艺流程200中的工艺214。根据一些实施例，介电间隔件层60包括或由一种或多种介电材料形成，其可以包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等、它们的组合和/或它们的复合层。
图7B示出了图7A中的截面7B-7B，其中，截面在垂直平面中获得。如图7B中所示，间隔件层60可以延伸至突出半导体鳍40和其对应的相邻介电鳍38之间的沟槽44中。
图8A和图8B分别示出了在蚀刻介电间隔件层60以形成栅极间隔件62和鳍间隔件64中的立体图和截面图。相应的工艺示出为如图20中所示的工艺流程200中的工艺216。图8B示出了图8A中的垂直截面8B-8B。蚀刻通过一个或多个各向异性蚀刻工艺来实施，这取决于介电间隔件层60的结构、子层(如果有的话)和材料。由于蚀刻，去除介电间隔件层60的位于伪栅极堆叠件52、突出半导体鳍40和介电鳍38的顶面上的顶部部分。因此栅极间隔件62形成在伪栅极堆叠件52的侧壁上，并且鳍间隔件64形成在突出半导体鳍40和介电鳍38的侧壁上。间隔件层60的接触介电层32的顶面的水平部分可以被完全去除，或者可以被减薄，但是仍然具有剩余的薄部分。
然后实施蚀刻工艺以蚀刻突出半导体鳍40的未由伪栅极堆叠件52和栅极间隔件62(图8A)覆盖的部分，产生如图9中所示的凹槽63。相应的工艺示出为如图20中所示的工艺流程200中的工艺218。图9示出了与图8B的截面相同的截面。在图9中，使用虚线以表示突出半导体鳍40的由伪栅极堆叠件52和栅极间隔件62保护的部分。突出半导体鳍40不在所示的平面中，并且因此显示为虚线。
凹进可以是各向异性的，并且突出半导体鳍40的直接位于伪栅极堆叠件52和栅极间隔件62下面的部分受到保护而免于蚀刻。凹进的半导体鳍40(或半导体条26)的顶面可以高于STI区域42的顶面、与STI区域42的顶面齐平或低于STI区域42的顶面。例如，虚线66A和66B以及实心顶面66C示出了剩余突出半导体鳍40(或半导体条26)的顶面66的可能位置。根据本发明的一些实施例，突出半导体鳍40的凹进通过干蚀刻工艺来实施。干蚀刻可以使用诸如C2F6、CF4、SO2、HF和臭氧的混合物(随后是稀释的HF)、HBr、Cl2和O2的混合物、HBr、Cl2、O2和CF2的混合物等的工艺气体来实施。蚀刻可以是各向异性的或各向同性的。
在凹进工艺中，也使栅极间隔件62和鳍间隔件64凹进。DTI区域42上的鳍间隔件64仍然具有一些剩余部分。剩余鳍间隔件64的高度T2与突出半导体鳍40的高度T1有关，并且高度T1越大，鳍间隔件64的高度T2将越大，并且反之亦然。此外，高度T2越大，使突出半导体鳍40凹进越少，并且顶面66将越高，并且反之亦然。应该理解，如果鳍间隔件64太高，则随后形成的外延区域将太小。如果鳍间隔件64太短，则随后形成的外延区域将太大并且太宽。根据一些实施例，高度T2可以选择为在约5nm和约30nm之间的范围内。
下一步，通过选择性生长(通过外延)多个半导体层来形成外延区域(源极/漏极区域)68，产生图10中的结构，其显示了外延区域68中的一个。相应的工艺示出为如图20中所示的工艺流程200中的工艺220。取决于所得FinFET是p型FinFET还是n型FinFET，p型或n型杂质可以随着外延的进行而原位掺杂。例如，当所得FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、硅硼(SiB)等。相反，当所得FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。在外延工艺中，介电鳍38用于限制外延源极/漏极区域68的横向生长，并且防止相邻的源极/漏极区域68彼此合并。在随后的讨论中，p型FinFET的p型源极/漏极区域用作实例。实施例的概念也可以应用于n型源极/漏极区域的形成工艺和结构。
根据一些实施例，外延区域68可以包括外延层L1、L21和L22。外延层L3(也称为覆盖层)可以或可以不形成在外延层L22上。因此，外延层L3使用虚线来示出以表示它可以或可以不形成。外延层L1、L21、L22和L3通过选择性外延工艺来形成。外延层L1、L21、L22和L3的沉积可以使用远程等离子体化学气相沉积(RPCVD)、等离子体增强化学气相沉积(PECVD)等来实施。外延区域68的顶部可以与突出鳍40和/或介电鳍38的顶部齐平。外延区域68的顶部也可以略高于或低于(例如，高度差小于约10nm或5nm)突出半导体鳍40和/或介电鳍38的顶部。
根据一些实施例，外延层L1、L21、L22和L3包括或由SiGeB形成。用于形成它们的工艺气体可以包括：含硅气体，诸如硅烷、乙硅烷(Si2H6)二氯硅烷(DCS)等；含锗气体，诸如锗烷(GeH4)、二锗烷(Ge2H6)等；以及含掺杂剂工艺气体，诸如B2H6等。外延层L1、L21、L22和L3的每个的成分与其直接相邻的外延层不同，使得它们可以彼此区分开。根据一些实施例，外延层L21具有高于外延层L1的硼浓度的硼浓度，和/或高于外延层L1的锗原子百分比的锗原子百分比。外延层L22可以具有等于或高于外延层L21的硼浓度的硼浓度，和/或高于外延层L21的锗原子百分比的锗原子百分比。外延层L3可以具有等于或高于外延层L22的硼浓度的硼浓度。外延层L3也可以由硅锗形成，并且可以具有等于或低于外延层L22的锗原子百分比的锗原子百分比。可选地，外延层L3可以由硅(其中没有硼和锗)或SiB(其中没有锗)形成，并且可以具有等于或高于外延层L22的硼浓度的硼浓度。
用于形成外延层L1、L21和L22的每个的工艺可以包括在对应沉积之后的回蚀工艺。回蚀工艺可以利用蚀刻气体(诸如HCl)来实施，并且可以或可以不包括诸如SiH4的含硅气体。回蚀产生并且改善(111)小平面的形成，并且有助于成形外延区域68并且去除相应沉积室中的残留气体以便减少缺陷。
根据一些实施例，外延层L1的沉积通过非共形沉积工艺(其可以是自底向上工艺)来实施，使得外延层L1的底部部分厚于侧壁部分。根据一些实施例，沉积外延层L1直至其顶面与鳍间隔件64的顶端齐平或低于鳍间隔件64的顶端。外延层L1也可以包括多层结构，包括例如SiGe层(在不掺杂有硼的情况下)和SiGe层上方的SiGeB层。外延层L1可以具有在约1×1020/cm3和约8×1020/cm3之间的范围内的硼浓度。锗原子百分比可以在约15％和约30％之间的范围内。根据一些实施例，外延层L1可以具有均匀的锗原子百分比。根据可选实施例，外延层L1可以具有梯度锗原子百分比，上部部分具有比相应下部部分高的锗原子百分比。例如，外延层L1的底部部分可以具有等于或低于约15％的锗原子百分比，并且随着外延层L1的外延的进行，锗原子百分比可以逐渐且持续增加，外延层L1的顶部部分中的锗原子百分比等于约30％。外延层L1的厚度T3可以在约5nm和约15nm之间的范围内，这取决于凹槽63的底部的位置(图9)。
外延层L21可以具有高于外延层L1中的硼浓度的硼浓度。例如，根据一些实施例，外延层L21中的硼浓度可以在约8×1020/cm3和约1×1021/cm3之间的范围内。此外，外延层L21中的锗原子百分比高于外延层L1中的锗原子百分比。例如，根据一些实施例，外延层L21中的锗原子百分比可以在约40％和约60％之间的范围内。
外延层L21的顶端比突出半导体鳍40的顶端(和/或介电鳍38的顶端)低距离T4。距离T4设计为足够大以允许用于在其上生长外延层L22的足够间隔(外延区域68基本不超过突出半导体鳍40的顶端)，并且不会太小以允许足够大的L21。如果距离T4太大，则外延区域68的形状将异常。如果距离T4的值太小，则上面的外延层L22将太薄，并且可能在随后的接触开口形成中被蚀刻穿过，导致硼损失。根据一些实施例，距离T4选择为在约8nm和约20nm之间的范围内。
此外，外延层L21的高度T5的值不可以太小或太高。如果高度T5太小，则外延区域68的形状将异常。如果高度T5的值太高，上面的外延层L22将太薄，并且可能在随后的接触开口形成中被蚀刻穿过(图12)。这将导致外延层L21中的硼损失。根据一些实施例，高度T5选择为在约15nm和约35nm之间的范围内。
根据一些实施例，为了确保外延区域68具有正常形状使得其可以生成足够的应变，外延层L21可以足够宽，但是不能太宽。例如，比率W1/T4可以在约1和约3之间的范围内，其中，W1是外延区域68的宽度。同样，比率T5/T4可以在约1和约4之间的范围内。否则，如果比率W1/T4和/或比率T5/T4小于约1，则外延层L21将太小。如果比率W1/T4大于约1和/或比率T5/T4大于约4，则外延层L21将太高，从而导致硼损失问题。
外延层L22沉积在外延层L21上方，并且在截面图中可以具有菱形。根据一些实施例，外延层L22中的硼浓度BC22等于或高于外延层L21中的硼浓度BC21。例如，外延层L22中的硼浓度BC22可以在约8×1020/cm3和约3×1021/cm3之间的范围内。比率BC22/BC21可以在约1和约3之间的范围内。此外，外延层L22中的锗原子百分比高于外延层L21中的锗原子百分比，例如，差值在约15％和约30％之间的范围内。根据一些实施例，外延层L22中的锗原子百分比可以在约45％和约60％之间的范围内。
根据一些实施例，外延层L22在其沉积时具有均匀的硼浓度和/或均匀的锗原子百分比。根据可选实施例，外延层L22在其沉积时具有不均匀的硼浓度和/或均匀的锗原子百分比。例如，外延层L22可以具有下子层和上子层，其中，下子层具有比上子层大的硼浓度和/或大的锗原子百分比。如将在随后的段落中所讨论，具有更大硼浓度和更大锗原子百分比的SiGeB层在接触开口的随后形成中具有更低的蚀刻速率。因此，如果上子层被蚀刻穿过，则下子层可以用作蚀刻停止层。根据一些实施例，下子层中的硼浓度与上子层中的硼浓度的比率可以大于2，并且可以在约5和约10之间的范围内。下子层中的锗原子百分比和上子层中的锗原子百分比的差值可以大于约5％，并且可以在约5％和约10％之间的范围内。外延层L22也可以具有梯度硼浓度和/或梯度锗原子百分比。例如，外延层L22的最低部分可以具有最高的硼浓度和最高的锗原子百分比。随着外延层L22的外延的进行，硼浓度和锗原子百分比逐渐减小，并且外延层L22的最高部分可以具有最低的硼浓度和最低的锗原子百分比。
相反，外延层L22的最高部分可以具有最高的硼浓度和最高的锗原子百分比，而外延层L22的最低部分可以具有最低的硼浓度和最低的锗原子百分比。因此，在接触开口(图12)的形成中，外延层L22的最高部分用作有效的蚀刻停止层以阻碍外延层L22的蚀刻。
外延层L22的顶部部分的厚度T6足够大，使得在随后的接触开口形成之后，留下外延层L22的层。此外，也期望在随后的硅化工艺之后，保留外延层L22的部分以将所得硅化物区域与外延层L21分隔开。根据一些实施例，厚度T6大于约10nm，并且可以在约10nm和约20nm之间的范围内。
根据一些实施例，外延层L22是外延区域68的最顶(和最外)层。根据可选实施例，也形成外延层L3。外延层L3可以具有低于L22的锗原子百分比但是高于L21的锗原子百分比的锗原子百分比以及高于外延层L22的硼浓度，并且可以具有比外延层L1高的锗原子百分比。根据一些实施例，外延层L3中的硼浓度可以在约1×1021/cm3和约2×1021/cm3之间的范围内。根据一些实施例，外延层L3中的锗原子百分比可以在约45％和约55％之间的范围内。外延层L3也可以具有低于约45％的低锗原子百分比，并且可以由SiB(不含锗)形成。
下一步，参考图11，在外延区域68上方和伪栅极堆叠件52(图7A和图8A)上方形成接触蚀刻停止层(CESL)70和层间电介质(ILD)72。相应的工艺示出为如图20中所示的工艺流程200中的工艺222。实施诸如CMP工艺或机械研磨工艺的平坦化工艺以去除CESL 70和ILD 72的过量部分，直至伪栅极堆叠件52(图8A)暴露。
在随后的工艺中，利用替换栅极堆叠件(未显示)替换伪栅极堆叠件52(图8A)，替换栅极堆叠件可以包括界面层(诸如氧化硅层)、界面层上方的高k介电层、一个或多个功函层、覆盖层和填充金属区域等。根据可选实施例，伪栅极堆叠件52不被替换，并且用作所得FinFET的实际栅极。
下一步，参考图12，蚀刻ILD 72和CESL 70以形成源极/漏极接触开口74。相应的工艺示出为如图20中所示的工艺流程200中的工艺224。根据形成外延层L3的一些实施例，外延层L3被蚀刻穿过，并且外延层L22的顶面暴露。控制蚀刻以在外延层L22中停止，外延层L22的过蚀刻较小。例如，源极/漏极接触开口74可以延伸至外延层L22中在约1nm和约3nm之间的范围内的深度。
由于增加的硼浓度和/或增加的锗原子百分比，实现了外延层L22的减少的过蚀刻。例如，在用于形成源极/漏极接触开口74的清洁工艺中，可以使用诸如去离子水和臭氧(O3)的化学物质，其氧化外延区域68，并且去除成为外延层L22的蚀刻的一部分的所得氧化物。当硼浓度和/或锗原子百分比增加时，蚀刻速率减小。因此，外延层L22用作蚀刻(清洁)停止层。外延层L22不被蚀刻穿过是期望的，并且在源极/漏极接触开口74下面留下足够的剩余层。否则，如果外延层L22被蚀刻穿过，则因为外延层L21具有比外延层L22低的硼浓度和/或低的锗原子百分比，所以外延层L21的蚀刻速率将较高并且不可控。这将导致L21的显著的部分被去除，并且L21的蚀刻部分中的硼的损失显著。此外，通过提供硼浓度和/或锗原子百分比甚至高于剩余部分的上子层或下子层，提供了有效的蚀刻停止层。
下一步，如图13中所示，形成源极/漏极硅化物区域76。相应的工艺示出为如图20中所示的工艺流程200中的工艺226。根据本发明的一些实施例，源极/漏极硅化物区域76的形成包括：沉积诸如钛层、钴层等的金属层，其延伸至开口74中(图12)；以及然后实施退火工艺，使得金属层的底部部分与外延层L22反应形成硅化物区域76。可以去除剩余的未反应金属层。然后形成电连接至源极/漏极硅化物区域76的源极/漏极接触插塞78。相应的工艺示出为如图20中所示的工艺流程200中的工艺228。根据一些实施例，源极/漏极接触插塞78包括TiN层和TiN层上方的填充金属(诸如钨或钴)。因此形成FinFET 80。
硅化工艺也消耗了外延层L22的一些部分。期望在硅化工艺之后，仍然有外延层L22的部分(具有厚度T6’)保留，以将源极/漏极硅化物区域76与外延层L21分隔开。厚度T6’的值不能太高或太小。如果T6’的值太小，由于工艺变化，相应管芯中的FinFET的一些的源极/漏极硅化物区域76可以接触外延层L21，并且器件性能将下降。如果厚度T6’的值太高，则外延层L21的厚度将必须减小，以允许有空间用于外延层L22的增加的厚度。因此，外延层L21将太小，并且外延区域68的形状将相应改变。这最终使得硅化物区域76落在比期望低的水平处。因此，剩余外延层L22的厚度T6’可以选择为在约3nm和约10nm之间的范围内。
类似于厚度T6’，从源极/漏极硅化物区域76至突出鳍40的顶部的距离T7也不可以太大或太小。否则，结果将分别类似于厚度T6’太小或太大。因此，距离T7可以选择为在约10nm和约15nm之间的范围内。
如图13中所示的FinFET 80基于单个突出半导体鳍40形成。根据可选实施例，可以形成多鳍FinFET，如图14至图18中所示。除非另有说明，这些实施例中的组件的材料和形成工艺基本上与相同的组件相同，相同的组件在前述实施例中由相同的参考标号表示。因此，关于图14至图18中所示的组件的形成工艺和材料的细节可以在前述实施例的讨论中找到。
参考图14，形成外延区域16。这些实施例的初始步骤基本上与图1至图5、图6A、图6B、图7A、图7B、图8A、图8B和图9中所示的相同，不同之处在于，在图14中，两个或多个突出半导体鳍40彼此相邻而其间没有伪鳍38。形成工艺也类似于前述实施例，不同之处在于，突出半导体鳍40彼此靠近，并且在介电层32的形成之后，在紧密定位的突出半导体鳍40之间不填充介电层34。因此，在紧密定位的突出半导体鳍40之间将不形成伪鳍38。
图14示出了根据一些实施例的由两个(或多个)突出半导体鳍40形成外延区域68，其中，基于不同的突出半导体鳍40生长的外延层L21不合并。显示了外延层L1、L21、L22和L3(器可以或可以不形成)。外延层L21不合并。相反，基于相邻突出半导体鳍40生长的外延层L22合并。
根据这些实施例，为了确保外延层L21足够大但是不过量，并且上面的外延层L22具有足够的厚度使得外延层L22不被蚀刻穿过，外延层L21和L22的尺寸受到控制。相邻外延层L21之间的距离D1可以选择为在约3nm和约10nm之间的范围内。这允许在外延层22的顶部到达突出半导体鳍40的顶面水平之前有足够的空间用于外延层L22的合并。
根据这些实施例，外延层L22的合并高度MH22选择为在约15nm和约20nm之间的范围内。合并高度MH22也可以在鳍高度T1的约20％和约30％之间的范围内(使得比率MH22/T1在0.2和约0.3之间的范围内)。如果合并高度MH22小于约15nm，和/或比率MH22/T1小于约0.2，则外延层L22可能太薄，并且可能在随后工艺中被蚀刻穿过，导致硼损失。如果合并高度MH22大于约20nm，和/或比率MH22/T1大于约0.3，则随后形成的接触插塞将落在太高的水平处，并且可能存在短路问题。
图15示出了接触插塞78和硅化物区域76的形成。硅化物区域76形成在外延区域L21之上，并且与外延区域L21间隔开。厚度T6’可以在约3nm和约10nm之间的范围内。
图16和图17示出了根据可选实施例的多鳍FinFET的形成。这些实施例类似于如图14和图15中所示的实施例，不同之处在于，层L21合并，并且层L22形成在合并的层L21上。
根据这些实施例，外延层L21的合并高度MH21选择为在约15nm和约20nm之间的范围内。合并高度MH21可以小于鳍高度T1的约30％。合并高度MH21也可以小于约30nm。如果合并高度MH21大于鳍高度T1的约30％，和/或大于约30nm，则外延层L21和L22的整体形状将不期望地改变，并且随后形成的接触插塞78将落在太高的水平处，并且可能存在短路问题。比率T1/MH21可以在约3和约8之间的范围内。
外延区域68的宽度W4可以在约40nm和约60nm之间的范围内。合并的外延层L21的宽度W3可以在约35nm和约45nm之间的范围内，并且可以在宽度W4的约60％和约90％之间的范围内。如果宽度W3小于约35nm，则它可能小于鳍间距，并且外延层L21的合并可能不会发生。如果宽度W3大于约45nm，则外延层L21和L22的总体积可能太小，并且外延层L21和L22的从相邻突出半导体鳍40生长的部分可能不会合并为一个单个区域。类似地，如果宽度W3大于约60nm，则它可能会占用太多间隔，并且可能使得相邻FinFET的外延区域合并。
图17示出了接触插塞78和硅化物区域76的形成。硅化物区域76形成在合并的外延区域L21之上，并且与合并的外延区域L21间隔开。厚度T6’可以在约3nm和约10nm之间的范围内。
图18示意性示出了基于多个突出半导体鳍40形成的外延区域68。根据一些实施例，基于多个突出半导体鳍40的外延层L21合并。
图19示意性示出了根据一些实施例的外延区域68中的硼的分布。在外延区域68的沉积之后，存在使得锗扩散的多个热工艺。标记了L1、L21、L22和L3层。虚线84示意性示出了锗分布，其中，外延层L22的底部部分具有最高的硼浓度，并且虚线86示意性示出了锗分布，其中，外延层L22的顶部部分具有最高的硼浓度。硼分布可以具有类似的趋势，并且也可以使用图19示意性示出。
本发明的实施例具有一些有利特征。通过选择适当的硼浓度、锗百分比以及外延层的位置和厚度，源极/漏极接触插塞和硅化物区域可以落在(并且停止在)具有高掺杂剂浓度和锗浓度的外延层上。因此避免了掺杂剂损失问题。此外，由于外延区域的减少的损失，外延区域的应变保持较高。FinFET的电流增加。此外，由于更好的接触平台和良好定位的高掺杂层，寄生电容可以减小。通过透射电子显微镜(TEM)纳米束衍射测量的实验结果表明，通过使用本发明的实施例，与传统结构相比，源极/漏极区域中的应变可以提高约0.4％，其中接触插塞和硅化物区域延伸至L21层中。
根据本发明的一些实施例，方法包括：形成突出高于隔离区域的突出半导体鳍；在突出半导体鳍的第一部分上形成栅极堆叠件；使突出半导体鳍的第二部分凹进以在鳍间隔件之间形成凹槽；从凹槽形成外延区域，其中，形成外延区域包括：生长具有第一掺杂浓度的第一外延层；在第一外延层上方生长第二外延层，其中，第二外延层具有高于第一掺杂浓度的第二掺杂浓度；在外延区域上方形成层间电介质；以及使层间电介质凹进以形成接触开口，其中，在凹进之后，第一外延层通过第二外延层的剩余部分与接触开口分隔开。在实施例中，第一掺杂浓度和第二掺杂浓度是硼的浓度。在实施例中，第一外延层和第二外延层包括硅锗，并且其中，第二外延层具有比第一外延层高的锗原子百分比。在实施例中，形成外延区域还包括在第二外延层上方生长半导体覆盖层，其中，半导体覆盖层具有低于第二外延层的第二锗原子百分比的第一锗原子百分比。在实施例中，方法还包括：在接触开口的底部处和外延区域的顶面处形成硅化物区域，其中，硅化物区域通过第二外延层的剩余部分的一部分与第一外延层间隔开。在实施例中，生长第二外延层包括：生长第一子层；以及在第一子层上方生长第二子层，其中，第一子层具有比第二子层大的掺杂浓度，并且其中，第一子层和第二子层都具有比第一外延层大的掺杂浓度。在实施例中，第二外延层的剩余部分包括第一子层。在实施例中，生长第一外延层包括：生长第一子层；以及在第一子层上方生长第二子层，其中，第一子层具有比第二子层低的掺杂浓度，并且其中，第一子层和第二子层都具有比第一外延层大的掺杂浓度。在实施例中，第二外延层的剩余部分包括第一子层和第二子层。在实施例中，在外延区域已经形成时并且在层间电介质形成之前，第一外延层的最顶点低于突出半导体鳍的顶部水平。在实施例中，方法还包括：在突出半导体鳍的相对侧上形成伪介电鳍，其中，外延区域的最顶端基本位于与突出半导体鳍和伪介电鳍相同的水平处。
根据本发明的一些实施例，器件包括：突出半导体鳍；栅极堆叠件，位于突出半导体鳍上：外延区域，连接至突出半导体鳍的末端，其中，外延区域包括：第一外延层，具有第一掺杂浓度；第二外延层，位于第一外延层上方，其中，第二外延层具有高于第一掺杂浓度的第二掺杂浓度；接触蚀刻停止层，位于外延区域上方；层间电介质，位于接触蚀刻停止层上方；以及接触插塞，穿透接触蚀刻停止层和层间电介质，其中，接触插塞通过第二外延层的底部部分与第一外延层间隔开。在实施例中，器件还包括：硅化物区域，延伸至第二外延层中，其中，硅化物区域通过第二外延层的底部部分与第一外延层间隔开。在实施例中，第二外延层的底部部分具有在约3nm和约10nm之间的范围内的厚度。在实施例中，器件还包括：半导体覆盖层，位于第二外延层上方，其中，半导体覆盖层具有低于第二外延层的第二锗原子百分比的第一锗原子百分比。在实施例中，器件还包括：第三外延层，位于第一外延层下面；以及鳍间隔件，接触第三外延层的相对侧壁，其中，第三外延层具有低于第一掺杂浓度的第三掺杂浓度。在实施例中，第一外延层和第二外延层包括硅锗，并且其中，第二外延层具有比第一外延层高的锗原子百分比。
根据本发明的一些实施例，器件包括：隔离区域；第一突出半导体鳍和第二突出半导体鳍，彼此相邻并且突出至隔离区域上方；栅极堆叠件，位于第一突出半导体鳍和第二突出半导体鳍上；鳍间隔件，与隔离区域重叠；第一外延层和第二外延层，都延伸高于鳍间隔件，其中，第一外延层和第二外延层包括硼掺杂的硅锗；第三外延层，位于第一外延层和第二外延层上方，其中，第三外延层具有比第一外延层和第二外延层高的硼浓度和高的锗原子百分比；以及源极/漏极硅化物区域，延伸至第三外延层中，其中，源极/漏极硅化物区域接触第三外延层的顶面。在实施例中，第一外延层与第二外延层合并，合并高度小于第一突出半导体鳍的鳍高度的约30％。在实施例中，第一外延层与第二外延层分隔开，并且第三外延层将第一外延层连接至第二外延层，并且其中，第三外延层具有在第一突出半导体鳍的鳍高度的约20％和约30％之间的范围内的合并高度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
形成突出高于隔离区域的突出半导体鳍；
在所述突出半导体鳍的第一部分上形成栅极堆叠件；
使所述突出半导体鳍的第二部分凹进以在鳍间隔件之间形成凹槽；
从所述凹槽形成外延区域，其中，形成所述外延区域包括：
生长具有第一掺杂浓度的第一外延层；
在所述第一外延层上方生长第二外延层，其中，所述第二外延层具有高于所述第一掺杂浓度的第二掺杂浓度；
在所述外延区域上方形成层间电介质；以及
使所述层间电介质凹进以形成接触开口，其中，在所述凹进之后，所述第一外延层通过所述第二外延层的剩余部分与所述接触开口分隔开。
2.根据权利要求1所述的方法，其中，所述第一掺杂浓度和所述第二掺杂浓度是硼的浓度。
3.根据权利要求1所述的方法，其中，所述第一外延层和所述第二外延层包括硅锗，并且其中，所述第二外延层具有比所述第一外延层高的锗原子百分比。
4.根据权利要求3所述的方法，其中，形成所述外延区域还包括在所述第二外延层上方生长半导体覆盖层，其中，所述半导体覆盖层具有低于所述第二外延层的第二锗原子百分比的第一锗原子百分比。
5.根据权利要求1所述的方法，还包括：在所述接触开口的底部处和所述外延区域的顶面处形成硅化物区域，其中，所述硅化物区域通过所述第二外延层的剩余部分的一部分与所述第一外延层间隔开。
6.根据权利要求1所述的方法，其中，生长所述第二外延层包括：
生长第一子层；以及
在所述第一子层上方生长第二子层，其中，所述第一子层具有比所述第二子层大的掺杂浓度，并且其中，所述第一子层和所述第二子层都具有比所述第一外延层大的掺杂浓度。
7.根据权利要求6所述的方法，其中，所述第二外延层的所述剩余部分包括所述第一子层。
8.根据权利要求1所述的方法，其中，生长所述第一外延层包括：
生长第一子层；以及
在所述第一子层上方生长第二子层，其中，所述第一子层具有比所述第二子层低的掺杂浓度，并且其中，所述第一子层和所述第二子层都具有比所述第一外延层大的掺杂浓度。
9.一种半导体器件，包括：
突出半导体鳍；
外延区域，连接至所述突出半导体鳍的末端，其中，所述外延区域包括：
第一外延层，具有第一掺杂浓度；
第二外延层，位于所述第一外延层上方，其中，所述第二外延层具有高于所述第一掺杂浓度的第二掺杂浓度；
接触蚀刻停止层，位于所述外延区域上方；
层间电介质，位于所述接触蚀刻停止层上方；以及
接触插塞，穿透所述接触蚀刻停止层和所述层间电介质，其中，所述接触插塞通过所述第二外延层的底部部分与所述第一外延层间隔开。
10.一种半导体器件，包括：
隔离区域；
第一突出半导体鳍和第二突出半导体鳍，彼此相邻并且突出至所述隔离区域上方；
栅极堆叠件，位于所述第一突出半导体鳍和所述第二突出半导体鳍上；
鳍间隔件，与所述隔离区域重叠；
第一外延层和第二外延层，都延伸高于所述鳍间隔件，其中，所述第一外延层和所述第二外延层包括硼掺杂的硅锗；
第三外延层，位于所述第一外延层和所述第二外延层上方，其中，所述第三外延层具有比所述第一外延层和所述第二外延层高的硼浓度和高的锗原子百分比；以及
源极/漏极硅化物区域，延伸至所述第三外延层中，其中，所述源极/漏极硅化物区域接触所述第三外延层的顶面。
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