TWI809473B - 形成鰭式場效電晶體之方法 - Google Patents

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Abstract

一種形成鰭式場效電晶體之方法包括形成半導體鰭片凸出高於隔離區域的頂面。半導體鰭片與半導體帶重疊，且半導體帶接觸隔離區域。方法更包括形成閘極堆疊於半導體鰭片的側壁與頂面上，以及蝕刻半導體鰭片與半導體帶，以形成溝槽。溝槽具有位於半導體鰭片中的上部以及位於半導體帶中的下部。在溝槽的下部中成長半導體區域。用於成長半導體區域的製程氣體不含n型含摻雜劑氣體與p型含摻雜劑氣體。在溝槽的上部中成長源極/汲極區域，其中源極/汲極區域包括p型摻雜劑或n型摻雜劑。

Description

形成鰭式場效電晶體之方法
本揭露之一些實施方式是有關於一種形成鰭式場效電晶體(FinFET)之方法。
在積體電路的形成中，為電晶體形成深源極/汲極區域，從而可以降低通道電阻。因此可以提高相應電晶體的性能。然而，深源極/汲極區域的形成可能導致漏電流的增加。
根據一些實施方式，一種形成鰭式場效電晶體之方法包括形成半導體鰭片凸出高於隔離區域的頂面，其中半導體鰭片與半導體帶重疊，且半導體帶接觸隔離區域；形成閘極堆疊於半導體鰭片的側壁與頂面上；蝕刻半導體鰭片與半導體帶，以形成溝槽，其中溝槽包括位於半導體鰭 片中的上部以及位於半導體帶中的下部；在溝槽的下部中成長半導體區域，其中用於成長半導體區域的製程氣體不含n型含摻雜劑氣體與p型含摻雜劑氣體；以及在溝槽的上部中成長源極/汲極區域，其中源極/汲極區域包括p型摻雜劑或n型摻雜劑。
根據一些實施方式，一種形成鰭式場效電晶體之方法包括形成半導體鰭片凸出高於隔離區域的頂面。形成閘極堆疊於半導體鰭片上；蝕刻半導體鰭片，以形成溝槽，其中溝槽更延伸至半導體鰭片下方的半導體帶中，並且延伸至井區域中；成長半導體區域於溝槽的下部中，其中半導體區域的頂面齊平於或低於半導體鰭片的底部，且半導體區域的第一摻雜劑濃度低於井區域的第二摻雜劑濃度，且其中第一摻雜劑濃度與第二摻雜劑濃度是n型與p型摻雜劑的摻雜劑濃度；以及成長源極/汲極區域於半導體區域上。
根據一些實施方式，一種形成鰭式場效電晶體之方法包括形成井區域於半導體基板中；形成隔離區域延伸至井區域中；凹陷隔離區域，其中井區域的一部分凸出高於隔離區域，以形成半導體鰭片，位於隔離區域之間的井區域一部分作為半導體帶；成長半導體區域於半導體帶中，其中用於成長半導體區域的製程氣體不含p型摻雜劑與n型摻雜劑；以及形成源極/汲極區域於半導體區域上，其中半導體區域具有第一摻雜濃度，第一摻雜濃度低於井區域的第二摻雜濃度與源極/汲極區域的第三摻雜濃度。
10:晶圓
20:基板
22:井區域
24:隔離區域
24TS:頂面
24BS:底面
26:半導體帶
28:墊氧化物層
30:硬遮罩層
36:鰭片
38:虛設閘極堆疊
40:虛設閘極介電
42:虛設閘極電極
44:硬遮罩層
46:閘極間隔物
50:溝槽
50SW:側壁
50SW’:虛線
50BOT:底部
51:源極/汲極延伸區域
53:通道區域
56:半導體區域
60:源極/汲極區域
60A:子層
60B:子層
60C:子層
61:空隙
62:接觸蝕刻停止層
64:層間介電
66:溝槽
68:界面層
70:高k介電層
72:閘極介電
74:黏著層
76:功函數層
78:覆蓋層
80:填充金屬區域
82:閘極電極
84:閘極堆疊
86:硬遮罩
88:接觸插塞
90:矽化物區域
92:蝕刻停止層
94:介電層
96:閘極接觸插塞
98:源極/汲極接觸插塞
102:鰭式場效電晶體
200:製程流程
202:步驟
204:步驟
206:步驟
208:步驟
210:步驟
212:步驟
214:步驟
216:步驟
218:步驟
220:步驟
222:步驟
224:步驟
226:步驟
228:步驟
D1:深度
S1:接近度
S2:接近度
5B-5B:剖面
7A-7A:剖面
8A-8A:剖面
9A-9A:剖面
11A-11A:剖面
本揭露之一些實施方式的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1圖至第4圖、第5A圖、第5B圖、第6A圖、第6B圖、第6C圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10圖、第11A圖、第11B圖、第12圖、第13A圖與第13B圖繪示根據本揭露之一些實施方式的形成鰭式場效電晶體(Fin Field-Effect Transistors；FinFETs)的中間階段之剖面圖。
第14圖繪示根據本揭露之一些實施方式的形成鰭式場效電晶體之流程圖。
以下揭露提供用於實施本揭露之一些實施方式或實例之不同特徵。下文描述組件及配置之特定實例以簡化本揭露之一些實施方式。當然，此等組件及配置僅為實例且並非意欲為限制性的。例如，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施方式，且亦可包括附加特徵可形成在第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施方式。此外，本揭露之一些實施方式在各種實例中 可重複參考符號及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施方式及/或組態之間的關係。
進一步地，為方便描述可在本揭露之一些實施方式中使用空間上相對之術語，諸如「在......之下」、「在......下方」、「下面的」、「在......上方」、「上面的」及其類似物來描述如在諸圖中所描述之一個元件或特徵與另外之(諸等)元件或(諸等)特徵的關係。該等空間上相對之術語意欲除諸圖中所描述之方位外，涵蓋處於使用或操作中之元件之不同方位。元件可另外定位(經90度旋轉或在其它方位)且據此解釋本揭露之一些實施方式所用之該等空間上相對之描述詞。
本揭露之一些實施方式提供一種鰭式場效電晶體(FinFET)及其形成方法。根據本揭露之一些實施方式，在上方形成有閘極堆疊的半導體鰭片(semiconductor fin)被蝕刻，以形成溝槽。溝槽深入延伸到半導體鰭片下方的半導體帶(semiconductor strip)中，使得在半導體鰭片中的溝槽的上部具有更垂直的側壁，並且更靠近FinFET的通道區。未摻雜或無意(unintentionally)摻雜的半導體區域在溝槽底部磊晶成長。半導體區域可以具有齊平於(在製程變化內)或略低於半導體鰭片的底部的頂面。然後在半導體區域上磊晶成長摻雜的源極/汲極區域。通過形成無摻雜或低摻雜濃度的半導體區域，降低相鄰源極/汲極區域之間的漏電流。在此討論的實施方式將提供示 例，以能夠製造或使用本揭露之一些實施方式的標的，並且所屬技術領域中具有通常知識者將容易理解在保持在不同實施方式的預期範圍內的同時可以進行修改。在各種的視圖與說明性實施方式中，相同的圖式標記用於表示相同的元件。儘管可以將方法實施方式討論為以特定的順序執行，但其他的方法實施方式可以任何其他的邏輯順序執行。
第1圖至第4圖、第5A圖、第5B圖、第6A圖、第6B圖、第6C圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10圖、第11A圖、第11B圖、第12圖、第13A圖與第13B圖繪示根據本揭露之一些實施方式的形成鰭式場效電晶體(Fin Field-Effect Transistors；FinFETs)的中間階段之剖面圖。相應的製程亦示意性地反映在第14圖所示的製程流程中。
參閱第1圖，提供基板20。基板20可以是半導體基板，例如體半導體基板、絕緣體上半導體(Semiconductor-On-Insulator；SOI)基板等，其可以被摻雜(例如，具有p型或n型摻雜劑)或未摻雜。半導體基板20可以是晶圓10的一部分，例如矽晶圓。一般來說，SOI基板是形成在絕緣體層上的一層半導體材料。絕緣體層可以是例如掩埋氧化物(Buried Oxide；BOX)層、氧化矽層等。絕緣體層設置於基板上，通常為矽或玻璃基板。其他的基板，例如多層或梯度基板，也可以被使 用。在一些實施方式中，半導體基板20的半導體材料可以包含矽；鍺；包含碳摻雜矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。根據一些實施方式，基板20摻雜有p型或n型摻雜劑。p型(或n型)摻雜劑濃度(摻雜濃度)，可以是有意(intentionally)摻雜或無意(unintentiolly)摻雜，可以在約1E17/cm3與約1E18/cm3之間的範圍間。根據一些實施方式，半導體基板20的頂面在晶體半導體基板20的(100)表面平面上。
繼續參閱第1圖，井區域22形成在基板20中。相應的製程在如第14圖所示的製程流程200中被繪示為步驟202。根據本揭露之一些實施方式，井區域22是藉由佈植p型雜質到基板20中而形成的p型井區域，p型雜質可以是硼、銦等。根據本揭露之一些其他的實施方式，井區域22是藉由佈植n型雜質到基板20中而形成的n型井區域，n型雜質可以是磷、砷、銻等進入基板20。所得的井區域22可以延伸到基板20的頂面。井區域22中的n型或p型雜質濃度可以相等於或小於1E18/cm3，例如在約1E18/cm3與約1E19/cm3之間的範圍間。
參閱第2圖，隔離區域24被形成為從基板20的頂面延伸到基板20中。隔離區域24在以下可替代地視為淺溝槽隔離(Shallow Trench Isolation；STI)區域。相應的製程在如第14圖所示的製程流程200中被繪示為 步驟204。在相鄰的淺溝槽隔離區域24之間的基板20的部分被視為半導體帶(semicondutro strips)26。為了形成淺溝槽隔離區域24，墊氧化物層28與硬遮罩層30形成於半導體基板20上，然後被圖案化。墊氧化物層28可以是由氧化矽形成的薄膜。根據本揭露之一些實施方式，在熱氧化製程中形成墊氧化物層28，其中氧化半導體基板20的頂面層。墊氧化物層28作為半導體基板20與硬遮罩層30之間的黏著層。墊氧化物層28還可作為用於蝕刻硬遮罩層30的蝕刻停止層。根據本揭露之一些實施方式，硬遮罩層30係由氮化矽形成，例如可使用原子層沉積(Atomic Layer Deposition；ALD)、低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition；LPCVD)、電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition；PECVD)等。光阻(未示出)形成於硬遮罩層30上，然後被圖案化。隨後使用圖案化的光阻作為蝕刻遮罩來圖案化硬遮罩層30，以形成如第2圖所示的硬遮罩層30。
接著，使用圖案化硬遮罩層30作為蝕刻遮罩，以蝕刻墊氧化物層28與基板20，隨後用介電材料填充基板20中的所得溝槽。執行平坦化製程，例如化學機械研磨(Chemical Mechanical Polish；CMP)製程或機械研磨製程，以移除介電材料的過量部分，並且介電材料的剩餘部分為淺溝槽隔離區域24。淺溝槽隔離區域24可包含襯墊介電(未示出)，其可以是通過基板20的表面層的熱 氧化所形成的熱氧化物。襯墊介電也可以是沉積的氧化矽層、氮化矽層等，使用例如ALD、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition；HDPCVD)、化學氣相沉積(CVD)等。淺溝槽隔離區域24更可包含位於襯墊氧化物之上的介電材料，其中可以使用可流動化學氣相沉積(Flowable Chemical Vapor Deposition；FCVD)、旋塗等來形成介電材料。根據一些實施方式，襯墊介電上方的介電材料可以包含氧化矽。
半導體帶26位於相鄰的淺溝槽隔離區域24之間。根據本揭露之一些實施方式，半導體帶26是原始基板20與井區域22的一部分，因此半導體帶26的材料與基板20的材料相同。根據本揭露之一些替代的實施方式，半導體帶26是替代帶(replacement strips)，藉由蝕刻淺溝槽隔離區域24之間的基板20的部分，以形成凹陷，並且執行磊晶以在凹陷中再成長另一種半導體材料而形成。因此，半導體帶26由不同於基板20的半導體材料形成。根據一些實施方式，半導體帶26由矽鍺、矽碳或III-V族化合物半導體材料形成。
參閱第3圖，凹陷淺溝槽隔離區域24，使得半導體帶26的頂部分凸出高於淺溝槽隔離區域24的剩餘部分的頂面24TS，以形成凸出鰭片36。相應的製程在如第14圖所示的製程流程200中被繪示為步驟206。可以使用乾式蝕刻製程進行蝕刻，其中例如使用HF與NH3作為蝕刻 氣體。在蝕刻製程的期間，可能會產生電漿。氬氣也可以被包含。根據本揭露之一些替代的實施方式，使用溼式蝕刻製程執行淺溝槽隔離區域24的凹陷。例如，蝕刻化學劑可包含稀釋的氫氟酸(dilude HF)。
在上述的實施方式中，鰭片36可以藉由任何合適的方法被圖案化。例如，鰭可以使用一種或多種微影製程來圖案化，包含雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合微影與自對準製程，從而允許創建具有例如比使用單個、直接微影製程可獲得的間距更小的間距之圖案。例如，在一實施方式中，犧牲層形成於基板上，並且使用微影製程圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔物。然後移除犧牲層，隨後可以使用剩餘的間隔物或心軸來圖案化鰭片。
參閱第4圖，形成虛設閘極堆疊38，以在(凸出)鰭片36的頂面與側壁上延伸。相應的製程在如第14圖所示的製程流程200中被繪示為步驟208。虛設閘極堆疊38可包含虛設閘極介電40(第7A圖)與位於虛設閘極介電40上方的虛設閘極電極42。虛設閘極電極42可以使用例如多晶矽形成，並且也可以使用諸如非晶矽或非晶碳的其他材料。每個虛設閘極堆疊38更可包含在虛設閘極電極42上的一個(或多個)硬遮罩層44。硬遮罩層44可以由氮化矽、氧化矽、碳氮化矽或其多層形成。虛設閘極堆疊38可以跨越單個或多個凸出鰭片36及/或淺溝槽隔離區域24。虛設閘極堆疊38也具有與凸出鰭片36的 長度方向垂直之長度方向。
接著，閘極間隔物46形成於虛設閘極堆疊38的側壁上。在如第14圖所示的製程流程200中，相應的製程也被示為步驟208。根據本揭露之一些實施方式，閘極間隔物46由介電材料形成，例如氮化矽、碳氮化矽、氧碳氮化矽等，並且可以具有單層結構或包含多個介電層的多層結構。在形成閘極間隔物46的同時，還可以在凸出鰭片36的側壁上形成鰭間隔物(未示出)。
根據一些實施方式，執行佈植製程以形成源極/汲極延伸區域51(第5B圖)。佈植製程可包含傾斜佈植製程，使得源極/汲極延伸區域51延伸到直接位於閘極間隔物46下方的區域中，並且位於所得FinFET的通道區域53的相對側上。源極/汲極延伸區域51具有與隨後形成的源極/汲極區域60相同的導電類型(p型或n型)，並且源極/汲極延伸區域51的摻雜濃度低於隨後形成的源極/汲極區域60。根據一些實施方式，源極/汲極延伸區域51具有低於約1E19/cm3的p型或n型摻雜濃度，例如在約5E17/cm3與約1E19/cm3之間的範圍間。根據一些替代的實施方式，源極/汲極延伸區域51可以在隨後的製程中形成，例如在用於形成源極/汲極區域60(可互換地稱為磊晶區域)的磊晶製程之後。
隨後執行蝕刻製程，以蝕刻未被虛設閘極堆疊38與閘極間隔物46覆蓋的凸出鰭片36的部分，從而產生第5A圖與第5B圖所示的結構。相應的製程在如第14圖所 示的製程流程200中被繪示為步驟210。頂面24TS與底面24BS的水平位置(位準)被繪示。凹陷可以是各向異性的(anisotropic)，因此直接位於虛設閘極堆疊38與閘極間隔物46下方的鰭片36的部分可被受到保護，並且不被蝕刻。根據一些實施方式，凹陷的半導體帶26的頂面可以低於淺溝槽隔離區域24的頂面24TS，並且凹陷的半導體帶26的頂面可以高於淺溝槽隔離區域24的底面24BS。溝槽50因而被形成。溝槽50包含位於虛設閘極堆疊38的相對側上的部分，以及位於凸出鰭片36的剩餘部分之間的部分。蝕刻可以包含乾式蝕刻製程，其可以使用例如C2F6、CF4、SO2、HF與臭氧的混合物，HBr、Cl2與O2的混合物，HBr、Cl2、O2與CF2的混合物等。蝕刻可以是各向異性的。
參閱第5B圖，第5B圖繪示在第5A圖中的參考剖面5B-5B，溝槽50是深溝槽，具有低於淺溝槽隔離區域24的頂面24TS的底部50BOT。由於淺溝槽隔離區域24的頂面24TS也齊平於(位於同一水平位置)凸出鰭片36的底部，溝槽50也延伸到低於凸出鰭片36的底部之水平位置。根據一些實施方式，深度D1是從凸出鰭片36的底部到溝槽50的底部所測量的深度，深度D1可以大於約2奈米(nm)，並且可以在約2nm與約4nm之間的範圍間。根據一些實施方式，溝槽50的側壁50SW具有直立的(straight)且垂直(vertical)的上部。靠近溝槽50的底部，側壁50SW的下部開始變得漸縮的(tapered)與彎 曲的(curved)，因此形成U形或V形底部(具有彎曲的側壁與底部)。
根據一些實施方式，側壁50SW的垂直且直立的上部延伸至凸出鰭片36的底部水平，其中垂直且直立的側壁由第5B圖中的虛線50SW’表示。根據一些實施方式，垂直且直立的側壁上部與彎曲的下部之間的接合點位於頂面24TS之水平位置，其也是凸出鰭片36的底部水平。根據一些替代的實施方式，如第5B圖所示，彎曲的側壁部分從高於頂面24TS的水平位置開始。深溝槽50的形成可確保凸出鰭片36的側壁50SW的重要部分或全體是垂直且直立的。底部接近度S1很小，其中底部接近度S1是從(所得的FinFET的)通道區域53到最近的源極/汲極區域60的側向距離。相較之下，若溝槽50形成為淺溝槽，例如底部與凸出鰭片36的底部的水平位置相同(齊平)，則底部接近度將增加至大於底部接近度S1的底部接近度S2。由於接近度S1或接近度S2位於摻雜濃度低的區域(源極/汲極延伸區域51)，這些區域的電阻高。因此，形成深溝槽50可以降低通道電阻，並且降低源極/汲極區域之間的電阻，從而提高所得的FinFET的性能。
然而，延伸溝槽50到深入半導體帶26可能導致漏電流(leakage current)，其在相鄰的源極/汲極區域60(第13A圖)之間不利地增加。根據一些實施方式，形成未摻雜、無意摻雜或有意摻雜低n型或p型摻雜濃度的半導體區域56，如第6A圖、第6B圖或第6C圖所示。
根據一些實施方式，通過選擇性磊晶製程形成半導體區域56。選擇性磊晶製程也是一種自下而上(bottom-up)的沉積製程。相應的製程在如第14圖所示的製程流程200中被繪示為步驟212。半導體區域56可以包含矽(其中沒有Ge、C等)、矽鍺(SiGe)、碳摻雜矽(carbon-doped silicon；SiC)等。例如，當所得的FinFET是n型FinFET時，半導體區域56可以包含矽或碳摻雜矽。當所得的FinFET是p型FinFET時，半導體區域56可以包含矽、SiGe或鍺。
可以使用減壓化學氣相沉積(Reduced Pressure Chemical Vapor Deopsition；RPCVD)、PECVD等進行沉積。用於沉積半導體區域56的製程氣體可包括含矽氣體，例如矽烷(silane)、乙矽烷(disilane；Si2H6)、二氯矽烷(DCS)等。若所得的半導體區域56包括鍺，則可以使用或添加含鍺氣體，例如鍺烷(germane；GeH4)、二鍺烷(digermane；Ge2H6)等，到含矽氣體中。蝕刻氣體(例如HCl)添加到製程氣體中，以實現在半導體上而非在介電上的選擇性沉積。例如H2及/或N2的載體氣體也可包含在製程氣體中。自下而上的沉積可以通過調整製程條件，例如製程氣體的流量比來實現。例如，可以調整含Si/Ge的氣體的流速與蝕刻氣體的流速的比率。在不同表面平面上的半導體區域56的成長速率不同。例如，在(100)表面(即在溝槽50的底部的半導體帶26的表面)上的成長比在(110)表面(基板20的側壁表面與凸出鰭片 36)上的成長快。適當的流速可以確保蝕刻，並且完全移除在(110)表面上成長的半導體，而在(100)表面上成長的半導體被部分蝕刻。淨結果是在(100)表面(位於溝槽50的底部的半導體的頂面)上，而不是在(110)表面(位於溝槽50中的側壁表面)上有半導體區域的成長。因此，成長是自下而上的。
根據一些實施方式，在用於形成半導體區域56的製程氣體中，不存在n型含摻雜劑(dopant-containing)氣體，並且不存在p型含摻雜劑氣體。因此，所得的半導體區域56可以是本質的(intrinsic)。在用於成長半導體區域56的製程腔中可能有或可能沒有殘留物。根據先前在製程腔中成長的物質以及是否/如何清洗製程腔，殘留物可以包括p型摻雜劑，例如硼及/或銦，及/或n型摻雜劑，例如磷、砷、銻及/或類似物。其他的摻雜劑，例如氧(O)，也可能留在製程腔中。這些殘留物被摻雜到半導體區域56中。因為在這些實施方式中，這些摻雜劑無意摻雜到半導體區域56中，所以這些摻雜劑被視為無意摻雜。不論隨後成長的源極/汲極區域60(第7A圖)是p型或是n型，無意摻雜的摻雜劑可以是p型或n型。根據一些實施方式，無意摻雜的摻雜劑濃度可以具有低於約1E18/cm3、低於約1E17/cm3、低於約1E16/cm3、低於約1E15/cm3或在約1E17/cm3與約1E18/cm3之間的範圍間之任何值。沉積的半導體區域56也可以具有無意摻雜的摻雜劑，因此是本質的。
根據一些替代的實施方式，在磊晶期間有意地原位摻雜半導體區域56，以具有與上方的源極/汲極區域60相同的導電類型。原位摻雜可藉由傳導含摻雜劑的製程氣體到製程腔中。例如，當源極/汲極區域60為p型時，硼及/或銦可以摻雜到半導體區域56中。當源極/汲極區域60為n型時，磷、砷及/或銻可以摻雜到半導體區域56中。例如，半導體區域56可以有意摻雜到低於約1E17/cm3的摻雜劑濃度(摻雜濃度)，摻雜劑濃度也可以低於約1E16/cm3、1E15/cm3或約1E14/cm3。
根據一些替代的實施方式，在磊晶期間有意地原位反摻雜(anti-doped)半導體區域56，以具有與上方的源極/汲極區域60相反的導電類型。因此，半導體區域56的摻雜劑的導電類型與井區域22的摻雜劑的導電類型相同。原位摻雜可藉由傳導含摻雜劑的製程氣體到製程腔中。例如，當源極/汲極區域60為n型時，硼及/或銦可以反摻雜到半導體區域56中。當源極/汲極區域60為p型時，磷、砷及/或銻可以反摻雜到半導體區域56中。例如，半導體區域56可以有意摻雜到低於約1E17/cm3的摻雜劑濃度，摻雜劑濃度也可以低於約1E16/cm3、1E15/cm3或約1E14/cm3。
當半導體區域56被有意摻雜時，摻雜濃度可以被控制(藉由降低含摻雜劑的製程氣體的流速)至低於所有井區域22(以及通道區域53)中的摻雜濃度、源極/汲極延伸區域51與源極/汲極區域60(第7A圖)。例如，在 半導體區域56(如沉積)中的摻雜濃度可以被原位摻雜以比井區域22、源極/汲極延伸區域51與源極/汲極區域60中的摻雜濃度低至少一個數量級或兩個數量級。有意摻雜的摻雜劑可以具有與原始半導體基板20(在摻雜井區域22之前)相同數量級的濃度。
第6A圖繪示根據一些實施方式的半導體區域56的輪廓，其中半導體區域56的頂面是平面的(planar)或實質上平面的，例如，具有高度變化小於約1nm或小於約5埃(Å)。在製程變化中，半導體區域56的頂面齊平於(相同水平位置)凸出鰭片36的底部，例如，具有小於約1nm或小於約5埃的高度差。在製程變化中，半導體區域56的頂面也可以略低於凸出鰭片36的底部，或者例如在約1nm與約2nm之間的範圍間的高度差。第6B圖繪示根據一些替代的實施方式的半導體區域56的輪廓，其中半導體區域56的頂面是凹入的(concaved)。半導體區域56的頂角可以齊平於(相同水平位置)凸出鰭片36的底部。第6C圖繪示根據又一替代的實施方式的半導體區域56的輪廓，其中半導體區域56的薄層成長於凸出鰭片36的側壁上，例如，由於半導體區域56從凸出鰭片36的側壁的不完全蝕刻。側壁部分的厚度可以小於約1nm。
半導體區域56的頂面可以齊平於凸出鰭片36的底部，以實現增加的電流與減少的洩漏。若半導體區域56的頂部高於凸出鰭片36的底部，則隨後形成的源極/汲極區域60(第7A圖)的底部不會延伸到凸出鰭片36的底 部，因此通道區域的底部將不會被有效利用，導致FinFET的飽和電流降低。若半導體區域56的頂部低於凸出鰭片36的底部，則漏電流將會增加。
接著，參閱第7A圖與第7B圖，源極/汲極區域60(可互換地稱為磊晶區域)是藉由在溝槽50中選擇性地成長半導體材料而形成的。相應的製程在如第14圖所示的製程流程200中被繪示為步驟214。第7B圖繪示透視圖，且第7A圖繪示在第7B圖中的參考剖面7A-7A。取決於所得的FinFET是p型FinFET或是n型FinFET，p型或n型摻雜劑可以隨著磊晶的進行原位摻雜。例如，當所得的FinFET是p型FinFET時，可以成長矽鍺硼(SiGeB)或矽硼(SiB)。相對地，當所得的FinFET是n型FinFET時，可以成長矽磷(SiP)或矽碳磷(SiCP)。根據本揭露的一些替代的實施方式，源極/汲極區域60包含III-V族化合物半導體，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其組合或其多層。在溝槽50填充源極/汲極區域60之後，源極/汲極區域60的進一步磊晶成長，導致源極/汲極區域60水平擴展，並且可以形成小面(facets)。源極/汲極區域60的進一步成長也可能導致相鄰的源極/汲極區域60彼此合併。空隙(氣隙)61可能被產生。
根據一些實施方式，源極/汲極區域60包含多個子層，其被視為子層60A、子層60B與子層60C(第7A圖)。子層60A、子層60B與子層60C可以具有彼此不 同的組成。例如，子層60A、子層60B與子層60C中的鍺或碳(如果有的話)可以彼此不同。子層60A、子層60B與子層60C中的n型摻雜劑(當相應的FinFET是n型FinFET時)可以具有彼此不同的濃度。子層60A、子層60B與子層60C中的p型摻雜劑(當相應的FinFET是p型FinFET時)可以具有彼此不同的濃度。例如，當源極/汲極區域60是n型區域時，子層60A可以包含SiAs，而子層60B與子層60C可以包含SiP。當源極/汲極區域60是n型區域時，子層60B更可以具有比子層60A與子層60C中的n型摻雜劑更高的n型摻雜劑。相對地，當源極/汲極區域60是p型區域時，子層60B也可以具有比子層60A與子層60C中的p型摻雜劑更高的p型摻雜劑。根據一些實施方式，源極/汲極區域60具有在約5E20/cm3與約5E21/cm3之間的範圍間的n型或p型摻雜劑濃度。根據一些實施方式，在源極/汲極區域60的磊晶之後，不進行佈植製程以佈植n型或p型摻雜劑，使得半導體區域56中的摻雜濃度保持較低。
第8A圖與第8B繪示在形成接觸蝕刻停止層(Contact Etch Stop Layer；CESL)62與層間介電(Inter-Layer Dielectric；ILD)64之後的結構之透視圖。相應的製程在如第14圖所示的製程流程200中被繪示為步驟216。第8B圖繪示透視圖，第8A圖繪示在第8B圖中的參考剖面8A-8A。接觸蝕刻停止層62可以由氧化矽、氮化矽、碳氮化矽等形成，並且可以使用CVD、 ALD等形成。層間介電64可以包含使用例如FCVD、旋塗、CVD或其他沉積製程形成的介電材料。層間介電64可以由含氧介電材料形成，前述的介電材料可以是基於氧化矽(silicon-oxide based)的材料，例如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻硼磷矽酸鹽玻璃(BPSG)等。可以執行諸如CMP製程或機械研磨製程的平坦化製程，以將層間介電64、虛設閘極堆疊38與閘極間隔物46的頂面彼此齊平。
接著，蝕刻包含硬遮罩層44、虛設閘極電極42與虛設閘極介電40的虛設閘極堆疊38，在閘極間隔物46之間形成溝槽66，如第9A圖與第9B圖所示。相應的製程在如第14圖所示的製程流程200中被繪示為步驟218。凸出鰭片36的頂面與側壁暴露於溝槽66。第9B圖繪示透視圖，並且第9A圖繪示在第9B圖中的參考剖面9A-9A部分。
接著，如第10圖所示，替代閘極堆疊84形成於溝槽66中(第9A圖與第9B圖)。相應的製程在如第14圖所示的製程流程200中被繪示為步驟220。替代閘極堆疊84包含閘極介電72與相應的閘極電極82。根據本揭露之一些實施方式，閘極介電72包含界面層(Interficial Layer；IL)68作為其下部，如第10圖所示。界面層68形成於凸出鰭片36的暴露表面上。界面層68可以包含氧化物層，例如氧化矽層，其通過凸出鰭片36的熱氧化、化學氧化製程或沉積製程形成。閘極介電72更可以包含沉積 於界面層68上的高k(High-k)介電層70。高k介電層70包含高k介電材料，例如氧化鉿、氧化鑭、氧化鋁、氧化鋯等。高k介電材料的介電常數(k值)高於3.9，並且可以高於約7.0或更高。高k介電層70可形成為共形層(conformal layer)，並在凸出鰭片36的側壁以及閘極間隔物46的頂面與側壁上延伸。根據本揭露之一些實施方式，高k介電層70使用ALD、CVD、PECVD、分子束沉積(Molecular-Beam Deposition；MBD)等形成。
繼續參閱第10圖，閘極電極82形成於閘極介電72上。閘極電極82可以包含多個堆疊層(黏著層74、功函數層76與覆蓋層78)，其可以形成為共形層，以及填充金屬區域80，填充金屬區域80填充溝槽未被多個堆疊層(黏著層74、功函數層76與覆蓋層78)填充的其餘部分。多個堆疊層(黏著層74、功函數層76與覆蓋層78)的每一個可以具有盆(basin)的形狀，包含底部與側壁部分，側壁部分形成環並且連接到底部。下面討論閘極堆疊84的簡要形成製程。應理解到，所討論的層是示例，並且可以採用不同的層之方案。
根據一些實施方式，黏著層(其也可以是擴散阻障層)74形成於高k介電層70之上。黏著層74可以由氮化鈦(TiN)或氮化矽鈦(TiSiN)形成。TiN層可使用ALD或CVD形成，並且TiSiN層可以包括交替沉積的TiN層與SiN層，例如，使用ALD形成。由於TiN層與SiN層非常薄，這些層可能無法相互區分，因此被視為TiSiN 層。
功函數層76形成於黏著層74之上。功函數層76確定閘極的功函數，並且包含至少一層或由不同材料形成的多個層。根據相應的鰭式場效電晶體(FinFET)是n型FinFET或是p型FinFET來選擇功函數層76的材料。例如，當FinFET是n型FinFET時，功函數層76可包含TiC、TaC、TiAl、TiAlC、Ti、Al、Sc、Y、Er、La、Hf、其合金及/或其多層。當FinFET是p型FinFET時，功函數層76可以包含TiN、TaN、TiAlN、TiSiN、WCN、MOCN、Pt、Pd、Ni、Au、其合金及/或其多層。
根據本揭露之一些實施方式，覆蓋層78形成於功函數層76上。根據一些實施方式，覆蓋層78可以由TiN形成，並且可以使用例如TaN的其他材料。根據一些實施方式，覆蓋層78使用ALD、CVD等形成。
填充金屬區域80也形成於覆蓋層78上。根據一些實施方式，填充金屬區域80由鎢、鈷、鋁等或其合金形成，填充金屬區域80可以使用CVD、電鍍等形成。根據一些實施方式，WF6、WCl5、WCl6、SiH4、H2等或其組合可被使用，以用於沉積鎢的製程氣體。在形成填充金屬區域80之後，可以執行平坦化製程，以移除包含高k介電層70、多個堆疊層(黏著層74、功函數層76與覆蓋層78)以及填充金屬區域80的沉積層之過量部分。這些層的剩餘部分是閘極堆疊84，如第10圖所示。
參閱第11A圖，凹陷閘極堆疊84，以形成溝槽(由 硬遮罩86佔據的空間)。蝕刻製程可以包含溼式蝕刻製程、乾式蝕刻製程，或者溼式蝕刻製程與乾式蝕刻製程。形成硬遮罩86以填充溝槽。相應的製程在如第14圖所示的製程流程200中被繪示為步驟222。第11A圖與第11B圖分別繪示剖面圖與透視圖，其中第11A圖繪示在第11B中的參考剖面11A-11A。根據本揭露之一些實施方式，硬遮罩86的形成包含形成覆蓋介電材料(blanket dielectric material)的沉積製程，以及移除閘極間隔物46與層間介電64上的過量介電材料的平坦化製程。硬遮罩86可以是由例如氮化矽、氧氮化矽、碳氮化矽或其他類似的介電材料形成。
第12圖繪示下源極/汲極接觸插塞88與源極/汲極矽化物區域90的形成。相應的製程在如第14圖所示的製程流程200中被繪示為步驟224。本揭露之一些實施方式的形成製程包含蝕刻層間介電64與接觸蝕刻停止層62，以形成源極/汲極接觸開口、沉積延伸到源極/汲極接觸開口的金屬層(如鈦層、鈷層等)、沉積阻障層(例如氮化鈦層)，以及進行退火製程，使得金屬層的底部分與源極/汲極區域60反應，以形成矽化物區域90。阻障層與金屬層的剩餘側壁部分可以被移除或不移除(留下)。另一個阻障層，例如氮化鈦層，可以被沉積。剩餘的源極/汲極接觸開口可以被金屬材料填充，前述的金屬材料例如鈷、鎢、其他適用的金屬，或其合金。然後執行諸如CMP製程或機械研磨製程的平坦化，以移除過量的材料，並使接觸插塞 88的頂面齊平於層間介電64的頂面。
第13A圖與第13B圖繪示蝕刻停止層(Etch Stop Layer；ESL)92以及蝕刻停止層92上的介電層94(其也可以是層間介電)之形成。相應的製程在如第14圖所示的製程流程200中被繪示為步驟226。蝕刻停止層92可以包含或由氮化矽、碳氮化矽、碳氧化矽、氮化碳、氧化鋁、氮化鋁等或其多層形成。介電層94可包含或由二氧化矽、低k介電材料、氧氮化矽、PSG、BSG、BPSG、USG、FSG、OSG、SiOC、旋塗玻璃、旋塗聚合物等形成。蝕刻停止層92與介電層94可以藉由使用旋塗、CVD、ALD、LPCVD、PECVD等沉積。
然後形成閘極接觸插塞96與上源極/汲極接觸插塞98。相應的製程在如第14圖所示的製程流程200中被繪示為步驟228。形成製程可以包含蝕刻介電層94與蝕刻停止層92以形成開口，直到露出閘極電極82與源極/汲極接觸插塞88、填充導電層以填充開口，以及進行平坦化製程，以移除導電層的過量部分。因此形成鰭式場效電晶體102。
根據一些實施方式，在凸出鰭片36的底部，接近度Sl減小，例如，接近度Sl可以在約6nm與約12nm之間的範圍間。如上所述，藉由形成更深的溝槽，以實現接近度S1的減少。然而，更深的溝槽可能導致相鄰的源極/汲極區域之間的漏電流增加。根據本揭露之一些實施方式，半導體區域56形成為沒有p/n摻雜或低p/n摻雜，以減 少漏電流。下面提供對半導體區域56可以如何減少洩漏的討論。以n型鰭式場效電晶體(FinFETs)為例進行討論。應理解到，此討論也可以應用於p型鰭式場效電晶體。
n型鰭式場效電晶體的源極/汲極區域60是n型，n型鰭式場效電晶體的井區域22是p型。由於無意摻雜、有意摻雜或有意反摻雜，半導體區域56可以是n型或p型。半導體區域56也可以是本質的，沒有p型或n型摻雜。源極/汲極區域60中的n型摻雜劑與井區域22中的p型摻雜劑可以擴散到半導體區域56中。因此，當半導體區域56在磊晶期間是本質區域或n型區域時，靠近各個上方的源極/汲極區域60的部分是n型，並且靠近井區域22的部分是p型。耗盡區域形成於靠近n型部分與p型部分之間的界面的區域。當半導體區域56被反摻雜為p型時，耗盡區域形成於n型源極/汲極區域60與p型半導體區域56之間的界面。
由於半導體區域56中摻雜劑的低濃度，耗盡區域比常規的鰭式場效電晶體更寬，在常規的鰭式場效電晶體中沒有形成半導體區域56，並且源極/汲極區域60與井區域22接觸。因此，漏電流可被減少。
本揭露之一些實施方式具有一些優點。藉由在半導體帶中形成更深的溝槽(用於形成源極/汲極區域)，使開口的彎曲底部向下延伸，減小接近度(源極/汲極區域到相應通道區的距離)。然而，更深溝槽的形成可能導致漏電流的增加。根據本揭露之一些實施方式，溝槽的底部被半 導體區域填充，前述的半導體區域可以是未摻雜或摻雜(無意及/或有意)，以具有低摻雜濃度。所得的耗盡區域的寬度可以被增加，並且漏電流的不期望增加可以被減少。
根據一些實施方式，一種形成鰭式場效電晶體之方法包含形成半導體鰭片凸出高於隔離區域的頂面，其中半導體鰭片與半導體帶重疊，且半導體帶接觸隔離區域；形成閘極堆疊於半導體鰭片的側壁與頂面上；蝕刻半導體鰭片與半導體帶，以形成溝槽，其中溝槽包含位於半導體鰭片中的上部以及位於半導體帶中的下部；在溝槽的下部中成長半導體區域，其中用於成長半導體區域的製程氣體不含n型含摻雜劑氣體與p型含摻雜劑氣體；以及在溝槽的上部中成長源極/汲極區域，其中源極/汲極區域包括p型摻雜劑或n型摻雜劑。在一實施方式中，半導體區域的頂面齊平於半導體鰭片的底面。在一實施方式中，半導體區域是使用自下而上的沉積製程成長的。在一實施方式中，溝槽的下部具有從2奈米至4奈米的範圍間之深度。在一實施方式中，半導體區域摻雜，以具有與源極/汲極區域的第二導電類型相反的第一導電類型。在一實施方式中，半導體區域被摻雜，以具有與源極/汲極區域相同的導電類型。在一實施方式中，半導體鰭片具有面向溝槽的上部的第一側壁，半導體帶具有面向溝槽的下部的第二側壁，且第一側壁為垂直的與直立的，而第二側壁為彎曲的。在一實施方式中，第一側壁與第二側壁接合於齊平於或低於半導體鰭片的底部的位置。在一實施方式中，半導體區域成長為 具有平坦頂面。在一實施方式中，半導體區域成長為具有凹頂面。在一實施方式中，當半導體區域成長時，半導體區域維持暴露在溝槽的上部。
根據一些實施方式，一種形成鰭式場效電晶體之方法包含形成半導體鰭片凸出高於隔離區域的頂面。形成閘極堆疊於半導體鰭片上；蝕刻半導體鰭片，以形成溝槽，其中溝槽更延伸至半導體鰭片下方的半導體帶中，並且延伸至井區域中；成長半導體區域於溝槽的下部中，其中半導體區域的頂面齊平於或低於半導體鰭片的底部，且半導體區域的第一摻雜劑濃度低於井區域的第二摻雜劑濃度，且其中第一摻雜劑濃度與第二摻雜劑濃度是n型與p型摻雜劑的摻雜劑濃度；以及成長源極/汲極區域於半導體區域上。在一實施方式中，半導體區域是本質區域。在一實施方式中，成長半導體區域被執行係使用製程氣體，製程氣體不含n型含摻雜劑製程氣體或p型含摻雜劑製程氣體。在一實施方式中，成長半導體區域被執行係使用製程氣體，製程氣體包含n型含摻雜劑製程氣體或p型含摻雜劑製程氣體。在一實施方式中，半導體區域與源極/汲極區域具有相反的導電類型。在一實施方式中，方法更包含形成源極/汲極延伸區域於半導體鰭片中，其中第一摻雜劑濃度更低於在源極/汲極延伸區域中的第三摻雜劑濃度。
根據一些實施方式，一種形成鰭式場效電晶體之方法包含形成井區域於半導體基板中；形成隔離區域延伸至井區域中；凹陷隔離區域，其中井區域的一部分凸出高於 隔離區域，以形成半導體鰭片，位於隔離區域之間的井區域一部分作為半導體帶；成長半導體區域於半導體帶中，其中用於成長半導體區域的製程氣體不含p型摻雜劑與n型摻雜劑；以及形成源極/汲極區域於半導體區域上，其中半導體區域具有第一摻雜濃度，第一摻雜濃度低於井區域的第二摻雜濃度與源極/汲極區域的第三摻雜濃度。在一實施方式中，半導體區域由留在用於成長半導體區域的製程腔中的p型殘留物或n型殘留物摻雜，以具有第一摻雜濃度。在一實施方式中，半導體區域與源極/汲極區域之間的界面齊平於隔離區域的頂面。
前述內容概述若干實施方式之特徵，使得熟習此項技術者可更佳地理解本揭露之一些實施方式之態樣。熟習此項技術者應瞭解，其可易於使用本揭露之一些實施方式作為用於設計或修改用於實施本揭露之一些實施方式中引入之實施方式之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之一些實施方式之精神及範疇，且此類等效構造可在本揭露之一些實施方式中進行各種改變、取代及替代而不偏離本揭露之一些實施方式的精神及範疇。
10:晶圓
20:基板
22:井區域
24TS:頂面
24BS:底面
26:半導體帶
46:閘極間隔物
53:通道區域
56:半導體區域
60:源極/汲極區域
62:接觸蝕刻停止層
64:層間介電
68:界面層
70:高k介電層
72:閘極介電
74:黏著層
76:功函數層
78:覆蓋層
80:填充金屬區域
82:閘極電極
84:閘極堆疊
88:接觸插塞
90:矽化物區域
92:蝕刻停止層
94:介電層
96:閘極接觸插塞
98:源極/汲極接觸插塞
S1:接近度

Claims (10)

  1. 一種形成鰭式場效電晶體之方法，包含：形成一半導體鰭片凸出高於一隔離區域的一頂面，其中該半導體鰭片與一半導體帶重疊，且該半導體帶接觸該隔離區域；形成一閘極堆疊於該半導體鰭片的一側壁與一頂面上；蝕刻該半導體鰭片與該半導體帶，以形成一溝槽，其中該溝槽包含位於該半導體鰭片中的一上部以及位於該半導體帶中的一下部，並且延伸至一井區域中；成長一半導體區域於該溝槽的該下部中，其中用於成長該半導體區域的製程氣體不含n型含摻雜劑氣體與p型含摻雜劑氣體，該半導體區域的一第一摻雜劑濃度低於該井區域的一第二摻雜劑濃度，且其中該第一摻雜劑濃度與該第二摻雜劑濃度是n型與p型摻雜劑的摻雜劑濃度；以及成長一源極/汲極區域於該溝槽的該上部中，其中該源極/汲極區域包含一p型摻雜劑或一n型摻雜劑。
  2. 如請求項1所述之方法，其中該半導體區域的一頂面齊平於該半導體鰭片的一底面。
  3. 如請求項1所述之方法，其中該半導體鰭片具有面向該溝槽的該上部的一第一側壁，該半導體帶具有面向該溝槽的該下部的一第二側壁，且該第一側壁為垂直的與直立的，而該第二側壁為彎曲的。
  4. 一種形成鰭式場效電晶體之方法，包含：形成一半導體鰭片凸出高於一隔離區域的一頂面；形成一閘極堆疊於該半導體鰭片上；蝕刻該半導體鰭片，以形成一溝槽，其中該溝槽更延伸至該半導體鰭片下方的一半導體帶中，並且延伸至一井區域中；成長一半導體區域於該溝槽的一下部中，其中該半導體區域的一頂面齊平於或低於該半導體鰭片的一底部，且該半導體區域的一第一摻雜劑濃度低於該井區域的一第二摻雜劑濃度，且其中該第一摻雜劑濃度與該第二摻雜劑濃度是n型與p型摻雜劑的摻雜劑濃度；以及成長一源極/汲極區域於該半導體區域上。
  5. 如請求項4所述之方法，其中成長該半導體區域被執行係使用製程氣體，該製程氣體不含一n型含摻雜劑製程氣體或一p型含摻雜劑製程氣體。
  6. 如請求項4所述之方法，其中成長該半導體區域被執行係使用製程氣體，該製程氣體包含一n型含摻雜劑製程氣體或一p型含摻雜劑製程氣體。
  7. 如請求項6所述之方法，其中該半導體區域與該源極/汲極區域具有相反的導電類型。
  8. 如請求項7所述之方法，更包含：形成一源極/汲極延伸區域於該半導體鰭片中，其中該第一摻雜劑濃度更低於在該源極/汲極延伸區域中的一第三摻雜劑濃度。
  9. 一種形成鰭式場效電晶體之方法，包含：形成一井區域於一半導體基板中；形成一隔離區域延伸至該井區域中；凹陷該隔離區域，其中該井區域的一部分凸出高於該隔離區域，以形成一半導體鰭片，位於該隔離區域之間的該井區域一部分作為一半導體帶；成長一半導體區域於該半導體帶中，其中用於成長該半導體區域的製程氣體不含p型摻雜劑與n型摻雜劑；以及形成一源極/汲極區域於該半導體區域上，其中該半導體區域具有一第一摻雜濃度，該第一摻雜濃度低於該井區域的一第二摻雜濃度與該源極/汲極區域的一第三摻雜濃度。
  10. 如請求項9所述之方法，其中該半導體區域與該源極/汲極區域之間的一界面齊平於該隔離區域的一頂面。
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