KR102434063B1 - 리세싱 및 재퇴적을 통한 하이브리드 격리 영역들의 형성 - Google Patents

리세싱 및 재퇴적을 통한 하이브리드 격리 영역들의 형성 Download PDF

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Abstract

방법은 격리 영역의 상면보다 높게 돌출되는 반도체 핀을 형성하는 단계를 포함한다. 격리 영역은 반도체 기판 내로 연장된다. 방법은 트렌치를 형성하기 위해 반도체 핀의 일부를 에칭하는 단계, 트렌치를 제1 유전체 재료로 채우는 단계 - 제1 유전체 재료는 제1 밴드갭을 가짐 -, 및 제1 유전체 재료를 리세싱하기 위해 리세싱 프로세스를 수행하는 단계를 더 포함한다. 격리 영역의 서로 반대측에 있는 부분들 사이에 리세스가 형성된다. 리세스는 제2 유전체 재료로 채워진다. 제1 유전체 재료 및 제2 유전체 재료가 조합되어 추가 격리 영역을 형성한다. 제2 유전체 재료는 제1 밴드갭보다 작은 제2 밴드갭을 갖는다.

Description

리세싱 및 재퇴적을 통한 하이브리드 격리 영역들의 형성{FORMATION OF HYBRID ISOLATION REGIONS THEROUGH RECESS AND RE-DEPOSITION}
우선권 주장 및 상호 참조
본 출원은, 2020년 4월 29일에 출원되고 명칭이 "퇴적-리세스-퇴적 프로세스에 의한 상향식 하이브리드 형성(Bottom-Up Hybrid Formation by Deposition-Recess-Deposition Process)"인 가출원된 미국 특허 출원 제63/017,032호의 이득을 청구하며, 이 가출원은 참조에 의해 본 명세서에 통합된다.
집적 회로(Integrated Circuit; IC) 재료 및 설계의 기술적 진보는 여러 세대의 IC를 만들었고 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화 과정에서 기능 밀도(예를 들면, 칩 영역 당 상호 접속된 디바이스 수)는 일반적으로 증가하는 반면 기하학적 크기는 감소했다. 이러한 축소(scaling down) 프로세스는 생산 효율을 증가시키고 연관 비용을 감소시키는 것에 의해 전반적으로 이익을 제공한다.
이러한 규모 축소는 IC를 프로세싱하고 제조하는 복잡도를 또한 증가시켰고, 이러한 진보를 실현하기 위해, IC 프로세싱 및 제조에서의 유사한 개발이 필요하다. 예를 들어, FinFET(Fin Field-Effect Transistor)는 평면 트랜지스터를 대체하기 위해 도입되었다. FinFET의 구조물 및 FinFET 제조 방법이 개발되고 있다.
FinFET의 형성은 일반적으로 긴 반도체 핀과 긴 게이트 스택을 형성한 다음 격리 영역을 형성하여 긴 반도체 핀과 긴 게이트 스택을 더 짧은 부분으로 절단하여, 더 짧은 부분이 FinFET의 핀 및 게이트 스택 역할을 할 수 있도록 한다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 4, 5a, 5b, 6, 7A, 7b, 8a, 8b 및 9 내지 16은 일부 실시예들에 따라 격리 영역 및 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 형성에서 중간 단계의 사시도, 단면도, 및 평면도를 도시한다.
도 17 내지 22는 일부 실시예들에 따른 격리 영역의 형성시에 단면도를 도시한다.
도 23은 일부 실시예들에 따른 디바이스 영역의 평면도를 도시한다.
도 24는 일부 실시예들에 따라 격리 영역 및 FinFET을 형성하기 위한 프로세스 흐름을 도시한다.
하기의 개시 내용은 본 발명의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에 놓인", "하부의", "위에 놓인", "상부의" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
일부 실시예에 따라 격리 영역, 핀 전계 효과 트랜지스터(FinFET) 및 이를 형성하는 방법이 제공된다. 핀 격리 영역은 제1 유전체 재료로 형성된 다음 리세싱된다. 제1 유전체 재료와는 다른 제2 유전체 재료는 핀 격리 영역을 재형성하기 위해 결과적인 리세스에 채워진다. 이 프로세스를 통해, 누설 감소 및 에칭 저항 개선 요구 사항이 모두 충족된다. 일부 예시적인 실시예에서, FinFET을 위한 격리부의 형성은 본 개시의 개념을 설명하기 위한 예시로서 사용된다. 평면 트랜지스터, GAA(Gate-All-Around) 트랜지스터 등과 같은 다른 유형의 트랜지스터의 격리 영역은 또한 대응하는 활성 영역 및 게이트 스택을 절단하기 위해 본 개시의 실시예를 채택할 수 있다. 본 명세서에서 논의된 실시예는 본 개시의 주제(subject matter)를 만들거나 사용할 수 있는 예를 제공하기 위한 것이며, 당업자는 상이한 실시예의 고려되는 범위 내에서 이루어질 수 있는 수정을 쉽게 이해할 것이다. 다양한 도면들 및 예시적 실시예들 전반에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하는데 사용된다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있으나, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 4, 5a, 5b, 6, 7a, 7b, 8a, 8b 및 9 내지 16은 일부 실시예들에 따라 격리 영역 및 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 형성에서 중간 단계의 사시도, 단면도, 평면도를 도시한다. 대응하는 프로세스는 또한 도 24에 도시된 바와 같이 프로세스 흐름(200)에 개략적으로 반영된다.
도 1은 초기 구조체의 사시도를 예시한다. 초기 구조체는, 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은, 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료로 형성된 기판일 수 있는 반도체 기판일 수 있다. 기판(20)은 p형 불순물 또는 n형 불순물로 도핑될 수 있다. 쉘로우 트렌치 격리부(Shallow Trench Isolation; STI) 영역과 같은 격리 영역(22)은 기판(20)의 상면으로부터 기판(20) 내로 연장되도록 형성될 수 있다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(202)로서 예시된다. 이웃하는 STI 영역들(22) 사이의 기판(20)의 부분은 반도체 스트립(24)이라고 지칭된다. 본 개시의 일부 실시예에 따르면, 반도체 스트립(24)은 원래 기판(20)의 일부이고, 따라서 반도체 스트립(24)의 재료는 기판(20)의 재료와 동일하다. 본 개시의 대안적인 실시예에 따르면, 반도체 스트립(24)은 STI 영역들(22) 사이에서 기판(20)의 부분을 에칭하여 리세스를 형성하고, 리세스에서 또 다른 반도체 재료를 재성장시키기 위해 에피택시를 수행함으로써 형성된 대체 스트립이다. 따라서, 반도체 스트립(24)은 기판(20)의 반도체 재료와는 다른 반도체 재료로 형성된다. 일부 실시예에 따르면, 반도체 스트립(24)은 Si, SiP, SiC, SiPC, SiGe, SiGeB, Ge와, InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등과 같은 III-V족 화합물 반도체로 형성된다.
STI 영역(22)은, 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(미도시됨)을 포함할 수 있다. 라이너 산화물은 또한 예를 들면, 원자층 퇴적(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학적 증기 퇴적(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 화학적 증기 퇴적(Chemical Vapor Deposition; CVD) 등을 사용해 형성된 퇴적된 실리콘 산화물일 수 있다. STI 영역(22)은 라이너 산화물 위에 유전체 재료를 또한 포함할 수 있으며, 유전체 재료는 유동성 화학적 증기 퇴적(Flowable Chemical Vapor Deposition; FCVD), 스핀-온 코팅 등을 사용해 형성될 수 있다.
도 2는 반도체 스트립(24) 중 하나를 에칭하여 리세스를 형성한 다음 리세스를 유전체 재료로 채움으로써 형성될 수 있는 유전체 더미 스트립(25)의 형성을 도시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(204)로서 예시된다. 유전체 재료는 실리콘 질화물과 같은 하이-k 유전체 재료로 형성되거나 이를 포함할 수 있다. 또한, 유전체 더미 스트립(25)의 재료는 STI 영역(22)의 재료(예를 들어, 실리콘 산화물) 및 이후에 형성되는 더미 게이트 스택의 재료에 비해 높은 에칭 선택성을 갖도록 선택된다. 유전체 더미 스트립(25)의 하면은 STI 영역(22)의 하면보다 높거나, 이와 수평이거나, 이보다 낮을 수 있다.
도 3을 참조하면, STI 영역(22)은 리세싱된다. 반도체 스트립(24) 및 유전체 더미 스트립(25)의 상단 부분은 STI 영역(22)의 나머지 부분의 상면(22A)보다 더 높게 돌출되어 각각 돌출 핀(24') 및 더미 핀(25')을 형성한다. 일부 실시예에 따르면, 돌출 핀(24')은 약 40nm 내지 약 60nm 범위의 높이를 가질 수 있다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(206)로서 예시된다. 에칭은 건식 에칭 프로세스를 사용해 수행될 수 있으며, HF3과 NH3의 혼합물과 같은 에칭 가스가 사용될 수 있다. 본 개시의 대안적인 실시예에 따라, STI 영역(22)의 리세싱이 습식 에칭 프로세스를 사용해 수행된다. 에칭 화학 재료는 예를 들면, HF 용액을 포함할 수 있다.
위에서 예시된 실시예에서, 핀은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 프로세스 또는 다중 패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬(self-aligned) 프로세스를 조합하여, 예를 들어, 단일 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로(otherwise) 얻어질 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들면, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 그런 다음, 희생층이 제거되고, 그런 다음, 핀을 패터닝하기 위해 잔여 스페이서 또는 맨드럴(mandrels)이 사용될 수 있다.
또한, 도 3을 참조하면, 더미 게이트 스택(30) 및 게이트 스페이서(38)가 (돌출된) 핀(24') 및 더미 핀(25')의 상면 및 측벽 상에 형성된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(208)로서 예시된다. 더미 게이트 스택(30)은 더미 게이트 유전체(32)와, 더미 게이트 유전체(32) 위의 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 전극(34)은 예를 들면, 폴리실리콘 또는 비정질 실리콘을 사용해 형성될 수 있고, 다른 재료가 또한 사용될 수 있다. 더미 게이트 스택들(30) 각각은 또한 더미 게이트 전극(34) 위에 하나의(또는 복수의) 하드 마스크층(36)을 포함할 수 있다. 하드 마스크층(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄소-질화물, 또는 이들의 다중층으로 형성될 수 있다. 더미 게이트 스택(30)은 단일 또는 복수의 돌출 핀(24') 및 더미 핀(25') 및/또는 STI 영역(22) 위를 가로지를 수 있다. 더미 게이트 스택(30)은 또한 돌출 핀(24') 및 더미 핀(25')의 길이 방향에 수직인 길이 방향을 가진다.
다음으로, 게이트 스페이서(38)가 더미 게이트 스택(30)의 측벽 상에 형성된다. 본 개시의 일부 실시예에 따라, 게이트 스페이서(38)는 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 등과 같은 유전체 재료로 형성되고, 단일층 구조물, 또는 복수의 유전체층을 포함하는 다층 구조물을 가질 수 있다. 게이트 스페이서(38)는 약 1 nm 내지 약 3 nm 범위의 폭을 가질 수 있다.
본 개시의 일부 실시예에 따라, 더미 게이트 스택(30)과 게이트 스페이서(38)에 의해 덮이지 않는 돌출 핀(24')의 부분을 에칭하기 위한 에칭 프로세스(이하에서는 소스/드레인 리세싱이라고 지칭됨)가 수행되어, 도 4에 도시된 구조물을 산출한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(210)로서 예시된다. 리세싱은 이방성일 수 있고, 따라서, 더미 게이트 스택(30)과 게이트 스페이서(38) 바로 아래에 놓인 돌출 핀(24')의 부분이 보호되고 에칭되지 않는다. 일부 실시예에 따라, 리세싱된 반도체 스트립(24)의 상면은 STI 영역(22)의 상면(22A)보다 낮을 수 있다. 돌출 핀(24')의 에칭된 부분에 의해 남겨진 공간은 리세스(40)로 지칭된다. 에칭 프로세스에서 유전체 더미 핀(25')은 에칭되지 않는다. 예를 들어, 돌출 핀(24')은 NF3　및 NH3, HF와 NH3의 혼합물 등을 사용하여 에칭될 수 있다.
다음으로, 에피택시 영역(소스/드레인 영역)(42)은 리세스(40)로부터의 반도체 재료를 선택적으로 성장시킴으로써 형성되고, 도 5a 내의 구조물을 산출한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(212)로서 예시된다. 일부 실시예에 따르면, 에피택시 영역(42)은 실리콘 게르마늄, 실리콘, 실리콘 탄소 등을 포함한다. 산출되는 FinFET이 p형 FinFET인지 또는 n형 FinFET인지에 따라, p형 또는 n형 불순물이 에피택시의 진행(proceeding)과 함께 인시츄(in-situ) 도핑될 수 있다. 예를 들면, 산출되는 FinFET은 p형 FinFET일 때, 실리콘 게르마늄 붕소(SiGeB), SiB, GeB 등이 성장될 수 있다. 역으로, 산출되는 FinFET이 n형 FinFET일 때, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장될 수 있다. 본 개시의 대안적인 실시예에 따라, 에피택시 영역(42)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들 재료들의 조합, 또는 이들 재료들의 다층과 같은 III-V족 화합물 반도체로 형성된다. 에피택시 영역(42)이 리세스(40)를 완전히 충전한 후에, 에피택시 영역(42)은 수평으로 확장하기 시작하고, 패싯(facet)이 형성될 수 있다.
도 5b는 본 개시의 대안적인 실시예에 따른 소스/드레인 영역(42)의 형성을 예시한다. 이들 실시예들에 따라, 도 4에 도시된 바와 같이 돌출 핀(24')이 리세싱되지 않고, 에피택시 영역(41)이 돌출 핀(24) 상에서 성장된다. 에피택시 영역(41)의 재료는, 산출되는 FinFET이 p형 또는 n형 FinFET인지에 따라, 도 5a에 도시된 바와 같은 에피택시 반도체 재료(42)의 재료와 유사할 수 있다. 따라서, 소스/드레인 영역(42)은 돌출 핀(24)과 에피택시 영역(41)을 포함한다. 주입 프로세스는 n형 불순물 또는 p형 불순물을 주입하기 위해 수행되거나(수행되지 않을) 수 있다.
도 6은 접촉 에칭 정지층(Contact Etch Stop Layer; CESL)(46)과 층간 유전체(Inter-Layer Dielectric; ILD)(48)의 형성 후의 구조물의 사시도를 예시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(214)로서 예시된다. CESL(46)은 실리콘 질화물, 실리콘 탄소-질화물 등으로 형성될 수 있다. CESL(46)은 예를 들면, ALD 또는 CVD와 같은 컨포멀 퇴적 방법을 사용해 형성될 수 있다. ILD(48)는 예를 들면, FCVD, 스핀-온 코팅, CVD, 또는 또 다른 퇴적 방법을 사용해 형성된 유전체 재료를 포함할 수 있다. ILD(48)는 실리콘 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은 실리콘 산화물 기반 재료일 수 있는 산소 함유 유전체 재료로 또한 형성될 수 있다. 화학 기계적 연마(Chemical Mechanical Polish; CMP) 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스는 ILD(48), 더미 게이트 스택(30), 및 게이트 스페이서(38)가 서로 수평이 되도록 수행될 수 있다. 평탄화 후, 더미 게이트 스택(30)의 상면은 약 75nm 내지 약 150nm 범위의 수직 거리만큼 돌출 핀의 상면보다 높을 수 있다.
도 7a는 돌출 핀(24'), 유전체 더미 핀(25'), 더미 게이트 스택(30) 및 게이트 스페이서(38)가 도시된 웨이퍼(10)의 일부의 평면도(상면도)를 도시한다. 때때로 CPO(Cut-Poly) 영역으로 지칭되는 핀 격리 영역(50)이 형성된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(216)로서 예시된다. 핀 격리 영역(50)의 형성은 CPO 프로세스로 지칭될 수 있다. 돌출 핀(24')은 더미 게이트 스택(30) 바로 아래에 있을 수 있고, 소스/드레인 영역(42)은 더미 게이트 스택들(30) 사이에 형성된다. 이웃하는 돌출 핀들(24')로부터 성장된 소스/드레인 영역(42)은 병합될 수 있으며, 이는 도면의 명확성을 위해 도 7a에 도시되어 있지 않다고 이해된다. 돌출 핀(24')은 X 방향으로 길이 방향을 갖는 세장형 스트립이다. 더미 게이트 스택(30)은 Y 방향으로 길이 방향을 갖는 세장형 스트립으로 형성된다.
도 7b는 도 7a의 기준 단면 7B-7B에서 얻은 단면도를 도시한다. 게이트 유전체(32)의 수평 부분은 이들 부분이 존재할 수 있거나 존재하지 않을 수 있음을 나타내기 위해 점선을 사용하여 예시된다. 게이트 격리 영역(50)은 긴 더미 게이트 스택(30)을 더 짧은 부분으로 분리하도록 형성되어, 더 짧은 더미 게이트 스택(30)이 서로 다른 FinFET의 더미 게이트 스택으로서 작용할 수 있다. 도시된 예시적인 실시예에서, 게이트 격리 영역(50)은 대체 게이트 스택이 형성되기 전에 형성된다는 것이 이해된다. 다른 실시예에서, 게이트 격리 영역(50)은 또한 대체 게이트 스택의 형성 후에 형성될 수 있으며, 따라서 대체 게이트 스택(더미 게이트 스택이 아님)은 게이트 격리 영역(50)에 의해 절단된다. 일부 실시예에 따르면, 게이트 격리 영역(50)의 형성은 패터닝된 포토 레지스트와 같은 에칭 마스크를 형성하는 것을 포함하며, 여기서 게이트 격리 영역(50)(도 7a)이 형성될 영역은 에칭 마스크의 개구부를 통해 드러난다. 에칭 마스크의 개구부는 더미 핀(25')의 일부 부분 바로 위에 있다. 그 다음, 에칭 마스크를 통해 드러난 더미 게이트 스택(30)의 부분이 에칭된다. 도 7b에서 알 수 있는 바와 같이, 더미 핀(25')이 드러난 후에 에칭이 중지될 수 있다. 다음으로, 에칭 마스크가 제거되고, 유전체 재료가 퇴적되어 더미 게이트 스택(30)의 개구부를 채워 게이트 격리 영역(50)을 형성한다.
일부 실시예에 따르면, 유전체 재료의 퇴적은 플라즈마 강화 ALD(Plasma-Enhance ALD; PEALD), 열 ALD 등일 수 있는 원자 층 퇴적(Atomic Layer Deposition; ALD)과 같은 컨포멀 퇴적 방법을 사용하여 수행된다. 유전체 재료는 SiN, SiO2, SiOC, SiOCN 등, 또는 이들의 조합으로 형성되거나 이를 포함할 수 있다. 퇴적 프로세스 후에는 CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행된다. 유전체 재료의 나머지 부분은 게이트 격리 영역(50)이다. 심(seam)(52)이 도 7a 및 7b에 도시된 바와 같이 게이트 격리 영역의 중간에 형성되거나 형성되지 않을 수 있다. 심(52)은 이들이 존재할 수 있거나 존재하지 않을 수 있음을 나타내기 위해 점선을 사용하여 예시된다.
도 8a는 핀 격리 영역(74)의 패턴을 규정하기 위해 형성되고 사용되는 에칭 마스크(54)의 형성에서의 평면도(상면도)(도 16, 때때로 CPODE(Cut-Poly on OD Edge) 영역으로 지칭됨)를 도시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(218)로서 예시된다. 각각의 프로세스는 CPODE 프로세스라고도 한다. 핀 격리 영역(74)은 긴 돌출 핀(24')을 더 짧은 부분으로 분리하여, 더 짧은 돌출 핀(24')이 상이한 FinFET들의 활성 영역(예를 들면, 채널)으로서 작용할 수 있다. 도 8a에 도시된 바와 같이, 개구부(56)가 더미 게이트 스택의 일부 부분을 노출하도록 형성되면서 에칭 마스크(54)는 웨이퍼(10)를 덮는다.
도 8b는 도 8a의 기준 단면 8B-8B에서 얻은 단면도를 도시한다. 에칭 마스크(54)의 예시된 개구부(56)는 더미 게이트 스택(30) 바로 위에 있다. 일부 실시예에 따르면, 에칭 마스크(54)는 더미 게이트 스택(30)의 재료와는 다른 재료로 형성되고, 예를 들어 TiN, BN, TaN 등으로 형성될 수 있다. 에칭 마스크(54)는 블랭킷층을 퇴적하고, 포토 레지스트를 형성 및 패터닝 한 다음, 패터닝된 포토 레지스트를 에칭 마스크로 사용하여 에칭 마스크(54)를 에칭하고 패터닝하고, 도 8a 및 8b에 도시된 바와 같이 개구부(56)를 형성함으로써 형성될 수 있다. 에칭 마스크(54)는 약 20 nm 내지 약 50 nm 범위의 두께를 가질 수 있다.
다음으로, 노출된 더미 게이트 스택(30)은 개구부(56)를 통해 에칭되어 개구부(56)가 게이트 스페이서(38) 사이로 연장된다. 산출되는 구조물이 도 9에 도시된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(220)로서 도시된다. 따라서 하부 돌출 핀(24')이 노출된다. 돌출 핀(24')은 그 후 이방성으로 에칭되고, 에칭은 하부 반도체 스트립(24)으로, 그리고 반도체 기판(20)의 하부 벌크 부분 내까지 계속된다. STI 영역(22)은 결과적인 개구부의 패턴을 규정하기 위해 에칭 마스크의 일부로서 작용한다(도 8a는 개구부(56)가 돌출 핀들(24') 사이의 STI 영역(22) 바로 위에 일부 부분을 갖는다는 것을 보여준다). 일부 실시예에 따르면, 개구부(56)는 약 12 nm 내지 약 24 nm 범위의 폭 W1을 가지며, 여기서 폭 W1은 더미 게이트 스택(30)의 중간 높이에서 측정될 수 있다. 개구부(56)는 소스/드레인 영역(42)의 하단보다 낮게 연장된다. 또한, 개구부(56)는 예를 들어 약 50 nm 내지 약 200 nm 범위에 있을 수 있는 깊이 D1만큼 돌출 핀(24')의 하단보다 낮게 연장될 수 있다.
도 10은 제1 유전체층(58) 및 제2 유전체층(60)의 퇴적을 도시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(222)로서 도시된다. 제1 유전체층(58)과 제2 유전체층(60)은 서로 다르다. 일부 실시예에 따르면, 제1 유전체층(58)은 누설 전류를 감소시키기 위해 높은 밴드갭(BG)(58)을 갖는다. 제1 밴드갭(BG58)은 제2 유전체층(60)의 제2 밴드갭(BG60)보다 높다. 더욱이, 밴드갭 차이(BG58 - BG60)는 약 2.0 eV보다 클 수 있고 약 3.0 eV보다 클 수 있다. 밴드갭 차이(BG58 - BG60)는 또한 약 2.0 eV 내지 약 5.0 eV 범위 내에 있을 수 있다. 반면에, 제2 유전체층(60)은 예를 들어 접촉 개구부를 형성하기 위해 후속 에칭 프로세스에서 사용되는 에칭 화학 재료에 대해 더 나은 에칭 저항을 갖도록 선택된다. 에칭 화학 재료는 CF4, CHF3 등과 같은 탄소 및 불소 기반 가스를 포함할 수 있다. 예시적인 제1 유전체층(58)은 약 9 eV의 밴드갭을 갖는 실리콘 산화물(SiO2)이고, 예시적인 제2 유전체층(60)은 약 5eV의 밴드갭을 갖는 실리콘 질화물(Si3N4)이다.
제1 유전체층(58) 및 제2 유전체층(60)의 퇴적은 ALD(PEALD(Plasma Enhance ALD) 또는 열 ALD), CVD 등과 같은 컨포멀 퇴적 프로세스를 포함할 수 있으므로, 결과적인 제1 유전체층(58) 및 제2 유전체층(60)은 예를 들어 서로 다른 부품의 두께 변화가 약 10% 미만인 컨포멀층이다. 제1 유전체층(58)이 SiO2를 포함하는 일부 실시예에 따르면, 퇴적은 실란디아민 또는 N,N,N',N'-테트라에틸(C8H22N2Si) 및 산소(O2)를 포함하는 프로세스 가스를 사용하여 수행된다. 퇴적 프로세스는 약 200 ℃ 내지 약 300 ℃ 범위의 온도에서 PEALD를 사용하여 수행될 수 있다. 제1 유전체층(58)의 두께(폭)(W2)는 개구부(56)의 폭(W1)의 약 1/5 내지 약 2/5 범위 내일 수 있다. 두께(W2)는 더미 게이트 스택(30)의 중간 높이에서도 측정될 수 있다. 일부 실시예에 따라, 폭(W2)은 약 2 nm 내지 약 8 nm이다.
일부 실시예에 따르면, 제2 유전체층(60)은 SiN으로 형성되거나 이를 포함하고, 퇴적은 디클로로실란(SiH2Cl2) 및 암모니아(NH3)를 포함하는 프로세스 가스를 사용하여 수행된다. 수소(H2)도 추가될 수 있다. 퇴적 프로세스는 약 450 ℃ 내지 약 650 ℃ 범위의 온도에서 PEALD를 사용하여 수행될 수 있다. 퇴적 프로세스는 약 350 ℃ 내지 약 550 ℃ 범위의 온도에서 PEALD를 사용하여 수행될 수 있다. 퇴적 프로세스 후, CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스를 수행하여 제1 유전체층(58) 및 제2 유전체층(60)의 상면을 평탄화할 수 있다. 심(62)은 제2 유전체층(60)에 형성될 수 있다. 심(62)은 약 0.5 nm 내지 약 2 nm 범위의 폭(W3)을 가질 수 있다.
도 11을 참조하면, 제2 유전체층(60) 및 제1 유전체(58)는 습식 에칭 프로세스 또는 건식 에칭 프로세스일 수 있는 에칭 프로세스에서 리세스된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(224)로서 예시된다. 에칭 화학 재료는 제1 유전체층(58)의 에칭 레이트(etching rate)(ER58)가 제2 유전체층(60)의 에칭 레이트(ER60)보다 느리도록 선택된다. ER60/ER58의 비는 또한 약 50보다 클 수 있고, 약 90 내지 약 100 범위 내일 수 있다. 일부 실시예에 따르면, 에칭은 습식 에칭 프로세스를 통해 수행되며, 여기서 H3PO4가 사용된다. 에칭 프로세스의 결과, 개구부(66)가 형성된다. 개구부(66)의 서로 반대측에 있는 측부들 상의 제1 유전체층(58)의 부분은 에칭 프로세스 이전에 비해 얇아진다. 예를 들어, 더미 게이트 스택(30)의 중간 높이에서 - 이 중간 높이는 더미 게이트 스택(30)의 상면과 하면의 중간임 -, 제1 유전체층(58)의 두께는 W2에서 W4로 감소될 수 있고, W4/W2의 비는 약 0.5보다 작으며, W4/W2의 비는 약 0.1 내지 약 0.5의 범위 내일 수 있다.
일부 실시예에 따르면, 개구부(66)의 하단은 제어된 레벨, 예를 들어 점선(68)보다 낮은 레벨에 있고, 여기서 돌출 핀(24')의 상면으로부터의 점선(68)의 수직 거리 D2는 약 50 nm보다 작거나, 20 nm보다 작다. 리세스(66)의 하단은 또한 점선(68)과 STI 영역(22)의 상면(22A) 사이의 임의의 레벨에 있을 수 있거나, 또는 STI 영역(22)의 상면(22A)과 하면(22B) 사이의 임의의 레벨에 있을 수 있다.
도 12를 참조하면, 개구부(66)를 채우기 위해 제3 유전체층(70)이 퇴적된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(226)로서 예시된다. 일부 실시예에 따르면, 제3 유전체층(70)은 제2 유전체층(60)과 동일하거나 상이하다(그러나 유사할 수 있음). 제3 유전체층(70)의 특성은 제2 유전체층(60)의 특성과 동일하거나 유사하다. 예를 들어, 후속 프로세스들(예를 들어, 접촉 개구부들의 형성에서)에서 에칭되는 경우, 제3 유전체층(70)의 에칭 레이트(ER70)은 제2 유전체층(60)의 에칭 레이트(ER60)보다 작거나, 이와 동일하거나, 이보다 약간 더 클 수 있다. 예를 들어, (ER70-ER60)/ER60의 절댓값은 약 0.2보다 작거나 약 0.1보다 작을 수 있다. 예시적인 제3 유전체층(70)은 약 9 eV의 밴드갭을 갖는 실리콘 질화물(Si3N4)로 형성되거나 이를 포함한다. 퇴적 프로세스는 제2 유전체층(60)을 퇴적하기 위한 후보 퇴적 프로세스으로부터 선택될 수 있다.
다음으로, 도 13에 도시된 바와 같이, 제3 유전체층(70) 및 제1 유전체층(58)의 과잉 부분을 제거하기 위해 평탄화 프로세스가 수행된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(228)로서 예시된다. 일부 실시예에 따르면, 평탄화 프로세스는 정지층으로서 더미 게이트 전극(34)을 사용하여 수행된다. 대안적인 실시예에 따르면, 평탄화 프로세스는 정지층으로서 하드 마스크(36)를 사용하여 수행된다. 따라서 핀 격리 영역(74)이 형성되며, 이는 제1 유전체층(58), 제2 유전체층(60) 및 제3 유전체층(70)을 포함한다.
제2 유전체층(60)에는 심(62)이 형성되거나 형성되지 않을 수 있다. 제3 유전체층(70)에는 심(72)이 형성되거나 형성되지 않을 수 있다. 일부 실시예에 따르면, 심(62 및 72)은 약 0.5 nm 내지 약 2 nm의 범위의 폭을 가질 수 있다. 유전체층(70)의 재료는 유전체층(58)의 재료와 상이하고, 제2 유전체층(60)의 재료와 동일하거나 상이할 수 있다. 유전체층(70)과 하부 유전체층(60) 사이의 계면(73)은 유전체층(60과 70)이 동일한 재료 또는 상이한 재료로 형성되는지 여부에 관계없이 (예를 들어, 투과 전자 현미경 검사(TEM 이미지)에서) 구별될 수 있다. 예를 들어, 제2 유전체층(60)과 제3 유전체층(70)이 모두 SiN으로 형성되는 경우, 유전체층(60)의 표면층은 자연 산화로 산화되어 얇은 SiON 계면층을 형성할 수 있으며, 이는 73으로도 표시된다.
도 13에 도시된 바와 같이, 유전체층(70)의 하단 부분은 밑에 있은 심(62)으로부터 위에 놓인 심(72)을 분리한다. 심(72)은 심(62, 72) 모두가 형성되는 경우 심(62)과 겹칠 수 있다(수직으로 정렬됨). 대안적인 실시예에 따르면, 심(62, 72) 중 하나(둘다는 아님)가 형성될 수 있다. 또 다른 대안적인 실시예에 따르면, 심(62, 72) 중 어느 것도 형성되지 않는다.
도 14는 대체 게이트 스택(80)의 형성을 예시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(230)로서 예시된다. 도 13에 도시된 더미 게이트 스택(30)은 에칭을 통해 제거되고 트렌치가 형성된다. 다음으로, 도 14에 도시된 바와 같이, 게이트 유전체층(76) 및 게이트 전극(78)을 포함하는 (대체) 게이트 스택(80)이 형성된다. 게이트 스택(80)의 형성은 복수의 층을 형성/퇴적한 다음 CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스를 수행하는 것을 포함한다. 본 개시의 일부 실시예에 따라, 게이트 유전체층(76) 각각은 그 자신의 저부로서 계면층(Interfacial Layer; IL)을 포함한다. IL은 돌출 핀(24')의 노출된 표면 상에 형성된다. IL은, 돌출 핀(24')의 열산화, 화학적 산화 프로세스, 또는 퇴적 프로세스를 통해 형성되는 실리콘 산화물층과 같은 산화물층을 포함할 수 있다. 게이트 유전체층(76)의 각각은 또한 IL 위에 형성된 하이-k 유전체층을 포함할 수 있다. 하이-k 유전체층은 HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, 실리콘 질화물 등의 하이-k 유전체 재료를 포함할 수 있다. 하이-k 유전체 재료의 유전율(k 값)은 3.9보다 높고, 약 7.0보다 높을 수 있다. 하이-k 유전체층은 컨포멀층으로서 형성될 수 있고, 돌출 핀(24')의 측벽과 게이트 스페이서(38)의 측벽 상에서 연장된다. IL이 열 산화를 통해 형성되는 경우 유전체 더미 핀(25') 상에 IL이 형성되지 않을 수 있는 것을 제외하고는, 게이트 유전체층(76)은 또한 유전체 더미 핀(25')의 일부 부분의 상면 및 측벽 상에서 연장된다. 본 개시의 일부 실시예에 따라, 게이트 유전체층(76) 내의 하이-k 유전체층(76)은 ALD, CVD 등을 사용해 형성된다.
게이트 전극(78)은 게이트 유전체층(76) 위에 형성되고, 제거된 더미 게이트 스택에 의해 남겨진 트렌치의 나머지 부분을 채운다. 게이트 전극(78)의 서브층(sub-layers)은 별도로 도시되지 않았지만, 서브층은 그 조성의 차이로 인해 서로 구별될 수 있다. 적어도 하부 서브층의 퇴적은 ALD 또는 CVD와 같은 컨포멀 퇴적 방법을 사용하여 수행될 수 있다.
게이트 전극(78)의 서브층은 티타늄 실리콘 질화물(TiSN)층, 탄탈륨 질화물(TaN)층, 티타늄 질화물(TiN)층, 티타늄 알루미늄(TiAl)층, 추가 TiN 및/또는 TaN층, 및 충전 금속 영역을 포함할 수 있으며, 이에 제한되지는 않는다. 게이트 전극(78)은 이하에서 금속 게이트(78)로 지칭된다. 이러한 서브층 중 일부는 각 FinFET의 일함수를 규정한다. 또한, p형 FinFET의 금속층과 n형 FinFET의 금속층은 상이하여 금속층의 일함수가 p형 또는 n형 FinFET 각각에 적합하다. 충전 금속은 텅스텐, 코발트 등을 포함할 수 있다.
도 15는 유전체 하드 마스크(82)의 형성을 도시하며, 이는 때때로 SAC(Self-Aligned Contact) 충전층(82)이라고 지칭된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(232)로서 예시된다. 형성 프로세스는 예를 들어, 에칭 프로세스를 통해 대체 게이트 스택(80)을 리세싱하고, 유전체 재료를 채우고, 유전체 재료의 과잉 부분을 제거하기 위해 평탄화 프로세스를 수행하는 것을 포함할 수 있다. 유전체 하드 마스크(82)는 SiN, SiO2, SiOC, SiOCN 등, 또는 이들의 조합으로 형성되거나 이를 포함할 수 있다.
도 16은 FinFET에 대한 추가 기능의 형성을 보여준다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200) 내의 프로세스(234)로서 예시된다. 예를 들어, 게이트 접촉 플러그(84)는 게이트 전극(60) 위에 형성되고 이와 접촉한다. 소스/드레인 규화물 영역(86) 및 소스/드레인 접촉 플러그(88)는 또한 소스/드레인 영역(42)에 전기적으로 접속되도록 형성된다. 따라서 FinFET(90A 및 90B)이 형성된다. 이어서 유전체층(92)이 퇴적되고, 이는 심(72)의 상단부를 밀봉할 수 있다. 유전체층(92)은 ILD, 에칭 정지층 등을 포함할 수 있다.
도 11 내지 16에 도시된 바와 같은 프로세스는 제1 유전체층(58)의 노출된 표면이 좁아지는 결과를 가져온다는 것이 이해된다. 도 16에서 알 수 있는 바와 같이, 게이트 접촉 플러그(84) 및 소스/드레인 접촉 플러그(88)의 형성은 유전체 하드 마스크(82), ILD(48) 및 CESL(46)을 에칭하는 것을 포함할 수 있다. 이러한 에칭 프로세스에서, 제3 유전체층(70) 및 제1 유전체층(58)의 상면은 에칭 화학 재료에 노출된다. 제3 유전체층(70)이 에칭 화학 재료에 대해 더 내성이 있고 제1 유전체층(58)이 에칭 화학 재료에 대해 덜 내성이기 때문에, 제1 유전체층(58)을 얇게 하는 것은 제1 유전체층(58)의 에칭 레이트를 감소시킬 수 있고, 에칭에 의해 야기되는 결과적인 공극이 감소된다.
도 23은 일부 실시예들에 따른 웨이퍼(10)의 일부의 평면도를 도시한다. 도 16에 도시된 단면도는 도 23의 단면(16-16)으로부터 획득된다. 도 23에서, 일부 게이트 접촉 플러그(84) 및 소스/드레인 접촉 플러그(88)가 도시되어 있지만, 더 많이 형성될 수 있다. 도 16에 도시된 바와 같이 핀 격리 영역(74)이 도시된다. 일부 실시예에 따르면, 핀 격리 영역(74)이 퇴적-리세싱-퇴적을 통해 형성될 때, 도 10 내지 12에 도시된 바와 같이, 리세싱 및 퇴적은 게이트 격리 영역 상(50)에서 동시에 수행될 수 있으므로, 게이트 격리 영역(50)의 상단 부분이 층(50A 및 50B)을 포함하도록 재형성될 수 있다. 그러나, 게이트 격리 영역(50)의 하단 부분은 대체되지 않은 채로 남아있을 수 있다. 층(50A)은 유전체층(58)의 재료와 동일하거나 유사한 재료로 형성될 수 있고, 층(50B)은 유전체층(70)의 재료와 동일한 재료로 형성될 수 있다. 대안적인 실시예에 따르면, 게이트 격리 영역(50)은 리세싱 및 재퇴적으로부터 보호되며, 따라서 균질 재료(homogenous material)로 형성될 수 있다.
도 17 내지 22는 본 개시의 대안적 실시예에 따른 핀 격리 영역(74)과 FinFET의 형성시에 중간 스테이지의 단면도를 도시한다. 이들 실시예는 제2 유전체층(60)(예를 들어, 도 10 참조)이 퇴적되지 않는다는 점을 제외하고는 선행 실시예와 유사하다. 다르게 명시되지 않으면, 이들 실시예에서 컴포넌트의 재료 및 형성 프로세스는, 전술된 실시예들에서의 유사한 참조 번호에 의해 표시되는, 유사한 컴포넌트와 본질적으로 동일하다. 따라서 도 17 내지 22에 도시된 컴포넌트의 형성 프로세스 및 재료에 관한 세부 사항은 이전 실시예의 논의에서 찾을 수 있다.
이들 실시예의 초기 단계는 도 1 내지 4, 5a, 5b, 6, 7a, 7b, 8a, 8b 및 9에 도시된 것과 본질적으로 동일하다. 다음으로, 도 17에 도시된 바와 같이, 유전체층(58)이 퇴적된다. 재료 및 퇴적 프로세스는 본질적으로 도 10을 참조하여 논의된 것과 동일하며 여기서 반복되지 않는다. 유전체층(58)은 도 9에 도시된 바와 같이 개구부(66)를 채운다. 심(62)은 유전체층(58) 내에 형성될 수 있거나 형성되지 않을 수 있다.
도 18을 참조하면, 유전체층(58)을 에칭하기 위해 에칭 프로세스가 수행되어 개구부(66)가 형성된다. 에칭은 높은 수준의 이방성(방향성) 효과를 가지고 있다. 일부 실시예에 따르면, 에칭은 완전히 이방성이다. 대안적인 실시예에 따르면, 에칭은 등방성 에칭 효과 및 등방성 에칭 효과를 포함하고, 이방성 에칭 레이트는 등방성 에칭 레이트보다 크다. 수직 에칭 레이트(ERV)는 수평 에칭 레이트(ERH)보다 크고, 예를 들어, ERV/ERH의 비는 1보다 크고, 약 1 내지 약 5의 범위 내에, 또는 약 5보다 크다. 일부 실시예에 따르면, 에칭 가스는 CF4, CHF3, CH2F2, CH3F, 또는 이들의 조합을 포함하지만 이에 제한되지 않는 탄소 및 불소 기반 가스를 포함할 수 있다. 바이어스 전력은 이방성 에칭 레이트 및 등방성 에칭 레이트를 조정하기 위해 조정될 수 있다. 에칭 프로세스의 결과, 개구부(66)가 형성된다. 개구부(66)의 하단 위치는 이전 실시예에서 논의된 바와 같으며, 여기서 반복되지 않는다.
후속 프로세스는 기본적으로 도 12 내지 16과 동일하다. 이 프로세스는 여기에서 간략하게 설명된다. 세부 사항은 도 12 내지 16의 논의를 참조하여 찾을 수 있으며 여기서 반복하지 않는다. 도 19를 참조하면, 심(72)을 포함하거나 포함하지 않을 수 있는 유전체층(70)이 퇴적된다. 다음으로, CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행되어 유전체층(58 및 70)의 바람직하지 않은 부분을 제거하고 그 결과 구조가 도 20에 도시되어 있다. 그 후 대체 게이트 스택(80)이 형성된다. 다음으로, 도 21에 도시된 바와 같이, 유전체 하드 마스크(82)가 대체 게이트 스택(80)의 상단 부분을 대체하도록 형성된다. 도 22는 게이트 접촉 플러그(84), 소스/드레인 규화물 영역(86) 및 소스/드레인 접촉 플러그(88)의 형성을 도시한다. 따라서 FinFET(90A 및 90B)가 형성된다. 이어서 유전체층(92)이 퇴적되고, 이는 심(72)을 밀봉할 수 있다.
본 개시의 실시예는 일부 이로운 피처를 가진다. 높은 밴드갭을 갖는 제1 유전체 재료를 리세싱함으로써, 더 많은 에칭 저항성 유전체 재료가 핀 격리 영역의 상단 부분으로서 형성된다. 그러나, 제1 유전체 재료는 여전히 핀 격리 영역의 상단까지 연장될 수 있고, 따라서 효과적인 누설 장벽을 형성하여, 예를 들어, 대응하는 핀 격리 영역의 서로 반대측에 있는 측부들 상의 소스/드레인 영역들 사이의 누설 전류를 감소시킨다.
본 개시의 일부 실시예에 따라, 방법은, 격리 영역의 상면보다 높게 돌출되는 반도체 핀을 형성하는 단계 - 격리 영역은 반도체 기판 내로 연장됨 - ; 트렌치를 형성하기 위해 반도체 핀의 일부를 에칭하는 단계; 트렌치를 제1 유전체 재료로 채우는 단계 - 제1 유전체 재료는 제1 밴드갭을 가짐 - ; 제1 유전체 재료를 리세싱하기 위해 리세싱 프로세스를 수행하는 단계 - 리세스는 격리 영역들의 서로 반대측에 있는 부분들 사이에 형성됨 - ; 및 리세스를 제2 유전체 재료로 채우는 단계를 포함하고, 제1 유전체 재료 및 제2 유전체 재료가 조합되어 추가 격리 영역을 형성하고, 제2 유전체 재료는 제1 밴드갭보다 작은 제2 밴드갭을 갖는다. 실시예에서, 방법은 리세싱 전에, 트렌치를 제3 유전체 재료로 채우는 단계를 더 포함하고, 리세싱 프로세스에서, 제3 유전체 재료도 리세싱된다. 실시예에서, 본 방법은, 제1 유전체 재료 및 제2 유전체 재료에 평탄화 프로세스를 수행하는 단계를 더 포함하고, 평탄화 프로세스에 의해 드러난 노출된 표면은 제1 유전체 재료의 제1 표면 및 제2 유전체 재료의 제2 표면을 포함한다. 일 실시예에서, 제1 표면은 제2 표면을 둘러싸는 링을 형성한다. 실시예에서, 본 방법은, 추가 격리 영역의 측부 상에 추가 유전체 재료를 에칭하는 단계를 더 포함하고, 추가 유전체 재료를 에칭하는 단계에서, 제2 유전체 재료는 제1 유전체 재료보다 더 낮은 에칭 레이트를 갖는다. 실시예에서, 제1 유전체 재료는 균질 재료이고, 제1 유전체 재료는 리세싱 프로세스가 수행되기 전에 트렌치 전체를 채운다. 실시예에서. 제1 유전체 재료는 제1 심을 포함하고, 제2 유전체 재료는 제1 심과 중첩되는 제2 심을 포함한다. 일 실시예에서, 트렌치는 격리 영역보다 낮게 연장된다.
본 개시의 일부 실시예에 따라, 디바이스는, 반도체 기판; 반도체 기판 내로 연장된 격리 영역; 및 격리 영역의 상면보다 높은 제1 레벨로부터 격리 영역의 하면보다 낮은 제2 레벨까지 연장되는 유전체 영역을 포함하고, 유전체 영역은, 제1 밴드갭을 갖는 제1 층 - 제1 층은, 반도체 기판과 접촉하는 하단을 갖는 저부; 및 하부보다 높은 상부를 포함하고, 상부는 저부보다 얇음 - ; 및 제1 층의 상부에 의해 둘러싸인 제2 층을 포함하고, 제2 층은 제1 밴드갭보다 낮은 제2 밴드갭을 갖는다. 실시예에서, 저부는 균일한 두께를 가지며, 상부는 균일한 두께보다 작은 제2 두께를 갖는다. 실시예에서, 디바이스는, 격리 영역의 상면보다 높게 돌출된 반도체 핀 - 유전체 영역은 반도체 핀을 분리된 부분들로 분리함 - ; 및 반도체 핀 상의 게이트 스택을 더 포함하고, 저부는 게이트 스택의 상면보다 낮은 레벨에서 상부에 결합(join)된다. 실시예에 있어서, 제1 층의 저부는 반도체 핀의 상면보다 낮은 레벨에서 상부에 결합된다. 실시예에서, 제1 밴드갭은 약 2 eV보다 큰 차이만큼 제2 밴드갭보다 더 크다. 실시예에서, 제1 유전체 재료는 실리콘 산화물을 포함하고, 제2 유전체 재료는 실리콘 질화물을 포함한다. 실시예에서, 제2 층은, 내부에 제1 심을 포함하는 추가 저부; 및 추가 저부의 추가 상부를 포함하고, 추가 상부는 제1 심으로부터 분리된 제2 심을 포함한다. 실시예에서, 추가 저부와 추가 상부는 동일한 재료로 형성되고, 디바이스는 제1 층의 상부로부터 제2 층의 추가 저부를 분리하는 계면층을 포함하며, 계면층은 동일한 재료를 포함하고 추가 산소를 더 포함한다.
본 개시의 일부 실시예에 따라, 디바이스는, 기판; 기판 내로 연장된 격리 영역; 격리 영역의 상면보다 높게 돌출된 반도체 핀; 반도체 핀 내로 연장된 제1 에피택시 반도체 영역 및 제2 에피택시 반도체 영역; 및 제1 에피택시 반도체 영역과 제2 에피택시 반도체 영역을 서로 분리하는 격리 영역을 포함하고, 격리 영역은, 반도체 핀보다 높은 제1 부분 및 반도체 핀보다 낮은 제2 부분을 포함하는 제1 유전체 재료 - 제1 부분은 제2 부분보다 좁음 - ; 및 제1 유전체 재료의 제1 부분에 의해 둘러싸인 제2 유전체 재료를 포함하고, 제2 유전체 재료는 반도체 핀보다 높은 제3 부분 및 반도체 핀보다 낮은 제4 부분을 포함하며, 제4 부분은 제3 부분보다 좁다. 실시예에서, 제1 유전체 재료는 제2 유전체 재료의 제2 밴드갭보다 큰 제1 밴드갭을 갖는다. 실시예에서, 제3 부분 및 제4 부분은 각각 제1 심 및 제2 심을 포함하고, 제1 심은 제2 유전체 재료의 일부에 의해 제2 심으로부터 분리된다. 실시예에서, 제1 심은 제2 심과 중첩된다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
격리 영역들의 상면보다 높게 돌출되는 반도체 핀을 형성하는 단계 - 상기 격리 영역들은 반도체 기판 내로 연장됨 - ;
트렌치를 형성하기 위해 상기 반도체 핀의 일부를 에칭하는 단계;
상기 트렌치를 제1 유전체 재료로 채우는 단계 - 상기 제1 유전체 재료는 제1 밴드갭(bandgap)을 가짐 - ;
상기 제1 유전체 재료를 리세싱하기 위해 리세싱 프로세스를 수행하는 단계 - 상기 격리 영역들의 서로 반대측에 있는 부분들 사이에 리세스가 형성됨 - ; 및
상기 리세스를 제2 유전체 재료로 채우는 단계 - 상기 제1 유전체 재료 및 상기 제2 유전체 재료가 조합되어 추가 격리 영역을 형성하고, 상기 제2 유전체 재료는 상기 제1 밴드갭보다 작은 제2 밴드갭을 가짐 -
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 리세싱 전에, 상기 트렌치를 제3 유전체 재료로 채우는 단계 - 상기 리세싱 프로세스에서, 상기 제3 유전체 재료가 또한 리세싱됨 - 를 더 포함하는, 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 유전체 재료 및 상기 제2 유전체 재료에 평탄화 프로세스를 수행하는 단계 - 상기 평탄화 프로세스에 의해 드러난 노출된 표면은 상기 제1 유전체 재료의 제1 표면, 및 상기 제2 유전체 재료의 제2 표면을 포함함 - 를 더 포함하는, 방법.
실시예 4. 실시예 3에 있어서, 상기 제1 표면은 상기 제2 표면을 둘러싸는 링(ring)을 형성하는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 추가 격리 영역의 측부 상의 추가 유전체 재료를 에칭하는 단계 - 상기 추가 유전체 재료를 에칭하는 단계에서, 상기 제2 유전체 재료는 상기 제1 유전체 재료보다 더 낮은 에칭 레이트(etching rate)를 가짐 - 를 더 포함하는, 방법.
실시예 6. 실시예 1에 있어서, 상기 제1 유전체 재료는 균질 재료(homogenous material)이고, 상기 제1 유전체 재료는 상기 리세싱 프로세스가 수행되기 전에 상기 트렌치 전체를 채우는 것인, 방법.
실시예 7. 실시예 6에 있어서, 상기 제1 유전체 재료는 제1 심(seam)을 포함하고, 상기 제2 유전체 재료는 상기 제1 심 위의 제2 심을 포함하는 것인, 방법.
실시예 8. 실시예 1에 있어서, 상기 트렌치는 상기 격리 영역들보다 낮은 부분을 포함하는 것인, 방법.
실시예 9. 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 내로 연장된 격리 영역들; 및
유전체 영역
을 포함하고, 상기 유전체 영역은,
제1 밴드갭을 갖는 제1 층으로서,
상기 반도체 기판과 접촉하는 하단을 갖는 저부; 및
상기 저부보다 높은 상부 - 상기 상부는 상기 저부보다 얇음 - 를 포함하는, 상기 제1 층; 및
상기 제1 층의 상부에 의해 둘러싸인 제2 층으로서, 상기 제2 층은 상기 제1 밴드갭보다 낮은 제2 밴드갭을 갖는 것인, 상기 제2 층
을 포함하는 것인, 디바이스.
실시예 10. 실시예 9에 있어서, 상기 저부는 제1 두께를 갖고, 상기 상부는 상기 제1 두께보다 작은 제2 두께를 갖는 것인, 디바이스.
실시예 11. 실시예 9에 있어서,
상기 격리 영역들의 상면들보다 높게 돌출된 반도체 핀 - 상기 유전체 영역은 상기 반도체 핀을 분리된 부분들로 분리함 - ; 및
상기 반도체 핀 상의 게이트 스택 - 상기 저부는 상기 게이트 스택의 상면보다 낮은 레벨에서 상기 상부에 결합(join)됨 -
을 더 포함하는, 디바이스.
실시예 12. 실시예 11에 있어서, 상기 제1 층의 저부는 상기 반도체 핀의 상면보다 낮은 레벨에서 상기 상부에 결합되는 것인, 디바이스.
실시예 13. 실시예 9에 있어서, 상기 제1 밴드갭은 약 2 eV보다 큰 차이만큼 상기 제2 밴드갭보다 더 큰 것인, 디바이스.
실시예 14. 실시예 13에 있어서, 상기 제1 유전체층은 실리콘 산화물을 포함하고, 상기 제2 유전체층은 실리콘 질화물을 포함하는 것인, 디바이스.
실시예 15. 실시예 9에 있어서, 상기 제2 층은,
내부에 제1 심을 포함하는 추가 저부; 및
상기 추가 저부 위의 추가 상부 - 상기 추가 상부는 상기 제1 심으로부터 분리된 제2 심을 포함함 -
를 포함하는 것인, 디바이스.
실시예 16. 실시예 15에 있어서, 상기 추가 저부 및 상기 추가 상부는 동일한 재료로 형성되고, 상기 디바이스는 상기 제1 층의 상부로부터 상기 제2 층의 추가 저부를 분리하는 계면층을 포함하며, 상기 계면층은 동일한 재료를 포함하고 추가 산소를 더 포함하는 것인, 디바이스.
실시예 17. 디바이스에 있어서,
기판;
상기 기판 내로 연장된 격리 영역들;
상기 격리 영역들의 상면들보다 높게 돌출된 반도체 핀;
상기 반도체 핀 내로 연장된 제1 에피택시 반도체 영역 및 제2 에피택시 반도체 영역; 및
상기 제1 에피택시 반도체 영역 및 상기 제2 에피택시 반도체 영역을 서로 분리하는 격리 영역
을 포함하고, 상기 격리 영역은,
상기 반도체 핀보다 높은 제1 부분 및 상기 반도체 핀보다 낮은 제2 부분을 포함하는 제1 유전체 재료 - 상기 제1 부분은 상기 제2 부분보다 좁음 - ; 및
상기 제1 유전체 재료의 제1 부분에 의해 둘러싸인 제2 유전체 재료 - 상기 제2 유전체 재료는 상기 반도체 핀보다 높은 제3 부분 및 상기 반도체 핀보다 낮은 제4 부분을 포함하고, 상기 제4 부분은 상기 제3 부분보다 좁음 - 를 포함하는 것인, 디바이스.
실시예 18. 실시예 17에 있어서, 상기 제1 유전체 재료는 상기 제2 유전체 재료의 제2 밴드갭보다 큰 제1 밴드갭을 갖는 것인, 디바이스.
실시예 19. 실시예 17에 있어서, 상기 제3 부분 및 상기 제4 부분은 제1 심 및 제2 심을 각각 포함하고, 상기 제1 심은 상기 제2 유전체 재료의 일부에 의해 상기 제2 심으로부터 분리되는 것인, 디바이스.
실시예 20. 실시예 19에 있어서, 상기 제1 심의 하단은 상기 제2 심의 상단보다 높은 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    격리 영역들의 상면보다 높게 돌출되는 반도체 핀을 형성하는 단계 - 상기 격리 영역들은 반도체 기판 내로 연장됨 - ;
    트렌치를 형성하기 위해 상기 반도체 핀의 일부를 에칭하는 단계;
    상기 트렌치를 제1 유전체 재료로 채우는 단계 - 상기 제1 유전체 재료는 제1 밴드갭(bandgap)을 가지며, 상기 제1 유전체 재료의 하단은 상기 반도체 핀 내의 소스/드레인 영역의 하단보다 아래에 있음 - ;
    상기 제1 유전체 재료를 리세싱하기 위해 리세싱 프로세스를 수행하는 단계 - 상기 격리 영역들의 서로 반대측에 있는 부분들 사이에 리세스가 형성됨 - ;
    상기 리세스를 제2 유전체 재료로 채우는 단계 - 상기 제1 유전체 재료 및 상기 제2 유전체 재료가 조합되어 추가 격리 영역을 형성하고, 상기 제2 유전체 재료는 상기 제1 밴드갭보다 작은 제2 밴드갭을 가짐 - ; 및
    상기 제1 유전체 재료 및 상기 제2 유전체 재료에 평탄화 프로세스를 수행하는 단계 - 평탄화 프로세스에 의해 상기 제1 유전체 재료의 제1 표면과 상기 제2 유전체 재료의 제2 표면이 드러나게 되고, 상기 제1 표면은 상기 제2 표면과 공면임 -
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 리세싱 전에, 상기 트렌치를 제3 유전체 재료로 채우는 단계 - 상기 리세싱 프로세스에서, 상기 제3 유전체 재료가 또한 리세싱됨 - 를 더 포함하는, 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 제1 표면은 상기 제2 표면을 둘러싸는 링(ring)을 형성하는 것인, 방법.
  5. 제1항에 있어서, 상기 추가 격리 영역의 측부 상의 추가 유전체 재료를 에칭하는 단계 - 상기 추가 유전체 재료를 에칭하는 단계에서, 상기 제2 유전체 재료는 상기 제1 유전체 재료보다 더 낮은 에칭 레이트(etching rate)를 가짐 - 를 더 포함하는, 방법.
  6. 제1항에 있어서, 상기 제1 유전체 재료는 균질 재료(homogenous material)이고, 상기 제1 유전체 재료는 상기 리세싱 프로세스가 수행되기 전에 상기 트렌치 전체를 채우는 것인, 방법.
  7. 제6항에 있어서, 상기 제1 유전체 재료는 제1 심(seam)을 포함하고, 상기 제2 유전체 재료는 상기 제1 심 위의 제2 심을 포함하는 것인, 방법.
  8. 제1항에 있어서, 상기 트렌치는 상기 격리 영역들보다 낮은 부분을 포함하는 것인, 방법.
  9. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 내로 연장된 격리 영역들; 및
    유전체 영역
    을 포함하고, 상기 유전체 영역은,
    제1 밴드갭을 갖는 제1 층으로서,
    상기 반도체 기판과 접촉하는 하단을 갖는 저부; 및
    상기 저부보다 높은 상부 - 상기 상부는 상기 저부보다 얇음 - 를 포함하는, 상기 제1 층; 및
    상기 제1 층의 상부에 의해 둘러싸인 제2 층으로서, 상기 제2 층은 상기 제1 밴드갭보다 낮은 제2 밴드갭을 갖는 것인, 상기 제2 층
    을 포함하고,
    상기 제1 층의 상기 저부의 하단은 상기 반도체 기판 내의 소스/드레인 영역의 하단보다 아래에 있으며,
    상기 제1 층의 상부의 상단 표면은 상기 제2 층의 상단 표면과 공면인 것인, 디바이스.
  10. 디바이스에 있어서,
    기판;
    상기 기판 내로 연장된 격리 영역들;
    상기 격리 영역들의 상면들보다 높게 돌출된 반도체 핀;
    상기 반도체 핀 내로 연장된 제1 에피택시 반도체 영역 및 제2 에피택시 반도체 영역; 및
    상기 제1 에피택시 반도체 영역 및 상기 제2 에피택시 반도체 영역을 서로 분리하는 격리 영역
    을 포함하고, 상기 격리 영역은,
    상기 반도체 핀보다 높은 제1 부분 및 상기 반도체 핀보다 낮은 제2 부분을 포함하는 제1 유전체 재료 - 상기 제1 부분은 상기 제2 부분보다 좁음 - ; 및
    상기 제1 유전체 재료의 제1 부분에 의해 둘러싸인 제2 유전체 재료 - 상기 제2 유전체 재료는 상기 반도체 핀보다 높은 제3 부분 및 상기 반도체 핀보다 낮은 제4 부분을 포함하고, 상기 제4 부분은 상기 제3 부분보다 좁음 - 를 포함하고,
    상기 제2 유전체 재료는 상기 제1 유전체 재료보다 낮은 밴드갭을 가지며, 상기 제1 유전체 재료의 상기 제2 부분의 하단은 상기 제1 및 제2 에피택시 반도체 영역들 각각의 하단보다 아래에 있고, 상기 제1 유전체 재료의 상기 제1 부분의 상단 표면은 상기 제2 유전체 재료의 상기 제3 부분의 상단 표면과 공면인 것인, 디바이스.
KR1020200138270A 2020-04-29 2020-10-23 리세싱 및 재퇴적을 통한 하이브리드 격리 영역들의 형성 KR102434063B1 (ko)

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