CN113130394A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法。一种方法包括形成突出高于隔离区域的顶表面的半导体鳍。隔离区域延伸到半导体衬底中。蚀刻半导体鳍的一部分以形成沟槽，该沟槽延伸得低于隔离区域的底表面并且延伸到半导体衬底中。该方法还包括：用第一电介质材料填充沟槽以形成第一鳍隔离区域；使第一鳍隔离区域凹陷以形成第一凹槽；并且用第二电介质材料填充第一凹槽。第一电介质材料和第二电介质材料组合形成第二鳍隔离区域。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体器件及其制造方法。
背景技术
集成电路(IC)材料和设计的技术进步已产生数代IC，其中每一代都具有比前几代更小和更复杂的电路。在IC发展的过程中，功能密度(例如，每芯片面积的互连器件的数量)通常在增加，而几何尺寸在减小。这种缩减过程通常通过提高生产效率和降低相关成本来提供益处。
这样的缩减也增加了集成电路加工和制造的复杂性，并且为了实现这些进步，需要在集成电路加工和制造方面取得类似的进展。例如，已经引入了鳍式场效应晶体管(FinFET)来替代平面晶体管。FinFET的结构和制造FinFET的方法正在开发中。
FinFET的形成通常包括形成长半导体鳍和长栅极堆叠，然后形成隔离区域以将长半导体鳍和长栅极堆叠切割成较短的部分，以使得较短的部分可以充当FinFET的鳍和栅极堆叠。
发明内容
根据本公开的一个实施例，提供了一种制造半导体器件的方法，包括：形成突出高于隔离区域的顶表面的半导体鳍，其中所述隔离区域延伸到半导体衬底中；蚀刻所述半导体鳍的一部分以形成沟槽，其中所述沟槽延伸得低于所述隔离区域的底表面，并延伸到所述半导体衬底中；用第一电介质材料填充所述沟槽以形成第一鳍隔离区域；使所述第一鳍隔离区域凹陷以形成第一凹槽；以及用第二电介质材料填充所述第一凹槽，其中，所述第一电介质材料和所述第二电介质材料组合形成第二鳍隔离区域。
根据本公开的另一实施例，提供了一种半导体器件，包括：半导体衬底；延伸到所述半导体衬底中的隔离区域；电介质区域，包括：下部，其中具有第一缝隙；以及上部，其中具有第二缝隙，其中，所述第一缝隙通过所述电介质区域的所述上部的底部与所述第二缝隙间隔开。
根据本公开的又一实施例，提供了一种半导体器件，包括：衬底；延伸到所述衬底中的隔离区域；从所述隔离区域的顶表面向上延伸的半导体鳍；延伸到所述半导体鳍中的第一外延半导体区域和第二外延半导体区域；第一电介质区域，所述第一电介质区域在横向处于所述第一外延半导体区域和所述第二外延半导体区域之间；在所述第一电介质区域之上的第二电介质区域，其中，所述第二电介质区域包括与所述第一电介质区域的顶表面接触的U形底部。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-4、5A、5B、6、7A、7B、8A、8B和9-15示出了根据一些实施例的形成隔离区域和鳍式场效应晶体管(FinFET)的中间阶段的透视图、截面视图和顶视图。
图16A示出了根据一些实施例的器件区域的顶视图。
图16B示出了根据一些实施例的器件区域的透视图。
图17示出了根据一些实施例的用于形成隔离区域和FinFET的工艺流程。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单性和清楚性的目的，并且其本身不表示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“上方”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据一些实施例，提供了用于切割鳍和栅极堆叠、鳍式场效应晶体管(FinFET)的隔离区域及其形成方法。根据本公开的一些实施例，形成栅极隔离区域和鳍隔离区域，然后使它们凹陷，并且将电介质材料填充到产生的凹槽中。通过该工艺，可以密封在栅极隔离区域和鳍隔离区域中产生的缝隙。根据一些示出的实施例，FinFET的形成被用作解释本公开的概念的示例。其他类型的晶体管(例如平面晶体管、环绕栅极(GAA)晶体管等)也可以采用本公开的实施例来切割相应的有源区域和栅极堆叠。本文讨论的实施例用于提供示例来使得能够实行或使用本公开的主题，并且本领域普通技术人员将容易理解保持在不同实施例的设想范围内进行的修改。贯穿各种视图和说明性实施例，相似的参考标号用于指示相似的元件。尽管方法实施例可以讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
图1-4、5A、5B、6、7A、7B、8A、8B和9-15示出了根据一些实施例的形成隔离区域和鳍式场效应晶体管(FinFET)的中间阶段的透视图、截面视图和顶视图。相应的工艺也示意性地反映在图17所示的工艺流程中。
图1示出了初始结构的透视图。初始结构包括晶圆10，晶圆10还包括衬底20。衬底20可以是半导体衬底，其可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20可以掺杂有p型或n型杂质。诸如浅沟槽隔离(STI)区域之类的隔离区域22可以被形成为从衬底20的顶表面延伸到衬底20中。相应的工艺被示出为如图17所示的工艺流程200中的工艺202。衬底20在相邻的STI区域22之间的部分被称为半导体条带24。根据本公开的一些实施例，半导体条带24是原始衬底20的部分，因此半导体条带24的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带24是通过如下操作形成的替换带：蚀刻衬底20在STI区域22之间的部分以形成凹槽，并且执行外延工艺以在凹槽中再生长另一半导体材料。因此，半导体条带24由与衬底20不同的半导体材料形成。根据一些实施例，半导体条带24由Si、SiP、SiC、SiPC、SiGe、SiGeB、Ge、诸如InP、GaAs、AlAs、InAs、InAlAs、InGaAs等之类的III-V族化合物半导体形成。
STI区域22可以包括衬里氧化物(未示出)，该衬里氧化物可以是通过对衬底20的表面层进行热氧化而形成的热氧化物。衬里氧化物也可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、化学气相沉积(CVD)等形成的沉积氧化硅层。STI区域22还可以包括在衬里氧化物之上的电介质材料，其中可以使用可流动化学气相沉积(FCVD)、旋涂等来形成该电介质材料。
图2示出了电介质虚设条带25的形成，电介质虚设条带25可以通过蚀刻半导体条带24之一以形成凹槽、然后用电介质材料填充该凹槽而形成。相应的工艺被示出为如图17所示的工艺流程200中的工艺204。电介质材料可以由诸如氮化硅之类的高k电介质材料形成、或包括高k电介质材料。此外，电介质虚设条带25的材料被选择为使得其相对于随后形成的虚设栅极堆叠的材料和STI区域22的材料(例如，氧化硅)具有高蚀刻选择性。电介质虚设条带25的底表面可以高于、齐平于、或低于STI区域22的底表面。
参照图3，STI区域22被凹陷。半导体条带24和电介质虚设条带25的顶部突出高于STI区域22的其余部分的顶表面22A，以分别形成突出鳍24’和虚设鳍25’。相应的工艺被示出为如图17所示的工艺流程200中的工艺206。可以使用干法蚀刻工艺来执行蚀刻，其中可以使用诸如HF3和NH3的混合物之类的蚀刻气体。根据本公开的替代实施例，STI区域22的凹陷使用湿法蚀刻工艺来执行。蚀刻化学品可以包括例如HF溶液。
在上述实施例中，可以通过任何合适的方法来图案化鳍。例如，可以使用一种或多种光刻工艺来图案化鳍，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如比使用单次直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或心轴来图案化鳍。
进一步参考图3，在(突出)鳍24’和虚设鳍25’的顶表面和侧壁上形成虚设栅极堆叠30和栅极间隔件。相应的工艺被示出为如图17所示的工艺流程200中的工艺208。虚设栅极堆叠30可以包括虚设栅极电介质32和在虚设栅极电介质32之上的虚设栅极电极34。虚设栅极电极34可以例如使用多晶硅或非晶硅形成，并且还可以使用其他材料。每个虚设栅极堆叠30还可包括在虚设栅极电极34之上的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅或它们的多层形成。虚设栅极堆叠30可以跨突出鳍24’和虚设鳍25’和/或STI区域22中的一者或多者。虚设栅极堆叠30还具有与突出鳍24’和虚设鳍25’的纵向方向垂直的纵向方向。
接下来，在虚设栅极堆叠30的侧壁上形成栅极间隔件38。根据本公开的一些实施例，栅极间隔件38由诸如氮化硅(SiN)、氧化硅(SiO2)、碳氮化硅(SiCN)、氧氮化硅(SiON)、氧碳氮化硅(SiOCN)等之类的电介质材料形成，并且可以具有单层结构、或包括多个电介质层的多层结构。栅极间隔件38的宽度可以在大约1nm与大约3nm之间的范围内。
根据本公开的一些实施例，执行蚀刻工艺(在下文中称为源极/漏极凹陷)以蚀刻未被虚设栅极堆叠30和栅极间隔件38覆盖的突出鳍24’的部分，使得产生图4所示的结构。相应的工艺被示出为如图17所示的工艺流程200中的工艺210。凹陷可以是各向异性的，并因此突出鳍24’的位于虚设栅极堆叠30和栅极间隔件38正下方的部分受到保护，并且不被蚀刻。根据一些实施例，凹陷的半导体条带24的顶表面可以低于STI区域22的顶表面22A。由突出鳍24’的蚀刻部分留下的空间被称为凹槽40。在该蚀刻工艺中，不蚀刻电介质虚设鳍25’。例如，可以使用NF3和NH3的混合物、HF和NH3的混合物等等来蚀刻突出鳍24’。
接下来，通过从凹槽40选择性地生长半导体材料来形成外延区域(源极/漏极区域)42，从而得到图5A中的结构。相应的工艺被示出为如图17所示的工艺流程200中的工艺212。根据一些实施例，外延区域42包括硅锗、硅、碳硅等。取决于产生的FinFET是p型FinFET还是n型FinFET，P型或n型杂质可在外延的过程中原位掺杂。例如，当产生的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、SiB、GeB等。相反，当产生的FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，外延区域42由III-V族化合物半导体形成，III-V族化合物半导体例如是GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、它们的组合或它们的多个层。在外延区域42完全填充凹槽40之后，外延区域42开始水平扩展，并且可以形成小平面(facet)。
图5B示出了根据本公开的替代实施例的源极/漏极区域42的形成。根据这些实施例，如图4所示的突出鳍24’未被凹陷，并且外延区域41生长在突出鳍24’上。外延区域41的材料可以类似于图5A所示的外延半导体材料42的材料，这取决于所得的FinFET是p型还是n型FinFET。因此，源极/漏极区域42包括突出鳍24’和外延区域41。可以(或可以不)执行注入工艺以注入n型杂质或p型杂质。
图6示出了在形成接触蚀刻停止层(CESL)46和层间电介质(ILD)48之后的结构的透视图。相应的工艺被示出为如图17所示的工艺流程200中的工艺214。CESL 46可以由氮化硅、碳氮化硅等形成。例如，可以使用诸如ALD或CVD之类的共形沉积方法来形成CESL 46。ILD 48可以包括使用例如FCVD、旋涂、CVD或另外的沉积方法形成的电介质材料。ILD 48也可以由含氧的电介质材料制成，该材料可以是基于氧化硅的材料，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)等。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺，以使ILD 48、虚设栅极堆叠30和栅极间隔件38的顶表面彼此平齐。
图7A示出了在形成栅极隔离区域50之后的晶圆10的一部分的平面图(顶视图)，该栅极隔离区域有时被称为切割多晶(Cut-Poly，CPO)区域。相应的工艺被示出为如图17所示的工艺流程200中的工艺216。相应工艺也可以称为CPO工艺。示出了突出鳍24’、电介质虚设鳍25’、虚设栅极堆叠30和栅极间隔件38。突出鳍24’可以在虚设栅极堆叠30正下方，并且源极/漏极区域42在虚设栅极堆叠30之间形成。应当理解，可以合并从相邻的突出鳍24’生长的源极/漏极区域42，但为附图的清楚起见，在图7A中并未示出。突出鳍24’是具有在X方向上的纵向方向的细长带。虚设栅极堆叠30被形成为具有在Y方向上的纵向方向的细长带。
图7B示出了从图7A中的参考截面7B-7B获得的截面图。形成栅极隔离区域50以将长的虚设栅极堆叠30分成较短的部分，使得较短的虚设栅极堆叠30可以充当不同的FinFET的虚设栅极堆叠。应当理解，在所示的示例实施例中，栅极隔离区域50是在形成替换栅极堆叠之前形成的。在其他实施例中，栅极隔离区域50也可以在形成替换栅极堆叠之后形成，并因此替换栅极堆叠被栅极隔离区域50切割。根据一些实施例，栅极隔离区域50的形成包括形成蚀刻掩模，例如图案化的光致抗蚀剂，其中要形成栅极隔离区域50(图7A)的区域通过蚀刻掩模中的开口露出。蚀刻掩模中的开口位于虚设鳍25’的一些部分正上方。然后虚设栅极堆叠30的通过蚀刻掩模露出的部分被蚀刻。从图7B可以看出，可以在露出虚设鳍25’之后停止蚀刻。接下来，除去蚀刻掩模，并且沉积电介质材料以填充虚设栅极堆叠30中的开口。
根据一些实施例，使用诸如原子层沉积(ALD)(可以是等离子体增强ALD(PEALD)、热ALD等)之类的共形沉积方法来执行电介质材料的沉积。电介质材料可以由SiN、SiO2、SiOC、SiOCN等或其组合形成、或包括SiN、SiO2、SiOC、SiOCN等或其组合。根据一些实施例，电介质材料包括SiN，并且沉积是使用包括二氯硅烷(SiH2Cl2)和氨(NH3)的工艺气体进行的。也可以添加氢(H2)。可以使用PEALD在约450℃至约650℃之间的温度下执行沉积工艺。在沉积工艺之后，执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺。电介质材料的其余部分是栅极隔离区域50。缝隙51可以在栅极隔离区域的中间形成，如图7A和7B所示。缝隙51的宽度可以在大约0.5nm和大约2nm之间的范围内。
图8A示出了鳍隔离区域54的形成的平面图，鳍隔离区域54有时被称为OD边缘上的切割多晶(CPODE)区域。相应的工艺被示出为如图17所示的工艺流程200中的工艺218。相应工艺也可以称为CPODE工艺。鳍隔离区域54将长的突出鳍24’分成较短的部分，使得较短的突出鳍24’可以充当不同的FinFET的有源区域(例如沟道)。鳍隔离区域54还可将相邻的FinFET的源极/漏极区域彼此分开。
图8B示出了从图8A中的参考截面8B-8B获得的截面图。根据一些实施例，鳍隔离区域54的形成包括：形成蚀刻掩模，并使用该蚀刻掩模来蚀刻虚设栅极堆叠30。在该蚀刻工艺中，首先各向异性地蚀刻虚设栅极堆叠30，直到暴露出下面的突出鳍24’为止。蚀刻可以在STI区域22上停止。然后蚀刻突出鳍24’，并且蚀刻继续向下进入下方的半导体条带24，并且进一步向下进入半导体衬底20的底层主体部分。STI区域22用作蚀刻掩模以限定产生的开口的图案。接下来，将电介质材料沉积到通过该蚀刻工艺形成的所产生的开口中，随后进行平坦化工艺以去除电介质材料的多余部分。其余的电介质材料形成栅极隔离区域54。
根据一些实施例，(在形成鳍隔离区域54之前或之后)形成电介质掩模52以保护ILD 48。电介质掩模52的形成可包括：使ILD 48凹陷，并用电介质材料填充产生的凹槽。电介质掩模52可以由SiN、SiO2、SiOC、SiOCN等形成、或包括SiN、SiO2、SiOC、SiOCN等。电介质掩模52的材料可以与鳍隔离区域54的材料相同或不同。
根据一些实施例，使用诸如ALD(其可以是PEALD、热ALD等)之类的共形沉积工艺来执行隔离区域54的电介质材料的沉积。电介质材料可以由SiN、SiO2、SiOC、SiOCN等或其组合形成、或包括SiN、SiO2、SiOC、SiOCN等或其组合。鳍隔离区域54可以由均质(homogenous)材料形成，或者可以具有包括多于一层的复合结构。例如，图8B示出了鳍隔离区域54可以包括电介质衬里54’，其可以由例如氧化硅形成。根据一些实施例，隔离区域54的电介质材料包括SiN，并且使用包括二氯硅烷和氨的工艺气体执行沉积。可以添加或可以不添加氢(H2)。可以使用PEALD在约450℃至约650℃之间的温度下进行沉积工艺。如图8A和8B所示，缝隙55可以在鳍隔离区域54的中间形成。缝隙55的宽度可以在大约0.5nm和大约2nm之间的范围内。在图8B中，STI区域的顶表面22A和底表面22B被标记以示出STI区域22的位置。
图9和图10示出了替换栅极堆叠62的形成。通过蚀刻去除如图8B所示的虚设栅极堆叠30，并且形成沟槽56，如图9所示。相应的工艺被示出为如图17所示的工艺流程200中的工艺220。接下来，如图10所示，形成(替换)栅极堆叠62，其包括栅极电介质层58和栅极电极60。相应的工艺被示出为如图17所示的工艺流程200中的工艺222。栅极堆叠62的形成包括形成/沉积多个层，并且然后执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺。根据本公开的一些实施例，每个栅极电介质层58包括界面层(IL)作为其下部。IL在突出鳍24’的暴露的表面上形成。IL可以包括通过以下工艺形成的诸如氧化硅层之类的氧化层：用于氧化每个突出鳍24’的表面层的热氧化工艺或化学氧化工艺，或沉积工艺。每个栅极电介质层58还可包括在IL之上形成的高k电介质层。高k电介质层可以包括高k电介质材料，例如，HfO2、ZrO2、HfZrOx、HfSiOx、HfSiON、ZrSiOx、HfZrSiOx、Al2O3、HfAlOx、HfAlN、ZrAlOx、La2O3、TiO2、Yb2O3、氮化硅等。高k电介质材料的介电常数(k值)高于3.9，并且可以高于约7.0。高k电介质层可以形成为共形层，并且在突出鳍24’的侧壁和栅极间隔件38的侧壁上延伸。栅极电介质层58还在电介质虚设鳍25’的一些部分的顶表面和侧壁上延伸，除了如果通过热氧化形成IL，则在电介质虚设鳍25’上未形成IL。根据本公开的一些实施例，使用ALD、CVD等形成栅极电介质层58中的高k电介质层。
栅极电极60在栅极电介质层58的顶部上形成，并填充由去除的虚设栅极堆叠留下的沟槽的其余部分。栅极电极60中的子层未单独示出，然而由于子层的组成不同，它们可以彼此区分。可以使用诸如ALD或CVD之类的共形沉积方法来执行至少较低子层的沉积，使得栅极电极60(以及每个子层)的垂直部分的厚度和水平部分的厚度基本上彼此相等。
栅极电极60中的子层可以包括但不限于氮化钛硅(TiSN)层、氮化钽(TaN)层、氮化钛(TiN)层、钛铝(TiAl)层、附加的TiN和/或TaN层、以及填充金属区域。以下，将栅极电极60称为金属栅极60。这些子层中的一些子层限定了各自的FinFET的功函数。此外，p型FinFET的金属层和n型FinFET的金属层可以彼此不同，以使得金属层的功函数适合于相应的p型或n型FinFET。填充金属可以包括钨、钴等。
图11示出了例如通过蚀刻工艺使替换栅极堆叠62凹陷，因此再次形成了沟槽56的顶部。相应的工艺被示出为如图17所示的工艺流程200中的工艺224。
接下来，如图12所示，形成电介质硬掩模66，其有时被称为自对准接触(SAC)填充层66。相应的工艺被示出为如图17所示的工艺流程200中的工艺226。电介质硬掩模66可以由SiN、SiO2、SiOC、SiOCN等或其组合形成、或包括SiN、SiO2、SiOC、SiOCN等或其组合。根据一些实施例，电介质材料包括SiN，并且使用包括二氯硅烷和氨的工艺气体执行沉积。可以添加或可以不添加氢(H2)。可以使用PEALD在约350℃至约550℃之间的温度下执行沉积工艺。在沉积工艺之后，执行平坦化工艺。电介质材料的其余部分是电介质硬掩模66。可以形成缝隙67。缝隙67的宽度可以在大约0.5nm和大约2nm之间的范围内。当在诸如图8A所示的晶圆10的顶视图中观察时，电介质硬掩模66与所示的虚设栅极堆叠30位于相同的位置，并且缝隙67位于在虚设栅极堆叠30的相反侧的栅极间隔件38之间的中间。
可以调节诸如温度、沉积速率等工艺条件，以使电介质硬掩模66、鳍隔离区域54和栅极隔离区域50彼此不同。例如，根据一些实施例，鳍隔离区域54的密度可以高于电介质硬掩模66的密度，并且电介质硬掩模66的密度可以进一步高于栅极隔离区域50的密度。
参照图13，使电介质硬掩模66和鳍隔离区域54凹陷以分别形成凹槽68A和68B，它们被统称为凹槽68。相应的工艺被示出为如图17所示的工艺流程200中的工艺228。还可以使不在图示平面中的栅极隔离区域50凹陷。可以通过凹陷工艺去除硬掩模52。根据一些实施例，电介质硬掩模66和鳍隔离区域54的凹陷在共同的蚀刻工艺中执行。根据替代实施例，电介质硬掩模66的凹陷和鳍隔离区域54的凹陷在单独的蚀刻工艺中执行。根据一些实施例，衬里54’不被凹陷。根据替代实施例，衬里54’被凹陷，例如，衬里54’S示出了当衬里54’被凹陷时衬里54’的顶表面的可能位置。
根据一些实施例，鳍隔离区域54的底部处于受控水平，例如，处于低于虚线57的水平，其中，虚线57与突出鳍24’的顶表面的距离D1被选择为小于约50nm、或小于约20nm。凹槽68A的底部还可以位于如下任何水平：低于替换栅极堆叠62的顶表面的水平，在替换栅极堆叠62的顶表面与突出鳍24’的顶表面之间(或与之齐平)的水平，或低于突出鳍24’的顶表面的水平。鳍隔离区域54可以凹陷为低于电介质硬掩模66。凹槽68A还可以比凹槽68B更深。在凹陷之后，缝隙55和67可能仍然存在。
蚀刻工艺可以包括湿法蚀刻工艺或干法蚀刻工艺。例如，当使用干法蚀刻工艺时，可以使用含碳和氟的蚀刻气体(基于CxFy)，例如，CF4、C2H6等等。温度可以在约25℃至约300℃之间的范围内。蚀刻持续时间可以在约5秒至约300秒之间的范围内。使用湿法蚀刻工艺时，可以使用H3PO4。在蚀刻时，温度可以在约150℃至约200℃之间的范围内。蚀刻持续时间可以在约50秒至约2000秒之间的范围内。凹槽68的期望深度可以通过控制蚀刻时间来控制。根据一些实施例，鳍隔离区域54的蚀刻速率可以大于电介质硬掩模66的蚀刻速率，电介质硬掩模66的蚀刻速率可以进一步大于栅极隔离区域50的蚀刻速率。
在蚀刻工艺期间，不意图蚀刻ILD 48和栅极间隔件38。例如，蚀刻选择性ER50-54-66/ER48和蚀刻选择性ER50-54-66/ER38可能大于10，其中ER48为ILD 48的蚀刻速率，ER38为栅极间隔件38的蚀刻速率，而ER50-54-66为栅极隔离区域50、鳍隔离区域54和电介质硬掩模66的蚀刻速率。因此，通常不蚀刻ILD 48和栅极间隔件38。根据一些实施例，还可能发生的是，利用电介质硬掩模66的凹陷，栅极间隔件38从它们的侧壁被蚀刻，并且由于栅极间隔件38很薄，因此栅极间隔件38也被凹陷。在这些实施例中，凹陷的栅极间隔件38的顶表面可以如38TS所示，其低于ILD 48的顶表面。顶表面38TS可以是倾斜的。替换栅极堆叠62的相反侧的栅极间隔件38可以是对称的或可以是不对称的。
图14示出了电介质区域70A和70B(统称为电介质区域70)的形成。相应的工艺被示出为如图17所示的工艺流程200中的工艺230。另外，在电介质区域70A和70B中分别形成缝隙71A和71B(统称为缝隙71)。同时，电介质区域(70C，图16A和16B)在凹陷的栅极隔离区域50的顶部上形成，并且电介质区域70C和下方的栅极隔离区域50可以具有与电介质区域70B和电介质硬掩模66相似的轮廓。电介质区域70A、70B和70C可以以共同的沉积工艺形成，该共同的沉积工艺可以包括诸如ALD或CVD之类的共形沉积工艺，然后是共同的平坦化工艺。电介质区域70A和下方的剩余鳍隔离区域54组合形成隔离区域75。
缝隙71A和71B的宽度可以在大约0.5nm和大约2nm之间的范围内。根据一些实施例，电介质区域70由选自SiN、SiO2、SiOC、SiOCN等或其组合的材料形成、或包括选自SiN、SiO2、SiOC、SiOCN等或其组合的材料。此外，电介质区域70的材料可以与下方的电介质硬掩模66、栅极隔离区域50和/或鳍隔离区域54的材料相同或不同。电介质区域70与下方的电介质硬掩模66、栅极隔离区域50和/或鳍隔离区域54之间的界面(例如，被标记为54S和66S)可以是可区分的或不可区分的(例如，在透射电子显微镜(TEM图像)中)，而无论它们是由相同材料还是不同材料形成的。例如，当电介质硬掩模66、栅极隔离区域50和鳍隔离区域54由SiN形成时，电介质硬掩模66、栅极隔离区域50和鳍隔离区域54的表面层可以以自然氧化进行氧化以形成薄的SiON界面层。图14示出了示例界面层，其也被标记为66S和54S。根据一些实施例，界面层66S和54S在截面图中具有U形形状。
如图14所示，电介质区域70A的底部将上缝隙71A与下缝隙55分开。电介质区域70B的底部将各个上缝隙71B与各个下缝隙67分开。电介质区域70A的底部的宽度W1可以在大约12nm至大约16nm之间的范围内，该宽度W1明显大于宽度W2，宽度W2可以在大约0.5nm至大约2nm之间的范围内。电介质区域70A的底部的高度H1可以在大约5nm与大约20nm之间的范围内。
图15示出了FinFET的附加特征的形成。相应的工艺被示出为如图17所示的工艺流程200中的工艺232。例如，栅极接触插塞74在栅极电极60之上形成并与栅极电极60接触。源极/漏极硅化物区域76和源极/漏极接触插塞78还被形成为电连接到源极/漏极区域42。由此形成FinFET 80A和80B。应当理解，例如，在用于形成栅极接触插塞74和源极/漏极接触插塞78的平坦化工艺和蚀刻工艺中，可以去除电介质区域70A和70B的顶部。缝隙71B可以与电介质区域70B的相应顶部一起被完全去除，并且缝隙71A可以被缩短。
图16A示出了根据一些实施例的晶圆10的一部分的顶视图。在图16A中，示出了一些栅极接触插塞74和源极/漏极接触插塞78，然而可以形成更多的栅极接触插塞74和源极/漏极接触插塞78。在图16中示出了如图15所示的电介质区域70A和70B。此外，还示出了以与电介质区域70A和70B相同的沉积工艺形成的电介质区域70C。应当理解，在顶视图中，电介质区域70A、70B和70C可以形成连续的区域，在它们之间没有可区分的界面。换句话说，当从晶圆10的顶部看时，在以相同工艺形成的电介质区域70A、70B和70C之间没有可区分的界面。因此，在区域73中没有可区分的界面。根据其他实施例，可以在图15所示的工艺中完全去除电介质区域70C，因此在图16A和16B中不会留下电介质区域70C。替代地，栅极隔离区域50将是可见的。
图16B示出了图16A中的区域84的透视图。在所示的实施例中，在透视图中示出了鳍隔离区域54在STI区域22的顶部上的部分及其上方的电介质区域70A，以及缝隙67和71A。在其他实施例中，鳍隔离区域54在图16B中是不可见的，因为电介质区域70A延伸到STI区域22的顶表面。还示出了电介质区域70B和70C。
本公开的实施例具有一些有利特征。通过使栅极隔离区域、鳍隔离区域和电介质硬掩模凹陷，可以在产生的凹槽中形成附加的电介质区域。栅极隔离区域、鳍隔离区域和电介质硬掩模中的缝隙可以被密封。否则高的缝隙可被分为较短的上部和下部。这减少了由缝隙引起的问题。
根据本公开的一些实施例，一种方法包括：形成突出高于隔离区域的顶表面的半导体鳍，其中隔离区域延伸到半导体衬底中；蚀刻半导体鳍的一部分以形成沟槽，其中沟槽延伸得低于隔离区域的底表面，并延伸到半导体衬底中；用第一电介质材料填充沟槽以形成第一鳍隔离区域；使第一鳍隔离区域凹陷以形成第一凹槽；用第二电介质材料填充第一凹槽，其中，第一电介质材料和第二电介质材料组合形成第二鳍隔离区域。在一实施例中，第一电介质材料包括第一缝隙，并且第二电介质材料包括与第一缝隙重叠的第二缝隙。在一实施例中，该方法还包括：去除包括第二缝隙的第二电介质材料的顶部，其中没有第二缝隙的第二电介质材料的底部保留。在一实施例中，第一电介质材料与第二电介质材料相同。在一实施例中，该方法还包括：在半导体鳍上形成栅极堆叠；以及形成将栅极堆叠分为第一部分和第二部分的栅极隔离区域，其中，当第一鳍隔离区域被凹陷时，栅极隔离区域也被凹陷以形成第二凹槽，并且第二电介质材料被填充到第二凹槽中。在一实施例中，该方法还包括：在半导体鳍上形成替换栅极堆叠；使替换栅极堆叠凹陷；以及在替换栅极堆叠之上形成接触替换栅极堆叠的电介质硬掩模，其中，当第一鳍隔离区域被凹陷时，电介质硬掩模也被凹陷以形成额外的凹槽，并且第二电介质材料被填充到额外的凹槽中。在一实施例中，在第一鳍隔离区域凹陷之后，第一鳍隔离区域的其余部分的顶表面低于半导体鳍的额外的顶表面。
根据本公开的一些实施例，一种器件包括半导体衬底；延伸到半导体衬底中的隔离区域；以及从高于隔离区域的顶表面的第一水平延伸到低于隔离区域的底表面的第二水平的电介质区域，其中，电介质区域包括在其中具有第一缝隙的下部以及在其中具有第二缝隙的上部，其中第一缝隙通过电介质区域的上部的底部与第二缝隙间隔开。在一实施例中，下部和上部之间具有可区分的界面。在一实施例中，下部和上部由相同的材料形成，并且可区分的界面包括界面层，并且界面层包括该相同的材料和氧气。在一个实施例中，第二缝隙与第一缝隙重叠。在一实施例中，该器件还包括具有与同一直线对准的纵向方向的第一突出半导体鳍和第二突出半导体鳍，其中，电介质区域将第一突出半导体鳍与第二突出半导体鳍分开。在一实施例中，该器件还包括：第一FinFET，该第一FinFET包括第一突出半导体鳍和第一源极/漏极区域，其中第一源极/漏极区域在第一突出半导体鳍和电介质区域之间；第二FinFET，包括第二突出半导体鳍和第二源极/漏极区域，其中第二源极/漏极区域在第二突出半导体鳍和电介质区域之间。在一实施例中，该器件还包括在第一突出半导体鳍上的栅极堆叠；以及在栅极堆叠之上的电介质硬掩模，其包括在其中具有第三缝隙的额外下部；在额外下部之上并与额外下部接触的额外上部。在一实施例中，额外上部没有缝隙。
根据本公开的一些实施例，一种器件包括衬底；延伸到衬底中的隔离区域；从隔离区域的顶表面向上延伸的半导体鳍；延伸到半导体鳍中的第一外延半导体区域和第二外延半导体区域；在横向处于第一外延半导体区域和第二外延半导体区域之间的第一电介质区域；在第一电介质区域之上的第二电介质区域，其中第二电介质区域包括与第一电介质区域的顶表面接触的U形底部。在一实施例中，第一电介质区域和第二电介质区域包括相同的电介质材料。在一实施例中，第一电介质区域和第二电介质区域分别包括第一缝隙和第二缝隙，并且第一缝隙通过第二电介质区域的一部分与第二缝隙分开。在一实施例中，第一缝隙延伸到U形底部。在一实施例中，第二电介质区域的底表面低于第一外延半导体区域的额外的顶表面。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种制造半导体器件的方法，包括：形成突出高于隔离区域的顶表面的半导体鳍，其中所述隔离区域延伸到半导体衬底中；蚀刻所述半导体鳍的一部分以形成沟槽，其中所述沟槽延伸得低于所述隔离区域的底表面，并延伸到所述半导体衬底中；用第一电介质材料填充所述沟槽以形成第一鳍隔离区域；使所述第一鳍隔离区域凹陷以形成第一凹槽；以及用第二电介质材料填充所述第一凹槽，其中，所述第一电介质材料和所述第二电介质材料组合形成第二鳍隔离区域。
示例2.根据示例1所述的方法，其中，所述第一电介质材料包括第一缝隙，并且所述第二电介质材料包括与所述第一缝隙重叠的第二缝隙。
示例3.根据示例2所述的方法，还包括：去除包括所述第二缝隙的所述第二电介质材料的顶部，其中没有所述第二缝隙的所述第二电介质材料的底部保留。
示例4.根据示例1所述的方法，其中，所述第一电介质材料与所述第二电介质材料相同。
示例5.根据示例1所述的方法，还包括：在所述半导体鳍上形成栅极堆叠；以及形成将所述栅极堆叠分为第一部分和第二部分的栅极隔离区域，其中，当所述第一鳍隔离区域被凹陷时，所述栅极隔离区域也被凹陷以形成第二凹槽，并且所述第二电介质材料被填充到所述第二凹槽中。
示例6.根据示例1所述的方法，还包括：在所述半导体鳍上形成替换栅极堆叠；使所述替换栅极堆叠凹陷；以及在所述替换栅极堆叠之上形成接触所述替换栅极堆叠的电介质硬掩模，其中，当所述第一鳍隔离区域被凹陷时，所述电介质硬掩模也被凹陷以形成额外的凹槽，并且所述第二电介质材料被填充到所述额外的凹槽中。
示例7.根据示例1所述的方法，其中，在所述第一鳍隔离区域凹陷之后，所述第一鳍隔离区域的其余部分的顶表面低于所述半导体鳍的额外的顶表面。
示例8.一种半导体器件，包括：半导体衬底；延伸到所述半导体衬底中的隔离区域；电介质区域，包括：下部，其中具有第一缝隙；以及上部，其中具有第二缝隙，其中，所述第一缝隙通过所述电介质区域的所述上部的底部与所述第二缝隙间隔开。
示例9.根据示例8所述的半导体器件，其中，所述下部和所述上部之间具有可区分的界面。
示例10.根据示例9所述的半导体器件，其中，所述下部和所述上部由相同的材料形成，并且所述可区分的界面包括界面层，并且所述界面层包括所述相同的材料和氧气。
示例11.根据示例8所述的半导体器件，其中，所述第一缝隙到达所述电介质区域的所述上部的底表面。
示例12.根据示例8所述的半导体器件，还包括：第一突出半导体鳍和第二突出半导体鳍，所述第一突出半导体鳍和所述第二突出半导体鳍具有与同一直线对准的纵向方向，其中，所述电介质区域将所述第一突出半导体鳍与所述第二突出半导体鳍分开。
示例13.根据示例12所述的半导体器件，还包括：第一鳍式场效应晶体管FinFET，所述第一FinFET包括所述第一突出半导体鳍和第一源极/漏极区域，其中，所述第一源极/漏极区域在所述第一突出半导体鳍和所述电介质区域之间；以及第二FinFET，所述第二FinFET包括所述第二突出半导体鳍和第二源极/漏极区域，其中所述第二源极/漏极区域在所述第二突出半导体鳍和所述电介质区域之间。
示例14.根据示例12所述的半导体器件，还包括：在所述第一突出半导体鳍上的栅极堆叠；以及在所述栅极堆叠之上的电介质硬掩模，所述电介质硬掩模包括：额外下部，其中具有第三缝隙；以及额外上部，在所述额外下部之上并与所述额外下部接触。
示例15.根据示例14所述的半导体器件，其中，所述额外上部没有缝隙。
示例16.一种半导体器件，包括：衬底；延伸到所述衬底中的隔离区域；从所述隔离区域的顶表面向上延伸的半导体鳍；延伸到所述半导体鳍中的第一外延半导体区域和第二外延半导体区域；第一电介质区域，所述第一电介质区域在横向处于所述第一外延半导体区域和所述第二外延半导体区域之间；在所述第一电介质区域之上的第二电介质区域，其中，所述第二电介质区域包括与所述第一电介质区域的顶表面接触的U形底部。
示例17.根据示例16所述的半导体器件，其中，所述第一电介质区域和所述第二电介质区域包括相同的电介质材料。
示例18.根据示例16所述的半导体器件，其中，所述第一电介质区域和所述第二电介质区域分别包括第一缝隙和第二缝隙，并且所述第一缝隙通过所述第二电介质区域的一部分与所述第二缝隙分开。
示例19.根据示例18所述的半导体器件，其中，所述第一缝隙延伸至所述U形底部。
示例20.根据示例16所述的半导体器件，其中，所述第二电介质区域的宽度等于所述第一电介质区域的宽度。

Claims (10)

1.一种制造半导体器件的方法，包括：
形成突出高于隔离区域的顶表面的半导体鳍，其中所述隔离区域延伸到半导体衬底中；
蚀刻所述半导体鳍的一部分以形成沟槽，其中所述沟槽延伸得低于所述隔离区域的底表面，并延伸到所述半导体衬底中；
用第一电介质材料填充所述沟槽以形成第一鳍隔离区域；
使所述第一鳍隔离区域凹陷以形成第一凹槽；以及
用第二电介质材料填充所述第一凹槽，其中，所述第一电介质材料和所述第二电介质材料组合形成第二鳍隔离区域。
2.根据权利要求1所述的方法，其中，所述第一电介质材料包括第一缝隙，并且所述第二电介质材料包括与所述第一缝隙重叠的第二缝隙。
3.根据权利要求2所述的方法，还包括：去除包括所述第二缝隙的所述第二电介质材料的顶部，其中没有所述第二缝隙的所述第二电介质材料的底部保留。
4.根据权利要求1所述的方法，其中，所述第一电介质材料与所述第二电介质材料相同。
5.根据权利要求1所述的方法，还包括：
在所述半导体鳍上形成栅极堆叠；以及
形成将所述栅极堆叠分为第一部分和第二部分的栅极隔离区域，其中，当所述第一鳍隔离区域被凹陷时，所述栅极隔离区域也被凹陷以形成第二凹槽，并且所述第二电介质材料被填充到所述第二凹槽中。
6.根据权利要求1所述的方法，还包括：
在所述半导体鳍上形成替换栅极堆叠；
使所述替换栅极堆叠凹陷；以及
在所述替换栅极堆叠之上形成接触所述替换栅极堆叠的电介质硬掩模，其中，当所述第一鳍隔离区域被凹陷时，所述电介质硬掩模也被凹陷以形成额外的凹槽，并且所述第二电介质材料被填充到所述额外的凹槽中。
7.根据权利要求1所述的方法，其中，在所述第一鳍隔离区域凹陷之后，所述第一鳍隔离区域的其余部分的顶表面低于所述半导体鳍的额外的顶表面。
8.一种半导体器件，包括：
半导体衬底；
延伸到所述半导体衬底中的隔离区域；
电介质区域，包括：
下部，其中具有第一缝隙；以及
上部，其中具有第二缝隙，其中，所述第一缝隙通过所述电介质区域的所述上部的底部与所述第二缝隙间隔开。
9.根据权利要求8所述的半导体器件，其中，所述下部和所述上部之间具有可区分的界面。
10.一种半导体器件，包括：
衬底；
延伸到所述衬底中的隔离区域；
从所述隔离区域的顶表面向上延伸的半导体鳍；
延伸到所述半导体鳍中的第一外延半导体区域和第二外延半导体区域；
第一电介质区域，所述第一电介质区域在横向处于所述第一外延半导体区域和所述第二外延半导体区域之间；
在所述第一电介质区域之上的第二电介质区域，其中，所述第二电介质区域包括与所述第一电介质区域的顶表面接触的U形底部。
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