KR102161033B1 - 커트 핀 격리 영역 및 그 형성 방법 - Google Patents

커트 핀 격리 영역 및 그 형성 방법 Download PDF

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Abstract

방법은, 서로 평행하고 격리 영역의 상부 표면보다 높게 돌출되는 제1 반도체 핀 및 제2 반도체 핀을 형성하는 단계를 포함한다. 격리 영역은 제1 반도체 핀과 제2 반도체 핀 사이의 부분을 포함한다. 방법은, 제1 반도체 핀 및 제2 반도체 핀 위로 교차하는 게이트 스택을 형성하는 단계; 개구부 - 격리 영역의 부분, 제1 반도체 핀, 및 제2 반도체 핀은 개구부에 노출됨 - 를 형성하기 위해 게이트 스택의 부분을 에칭하는 단계; 격리 영역 아래의 반도체 기판의 벌크 부분으로 개구부를 연장시키기 위해 제1 반도체 핀, 제2 반도체 핀, 및 격리 영역의 부분을 에칭하는 단계; 및 커트 핀 격리 영역을 형성하기 위해 유전체 물질로 개구부를 충전하는 단계를 더 포함한다.

Description

커트 핀 격리 영역 및 그 형성 방법{CUT-FIN ISOLATION REGIONS AND METHOD FORMING SAME}
본 출원은, 참조에 의해 여기에 포함된 2018년 7월 31일에 출원되고, 발명의 명칭이 "Cut-Fin Isolation Regions and Method Forming Same"인 미국 특허 가출원 No. 62/712,330의 이익을 주장한다.
IC(Integrated Circuit) 물질 및 디자인에 있어서의 기술적 진보는 각각의 세대가 이전 세대보다 더 작고 더 복잡한 회로를 구비하는 IC의 세대를 생산하고 있다. IC의 진화 과정에서, 일반적으로 기하학적 사이즈가 감소하는 동안 기능 밀도(예를 들어, 칩 면적 당 상호 연결된 디바이스의 수)가 증가했다. 이러한 축소(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고, 관련 비용을 낮춤으로써 이득을 제공한다.
또한, 이러한 축소는 IC 프로세싱 및 제조에 있어서의 발전이 요구되는 것과 마찬가지로 실현될 이러한 향상들을 위해 IC 프로세싱 및 제조의 복잡성을 증가시킨다. 예컨대, FinFET(Fin Field-Effect Transistors)은 평면 트랜지스터를 대체하기 위해 도입되었다. FinFET의 구조 및 FinFET 제조 방법이 개발되고 있다.
방법은, 서로 평행하고 격리 영역의 상부 표면보다 높게 돌출되는 제1 반도체 핀 및 제2 반도체 핀을 형성하는 단계를 포함한다. 격리 영역은 제1 반도체 핀과 제2 반도체 핀 사이의 부분을 포함한다. 방법은, 제1 반도체 핀 및 제2 반도체 핀 위로 교차하는 게이트 스택을 형성하는 단계; 개구부 - 격리 영역의 부분, 제1 반도체 핀, 및 제2 반도체 핀은 개구부에 노출됨 - 를 형성하기 위해 게이트 스택의 부분을 에칭하는 단계; 격리 영역 아래의 반도체 기판의 벌크 부분으로 개구부를 연장시키기 위해 제1 반도체 핀, 제2 반도체 핀, 및 격리 영역의 부분을 에칭하는 단계; 및 커트 핀 격리 영역을 형성하기 위해 유전체 물질로 개구부를 충전하는 단계를 더 포함한다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9, 도 10, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13a 내지 도 13c, 도 14a 내지 도 14c, 도 15a 내지 도 15c, 도 16a 내지 도 16c, 도 17a 내지 도 17c, 및 도 18은, 일부 실시형태에 따른 핀 전계 효과 트랜지스터의 형성에서의 중간 스테이지의 사시도, 상면도 및 단면도를 도시한다.
도 19는 실시형태에 따른 p 타입 FinFET의 단면도를 나타낸다.
도 20은 일부 실시형태에 따른 n 타입 FinFET을 형성하기 위한 프로세스 플로우를 나타낸다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래에 놓인", "밑에", "하부", "위에 놓인", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
핀 커트 프로세스(fin-cut process)를 사용하여 형성된 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 및 그 형성 방법이 다양한 실시형태에 따라 제공된다. 일부 실시형태에 따른 트랜지스터 형성의 중간 스테이지가 예시된다. 일부 실시형태의 몇가지 변형이 논의된다. 다양한 도면과 예시적 실시형태를 통해, 유사한 도면부호가 유사한 엘리먼트를 표기하는데 사용된다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9, 도 10, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13a 내지 도 13c, 도 14a 내지 도 14c, 도 15a 내지 도 15c, 도 16a 내지 도 16c, 도 17a 내지 도 17c, 및 도 18은, 본 개시의 일부 실시형태에 따른 핀 커트 프로세스를 채택하는 FinFET의 형성에서의 중간 스테이지의 단면도, 상면도, 및 사시도를 나타낸다. 또한, 프로세스는 도 20에 도시된 바와 같은 프로세스 플로우에 개략적으로 반영된다.
도 1은 초기 구조체의 사시도를 나타낸다. 초기 구조체는 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은 반도체 기판이 될 수 있고, 반도체 기판은 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 물질로 형성되는 기판이 될 수 있다. 기판(20)은 p 타입 또는 n 타입 불순물로 도핑될 수 있다. STI(Shallow Trench Isolation) 영역과 같은 격리 영역(22)은 기판(20)의 상부 표면으로부터 기판(20)으로 연장되도록 형성된다. 본 개시의 일부 실시형태에 따르면, STI 영역(22)은 라이너(liner)(23) 및 유전체 영역(25)을 포함한다. 라이너(23)는 실리콘 질화물, 실리콘 산화물 등으로 형성될 수 있다. 유전체 영역(25)은 FCVD(Flowable Chemical Vapor Deposition), 스핀 온 코팅 등을 사용하여 형성될 수 있는 산화물 기반 유전체 물질(실리콘 산화물 등)로 형성될 수 있다.
인접한 STI 영역들(22) 사이의 기판(20)의 부분을 반도체 스트립(24)이라 한다. 반도체 스트립들(24)의 상면들과 STI 영역들(22)의 상면들은 실질적으로 서로 동등한 레벨이 될 수 있다. 본 개시의 일부 실시형태에 따르면, 반도체 스트립(24)은 원래 기판(20)의 일부이고, 반도체 스트립(24)의 물질은 기판(20)의 물질과 동일하다. 본 개시의 대체 실시형태에 따르면, 반도체 스트립(24)은, 리세스를 형성하기 위해 STI 영역(22) 사이의 기판(20)의 부분을 에칭하고 리세스에 다른 반도체 물질을 재성장시키기 위해 에피택시(epitaxy) 프로세스를 수행함으로써 형성되는, 대체 스트립이다. 따라서, 반도체 스트립(24)은 기판(20)의 물질과 상이한 반도체 물질로 형성된다. 본 개시의 일부 실시형태에 따르면, 반도체 스트립(24)은 실리콘 게르마늄, 실리콘 카본, III-V족 화합물 반도체 물질 등으로 형성된다.
도 2를 참조하면, STI 영역(22)은, 돌출 핀(fin)(24')을 형성하기 위해 반도체 스트립(24)의 상부 부분이 STI 영역(22)의 나머지 부분의 상부 표면(22A)보다 더 높게 돌출되도록 리세싱된다. 각 프로세스는 도 20에 도시된 바와 같은 프로세스 플로우에서의 프로세스(202)로 예시된다. 에칭은 HF3 및 NH3가 에칭 가스들로 사용되는 건식 에칭 프로세스를 이용하여 수행될 수 있다. 본 개시의 대체 실시형태들에 따르면, STI 영역들(22)의 리세싱은 습식 에칭 프로세스를 이용하여 수행된다. 에칭 화학제는 예컨대 HF 용액을 포함할 수 있다.
상기 예시된 실시형태에서, 핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 더블 패터닝 또는 멀티 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 핀이 패터닝될 수 있다. 일반적으로 더블 패터닝 또는 멀티 패터닝 프로세스는 포토리소그래피와 자기 정렬 프로세스를 결합하고 이에 따라 예를 들어 단일의 직접 포토리소그래피 프로세스를 이용하여 얻을 수 있는 것보다 더 작은 피치를 가진 패턴이 생성될 수 있다. 예를 들어, 일 실시형태에서, 희생 층이 기판 상에 형성되고 포토리소그래피 프로세스를 이용하여 패터닝된다. 자기 정렬 프로세스를 이용하여 패터닝된 희생 층 옆에 스페이서(spacer)들이 형성된다. 이어서, 희생 층이 제거되고 나머지 스페이서 또는 맨드렐(mandrel)이 핀을 패터닝하기 위해 사용될 수 있다.
돌출된 핀(24')의 물질은 기판(20)의 물질과 동일하거나 상이할 수 있다. 예를 들어, 돌출된 핀(24')은 Si, SiP, SiC, SiPC, SiGe, SiGeB, Ge, 또는 InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등의 III-V족 화합물 반도체로 형성될 수 있다.
도 3을 참조하면, (돌출된) 핀(24')의 상부 표면들 및 측벽들 상에 더미 게이트 스택(dummy gate stack)(30)이 형성된다. 각 프로세스는 도 20에 도시된 바와 같은 프로세스 플로우에서의 프로세스(204)로 예시된다. 더미 게이트 스택(30)은 더미 유전체(32) 및 더미 게이트 유전체(32) 상의 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 전극(34)은 예컨대 폴리실리콘을 이용하여 형성될 수 있고 다른 물질이 사용될 수도 있다. 각각의 더미 게이트 스택(30)은 더미 게이트 전극(34) 상의 하나(또는 복수의) 하드 마스크 층(36)을 포함할 수도 있다. 하드 마스크 층(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물(silicon carbo-nitride), 또는 이들의 다중층 등으로 형성될 수 있다. 하나 또는 복수의 돌출 핀(24') 및/또는 STI 영역(22) 상에서 더미 게이트 스택(30)이 교차할(cross) 수 있다. 또한, 더미 게이트 스택(30)은 돌출 핀(24')의 세로 방향에 수직인 세로 방향을 가질 수도 있다.
이어서, 게이트 스페이서(gate spacer)(38)가 더미 게이트 스택(30)의 측벽 상에 형성된다. 본 개시의 일부 실시형태에 따르면, 게이트 스페이서(38)는 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 산소 탄질화물(silicon oxy carbo-nitride) 등의 유전체 물질로 형성되고, 단일 층 구조 또는 복수의 유전체 층을 포함하는 다중 층 구조를 가질 수 있다.
본 개시의 일부 실시형태에 따르면, 도 4에 도시된 구조가 만들어지는 더미 게이트 스택(30) 및 게이트 스페이서(38)에 의해 커버되지 않는 돌출 핀(24')의 일부를 에칭하기 위한 에칭 단계(이하, 핀 리세싱이라 함)가 수행된다. 리세싱은 이방성일 수 있고, 이에 따라 더미 게이트 스택(30) 및 게이트 스페이서(38) 바로 아래에 있는 핀(24')의 일부가 에칭 프로세스로부터 보호된다. 일부 실시형태에 따르면, 리세스된 반도체 스트립(24)의 상부 표면은 STI 영역(22)의 상부 표면(22A)보다 낮을 수 있다. 따라서, STI 영역(22) 사이에 리세스(recess)(40)가 형성된다. 리세스(40)는 더미 게이트 스택(dummy gate stack)(30)의 대향 측(opposite side) 상에 배치된다.
이어서, 도 5a에서의 구조를 만드는 리세스(40)로부터의 반도체 물질을 선택적으로 성장시킴으로써 에피택시 영역(소스/드레인 영역)(42)이 형성된다. 각 프로세스는 도 20에 도시된 바와 같은 프로세스 플로우에서의 프로세스(206)로 예시된다. 본 개시의 일부 실시형태에 따르면, 에피택시 영역(42)은 실리콘 게르마늄, 실리콘, 실리콘 탄소 등을 포함한다. 얻어진 FinFET이 p 타입 FinFET인지 n 타입 FinFET인지에 따라, p 타입 또는 n 타입 불순물이 각각 에피택시의 진행(proceeding)으로 인-시투 도핑될(in-situ doped) 수 있다. 예컨대, 얻어진 FinFET이 p 타입 FinFET일 때, SiGeB(silicon germanium boron), GeB 등이 성장될 수 있다. 반대로, 얻어진 FinFET이 n 타입 FinFET일 때, SiP(silicon phosphorous), SiCP(silicon carbon phosphorous) 등이 성장될 수 있다. 본 개시의 대체 실시형태에 따르면, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다중 층과 같은 III-V 화합물 반도체로 에피택시 영역(42)이 형성된다. 에피택시 영역(42)이 리세스(40)를 완전히 충전시킨 후에, 에피택시 영역(42)이 수평으로 확대되기 시작하고, 패시트(facet)가 형성될 수 있다. 이웃한 에피택시 영역(42)은 서로 병합(merge)되거나, 서로 분리될 수 있다.
에피택시 단계 이후에, 도면부호 42를 사용하여 표시된 소스 및 드레인 영역을 형성하기 위해, p-타입 불순물 또는 n-타입 불순물이 에피택시 영역(42)에 더 주입될 수 있다. 본 개시의 대체 실시형태들에 따르면, 에피택시 중에 에피택시 영역들(42)이 p 타입 불순물 또는 n 타입 불순물로 인 시투 도핑될 때, 주입 단계가 생략된다. 에피택시 소스/드레인 영역(42)은, STI 영역(22)에 형성되는 하부 부분 및 STI 영역(22)의 상부 표면 상에 형성되는 상부 부분을 포함할 수 있다.
도 5b는 본 개시의 대체 실시형태에 따른 클래딩(cladding) 소스/드레인 영역(42)의 형성을 나타낸다. 이 실시형태에 따르면, 도 3에 도시된 바와 같은 도출 핀(24')이 리세싱되지 않고, 에피택시 영역(41)이 돌출 핀(24') 상에 성장된다. 에피택시 영역(41)의 물질은, 얻어진 FinFET이 p 타입 FinFET인지 n 타입 FinFET인지에 따라, 도 5a에 도시된 바와 같은 에피택시 반도체 물질(42)의 물질과 유사할 수 있다. 따라서, 소스/드레인 영역(42)은 돌출 핀(24') 및 에피택시 영역(41)을 포함한다. n 타입 불순물 또는 p 타입 불순물을 주입하기 위해 주입이 수행될(또는 수행되지 않을) 수 있다. 이웃한 클래딩 소스/드레인 영역(42)은 서로 병합(merge)되거나, 서로 분리될 수 있다.
도 6a는 CESL(Contact Etch Stop Layer)(46) 및 ILD(Inter-Layer Dielectric)(48)의 형성 이후의 구조의 사시도를 나타낸다. 각 프로세스는 도 20에 도시된 바와 같은 프로세스 플로우에서의 프로세스(208)로 예시된다. CESL(46)은 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있다. CESL(46)은 예컨대 ALD 또는 CVD 등의 등각 성막 방법(conformal deposition method)을 이용하여 형성될 수 있다. ILD(48)는 예컨대 FCVD, 스핀-온 코팅, CVD, 또는 다른 성막 방법을 이용하여 형성되는 유전체 물질을 포함할 수 있다. ILD(48)는, TEOS(Tetra Ethyl Ortho Silicate) 산화물, PECVD(Plasma-Enhanced CVD) 산화물 (SiO2), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등의 산화물 기반의 실리콘 산화물이 될 수 있는 산소 함유 유전체 물질로 형성될 수도 있다. ILD(48), 더미 게이트 스택(30), 및 게이트 스페이서(38)의 상부 표면의 레벨을 서로 동등하게 하기 위해 CMP(Chemical Mechanical Polish) 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스가 수행된다.
도 6a에 도시된 구조체의 단면도는 도 6b에 도시된다. 단면도는 도 6a에서의 라인 6B-6B를 포함하는 수직면으로부터 얻어진다. 도 6b에 도시된 바와 같이, 더미 게이트 스택들(30) 중 하나가 예시된다. 더미 게이트 스택들(30) 중 예시된 부분은 STI 영역(22) 바로 위에 있는 부분이다. 돌출 핀(24')은 도시되지 않은 다른 평면에 있다.
이어서, 하드 마스크 층(36), 더미 게이트 전극(34), 및 더미 게이트 유전체(32)를 포함하는 더미 게이트 스택(30)은, 도 7a 및 도 7b에 도시된 바와 같은 금속 게이트 및 대체 게이트 유전체를 포함할 수 있는 대체 게이트 스택으로 대체된다. 각 프로세스는 도 20에 도시된 바와 같은 프로세스 플로우에서의 프로세스(210)로 예시된다. 본 개시의 일부 실시형태에 따르면, 대체 프로세스는, 게이트 스페이서들(38)의 양측 부분들(opposite portions) 사이에 개구가 형성되는 하나 또는 복수의 에칭 단계에서, 도 6a 및 도 6b에 도시된 바와 같은 하드 마스크 층(36), 더미 게이트 전극(34), 및 더미 게이트 유전체(32)를 에칭하는 단계를 포함한다. 각각의 구조체는 더미 게이트 스택(30)을 제거함으로써 도 6a에 도시된 구조체로부터 실현될 수 있다.
다음으로, 도 7a 및 도 7b를 참조하면, 게이트 유전체 층(54)(도 7b 참조) 및 게이트 전극(56)을 포함하는 (대체) 게이트 스택(60)이 형성된다. 게이트 스택(60)의 형성은 복수의 층을 형성/성막하는 단계와 이어서 CMP 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스를 수행하는 단계를 포함한다. 게이트 유전체 층(54)은 더미 게이트 스택이 제거되어 남는 트렌치 내로 연장된다. 본 개시의 일부 실시형태에 따르면, 게이트 유전체 층(54)은 그 하부로서 IL(Interfacial Layer)(54)을 포함한다. IL은 돌출 핀(24')의 노출 표면 상에 형성된다. 각각의 IL은 돌출 핀(24')의 열 산화, 화학적 산화 프로세스, 또는 성막 프로세스를 통해 형성되는 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있다. 게이트 유전체 층(54)은 각각의 IL 위에 형성되는 하이 k 유전체 층(52)을 포함할 수도 있다. 하이 k 유전체 층(52)은 HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, 실리콘 질화물 등의 하이 k 유전체 물질로 형성될 수 있다. 하이 k 유전체 물질의 유전 상수(k값)는 3.9보다 높고, 약 7.0보다 높을 수 있다. 하이-k 유전체 층은 등각 층으로 형성되고 돌출 핀(24')의 측벽 및 게이트 스페이서(38)의 측벽 상으로 연장된다. 본 개시의 일부 실시형태들에 따르면, 하이 k 유전체 층은 ALD 또는 CVD를 사용하여 형성된다.
도 7a 및 도 7b를 다시 참조하면, 게이트 전극(56)은 유전체 층(52) 위에 형성되고 더미 게이트 스택이 제거되고 남은 트렌치의 나머지 부분을 충전한다. 서브 층들은 그 조성의 차이로 인해 서로 구별될 수 있지만, 게이트 전극(56) 내의 서브 층들은 도 7a에 개별적으로 도시되지 않는다. 게이트 전극(56)(및 각각의 서브 층들)의 수직 부분의 두께와 수평 부분의 두께가 실질적으로 서로 동일하게 되도록, ALD 또는 CVD와 같은 등각 성막 방법을 사용하여 적어도 일부의 낮은 서브 층들의 성막이 수행될 수 있다.
게이트 전극(56)은, TSN(Titanium Silicon Nitride) 층, TaN(tantalum nitride) 층, TiN(titanium nitride) 층, TiAl(titanium aluminum) 층, 추가 TiN 및/또는 TaN 층, 그리고 충전 금속을 포함하지만 이것에 한정되지 않는 복수의 층들을 포함할 수 있다. 이 층들 중 일부는 각각의 FinFET의 워크 펑션(work function)을 규정한다. 이러한 층 스택은 실시예이며, 상이한 구조를 가진 금속 스택이 적용될 수 있다. 또한, 금속 층의 워크 펑션이 각각의 p 타입 또는 n 타입 FinFET에 적합하게 되도록, p 타입 FinFET의 금속 층과 n 타입 FinFET의 금속 층은 서로 상이할 수 있다. 충전 금속은 알루미늄, 구리, 텅스텐, 코발트 등을 포함할 수 있다.
도 7b는 금속 게이트 스택(60)의 단면도를 예시한다. 단면도는 도 7a에 도시된 바와 같은 라인 7B-7B를 포함하는 수직면으로부터 얻어진다. 단면도는 돌출 핀(24')이 아닌 STI 영역(22)을 교차하는 평면으로부터 얻어지기 때문에, IL은 단면도에 존재하지 않을 수 있다. 대신, 게이트 유전체(52)에서의 하이 k 유전체 층은 STI 영역(22)의 상부 표면에 접촉한다.
이어서, 도 8a 및 도 8b에 도시된 바와 같이, 유전체 하드 마스크(62)가 형성된다. 각 프로세스는 도 20에 도시된 바와 같은 프로세스 플로우에서의 프로세스(212)로 예시된다. 하드 마스크(62)의 물질은 CESL(46), ILD(48), 및/또는 게이트 스페이서(38) 중 일부와 동일하거나 상이할 수 있다. 본 개시의 일부 실시형태에 따르면, 하드 마스크(62)의 형성은, 리세스를 형성하기 위해 에칭을 통해 대체 게이트 스택(60)을 리세싱하는 단계, 리세스에 유전체 물질을 충전하는 단계, 및 유전체 물질의 부분을 제거하기 위해 평탄화를 수행하는 단계를 포함한다. 유전체 물질의 나머지 부분이 하드 마스크(62)이다. 본 개시의 일부 실시형태에 따르면, 하드 마스크(62)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 산소 탄질화물 등으로 형성된다.
도 8b는 도 8a에 도시된 구조의 단면도를 나타내고, 이 단면도는 도 8a에서의 라인 8B-8B를 포함하는 평면으로부터 얻어진다.
도 9는 본 개시의 일부 실시형태에 따른 웨이퍼(10)에서의 디바이스 다이의 부분의 상면도를 예시한다. 복수의 핀(24') 및 반도체 스트립(24)은 STI 영역(22) 사이의 평행한 스트립으로서 할당된다(allocated). 복수의 게이트 스택(60) 및 하드 마스크(62)은 또한, 핀(24')에 기초하여 그리고 게이트 스택(60) 사이에서 형성되는 소스/드레인 영역(42)과 평행한 스트립으로 형성된다. 긴 게이트 스택(60)을 커팅하기 위해 복수의 격리 영역(66)이 형성된다. 본 명세서에 걸쳐서, 격리 영역(66)은 대안적으로 커트 금속 격리 영역(cut-metal isolation region)이라고 지칭된다. 격리 영역(66)은 예를 들어, 실리콘 질화물, 실리콘 산화물 등으로 형성될 수 있고, 단일 층 또는 복수의 층을 포함하는 복합 층으로 형성될 수 있다.
도 10은 격리 영역(66)의 사시도를 예시한다. 도 10에서의 예시된 영역은 도 9에서와 같이 영역(63)을 포함한다. 도 10에 도시된 바와 같이, 격리 영역(66)은 ILD(48), CESL(46), 하드 마스크(62), 및 게이트 스택(60)을 관통할 수 있으며 기판(20)의 벌크 부분으로 연장될 수 있다. 격리 영역(66)의 형성은, ILD(48), CESL(46), 하드 마스크(62), 및 게이트 스택(60)을 에칭하는 단계, 및 얻어진 리세스에 유전체 물질을 충전하는 단계를 포함할 수 있다. 격리 영역(66)을 형성하기 위한 각 프로세스는 도 20에 도시된 바와 같은 프로세스 플로우에서의 프로세스(214)로 예시된다.
도 11a, 도 11b, 및 도 11c 내지 도 17a, 도 17b, 및 도 17c는 반도체 핀(24') 및 반도체 스트립(24)을 커팅하기 위한 격리 영역의 형성에서의 중간 스테이지의 단면도를 예시한다. 각각의 격리 영역은 도 9에 도시된 바와 같은 영역(65) 내에 형성된다. 도 11a, 도 11b, 및 도 11c 내지 도 17a, 도 17b, 및 도 17c에서, 도면 번호는 문자 "a", 문자 "b", 또는 문자 "b"를 포함한다. 문자 "a"는 각 도면이 도 9에서의 라인 A-A를 포함하는 수직면과 동일한 수직면으로부터 얻어진 단면도라는 것을 나타낸다. 문자 "b"는 각 도면이 도 9에서의 라인 B-B를 포함하는 수직면과 동일한 수직면으로부터 얻어진다는 것을 나타낸다. 문자 "c"는 각 도면이 도 9에서의 라인 C-C를 포함하는 수직면과 동일한 수직면으로부터 얻어진다는 것을 나타낸다. 라인 A-A, B-B, 및 C-C는 도 10에도 도시된다.
도 11a, 도 11b, 및 도 11c를 참조하면, 도 9 및 도 10에 도시된 구조체 위에 패터닝된 에칭 마스크(68)가 형성된다. 각 프로세스는 도 20에 도시된 바와 같은 프로세스 플로우에서의 프로세스(216)로 예시된다. 일부 실시형태에 따르면, 에칭 마스크(68)는 포토 레지스트, TiN 층 등의 금속 함유 하드 마스크를 포함한다. 게이트 스택의 아래 놓인 부분을 드러내기 위해 에칭 마스크(68) 내에 개구부(들)(69)이 형성된다. 격리 영역(66)은 개구부(69)를 통해 드러나는 일부 부분을 가질 수 있다. 개구부(69)의 사이즈 및 위치는 본질적으로 도 9에 도시된 영역(65)과 동일하다. 도 11a에 도시된 바와 같이, 돌출 핀(24')의 일부 부분은 개구부(69) 바로 아래에 있다. 도 11b에 도시된 바와 같이, STI 영역(22)의 일부 부분은 개구부(69) 바로 아래에 있다. 일부 실시형태에 따르면, 도 11a 및 도 11b에 도시된 바와 같이, STI 영역(22)은 유전체 라이너(23) 및 위에 놓인 유전체 영역(25)을 포함한다. 일부 실시형태에 따르면, 유전체 라이너(23)는 실리콘 질화물로 형성되고, 위에 놓인 유전체 영역(25)은 실리콘 산화물로 형성될 수 있고, 유전체 라이너(23) 및 유전체 영역(25)을 형성하기 위해 다른 유전체 물질도 사용될 수 있다. 후속 도면에서, STI 영역(22) 내의 층(23 및 25)은 도시되지 않지만, 이 층들은 여전히 존재한다. 도 11c는 게이트 스택(60) 사이의 소스/드레인 영역(42)을 예시한다.
도 12a, 도 12b, 및 도 12c는 개구부(70)를 형성하기 위한 하드 마스크(62) 및 게이트 스택(60)의 에칭을 예시한다. 각 프로세스는 도 20에 도시된 바와 같은 프로세스 플로우에서의 프로세스(218)로 예시된다. 에칭의 결과로서 개구부(70)를 통해 노출되는 금속 게이트 스택(60)의 부분이 제거된다. 에칭은 습식 에칭 또는 건식 에칭을 통해 수행될 수 있다. 예를 들어, 습식 에칭이 적용되면, 황산과 과산화수소의 용액인 SPM(Sulfuric Peroxide Mixture) 용액이 금속 게이트(56)를 에칭하는데 사용될 수 있다. 게이트 유전체(52)도 SPM 용액에 의해 제거될 수 있다. 건식 에칭이 사용되면, Cl2와 BCl3 가스의 혼합물이 사용될 수 있다. 에칭은 Cl2, SiCl4, O2, C4F6, HBr, He, 및 이들의 조합(이것에 한정되지 않음)으로부터 선택되는 프로세스 가스를 사용하여 수행될 수도 있다. 건식 에칭의 결과로서 게이트 유전체(52)(도 11a) 내의 게이트 전극(56) 및 하이 k 유전체가 제거될 수 있고, 게이트 유전체(52) 내의 계면 층은 언에칭되어 남을 수 있다. 도 12b 및 도 12c는, 게이트 스택(60)의 에칭 후에 도 9에서의 라인 B-B 및 C-C를 포함하는 평면과 동일한 평면으로부터 얻어지는 단면도를 예시하고, STI 영역(22) 및 (STI 영역(22)의 상부 표면 위에 있는) 반도체 핀(24')이 예시되어 있다. 도 12c 및 일부 후속 도면에 도시된 바와 같이, STI 영역(22)의 상부 표면(22A) 및 하부 표면(22B)이 예시되고, STI 영역(22)은 상부 표면(22A) 및 하부 표면(22B) 사이의 레벨이 될 것이다.
도 13a, 도 13b, 및 도 13c를 참조하면, STI 영역(22)의 노출 부분이 리세싱되어 리세스(72)를 형성한다. 각 프로세스는 도 20에 도시된 바와 같은 프로세스 플로우에서의 프로세스(220)로 예시된다. 본 개시의 일부 실시형태에 따르면, STI 영역(22)의 나머지 부분의 두께(T1)는 약 20 nm보다 작고, 약 5 nm와 약 20 nm 사이의 범위에 있을 수 있다. 일부 실시형태에 따르면, 에천트(etchant)는 STI 영역(22)과 핀/스트립 (24'/24) 사이에서 높은 에칭 선택도가 존재하도록 선택되고, 에칭 선택도는 예를 들어 약 50보다 클 수 있다. 에천트는 CF4, N2, 및 H2의 혼합물, 또는 C4F6 및 O2의 혼합물과 같은 에칭 가스를 포함할 수 있다. 도 13b에 도시된 바와 같이, 리세스(72)는 STI 영역(22)으로 연장된다. 본 개시의 일부 실시형태들에 따르면, 리세스(72)의 하부는 유전체 라이너(23)의 상부 표면보다 높다. 도 13c에 도시된 구조는 도 12c에 도시된 구조와 동일하다.
이어서, 돌출 핀(24')(도 13a) 및 아래 놓인 반도체 스트립(24)이 에칭되어, 도 14a, 도 14b, 및 도 14c에 도시된 구조가 얻어진다. 각 프로세스는 도 20에 도시된 바와 같은 프로세스 플로우에서의 프로세스(222)로 예시된다. STI 영역(22)의 나머지 부분들 사이에 리세스(74)가 형성되고, 기판(20)의 벌크 부분으로 더 연장되도록, 반도체 스트립(24) 아래 놓인 벌크 기판(20)의 부분도 에칭된다. 에천트는, 에칭 중에 STI 영역(22)이 실질적으로 에칭되지 않도록 선택된다. 일부 실시형태에 따르면, 에천트는 염소계 에칭 가스 또는 HBr계 에칭 가스를 포함한다. 에천트는 핀/스트립 (24'/24)과 STI 영역(22) 사이에서 높은 에칭 선택도가 존재하도록 선택되고, 에칭 선택도는 예를 들어 약 50보다 클 수 있다. 에칭 가스는, Cl2, SiCl4, 및 O2의 혼합물, Cl2, SiCl4, 및 N2의 혼합물, HBr, O2, 및 Ar의 혼합물, 또는 HBr, O2, 및 He의 혼합물을 포함할 수 있다. 도 14c에서, 개구부(74)가 돌출 핀(24')을 관통하는 것이 도시되어 있다.
이어서, STI 영역(22)의 나머지 부분은 에칭 프로세스에서 제거되고, 얻어진 구조는 도 15a, 도 15b, 및 도 15c에 도시되어 있다. 각 프로세스는 도 20에 도시된 바와 같은 프로세스 플로우에서의 프로세스(224)로 예시된다. 도 15a에 도시된 바와 같이, 개구부(69)에 노출된 모든 STI 영역(22)(도 14a)이 제거되고, 아래 놓인 벌크 기판(20)이 노출된다. 도 15b는 개구부(72 및 74)가 STI 영역(22)을 관통하는 것을 예시한다. 기판(20)의 벌크 부분의 일부 부분이 에칭 프로세스에서 리세싱될 수 있는 것을 제외하고, 도 15c에 도시된 구조는 도 14c에 도시된 구조와 유사하다. 일부 실시형태에 따르면, 도 15b에 도시된 바와 같이, 기판(20)의 벌크 부분의 리세싱은, 약 1 nm보다 클 수 있고, 약 1 nm와 약 150 nm 사이의 범위에 있을 수 있는 깊이(D1)에 대한 기판(20)의 벌크 부분으로 개구부(74)가 연장되게 한다. 이어서, 에칭 마스크(68)가 제거된다.
도 16a, 도 16b, 및 도 16c는 대안적으로 커트 핀 격리 영역(76)으로 지칭되는 유전체 격리 영역(76)의 성막을 예시한다. 각 프로세스는 도 20에 도시된 바와 같은 프로세스 플로우에서의 프로세스(226)로 예시된다. 유전체 격리 영역(76)의 형성은 개구부(70, 72, 및 74)(도 15a, 도 15b, 및 도 15c)에 유전체 물질을 성막하는 단계를 포함할 수 있다. 성막 방법은 ALD(Atomic Layer Deposition), LPCVD(Low-Pressure Chemical Vapor Deposition), 스핀 온 코팅, PECVD(Plasma Enhanced Chemical Vapor Deposition) 등을 포함할 수 있다. 성막된 유전체 물질(76)은 실리콘 산화물, 실리콘 탄화물, 실리콘 산탄화물, 또는 다른 타입의 저 결함 밀도 유전체 물질(low-defect-density dielectric material)을 포함할 수 있다. 일부 실시형태에 따르면, 성막된 유전체 물질(76)은, 실리콘 산화물과 같은 넌(non) SiN 물질로 형성되는 라이너, 및 라이너 위의 충전 유전체 물질을 포함한다. 충전 유전체 물질은 SiN 또는 넌 SiN 물질로 형성될 수 있다. 일부 실시형태에 따르면, 유전체 물질(76) 전체는 실리콘 산화물과 같은 넌 SiN 유전체 물질로 형성된다. 유전체 격리 영역(76)의 라이너를 형성하기 위해 넌 SiN 물질을 사용하는 것은, 이하의 단락에서 논의될, 기판(20) 내의 누설을 방지할 수 있는 이점이 있다.
도 17a, 도 17b, 및 도 17c는 격리 영역(76)의 초과 부분을 제거하기 위한 CMP 프로세스와 같은 평탄화 프로세스 또는 기계적 연마 프로세스를 예시한다. 본 개시의 일부 실시형태에 따르면, 하드 마스크(62)는 평탄화 프로세스를 위한 스탑 층(stop layer)으로서 사용된다. 후속 프로세스에서, FinFET(90A 및 90B)(도 18)의 형성을 마무리하기 위해, 소스/드레인 실리사이드 영역, 소스/드레인 콘택트 플러그, 게이트 콘택트 플러그 등(미도시)이 형성된다.
도 17a에서, STI 영역(22)의 제거된 부분 및 돌출 친(24')과 스트립(24)의 제거된 부분은 점선을 사용하여 도시된다. 도 17a에 도시된 바와 같이, 격리 영역(76)의 하부는, 약 1 nm보다 클 수 있고, 약 1 nm와 약 150 nm 사이의 범위가 될 수 있는 거리(D1)만큼 STI 영역(22)의 하부보다 낮게 리세싱된다. 거리(D1)가 약 1 nm보다 작으면, 프로세스는 잔류 유전체 라이너(23)가 남는 위험에 직면할 수 있고, 이는 누설 전류를 초래한다. 거리(D1)가 약 150 nm보다 크면, 웰 영역(p 웰 영역이 될 수 있음)의 형성이 문제를 발생시킬 수 있다. 격리 영역(76)은 돌출 핀(24')의 상부로부터 약 80 nm와 약 250 nm 사이의 범위가 될 수 있는 높이(H1)만큼 하방으로 연장될 수 있다. 높이(H1)가 약 80 nm보다 작으면, 프로세스 변수가 발생할 때 반도체 스트립(24)(도 11a)이 완전히 제거될 수 없을 수 있고, 이에 따라 반도체 스트립(24)에서 누설이 발생할 것이다. 높이(H1)가 약 250 nm보다 크면, 웰 영역의 형성이 문제를 발생시킬 수 있다.
도 18은, 이전 프로세스의 결과로서 FinFET(90A 및 90B)이 형성되어 얻어진 구조의 상면도를 예시한다. FinFET(90A 및 90B)은 격리 영역(66 및 76)에 의해 규정된다. 격리 영역(76)은 90A와 90B와 같이 FinFET의 소스/드레인 영역을 서로 분리시킨다. 격리 영역(66)은 90A와 90B와 같이 FinFET의 게이트 스택을 인접한 FinFET의 게이트 스택으로부터 분리시킨다. 격리 영역(66 및 76)의 레이아웃, 사이즈, 및 위치는 도시된 것과 다를 수 있다는 것을 알 수 있다. 예를 들어, 복수의 게이트 스택(60)을 커팅하는 대신에, 격리 영역(66)은 게이트 스택(60) 중 하나를 각각 커팅하는 복수의 분리된 짧은 부분들을 포함할 수 있다.
본 개시의 일부 실시형태에 따라 형성된 격리 영역(76)은 누설 전류를 제거하는 유리한 특징을 갖는다. 도 17a를 다시 참조하면, 제거된 유전체 라이너(23)의 위치가 예시된다. 유전체 라이너(23)가 제거되지 않고 실리콘 질화물과 같은 일부의 결함이 발생하기 쉬운 유전체 물질로 형성될 때, ("+" 사인을 사용하여 개략적으로 도시된) 양 전하가 유전체 라이너(23) 내에 트랩된다(trapped). 트랩된 양 전하는 (제거되기 때문에 점선을 사용하여 도시된) 반도체 스트립(24) 내의 얇은 표면 층으로 ("-" 사인을 사용하여 개략적으로 도시된) 음 전하를 끌어 당긴다. 음 전하 축적 층은 누설 경로를 형성하며, 누설 경로는 도 17a에 도시된 바와 같이 평면 내외 방향으로 연장된다. 누설 경로는 또한 도 18에서 화살표(88)로 도시된다. n 타입 FinFET의 주요 캐리어가 전자이기 때문에 누설 경로는 n 타입 FinFET에 영향을 미친다. 본 개시의 일부 실시형태에 따른 유리한 특징은, 도 17a에서 점선을 사용하여 도시된 바와 같은 STI 영역(22)이 제거되고, 이에 따라 누설 경로가 제거되는 것이다.
도 18을 참조하면, 본 개시의 일부 실시형태에 따르면, FinFET(90A 및 90B)은 모두 n 타입 FinFET이다. 동일 다이 및 동일 웨이퍼 상에, 도 18에 도시된 것과 본질적으로 동일하거나 유사한 상면도 구조를 가질 수 있는 p 타입 FinFET이 있을 수 있고, p 타입 FinFET들 사이의 대응하는 커트 핀 격리 영역은 도 17a에 도시된 것과 동일한 구조를 가질 수 있다. 대체 실시형태에 따르면, p 타입 FinFET은 정공을 주요 캐리어로 사용하기 때문에, p 타입 FinFET은 상기한 바와 같은 축적된 전하에 의해 야기되는 누설 문제를 겪지 않을 수 있다. 따라서, 동일한 다이 및 동일한 반도체 기판(20) 상에서, p 타입 FinFET의 소스/드레인 영역을 격리시키기 위한 커트 핀 격리 영역은 도 19에 도시된 구조를 가질 수 있다. 또한, 각각의 커트 핀 격리 영역(76)은 핀을 커트하고, 게이트 스택의 제거 중에 노출되는 STI 영역(22)은 에칭되지 않는다. 따라서, STI 영역(22'')은 대응하는 격리 영역(76)의 2개의 연장된 부분 사이에 남는다. 도 12a, 도 12b, 및 도 12c에 도시된 스텝 후에, 리세스를 형성하기 위해 돌출 핀(24'), 반도체 스트립(24), 및 기판(20)의 아래 놓인 벌크 부분이 에칭되고, STI 영역(22'')은 에칭되지 않는 것을 제외하고, 격리 영역(76)의 형성은 도 11a, 도 11b, 및 도 11c 내지 도 17a, 도 17b, 및 도 17c를 참조하여 논의된 것과 유사하다.
일부 실시형태에 따르면, 격리 영역(76)의 형성 전에 격리 영역(66)이 형성된다. 본 개시의 일부 실시형태에 따르면, 격리 영역(76)의 형성 후에 격리 영역(66)이 형성된다. 도 9 및 도 10에서, 격리 영역(66)이 아직 형성되지 않은 것을 제외하고, 프로세스는 도 9, 도 10, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13a 내지 도 13c, 도 14a 내지 도 14c, 도 15a 내지 도 15c, 도 16a 내지 도 16c, 도 17a 내지 도 17c, 및 도 18에 도시된 것과 유사하다. 대신, 격리 영역(66)은 도 18에 도시된 스텝 후에 형성된다.
본 발명의 실시형태는 몇가지 유익한 피처(feature)를 갖는다. 커트 핀 격리 영역의 형성 중에 노출되는 STI 영역을 제거함으로써, STI 영역에 의해 야기되는 누설 전류, 특히 STI 영역 내의 결함이 발생하기 쉬운 유전체 라이너에 의해 야기되는 누설 전류가 제거된다.
본 개시의 일부 실시형태에 따르면, 방법은, 서로 평행하고 격리 영역 - 격리 영역은 제1 반도체 핀과 제2 반도체 핀 사이에 제1 부분을 포함함 - 의 상부 표면보다 높게 도출되는 제1 반도체 핀 및 제2 반도체 핀을 형성하는 단계; 제1 반도체 핀과 제2 반도체 핀 위로 교차하는 게이트 스택을 형성하는 단계; 개구부 - 격리 영역의 제1 부분, 제1 반도체 핀, 및 제2 반도체 핀은 개구부에 노출됨 - 를 형성하기 위해 게이트 스택의 제1 부분을 에칭하는 단계; 격리 영역 아래의 반도체 기판의 벌크 부분으로 개구부를 연장시키기 위해, 제1 반도체 핀, 제2 반도체 핀, 및 격리 영역의 제1 부분을 에칭하는 단계; 및 커트 핀 격리 영역을 형성하기 위해 유전체 물질로 개구부를 충전하는 단계를 포함한다. 실시형태에서, 격리 영역의 제1 부분은 반도체 기판의 벌크 부분을 드러내도록 에칭 스루된다(etched-through). 실시형태에서, 격리 영역의 제1 부분이 에칭되고, 격리 영역의 제2 부분이 에칭되고, 격리 영역의 제2 부분은 제1 반도체 핀과 제2 반도체 핀 모두를 포함하는 결합 영역의 양 측(opposite sides) 상에 있다. 실시형태에서, 제1 반도체 핀, 제2 반도체 핀, 및 격리 영역의 제1 부분을 에칭하는 단계는, 격리 영역의 제1 부분을 리세싱하기 위해 제1 에칭 스텝을 수행하는 단계; 제1 반도체 핀 및 제2 반도체 핀을 에칭하기 위해 제2 에칭 스텝을 수행하는 단계; 및 격리 영역의 제1 부분을 완전히 제거하기 위해 제3 에칭 스텝을 수행하는 단계를 포함한다. 실시형태에서, 제1 에칭 스텝에서 제1 반도체 핀 및 제2 반도체 핀은 실질적으로 언에칭되고(un-etched), 제2 에칭 스텝에서 격리 영역의 제1 부분의 나머지 부분은 실질적으로 언에칭된다. 실시형태에서, 방법은, 제1 부분 및 제2 부분으로 게이트 스택을 커트하기 위해 커트 금속 격리 영역(cut-metal isolation region) - 커트 금속 격리 영역의 측벽은 개구부에 노출됨 - 을 형성하는 단계를 더 포함한다. 실시형태에서, 커트 금속 격리 영역과 접촉하는 커트 핀 격리 영역의 부분은 커트 금속 격리 영역의 하부 표면보다 높은 하부 표면을 갖는다.
본 개시의 일부 실시형태에 따르면, 방법은, 서로 평행하고 격리 영역 - 격리 영역은 반도체 기판으로 연장되고 하부 표면을 포함함 - 의 상부 표면보다 높게 돌출된 제1 반도체 핀과 제2 반도체 핀을 형성하는 단계; 제1 반도체 핀과 제2 반도체 핀 위로 교차하는 게이트 스택을 형성하는 단계; 및 게이트 스택의 부분을 추가 격리 영역 - 추가 격리 영역은 제1 반도체 핀과 제2 반도체 핀을 관통하는 부분을 더 포함하고 격리 영역의 하부 표면보다 낮게 연장됨 - 으로 대체하는(replacing) 단계를 포함한다. 실시형태에서, 추가 격리 영역의 전체 하부 표면은 격리 영역의 하부 표면보다 낮다. 실시형태에서, 추가 격리 영역을 형성하는 단계는, 개구부 - 제1 반도체 핀의 부분, 제2 반도체 핀의 부분, 및 격리 영역의 제1 부분은 개구부에 노출되고, 격리 영역의 제1 부분은 제1 반도체 핀과 제2 반도체 핀 사이에 있음 - 를 형성하기 위해 게이트 스택의 부분을 에칭하는 단계; 격리 영역 아래의 반도체 기판의 벌크 부분으로 개구부를 연장시키기 위해 제1 반도체 핀의 부분, 제2 반도체 핀의 부분, 및 격리 영역의 제1 부분을 에칭하는 단계; 및 추가 격리 영역을 형성하기 위해 유전체 물질로 개구부를 충전하는 단계를 포함한다. 실시형태에서, 격리 영역의 제1 부분이 에칭되고, 격리 영역의 제2 부분도 에칭되고, 격리 영역의 제2 부분은 제1 반도체 핀과 제2 반도체 핀 모두를 포함하는 결합 영역의 양 측 상에 있다. 실시형태에서, 유전체 물질로 개구부를 충전하는 단계는, 반도체 기판의 벌크 부분에 접촉하는 실리콘 산화물 영역을 형성하는 단계를 포함한다. 실시형태에서, 게이트 스택을 2개의 부분으로 각각 커팅하는 제1 커트 금속 격리 영역 및 제2 커트 금속 격리 영역을 형성하는 단계를 더 포함하고, 추가 격리 영역의 제1 측벽 및 제2 측벽은 제1 커트 금속 격리 영역 및 제2 커트 금속 격리 영역의 측벽들과 접촉한다. 실시형태에서, 게이트 스택을 형성하는 단계는 금속 게이트 스택을 형성하는 단계를 포함한다. 실시형태에서, 게이트 스택은 2개의 게이트 스페이서 사이에 있고, 커트 핀 격리 영역은 2개의 게이트 스페이서 사이에 형성된다.
본 개시의 일부 실시형태에 따르면, 디바이스는, 서로 평행하고 STI(Shallow Trench Isolation) 영역의 상부 표면보다 높게 돌출되는 제1 반도체 핀 및 제2 반도체 핀; 제1 반도체 핀 및 제2 반도체 핀 위로 교차하는 제1 게이트 스택 및 제2 게이트 스택; 제1 반도체 핀 및 제2 반도체 핀에 평행한 제1 격리 영역 및 제2 격리 영역으로서, 제1 반도체 핀 및 제2 반도체 핀은 제1 격리 영역과 제2 격리 영역 사이에 있고, 제1 격리 영역 및 제2 격리 영역은 모두 제1 게이트 스택 및 제2 게이트 스택을 관통하는 것인, 제1 격리 영역 및 제2 격리 영역; 및 제1 게이트 스택과 제2 게이트 스택 사이에 있고 제1 격리 영역과 접촉하는 제1 단부(end) 및 제2 격리 영역과 접촉하는 제2 단부를 갖는 제3 격리 영역으로서, 제1 반도체 핀과 제2 반도체 핀 사이의 STI 영역의 부분은 제3 격리 영역에 의해 관통되는 것인, 제3 격리 영역을 포함한다. 실시형태에서, 제3 격리 영역의 하부 표면의 전체는 STI 영역의 하부 표면보다 낮다. 실시형태에서, 제1 반도체 핀과 접촉하는 제3 격리 영역의 부분은 실리콘 산화물로 형성된다. 실시형태에서, 제3 격리 영역의 하부 표면은, 디바이스의 상면도에서 제1 반도체 핀의 부분에 정렬되는(aligned) 제1 부분; 디바이스의 상면도에서 제2 반도체 핀의 추가 부분에 정렬되는 제2 부분; 및 제1 부분을 하부 표면의 제2 부분에 접속시키며 제1 부분 및 제2 부분보다 높은 제3 부분을 포함한다. 실시형태에서, STI 영역은, 실리콘 질화물 라이너(silicon nitride linder); 및 실리콘 질화물 라이너의 하부 부분에 대하여 위에서 접촉하는 실리콘 산화물 영역을 포함한다.
1) 본 개시의 실시형태에 따른 방법은, 서로 평행하고 격리 영역 - 격리 영역은 제1 반도체 핀과 제2 반도체 핀 사이의 제1 부분을 포함함 - 의 상부 표면보다 높이 돌출된 제1 반도체 핀 및 제2 반도체 핀을 형성하는 단계; 제1 반도체 핀과 제2 반도체 핀 위를 교차하는 게이트 스택을 형성하는 단계; 개구부를 형성하기 위해 게이트 스택의 제1 부분 - 격리 영역의 제1 부분, 제1 반도체 핀, 및 제2 반도체 핀은 개구부에 노출됨 - 을 에칭하는 단계; 격리 영역 아래의 반도체 기판의 벌크 부분으로 개구부를 연장시키기 위해 제1 반도체 핀, 제2 반도체 핀, 및 격리 영역의 제1 부분을 에칭하는 단계; 및 커트 핀 격리 영역을 형성하기 위해 유전체 물질로 개구부를 충전하는 단계를 포함한다.
2) 본 개시의 실시형태에 따른 방법에 있어서, 격리 영역의 제1 부분은 반도체 기판의 벌크 부분을 드러내도록(reveal) 에칭 스루된다(etched-through).
3) 본 개시의 실시형태에 따른 방법에 있어서, 격리 영역의 제1 부분이 에칭되고, 격리 영역의 제2 부분이 에칭되고, 격리 영역의 제2 부분은 제1 반도체 핀과 제2 반도체 핀 모두를 포함하는 결합 영역의 양 측(opposite sides) 상에 있다.
4) 본 개시의 실시형태에 따른 방법에 있어서, 제1 반도체 핀, 제2 반도체 핀, 및 격리 영역의 제1 부분을 에칭하는 단계는, 격리 영역의 제1 부분을 리세싱하기 위해 제1 에칭 스텝을 수행하는 단계; 제1 반도체 핀 및 제2 반도체 핀을 에칭하기 위해 제2 에칭 스텝을 수행하는 단계; 및 격리 영역의 제1 부분을 완전히 제거하기 위해 제3 에칭 스텝을 수행하는 단계를 포함한다.
5) 본 개시의 실시형태에 따른 방법에 있어서, 제1 에칭 스텝에서 제1 반도체 핀 및 제2 반도체 핀은 실질적으로 언에칭되고(un-etched), 제2 에칭 스텝에서 격리 영역의 제1 부분의 나머지 부분은 실질적으로 언에칭된다.
6) 본 개시의 실시형태에 따른 방법에 있어서, 게이트 스택을 제1 부분 및 제2 부분으로 커트하기 위해 커트 금속 격리 영역(cut-metal isolation region) - 커트 금속 격리 영역의 측벽은 개구부에 노출됨 - 을 형성하는 단계를 더 포함한다.
7) 본 개시의 실시형태에 따른 방법에 있어서, 커트 금속 격리 영역과 접촉하는 커트 핀 격리 영역의 부분은 커트 금속 격리 영역의 하부 표면보다 높은 하부 표면을 갖는다.
8) 본 개시의 다른 실시형태에 따른 방법은, 서로 평행하고 격리 영역 - 격리 영역은 반도체 기판으로 연장되고 하부 표면을 포함함 - 의 상부 표면보다 높게 돌출된 제1 반도체 핀과 제2 반도체 핀을 형성하는 단계; 제1 반도체 핀과 제2 반도체 핀 위로 교차하는 게이트 스택을 형성하는 단계; 및 게이트 스택의 부분을 추가 격리 영역 - 추가 격리 영역은 제1 반도체 핀과 제2 반도체 핀을 관통하는 부분을 더 포함하고 격리 영역의 하부 표면보다 낮게 연장됨 - 으로 대체하는(replacing) 단계를 포함한다.
9) 본 개시의 다른 실시형태에 따른 방법에 있어서, 추가 격리 영역의 전체 하부 표면은 격리 영역의 하부 표면보다 낮다.
10) 본 개시의 다른 실시형태에 따른 방법에 있어서, 추가 격리 영역을 형성하는 단계는, 개구부 - 제1 반도체 핀의 부분, 제2 반도체 핀의 부분, 및 격리 영역의 제1 부분은 개구부에 노출되고, 격리 영역의 제1 부분은 제1 반도체 핀과 제2 반도체 핀 사이에 있음 - 를 형성하기 위해 게이트 스택의 부분을 에칭하는 단계; 격리 영역 아래의 반도체 기판의 벌크 부분으로 개구부를 연장시키기 위해 제1 반도체 핀의 부분, 제2 반도체 핀의 부분, 및 격리 영역의 제1 부분을 에칭하는 단계; 및 추가 격리 영역을 형성하기 위해 유전체 물질로 개구부를 충전하는 단계를 포함한다.
11) 본 개시의 다른 실시형태에 따른 방법에 있어서, 격리 영역의 제1 부분이 에칭되고, 격리 영역의 제2 부분도 에칭되고, 격리 영역의 제2 부분은 제1 반도체 핀과 제2 반도체 핀 모두를 포함하는 결합 영역의 양 측 상에 있다.
12) 본 개시의 다른 실시형태에 따른 방법에 있어서, 유전체 물질로 개구부를 충전하는 단계는, 반도체 기판의 벌크 부분에 접촉하는 실리콘 산화물 영역을 형성하는 단계를 포함한다.
13) 본 개시의 다른 실시형태에 따른 방법에 있어서, 게이트 스택을 2개의 부분으로 각각 커팅하는 제1 커트 금속 격리 영역 및 제2 커트 금속 격리 영역을 형성하는 단계를 더 포함하고, 추가 격리 영역의 제1 측벽 및 제2 측벽은 제1 커트 금속 격리 영역 및 제2 커트 금속 격리 영역의 측벽들과 접촉한다.
14) 본 개시의 다른 실시형태에 따른 방법에 있어서, 게이트 스택을 형성하는 단계는 금속 게이트 스택을 형성하는 단계를 포함한다.
15) 본 개시의 다른 실시형태에 따른 방법에 있어서, 게이트 스택의 2개의 게이트 스페이서 사이에 있고, 추가 격리 영역은 2개의 게이트 스페이서 사이에 형성된다.
16) 본 개시의 또 다른 실시형태에 따른 디바이스는, 서로 평행하고 STI(Shallow Trench Isolation) 영역의 상부 표면보다 높게 돌출되는 제1 반도체 핀 및 제2 반도체 핀; 제1 반도체 핀 및 제2 반도체 핀 위로 교차하는 제1 게이트 스택 및 제2 게이트 스택; 제1 반도체 핀 및 제2 반도체 핀에 평행한 제1 격리 영역 및 제2 격리 영역으로서, 제1 반도체 핀 및 제2 반도체 핀은 제1 격리 영역과 제2 격리 영역 사이에 있고, 제1 격리 영역 및 제2 격리 영역은 모두 제1 게이트 스택 및 제2 게이트 스택을 관통하는 것인, 제1 격리 영역 및 제2 격리 영역; 및 제1 게이트 스택과 제2 게이트 스택 사이에 있고 제1 격리 영역과 접촉하는 제1 단부(end) 및 제2 격리 영역과 접촉하는 제2 단부를 갖는 제3 격리 영역으로서, 제1 반도체 핀과 제2 반도체 핀 사이의 STI 영역의 부분은 제3 격리 영역에 의해 관통되는 것인, 제3 격리 영역을 포함한다.
17) 본 개시의 또 다른 실시형태에 따른 디바이스에 있어서, 제3 격리 영역의 하부 표면의 전체는 STI 영역의 하부 표면보다 낮다.
18) 본 개시의 또 다른 실시형태에 따른 디바이스에 있어서, 제1 반도체 핀과 접촉하는 제3 격리 영역의 부분은 실리콘 산화물로 형성된다.
19) 본 개시의 또 다른 실시형태에 따른 디바이스에 있어서, 제3 격리 영역의 하부 표면은, 디바이스의 상면도에서 제1 반도체 핀의 부분에 정렬되는(aligned) 제1 부분; 디바이스의 상면도에서 제2 반도체 핀의 추가 부분에 정렬되는 제2 부분; 및 제1 부분을 하부 표면의 제2 부분에 접속시키며 제1 부분 및 제2 부분보다 높은 제3 부분을 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 디바이스에 있어서, STI 영역은, 실리콘 질화물 라이너(silicon nitride linder); 및 실리콘 질화물 라이너의 하부 부분에 대하여 위에서 접촉하는 실리콘 산화물 영역을 포함한다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 방법에 있어서,
    서로 평행하고 격리 영역 - 상기 격리 영역은 제1 반도체 핀과 제2 반도체 핀 사이의 제1 부분을 포함함 - 의 상부 표면보다 높이 돌출된 상기 제1 반도체 핀 및 상기 제2 반도체 핀을 형성하는 단계;
    상기 제1 반도체 핀과 상기 제2 반도체 핀 위를 교차하는 게이트 스택을 형성하는 단계;
    상기 게이트 스택을 제1 부분 및 제2 부분으로 커트하기 위해 커트 금속 격리 영역(cut-metal isolation region) - 상기 커트 금속 격리 영역은 상기 제1 반도체 핀과 상기 제2 반도체 핀에 평행하게 형성됨 - 을 형성하는 단계;
    개구부를 형성하기 위해 상기 게이트 스택의 제1 부분 - 상기 격리 영역의 제1 부분, 상기 제1 반도체 핀, 및 상기 제2 반도체 핀은 상기 개구부에 노출됨 - 을 에칭하는 단계;
    상기 격리 영역 아래의 반도체 기판의 벌크 부분으로 상기 개구부를 연장시키기 위해 상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 격리 영역의 제1 부분을 에칭하는 단계; 및
    커트 핀 격리 영역을 형성하기 위해 유전체 물질로 상기 개구부를 충전하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 격리 영역의 제1 부분은 상기 반도체 기판의 상기 벌크 부분을 드러내도록(reveal) 에칭 스루되는(etched-through) 것인, 방법.
  3. 제1항에 있어서,
    상기 격리 영역의 제1 부분이 에칭될 때, 상기 격리 영역의 제2 부분이 에칭되고, 상기 격리 영역의 제2 부분은 상기 제1 반도체 핀과 상기 제2 반도체 핀 모두를 포함하는 결합 영역의 양 측(opposite sides) 상에 있는 것인, 방법.
  4. 제1항에 있어서,
    상기 제1 반도체 핀, 상기 제2 반도체 핀, 및 상기 격리 영역의 제1 부분을 에칭하는 단계는,
    상기 격리 영역의 제1 부분을 리세싱하기 위해 제1 에칭 스텝을 수행하는 단계;
    상기 제1 반도체 핀 및 상기 제2 반도체 핀을 에칭하기 위해 제2 에칭 스텝을 수행하는 단계; 및
    상기 격리 영역의 제1 부분을 완전히 제거하기 위해 제3 에칭 스텝을 수행하는 단계
    를 포함하는 것인, 방법.
  5. 제4항에 있어서,
    상기 제1 에칭 스텝에서 상기 제1 반도체 핀 및 상기 제2 반도체 핀은 언에칭되고(un-etched), 상기 제2 에칭 스텝에서 상기 격리 영역의 제1 부분의 나머지 부분은 언에칭되는 것인, 방법.
  6. 제1항에 있어서,
    상기 커트 금속 격리 영역의 측벽은 상기 개구부에 노출되는 것인, 방법.
  7. 제6항에 있어서,
    상기 커트 금속 격리 영역과 접촉하는 상기 커트 핀 격리 영역의 부분은 상기 커트 금속 격리 영역의 하부 표면보다 높은 하부 표면을 갖는 것인, 방법.
  8. 방법에 있어서,
    서로 평행하고 격리 영역 - 상기 격리 영역은 반도체 기판으로 연장되고 하부 표면을 포함함 - 의 상부 표면보다 높이 돌출된 제1 반도체 핀 및 제2 반도체 핀을 형성하는 단계;
    상기 제1 반도체 핀과 상기 제2 반도체 핀 위를 교차하는 게이트 스택을 형성하는 단계;
    상기 게이트 스택을 2개의 부분으로 각각 커팅하는 제1 커트 금속 격리 영역 및 제2 커트 금속 격리 영역 - 상기 제1 커트 금속 격리 영역 및 상기 제2 커트 금속 격리 영역은 상기 제1 반도체 핀과 상기 제2 반도체 핀에 평행하게 형성됨 - 을 형성하는 단계; 및
    상기 게이트 스택의 부분을 추가 격리 영역 - 상기 추가 격리 영역은 상기 제1 반도체 핀과 상기 제2 반도체 핀을 관통하는 부분을 더 포함하고 상기 격리 영역의 하부 표면보다 낮게 연장됨 - 으로 대체하는(replacing) 단계
    를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 추가 격리 영역을 형성하는 단계는,
    개구부 - 상기 제1 반도체 핀의 부분, 상기 제2 반도체 핀의 부분, 및 상기 격리 영역의 제1 부분은 상기 개구부에 노출되고, 상기 격리 영역의 제1 부분은 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에 있음 - 를 형성하기 위해 상기 게이트 스택의 부분을 에칭하는 단계;
    상기 격리 영역 아래의 반도체 기판의 벌크 부분으로 상기 개구부를 연장시키기 위해 상기 제1 반도체 핀의 부분, 상기 제2 반도체 핀의 부분, 및 상기 격리 영역의 제1 부분을 에칭하는 단계; 및
    상기 추가 격리 영역을 형성하기 위해 유전체 물질로 상기 개구부를 충전하는 단계
    를 포함하는 것인, 방법.
  10. 디바이스에 있어서,
    서로 평행하고 STI(Shallow Trench Isolation) 영역의 상부 표면보다 높게 돌출되는 제1 반도체 핀 및 제2 반도체 핀;
    상기 제1 반도체 핀 및 상기 제2 반도체 핀 위로 교차하는 제1 게이트 스택 및 제2 게이트 스택;
    상기 제1 반도체 핀 및 상기 제2 반도체 핀에 평행한 제1 격리 영역 및 제2 격리 영역으로서, 상기 제1 반도체 핀 및 상기 제2 반도체 핀은 상기 제1 격리 영역과 상기 제2 격리 영역 사이에 있고, 상기 제1 격리 영역 및 상기 제2 격리 영역은 모두 상기 제1 게이트 스택 및 상기 제2 게이트 스택을 관통하는 것인, 상기 제1 격리 영역 및 상기 제2 격리 영역; 및
    상기 제1 게이트 스택과 상기 제2 게이트 스택 사이에 있고 상기 제1 격리 영역과 접촉하는 제1 단부(end) 및 상기 제2 격리 영역과 접촉하는 제2 단부를 갖는 제3 격리 영역으로서, 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이의 상기 STI 영역의 부분은 상기 제3 격리 영역에 의해 관통되는 것인, 상기 제3 격리 영역
    을 포함하는, 디바이스.
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