TW202021044A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明實施例提供一種半導體裝置的製造方法，包含：形成第一半導體鰭片和第二半導體鰭片，其與彼此平行且突出高於複數個隔離區域之頂表面，所述隔離區域包含第一部分，位於第一半導體鰭片和半導體鰭片之間；形成閘極堆疊，跨越第一半導體鰭片和第二半導體鰭片；蝕刻閘極堆疊的第一部分以形成一開口，其中開口露出所述隔離區域的第一部分、第一半導體鰭片和第二半導體鰭片；蝕刻第一半導體鰭片、第二半導體鰭片和隔離區域的第一部分以將開口延伸至位於隔離區域下方的半導體基板的主體部分中；以及以介電材料填充開口以形成切割-鰭片隔離區域。

Description

半導體裝置及其製造方法
本發明實施例係關於半導體裝置及其製造方法，且特別是有關於鰭式場效電晶體的結構和製造方法。
積體電路（integrated circuit；IC）之材料和設計上的技術進展已經產生了數個世代的積體電路，每一世代皆較前一世代具有更小且更複雜的電路。在積體電路演進的歷程中，當幾何尺寸縮減時，功能密度（例如單位晶片面積的互連裝置數量）通常也增加。此尺寸縮減的製程通常藉由提高生產效率和降低相關成本而提供了一些效益。
這樣的尺寸縮減也增加了積體電路之製程和生產的複雜性，且為了實現這些進展，在積體電路的製程和生產方面需要相似的發展。舉例來說，已經導入鰭式場效電晶體（Fin Field-Effect Transistors；FinFETs）以取代平面式電晶體。鰭式場效電晶體的結構和製造方法都正在開發中。
根據本發明的一實施例，提供一種半導體裝置的製造方法，包含：形成第一半導體鰭片和第二半導體鰭片，其與彼此平行且突出高於複數個隔離區域的頂表面，其中所述隔離區域包含第一部分，位於第一半導體鰭片和第二半導體鰭片之間；形成閘極堆疊，跨越第一半導體鰭片和第二半導體鰭片；蝕刻閘極堆疊的第一部分以形成一開口，其中開口露出所述隔離區域的第一部分、第一半導體鰭片和第二半導體鰭片；蝕刻第一半導體鰭片、第二半導體鰭片和隔離區域的第一部分以將開口延伸至位於隔離區域下方的半導體基板的主體部分中；以及以介電材料填充開口以形成切割-鰭片隔離區域。
根據本發明的另一實施例，提供一種半導體裝置的製造方法，包含：形成第一半導體鰭片和第二半導體鰭片，其與彼此平行且突出高於複數個隔離區域之頂表面，其中所述隔離區域延伸至半導體基板中，且所述隔離區域包含底表面；形成閘極堆疊，跨越第一半導體鰭片和第二半導體鰭片；以及以額外的隔離區域取代閘極堆疊的一部分，其中額外的隔離區域更包含穿過第一半導體鰭片和第二半導體鰭片的部分，且額外的隔離區域低於所述隔離區域之底表面而延伸。
又根據本發明的另一實施例，提供一種半導體裝置，包含：第一半導體鰭片和第二半導體鰭片，其與彼此平行且突出高於複數個淺溝槽隔離區域的頂表面；第一閘極堆疊和第二閘極堆疊，跨越第一半導體鰭片和第二半導體鰭片；第一隔離區域和第二隔離區域，其與第一半導體鰭片和第二半導體鰭片平行，其中第一半導體鰭片和第二半導體鰭片位於第一隔離區域和第二隔離區域之間，且第一隔離區域和第二隔離區域都穿過第一閘極堆疊和第二閘極堆疊；以及第三隔離區域，位於第一閘極堆疊和第二閘極堆疊之間，其中第三隔離區域具有與第一隔離區域接觸的第一終端和與第二隔離區域接觸的第二終端，且所述淺溝槽隔離區域位於第一半導體鰭片和第二半導體鰭片之間的部分被第三隔離區域穿過。
以下內容提供了許多不同的實施例或範例，用於實施所提供之標的之不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件上或上方，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本發明實施例在不同範例中可重複使用參考數字及/或字母，此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，其中可能用到與空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述如圖所示之一個（些）元件或部件與另一個（些）元件或部件之間的關係。這些空間相對用語包含使用中或步驟中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
根據各種實施例，提供了使用鰭片切割（fin-cut）製程形成的鰭式場效電晶體（Fin Field-Effect Transistor；FinFET）及其形成方法。根據一些實施例，繪示形成電晶體的中間階段。討論一些實施例的一些變化。在各種示意圖和說明性實施例中，相同的標號用於表示相同的元件。
第1～4、5A、5B、6A、6B、7A、7B、8A、8B、9、10、11A～11C、12A～12C、13A～13C、14A～14C、15A～15C、16A～16C、17A～17C和18圖根據一些本發明實施例繪示採用鰭片切割製程形成鰭式場效電晶體之中間階段的剖面圖、俯視圖和透視圖。這些製程也如第20圖所示的流程200中示意性地反映出來。
第1圖繪示初始結構的透視圖。初始結構包含晶圓10，其中晶圓10更包含基板20。基板20可為半導體基板，其可為矽基板、矽鍺基板或由其他半導體材料形成的基板。基板20可摻雜有p型或n型雜質。從基板20的頂表面延伸至基板20中形成例如淺溝槽隔離（Shallow Trench Isolation；STI）區域的隔離區域22。根據本發明實施例，淺溝槽隔離區域22包含襯層（liner）23和介電區域25。襯層23可由氮化矽、氧化矽或類似的材料形成。介電區域25可由以氧化物為主（oxide-based）的介電材料（例如氧化矽）形成，其可使用可流動式化學氣相沉積（Flowable Chemical Vapor Deposition；FCVD）、旋塗或類似的方法形成。
位於相鄰淺溝槽隔離區域22之間的基板20部分被稱為半導體條（semiconductor strips）24。半導體條24的頂表面和淺溝槽隔離區域22的頂表面大致上可與彼此齊平。根據一些本發明實施例，半導體條24是原始基板20的一部分，而且半導體條24的材料與基板20的材料相同。根據本發明實施例的替代實施例，半導體條24是置換條（replacement strips），其係藉由蝕刻淺溝槽隔離區域22之間的基板20部分以形成凹槽（recesses），並進行磊晶製程以在凹槽中重新生長另一半導體材料而形成。因此，半導體條24是由不同於基板20的半導體材料所形成。根據一些本發明實施例，半導體條24是由矽鍺、矽碳、第III-V族化合物半導體材料或類似的材料所形成。
參照第2圖，淺溝槽隔離區域22是凹陷的，使得半導體條24的頂部比淺溝槽隔離區域22其餘部分的頂表面22A突出得更高，以形成突出鰭片（protruding fins）24’。相應的製程在第20圖所示的製程流程中標示為製程202。可使用乾蝕刻製程進行蝕刻，其中HF3 和NH3 做為蝕刻氣體使用。根據本發明實施例的替代實施例，使用濕蝕刻製程進行淺溝槽隔離區域22的凹蝕。舉例而言，蝕刻化學品可包含HF溶液。
在以上說明的實施例中，可藉由任何合適的方法將鰭片圖案化。舉例而言，可使用一或多個微影製程來將鰭片圖案化，包含雙重圖案化（double-patterning）或多重圖案化（double-patterning）製程。通常而言，雙重圖案化或多重圖案化製程結合微影和自對準（self-aligned）製程，使得將被創造的圖案之節距（pitches）小於利用單一、直接的微影製程所獲得的節距。舉例而言，在一實施例中，形成犧牲層於基板之上並利用微影製程將犧牲層圖案化。利用自對準製程在經圖案化的犧牲層旁邊（alongside）形成間隔物（spacer）。然後，移除犧牲層，且可接著利用剩餘的間隔物或心軸（mandrels）來圖案化鰭片。
突出鰭片24’的材料可與基板20的材料相同或不同。舉例而言，突出鰭片24’可由Si、SiP，SiC、SiPC、SiGe、SiGeB、Ge或第 III-V族化合物半導體（例如InP、GaAs、AlAs、InAs、InAlAs、InGaAs）或類似的材料形成。
參照第3圖，虛設閘極堆疊（dummy gate stacks）30形成於（突出）鰭片24’的頂表面和側壁上。相應的製程在第20圖所示的製程流程中標示為製程204。虛設閘極堆疊30可包含虛設閘極介電質32和位於虛設閘極介電質32之上的虛設閘極電極34。虛設閘極電極34可例如使用多晶矽形成，也可以使用其他材料。每一個虛設閘極堆疊30還可包含位於虛設閘極電極34之上的一個（或複數個）硬罩幕層36。硬罩幕層36可由氮化矽、氧化矽、碳氮化矽或前述材料之多層結構或類似的材料形成。虛設閘極堆疊30可跨越單一個或複數個突出鰭片24’及/或淺溝槽隔離區域22。虛設閘極堆疊30也具有垂直於突出鰭片24’之長度方向的縱向方向（lengthwise directions）。
接下來，在虛設閘極堆疊30的側壁上形成閘極間隔物（gate spacers）38。根據一些本發明實施例，閘極間隔物38是由例如氮化矽、氧化矽、碳氮化矽、氮氧化矽、矽氧碳氮化物（silicon oxy carbo-nitride）或類似的材料所形成，且可具有單層結構或包含複數個介電層的多層結構。
根據一些本發明實施例，進行蝕刻步驟（此後稱為鰭片凹蝕（fin recessing））以蝕刻突出鰭片24’未被虛設閘極堆疊30和閘極間隔物38覆蓋的部分，得到第4圖所示的結構。所述凹陷可為異向性的（anisotropic），且鰭片24’位於虛設閘極堆疊30和閘極間隔物38正下方的部分因此受到保護而不受蝕刻製程的影響。根據一些實施例，凹蝕的半導體條24之頂表面可低於淺溝槽隔離區域22的頂表面22A。因此，在淺溝槽隔離區域22之間形成凹槽40。凹槽40位於虛設閘極堆疊30的兩側。
接下來，藉由從凹槽40選擇性生長半導體材料來形成磊晶區域（源極/汲極區域）42，得到第5A圖的結構。相應的製程在第20圖所示的製程流程中標示為製程206。根據一些本發明實施例，磊晶區域42包含矽鍺、矽、矽碳或類似的材料。取決於所得鰭式場效電晶體是p型鰭式場效電晶體或n型鰭式場效電晶體，可藉由磊晶分別進行p型或n型雜質的原位摻雜。舉例而言，當得到的鰭式場效電晶體是p型鰭式場效電晶體時，可以生長矽鍺硼（SiGeB）、鍺硼（GeB）或類似的材料。相反地，當得到的鰭式場效電晶體是n型鰭式場效電晶體時，可以生長矽磷（SiP）、矽碳磷（SiCP）或類似的材料。根據本發明實施例的替代實施例，磊晶區域42是由第III-V族化合物半導體所形成，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、前述之組合或前述材料之多層結構。在磊晶區域42完全填充凹槽40之後，磊晶區域42開始水平地擴展，並且可以形成晶面（facets）。相鄰的磊晶區域42可與彼此合併，或者可與彼此分離。
在磊晶步驟之後，可以進一步以p型或n型雜質對磊晶區域42進行佈植以形成源極和汲極區域，其以參考標號42表示。根據本發明實施例的替代實施例，當磊晶區域42在磊晶期間原位摻雜有p型或n型雜質時，則跳過佈植步驟。磊晶源極/汲極區域42可包含形成於淺溝槽隔離區域22中的較低部分以及形成於淺溝槽隔離區域22的頂表面之上的較高部分。
第5B圖根據本發明實施例的替代實施例繪示被覆（cladding）源極/汲極區域42的形成。根據這些實施例，未凹蝕如第3圖所示的突出鰭片24’，且磊晶區域41生長於突出鰭片24’上。磊晶區域41的材料可以類似於第5A圖所示的磊晶半導體材料42的材料，這取決於得到的鰭式場效電晶體是p型或n型鰭式場效電晶體。因此，源極/汲極區域42包含突出鰭片24’和磊晶區域41。可以（或可以不）進行佈植以植入n型雜質或p型雜質。相鄰的被覆源極/汲極區域42也可與彼此合併，或與彼此保持分離。
第6A圖繪示形成接觸蝕刻停止層（Contact Etch Stop Layer；CESL）46和層間介電質（Inter-Layer Dielectric；ILD）48之後的結構透視圖。相應的製程在第20圖所示的製程流程中標示為製程208。接觸蝕刻停止層46可由氮化矽、碳氮化矽或類似的材料形成。舉例而言，可使用例如原子層沉積（Atomic Layer Deposition；ALD）或化學氣相沉積的共形（conformal）沉積方法來形成接觸蝕刻停止層46。層間介電質48可包含使用例如可流動式化學氣相沉積、旋塗、化學氣相沉積或其他沉積方法形成的介電材料。層間介電質48也可由含氧介電材料形成，其可為以氧化矽為主的（silicon-oxide based）氧化物，像是四乙氧基矽烷（tetraethylorthosilicate；TEOS）氧化物、電漿增強化學氣相沉積（Plasma-Enhanced Chemical Vapor Deposition；PECVD）氧化物（SiO2 ）、磷矽酸鹽玻璃（Phospho-Silicate Glass；PSG）、硼矽酸鹽玻璃（Boro-Silicate Glass；BSG）、硼摻雜磷矽酸鹽玻璃（Boron-Doped Phospho-Silicate Glass；BPSG）或類似的材料。進行例如化學機械拋光（Chemical Mechanical Polish；CMP）製程或機械研磨（mechanical grinding）製程的平坦化製程，以使層間介電質48、虛設閘極堆疊30和閘極間隔物38的頂表面與彼此齊平。
第6B圖繪示第6A圖中所示結構的剖面圖。所述剖面圖是從包含第6A圖之線6B-6B的垂直平面獲得的。如第6B圖所示，繪示虛設閘極堆疊30的其中之一。所示之虛設閘極堆疊30部分是位於淺溝槽隔離區域22正上方的部分。突出鰭片24’位於未繪示的其他平面中。
接下來，用替代閘極堆疊（replacement gate stacks）取代包含硬罩幕層36、虛設閘極電極34和虛設閘極介電質32的虛設閘極堆疊30，其可包含如第7A圖和第7B圖所示之金屬閘極和替代閘極介電質。相應的製程在第20圖所示的製程流程中標示為製程210。根據一些本發明實施例，替代製程包含如第6A圖和第6B圖所示之蝕刻硬罩幕層36、虛設閘極電極34和虛設閘極介電質32，在一或多個蝕刻步驟中，在閘極間隔物38的相對部分之間形成開口。可藉由移除虛設閘極堆疊30而從第6A圖所示結構實現相應的結構。
接下來，參照第7A圖和第7B圖，形成（替代）閘極堆疊60，其包含閘極介電層52（參照第7B圖）和閘極電極56。閘極堆疊60的形成包含形成/沉積複數層，然後進行例如化學機械拋光製程或機械研磨製程的平坦化製程。閘極介電層52延伸至因移除虛設閘極堆疊而留下的溝槽中。根據一些本發明實施例，閘極介電層52包含界面層（Interfacial Layers；IL）做為其較低部分。界面層形成於突出鰭片24’的露出表面上。每一層界面層可包含氧化物層（例如氧化矽層），其藉由突出鰭片24’的熱氧化、化學氧化製程或沉積製程而形成。閘極介電層52也可包含形成於相應的界面層上的高介電常數層。高介電常數介電層可由高介電常數介電材料形成，例如HfO2 、ZrO2 、HfZrOx 、HfSiOx 、HfSiON、ZrSiOx 、HfZrSiOx 、Al2 O3 、HfAlOx 、HfAlN、ZrAlOx 、La2 O3 、TiO2 、Yb2 O3 、氮化矽或類似的材料。高介電常數介電材料的介電常數（k值）高於3.9，且可高於約7.0。高介電常數介電層形成為順形層，並且延伸於突出鰭片24’的側壁和閘極間隔物38的側壁上。根據一些本發明實施例，使用原子層沉積或化學氣相沉積形成高介電常數介電層。
再次參照第7A圖和第7B圖，在介電層（又稱為閘極介電層）52之上形成閘極電極56，並填充因移除虛設閘極堆疊而留下的溝槽之剩餘部分。閘極電極56中的子層（sub-layers）並未單獨繪示於第7A圖中，但子層由於它們的組成不同而可與彼此區分。可使用例如原子層沉積或化學氣相沉積的共形沉積方法來進行至少一些較低子層的沉積，使得閘極電極56（以及每一層子層）之垂直部分的厚度和水平部分的厚度大致上彼此相等。
閘極電極56可包含複數層，包含但不限於氮化鈦矽（Titanium Silicon Nitride；TSN）層、氮化鉭（TaN）層、氮化鈦（TiN）層、鈦鋁（TiAl）層、額外的氮化鈦（TiN）及/或氮化鉭（TaN）層以及填充金屬。這些層中的一些定義了相應鰭式場效電晶體的功函數。應理解的是，所述層堆疊（layer stack）為範例，並且可以採用具有不同結構的金屬堆疊。此外，p型鰭式場效電晶體的金屬層和n型鰭式場效電晶體的金屬層可與彼此不同，使得金屬層的功函數適於相應的p型或n型鰭式場效電晶體。填充金屬可包含鋁、銅、鎢、鈷或類似的金屬。
第7B圖繪示金屬閘極堆疊60的剖面圖。所述剖面圖是從包含如第7A圖中所示之線7B-7B的垂直平面獲得的。由於剖面圖是從與淺溝槽隔離區域22交叉的平面而不是與突出鰭片24’ 交叉的平面獲得的，所以界面層可不存在於剖面圖中。反而是閘極介電質（又稱為閘極介電層）52中的高介電常數介電層接觸淺溝槽隔離區域22的頂表面。
接下來，如第8A圖和第8B圖所示，形成介電硬罩幕62。相應的製程在第20圖所示的製程流程中標示為製程212。硬罩幕62的材料可與接觸蝕刻停止層46、層間介電質48及/或閘極間隔物38中的一些相同或不同。在一些本發明實施例中，硬罩幕62的形成包含藉由蝕刻凹蝕替代閘極堆疊60以形成凹槽、將介電材料填充到凹槽中以及進行平坦化以移除介電材料的多餘部分。介電材料的剩餘部分為硬罩幕62。根據一些本發明實施例，硬罩幕62是由氮化矽、氧氮化矽、碳氧化矽、矽氧碳氮化物（silicon oxy carbo-nitride）或類似的材料所形成。
第8B圖繪示第8A圖中所示結構的剖面圖，其中剖面圖是從包含第8A圖中的線8B-8B的平面獲得。
第9圖根據一些本發明實施例繪示晶圓10中的裝置晶粒的一部分俯視圖。複數個鰭片24’和半導體條24被配置為位於淺溝槽隔離區域22之間的平行條。複數個閘極堆疊60和硬罩幕62也形成為平行條，其中源極/汲極區域42是基於鰭片24’形成且形成於閘極堆疊60之間。形成複數個隔離區域66以切割長閘極堆疊60。在整個敘述中，隔離區域66也可稱為切割-金屬（cut-metal）隔離區域。隔離區域66可由例如氮化矽、氧化矽或類似的材料形成，且可由單層或包含複數層的組合層形成。
第10圖繪示其中一個隔離區域66的透視圖。第10圖繪示的區域包含如第9圖所示的區域63。如第10圖所示，隔離區域66可以穿過層間介電質48、接觸蝕刻停止層46、硬罩幕62和閘極堆疊60，且可延伸至基板20之主體部分（bulk portion）中。隔離區域66的形成可包含蝕刻層間介電質48、接觸蝕刻停止層46、硬罩幕62和閘極堆疊60，並且將介電材料填充到所得到的凹槽中。用於形成隔離區域66的相應製程在第20圖所示的製程流程中標示為製程214。
第11A、11B和11C圖至第17A、17B和17C圖繪示用於切割半導體鰭片24’和半導體條24之形成隔離區域的中間階段剖面圖。相應的隔離區域形成於如第9圖所示的區域65中。在第11A、11B和11C圖至第17A、17B和17C圖中，圖式標號包含字母「A」、字母「B」或字母「C」。字母「A」表示相應的圖式是與包含第9圖中之線A-A的垂直平面相同的垂直平面獲得的剖面圖。字母「B」表示相應的圖式是與包含第9圖中之線B-B的垂直平面相同的垂直平面獲得的剖面圖。字母「C」表示相應的圖式是與包含第9圖之線C-C的垂直平面相同的垂直平面獲得的剖面圖。所述之線A-A、線B-B和線C-C也繪示於第10圖中。
參照第11A圖、第11B圖和第11C圖，在第9圖和第10圖所示結構之上形成圖案化的蝕刻罩幕68。相應的製程在第20圖所示的製程流程中標示為製程216。根據一些實施例，蝕刻罩幕68包含光阻、例如氮化鈦（TiN）的含金屬硬罩幕或類似的材料。在蝕刻罩幕68中形成開口69以露出下方的（underlying）閘極堆疊部分。隔離區域66可具有被開口69露出的一些部分。開口69的尺寸和位置大致上與第9圖中所示的區域65相同。如第11A圖所示，突出鰭片24’的一些部分位於開口69正下方。如第11B圖所示，淺溝槽隔離區域22的一些部分位於開口69正下方。根據一些實施例，如第11A圖和第11B圖所示，淺溝槽隔離區域22包含介電襯層（又稱為襯層）23和其上的（overlying）介電區域25。根據一些實施例，介電襯層23由氮化矽形成，其上的介電區域25可由氧化矽形成，而其他介電材料也可以用於形成介電襯層23和介電區域25。在後續的圖式中，並未繪示淺溝槽隔離區域22中的層（又稱為襯層）23和層（又稱為介電區域）25，但這些層仍然存在。第11C圖繪示源極/汲極區域42位於閘極堆疊60之間。
第12A圖、第12B圖和第12C圖繪示蝕刻硬罩幕62和閘極堆疊60以形成開口70。相應的製程在第20圖所示的製程流程中繪示為製程218。所述蝕刻導致移除金屬閘極堆疊60的部分被開口70露出。可藉由濕蝕刻或乾蝕刻來進行蝕刻。舉例而言，當採用濕蝕刻時，可使用硫酸鹽過氧化物混合物（Sulfuric Peroxide Mixture；SPM）溶液（即硫酸和過氧化氫的溶液）來蝕刻金屬閘極（又稱為閘極電極）56。也可藉由硫酸鹽過氧化物混合物溶液移除閘極介電質52。當使用乾蝕刻時，可以使用Cl2 和BCl3 氣體的混合物。也可使用選自但不限於Cl2 、SiCl4 、O2 、C4 F6 、HBr、He及前述之組合的製程氣體來進行蝕刻。乾蝕刻可導致閘極電極56和閘極介電質52中高介電常數介電質（第11A圖）的移除，且閘極介電質52中的界面層可保持未被蝕刻。第12B圖和第12C圖繪示蝕刻閘極堆疊60之後，從與包含第9圖之線B-B和線C-C的平面相同之平面獲得的剖面圖，並繪示淺溝槽隔離區域22和半導體鰭片（又稱為突出鰭片）24’（位於淺溝槽隔離區域22的頂表面22A之上）。如第12C圖和一些後續圖式所示，繪示淺溝槽隔離區域22的頂表面22A和底表面22B，且淺溝槽隔離區域22將位於頂表面22A和底表面22B之間的水平處。
參照第13A圖、第13B圖和第13C圖，淺溝槽隔離區域22的露出部分是凹陷的，形成凹槽72。相應的製程在第20圖所示的製程流程中標示為製程220。根據一些本發明實施例，淺溝槽隔離區域22之剩餘部分的厚度T1小於約20nm，且可在介於約5nm到約20nm的範圍。根據一些實施例，選擇蝕刻劑使得淺溝槽隔離區域22和鰭片/條24’/24之間具有高蝕刻選擇性，例如蝕刻選擇性可大於約50。蝕刻劑可包含蝕刻氣體，例如CF4 、N2 和H2 的混合物或是C4 F6 和O2 的混合物。如第13B圖所示，凹槽72延伸至淺溝槽隔離區域22中。根據一些本發明實施例，凹槽72的底部高於介電襯層23的頂表面。第13C圖中所示的結構與第12C圖中所示的結構相同。
接著，蝕刻突出鰭片24’（第13A圖）和下方的半導體條24，得到第14A圖、第14B圖和第14C圖所示的結構。相應的製程在第20圖所示的製程流程中標示為製程222。此外，也蝕刻塊狀基板（bulk substrate）（又稱為基板）20位於半導體條24下方的部分，使得凹槽74形成於淺溝槽隔離區域22的剩餘部分之間，且進一步延伸至基板20的主體部分中。選擇蝕刻劑，使得淺溝槽隔離區域22在蝕刻期間大致上不被蝕刻。根據一些實施例，蝕刻劑包含以氯為主的（chlorine-based）蝕刻氣體或以HBr為主的（HBr-based）蝕刻氣體。選擇蝕刻劑，使得鰭片/條24’/24和淺溝槽隔離區域22之間具有高蝕刻選擇性，例如蝕刻選擇性可大於約50。蝕刻氣體可包含Cl2 、SiCl4 和O2 的混合物；Cl2 、SiCl4 和N2 的混合物；HBr、O2 和Ar的混合物；或HBr、O2 和He的混合物。在第14C圖中繪示開口（又稱為凹槽）74穿過突出鰭片24’。
接下來，在蝕刻製程中移除淺溝槽隔離區域22的剩餘部分，且所得到的結構繪示於第15A圖、第15B圖和第15C圖。相應的製程在第20圖所示的製程流程中標示為製程224。如第15A圖所示，移除開口69露出的所有淺溝槽隔離區域22（第14A圖），並露出下方的塊狀基板20。第15B圖繪示開口（又稱為凹槽）72和74穿過淺溝槽隔離區域22。第15C圖所示的結構類似於第14C圖所示的結構，除了基板20的主體部分的一些部分可在蝕刻製程中凹蝕。根據一些實施例，如第15B圖所示，基板20之主體部分的凹蝕導致開口74延伸至基板20的主體部分中，其深度D1可大於約1nm，並且可在介於約1nm到約150nm的範圍。然後，移除蝕刻罩幕68。
第16A圖、第16B圖和第16C圖繪示介電隔離區域76的沉積，其也可稱為切割鰭片（cut-fin）隔離區域76。相應的製程在第20圖所示的製程流程中標示為製程226。介電隔離區域76的形成可包含將介電材料沉積至開口70、72和74中（第15A圖、第15B圖和第15C圖）。沉積方法可包含原子層沉積、低壓化學氣相沉積（Low-Pressure Chemical Vapor Deposition；LPCVD）、旋塗、電漿增強化學氣相沉積或類似的方法。沉積的介電材料（又稱為隔離區域）76可包含氧化矽、碳化矽、碳氧化矽或其他類型的低缺陷密度介電材料。根據一些實施例，沉積的介電材料76包含襯層，所述襯層是由像是氧化矽的非氮化矽（non-SiN）材料和位於襯層之上的填充介電材料所形成。填充介電材料可由氮化矽或非氮化矽材料形成。根據一些實施例，整個介電材料76是由例如氧化矽的非氮化矽介電材料所形成。使用非氮化矽材料來形成介電隔離區域76的襯層可有利地防止基板20中的漏電，如後續段落將討論的。
第17A圖、第17B圖和第17C圖繪示用以移除隔離區域76多餘部分的平坦化製程，例如化學機械拋光製程或機械研磨製程。根據一些本發明實施例，使用硬罩幕62做為平坦化製程的一停止層。在後續的製程中，形成源極/汲極矽化物區域、源極/汲極接觸插塞、閘極接觸插塞等（未繪示）以完成鰭式場效電晶體90A和90B的形成（第18圖）。
在第17A圖中，用虛線繪示淺溝槽隔離區域22經移除的部分以及突出鰭片24’和條（又稱為半導體條）24經移除的部分。如第17A圖所示，隔離區域76的底部凹陷得比淺溝槽隔離區域22的底部低了距離D1，所述距離D1可大於約1nm，且可在介於約1nm到約150nm的範圍。如果距離D1小於約1nm，則所述製程可能面臨殘留下介電襯層23而導致漏電流的風險。如果距離D1大於約150nm，則井區（可能是p-井區）的形成可能引發問題。隔離區域76可以從突出鰭片24’的頂部向下延伸高度H1，所述高度H1可在介於約80nm到約250nm的範圍。如果高度H1小於約80nm，則當發生製程變化時，可能無法完全移除半導體條24（第11A圖），進而在半導體條24中產生漏電。如果高度H1大於約250nm，則井區的形成可能會引發問題。
第18圖繪示所形成的結構的俯視圖，其中鰭式場效電晶體90A和90B做為前述製程的結果而形成。鰭式場效電晶體90A和90B由隔離區域66和76定義。隔離區域76將鰭式場效電晶體的源極/汲極區域（例如鰭式場效電晶體90A和90B）彼此隔開。隔離區域66將像是鰭式場效電晶體90A和90B之鰭式場效電晶體的閘極堆疊與相鄰之鰭式場效電晶體的閘極堆疊隔開。應理解的是，隔離區域66和76的佈局、尺寸和位置可與繪示的不同。舉例而言，隔離區域66可包含複數個單獨的較短部分，每一個較短部分切割一個閘極堆疊60，而不是切割複數個閘極堆疊60。
根據一些本發明實施例形成的隔離區域76具有消除漏電流的有利特徵。再次參照第17A圖，其繪示經移除之介電襯層23的位置。當介電襯層23未被移除，並且由像是氮化矽的一些容易產生缺陷的（defect-prone）介電材料形成時，正電荷（以「+」符號示意性地表示）在介電襯層23中被捕獲。被捕獲的正電荷將負電荷（使用「－」符號示意性地表示）吸引至半導體條24中的薄表面層（由於已被移除而以虛線表示）。因此，負電荷累積層形成漏電路徑（leakage path），其沿著進入或離開如第17A圖所示平面的方向延伸。第18圖的箭頭88繪示漏電路徑。因為n型鰭式場效電晶體的主要載子是電子，所以漏電路徑會影響到n型鰭式場效電晶體。根據一些本發明實施例的有利特徵是移除了如第17A圖中以虛線所示的淺溝槽隔離區域22，並因此消除了漏電路徑。
參照第18圖，根據一些本發明實施例，鰭式場效電晶體90A和90B都是n型鰭式場效電晶體。在相同的晶粒和相同的晶圓上，可以存在p型鰭式場效電晶體，其可具有與第18圖中所示基本相同或相似的俯視結構，且p型鰭式場效電晶體之間對應的切割鰭片隔離區域可具有與第17A圖所示之相同結構。根據替代實施例，由於p型鰭式場效電晶體使用電洞做為主要載子，所以p型鰭式場效電晶體可能不會遭受由前述之累積電荷所引起的漏電問題。因此，在相同的晶粒上和相同的半導體基板20上，用於隔離p型鰭式場效電晶體的源極/汲極區域之切割鰭片隔離區域可具有第19圖所示之結構。相應的切割鰭片隔離區域76也切割鰭片，但在閘極堆疊移除期間露出的淺溝槽隔離區域22未被蝕刻。因此，淺溝槽隔離區域22’’保留在相應隔離區域76的兩個延伸部分之間。隔離區域76的形成類似於參照第11A、11B和11C圖至第17A、17B和17C圖所討論的，除了在第12A圖、第12B圖和第12C圖所示的步驟之後，蝕刻突出鰭片24’、半導體條24和下方基板20之主體部分以形成凹槽，而不蝕刻淺溝槽隔離區域22’’。
根據一些實施例，在形成隔離區域76之前形成隔離區域66。根據本發明實施例的其他實施例，在形成隔離區域76之後形成隔離區域66。所述製程類似於第9、10、11A～11C、12A～12C、13A～13C、14A～14C、15A～15C、16A～16C、17A～17C和18圖所示，除了在第9圖和第10圖中隔離區域66尚未形成。相反地，在第18圖所示步驟之後形成隔離區66。
本發明實施例具有一些有利特徵。藉由移除在形成切割鰭片隔離區域期間露出的淺溝槽隔離區域，消除了由淺溝槽隔離區域所引起的漏電流，尤其是由淺溝槽隔離區域中具有容易產生缺陷的（defect-prone）介電襯層所引起的漏電流。
根據一些本發明實施例，提供一種半導體裝置的製造方法，包含：形成第一半導體鰭片和第二半導體鰭片，其與彼此平行且突出高於複數個隔離區域的頂表面，其中所述隔離區域包含位於第一半導體鰭片和第二半導體鰭片之間的第一部分；形成跨越第一半導體鰭片和第二半導體鰭片的閘極堆疊；蝕刻閘極堆疊的第一部分以形成一開口，其中開口露出所述隔離區域的第一部分、第一半導體鰭片和第二半導體鰭片；蝕刻第一半導體鰭片、第二半導體鰭片和所述隔離區域的第一部分以將所述開口延伸至位於隔離區域下方的半導體基板的主體部分中；以及以介電材料填充所述開口以形成切割-鰭片隔離區域。在一實施例中，所述隔離區域之第一部分被蝕刻透（etched-through）以露出半導體基板的主體部分。在一實施例中，當所述隔離區域的第一部分被蝕刻時，所述隔離區域之複數個第二部分也被蝕刻，且所述隔離區域的第二部分位於包含第一半導體鰭片和第二半導體鰭片的組合區域之兩側。在一實施例中，蝕刻所述第一半導體鰭片、第二半導體鰭片和隔離區域的第一部分包含：進行第一蝕刻步驟以凹蝕隔離區域的第一部分；進行第二蝕刻步驟以蝕刻第一半導體鰭片和第二半導體鰭片；以及進行第三蝕刻步驟以完全移除所述隔離區域的第一部分。在一實施例中，在所述第一蝕刻步驟中，第一半導體鰭片和第二半導體鰭片大致上未被蝕刻，且在所述第二蝕刻步驟中，隔離區域的第一部分的剩餘部分大致上未被蝕刻。在一實施例中，所述方法更包含形成切割-金屬隔離區域以將閘極堆疊切割為第一部分和第二部分，其中開口露出所述切割-金屬隔離區域的側壁。在一實施例中，所述切割-鰭片隔離區域與切割-金屬隔離區域接觸的一部分的底表面高於所述切割-金屬隔離區域的底表面。
根據一些本發明實施例，提供一種半導體裝置的製造方法，包含：形成第一半導體鰭片和第二半導體鰭片，其與彼此平行且突出高於複數個隔離區域的頂表面，其中所述隔離區域延伸至半導體基板中，且所述隔離區域包含底表面；形成跨越第一半導體鰭片和第二半導體鰭片的閘極堆疊；以及以切割-鰭片隔離區域取代閘極堆疊的一部分，其中所述切割-鰭片隔離區域更包含穿過第一半導體鰭片和第二半導體鰭片的部分，且所述切割-鰭片隔離區域低於隔離區域之底表面而延伸。在一實施例中，所述切割-鰭片隔離區域的整個底表面低於所述隔離區域的底表面。在一實施例中，形成所述切割-鰭片隔離區域包含：蝕刻所述閘極堆疊的一部分以形成一開口，其中開口露出第一半導體鰭片的一部分、第二半導體鰭片的一部分和所述隔離區域的第一部分，且所述隔離區域的第一部分位於第一半導體鰭片和第二半導體鰭片之間；蝕刻第一半導體鰭片的所述部分、第二半導體鰭片的所述部分和所述隔離區域之第一部分以將開口延伸至位於隔離區域下方的半導體基板的主體部分中；以及以介電材料填充所述開口以形成所述切割-鰭片隔離區域。在一實施例中，當所述隔離區域的第一部分被蝕刻時，所述隔離區域的複數個第二部分也被蝕刻，且所述隔離區域的第二部分位於包含第一半導體鰭片和第二半導體鰭片的組合區域之兩側。在一實施例中，以介電材料填充所述開口包含形成與半導體基板的主體部分接觸的氧化矽區域。在一實施例中，所述方法更包含形成第一切割-金屬隔離區域和第二切割-金屬隔離區域，各自將閘極堆疊切割為兩個部分，其中所述切割-鰭片隔離區域的第一側壁和第二側壁與所述第一切割-金屬隔離區域和第二切割-金屬隔離區域的側壁接觸。在一實施例中，形成所述閘極堆疊包含形成金屬閘極堆疊。在一實施例中，所述閘極堆疊位於兩個閘極間隔物之間，且所述切割-鰭片隔離區域形成於所述兩個閘極間隔物之間。
根據一些本發明實施例，提供一種半導體裝置，包含：第一半導體鰭片和第二半導體鰭片，其與彼此平行且突出高於複數個淺溝槽隔離區域的頂表面；第一閘極堆疊和第二閘極堆疊，跨越所述第一半導體鰭片和第二半導體鰭片；第一切割-金屬隔離區域和第二切割-金屬隔離區域，其與所述第一半導體鰭片和第二半導體鰭片平行，其中第一半導體鰭片和第二半導體鰭片位於所述切割-金屬第一隔離區域和第二切割-金屬隔離區域之間，且所述第一切割-金屬隔離區域和第二切割-金屬隔離區域都穿過所述第一閘極堆疊和第二閘極堆疊；以及切割-鰭片隔離區域，位於所述第一閘極堆疊和第二閘極堆疊之間，其中所述切割-鰭片隔離區域具有與所述第一切割-金屬隔離區域接觸的第一終端和與所述第二切割-金屬隔離區域接觸的第二終端，且所述淺溝槽隔離區域位於第一半導體鰭片和第二半導體鰭片之間的部分被所述切割-鰭片隔離區域穿過。在一實施例中，所述切割-鰭片隔離區域的整個底表面低於所述淺溝槽隔離區域的底表面。在一實施例中，所述切割-鰭片隔離區域與第一半導體鰭片接觸的部分是由氧化矽所形成。在一實施例中，所述切割-鰭片隔離區域的底表面包含：第一部分，在所述半導體裝置的俯視圖中與第一半導體鰭片的一部分對齊；第二部分，在所述半導體裝置的俯視圖中與第二半導體鰭片的額外部分對齊；以及第三部分，將所述底表面的第一部分連接至第二部分，其中所述第三部分高於第一部分和第二部分。在一實施例中，所述淺溝槽隔離區域包含：氮化矽襯層；以及氧化矽區域，位於所述氮化矽襯層的底部之上且接觸所述氮化矽襯層。
以上概述數個實施例之部件，使得在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的面向。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並未悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。
10:晶圓 20:基板 22、22’’:淺溝槽隔離區域 22A:頂表面 22B:底表面 23:襯層 24:半導體條 24’:突出鰭片 25:介電區域 30:虛設閘極堆疊 32:虛設閘極介電質 34:虛設閘極電極 36:硬罩幕層 38:閘極間隔物 40:凹槽 41、42:磊晶區域 46:接觸蝕刻停止層 48:層間介電質 52:閘極介電層 56:閘極電極 60:閘極堆疊 62:硬罩幕 63、65:區域 66、76:隔離區域 68:蝕刻罩幕 69、70:開口 72、74:凹槽 88:箭頭 90A、90B:鰭式場效電晶體 200:流程 202、204、206、208、210、212、214、216、218、220、222、224、226:製程 A-A、B-B、C-C、6B-6B、8B-8B:線 D1:深度 H1:高度 T1:厚度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件（feature）並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1～4、5A、5B、6A、6B、7A、7B、8A、8B、9、10、11A～11C、12A～12C、13A～13C、14A～14C、15A～15C、16A～16C、17A～17C和18圖根據一些本發明實施例繪示形成鰭式場效電晶體的中間階段之透視圖、俯視圖及剖面圖。 第19圖根據一些本發明實施例繪示p型鰭式場效電晶體的剖面圖。 第20圖根據一些本發明實施例繪示形成n型鰭式場效電晶體的製程流程。
10:晶圓
20:基板
22:淺溝槽隔離區域
23:襯層
24:半導體條
24’:突出鰭片
25:介電區域
52:閘極介電層
56:閘極電極
60:閘極堆疊
62:硬罩幕
66、76:隔離區域
90A、90B:鰭式場效電晶體
D1:深度
H1:高度

Claims (20)

  1. 一種半導體裝置的製造方法，包括： 形成一第一半導體鰭片和一第二半導體鰭片，其與彼此平行且突出高於複數個隔離區域的頂表面，其中該些隔離區域包括： 一第一部分，位於該第一半導體鰭片和該第二半導體鰭片之間； 形成一閘極堆疊，跨越該第一半導體鰭片和該第二半導體鰭片； 蝕刻該閘極堆疊的一第一部分以形成一開口，其中該開口露出該些隔離區域的該第一部分、該第一半導體鰭片和該第二半導體鰭片； 蝕刻該第一半導體鰭片、該第二半導體鰭片和該些隔離區域的該第一部分以將該開口延伸至位於該些隔離區域下方的一半導體基板的一主體部分中；以及 以一介電材料填充該開口以形成一切割-鰭片隔離區域。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該些隔離區域的該第一部分被蝕刻透以露出該半導體基板的該主體部分。
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中當該些隔離區域的該第一部分被蝕刻時，該些隔離區域的複數個第二部分也被蝕刻，且該些隔離區域的該些第二部分位於包括該第一半導體鰭片和該第二半導體鰭片的一組合區域之兩側。
  4. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中蝕刻該第一半導體鰭片、該第二半導體鰭片和該些隔離區域的該第一部分包括： 進行一第一蝕刻步驟以凹蝕該些隔離區域的該第一部分； 進行一第二蝕刻步驟以蝕刻該第一半導體鰭片和該第二半導體鰭片；以及 進行一第三蝕刻步驟以完全移除該些隔離區域的該第一部分。
  5. 如申請專利範圍第4項所述之半導體裝置的製造方法，其中在該第一蝕刻步驟中，該第一半導體鰭片和該第二半導體鰭片大致上未被蝕刻，且在該第二蝕刻步驟中，該些隔離區域的該第一部分的剩餘部分大致上未被蝕刻。
  6. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括形成一切割-金屬隔離區域以將該閘極堆疊切割為該第一部分和一第二部分，其中該開口露出該切割-金屬隔離區域的一側壁。
  7. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該切割-鰭片隔離區域與該切割-金屬隔離區域接觸的一部分的底表面高於該切割-金屬隔離區域的底表面。
  8. 一種半導體裝置的製造方法，包括： 形成一第一半導體鰭片和一第二半導體鰭片，其與彼此平行且突出高於複數個隔離區域的頂表面，其中該些隔離區域延伸至一半導體基板中，且該些隔離區域包括底表面； 形成一閘極堆疊，跨越該第一半導體鰭片和該第二半導體鰭片；以及 以一額外的隔離區域取代該閘極堆疊的一部分，其中該額外的隔離區域更包括穿過該第一半導體鰭片和該第二半導體鰭片的部分，且該額外的隔離區域低於該些隔離區域的底表面而延伸。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中該額外的隔離區域的整個底表面低於該些隔離區域的底表面。
  10. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中形成該額外的隔離區域包括： 蝕刻該閘極堆疊的一部分以形成一開口，其中該開口露出該第一半導體鰭片的一部分、該第二半導體鰭片的一部分和該些隔離區域的一第一部分，且該些隔離區域的該第一部分位於該第一半導體鰭片和該第二半導體鰭片之間； 蝕刻該第一半導體鰭片的該部分、該第二半導體鰭片的該部分和該些隔離區域的該第一部分以將該開口延伸至位於該些隔離區域下方的一半導體基板的一主體部分中；以及 以一介電材料填充該開口以形成該額外的隔離區域。
  11. 如申請專利範圍第10項所述之半導體裝置的製造方法，其中當該些隔離區域的該第一部分被蝕刻時，該些隔離區域的複數個第二部分也被蝕刻，且該些隔離區域的該些第二部分位於包括該第一半導體鰭片和該第二半導體鰭片的一組合區域之兩側。
  12. 如申請專利範圍第10項所述之半導體裝置的製造方法，其中以該介電材料填充該開口包括形成與該半導體基板的該主體部分接觸的氧化矽區域。
  13. 如申請專利範圍第8項所述之半導體裝置的製造方法，更包括： 形成一第一切割-金屬隔離區域和一第二切割-金屬隔離區域，各自將該閘極堆疊切割為兩個部分，其中該額外的隔離區域的一第一側壁和一第二側壁與該第一切割-金屬隔離區域和該第二切割-金屬隔離區域的側壁接觸。
  14. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中形成該閘極堆疊包括形成一金屬閘極堆疊。
  15. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中該閘極堆疊位於兩個閘極間隔物之間，且該額外的隔離區域形成於該兩個閘極間隔物之間。
  16. 一種半導體裝置，包括： 一第一半導體鰭片和一第二半導體鰭片，其與彼此平行且突出高於複數個淺溝槽隔離區域的頂表面； 一第一閘極堆疊和一第二閘極堆疊，跨越該第一半導體鰭片和該第二半導體鰭片； 一第一隔離區域和一第二隔離區域，其與該第一半導體鰭片和該第二半導體鰭片平行，其中該第一半導體鰭片和該第二半導體鰭片位於該第一隔離區域和該第二隔離區域之間，且該第一隔離區域和該第二隔離區域都穿過該第一閘極堆疊和該第二閘極堆疊；以及 一第三隔離區域，位於該第一閘極堆疊和該第二閘極堆疊之間，其中該第三隔離區域具有與該第一隔離區域接觸的一第一終端和與該第二隔離區域接觸的一第二終端，且該些淺溝槽隔離區域位於該第一半導體鰭片和該第二半導體鰭片之間的部分被該第三隔離區域穿過。
  17. 如申請專利範圍第16項所述之半導體裝置，其中該第三隔離區域的整個底表面低於該些淺溝槽隔離區域的底表面。
  18. 如申請專利範圍第16項所述之半導體裝置，其中該第三隔離區域與該第一半導體鰭片接觸的部分是由氧化矽所形成。
  19. 如申請專利範圍第16項所述之半導體裝置，其中該第三隔離區域的底表面包括： 一第一部分，在該半導體裝置的一俯視圖中與該第一半導體鰭片的一部分對齊； 一第二部分，在該半導體裝置的該俯視圖中與該第二半導體鰭片的額外部分對齊；以及 一第三部分，將該底表面的該第一部分連接至該第二部分，其中該第三部分高於該第一部分和該第二部分。
  20. 如申請專利範圍第16項所述之半導體裝置，其中該些淺溝槽隔離區域包括： 一氮化矽襯層；以及 一氧化矽區域，位於該氮化矽襯層的底部之上且與該氮化矽襯層接觸。
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