TWI735954B - 半導體元件及其形成方法 - Google Patents

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Abstract

本發明實施例提供一種方法，包含：在半導體基底上方 沉積罩幕層；蝕刻罩幕層以形成經圖案化罩幕，其中經圖案化罩幕的側壁包含第一側壁區、第二側壁區以及第三側壁區，其中第一側壁區比第二側壁區距離半導體基底更遠且第二側壁區比第三側壁區距離半導體基底更遠，其中第二側壁區自第一側壁區及自第三側壁區橫向地突出；使用經圖案化罩幕來蝕刻半導體基底以形成鰭片：在鰭片上方形成閘極堆疊；以及在鄰近於閘極堆疊的鰭片中形成源極區及汲極區。

Description

半導體元件及其形成方法
本發明實施例是有關於一種半導體元件及其形成方法。
半導體元件用於多種電子應用中，諸如個人電腦、手機、數位相機以及其他電子設備。半導體元件通常藉由以下來製造：在半導體基底上方依序沉積絕緣層或介電層、導電層以及半導體層的材料，及使用微影使各種材料層圖案化以形成電路組件及其上之元件。
半導體產業持續改良各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的整合密度。藉由連續減小最小特徵大小，其允許更多組件整合於給定區域中。然而，隨著最小特徵大小減小，出現應解決的額外問題。
本發明實施例提供一種半導體元件的形成方法，包括以下步驟。在半導體基底上方沉積罩幕層。蝕刻所述罩幕層以形成經圖案化罩幕，其中所述經圖案化罩幕的側壁包括第一側壁區、第二側壁區以及第三側壁區，其中所述第一側壁區比所述第二側 壁區距離所述半導體基底更遠且所述第二側壁區比所述第三側壁區距離所述半導體基底更遠，其中所述第二側壁區自所述第一側壁區及自所述第三側壁區橫向地突出。使用所述經圖案化罩幕來蝕刻所述半導體基底以形成鰭片。在所述鰭片上方形成閘極堆疊。在鄰近於所述閘極堆疊的所述鰭片中形成源極區及汲極區。
本發明實施例提供一種半導體元件的形成方法，包括以下步驟。使基底圖案化以形成具有第一粗糙度的半導體條帶。在所述半導體條帶上執行蝕刻製程，其中在所述蝕刻製程後，所述半導體條帶具有大於所述第一粗糙度的第二粗糙度。在所述半導體條帶的通道區上方形成虛設閘極堆疊。在所述虛設閘極堆疊的側壁上形成閘極間隙壁。鄰近於所述通道區磊晶生長源極/汲極區。
本發明實施例提供一種半導體元件，包括鰭片、膜、閘極堆疊以及磊晶區。所述鰭片自基底的上部表面延伸，所述鰭片的側壁具有第一粗糙度。所述膜沿所述鰭片的側壁延伸，所述膜具有大於所述第一粗糙度的第二粗糙度。所述閘極堆疊安置於所述膜及所述鰭片上方。所述磊晶區鄰近於所述鰭片安置。
30:抗反射塗層
32:第一罩幕層
34:第二罩幕層
36:光阻結構
36A:底部層
36B:中間層
36C:上部層
42:經圖案化第一罩幕
42A:下部部分
42B:中間部分
42C:上部部分
43:突出部
44:經圖案化第二罩幕
46:蝕刻罩幕
48:蝕刻製程
48A:第一蝕刻步驟
48B:第二蝕刻步驟
48C:第三蝕刻步驟
50:基底
50N、50P、89:區域
51:分隔物
52:鰭片
53、113、133:鰭片結構
54:絕緣材料
56:隔離區
58:通道區
60:虛設介電層
62:虛設閘極層
64:罩幕層
72:虛設閘極
74:罩幕
80:閘極密封間隙壁
82:源極/汲極區
86:閘極間隙壁
87:接觸窗蝕刻停止層
88、108:層間介電層
90:凹部
92:閘極介電層
94、106:閘電極
94A:襯裡層
94B:功函數調諧層
94C:填充材料
96:閘極罩幕
110:閘極接觸窗
112:源極/汲極接觸窗
120:粗糙化膜
140:粗糙化蝕刻
A-A、B-B、C-C:橫截面
D1:距離
H1:高度
W1、W1'、W2:寬度
W3:中間寬度
W4:上部寬度
W5:下部寬度
Rq:粗糙度
T1:平均厚度
y 0:平均距離
y i 、y 1、y 2、y 3、y 4、y 5:點
當結合附圖閱讀時，自以下詳細描述最佳地理解本發明的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見，任意地增加或減小各種特徵的尺寸。
圖1說明根據一些實施例的三維視圖中的FinFET的實例。
圖2至圖20B為根據一些實施例的FinFET製造中的中間階 段的橫截面圖。
圖21至圖28B為根據一些實施例的FinFET製造中的中間階段的橫截面圖。
圖29至圖36B為根據一些實施例的FinFET製造中的中間階段的橫截面圖。
以下揭露內容提供用以實施本發明的不同特徵的許多不同實施例或實例。以下描述組件及配置的具體實例以簡化本發明。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本發明可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡化及清楚之目的，且自身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，本文中可使用空間相對術語，諸如「在...下方」、「在...以下」、「下部」、「在...上方」、「上部」以及類似者，以描述如圖式中說明的一個元件或特徵與另一(一些)元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
將關於特定內容背景(即FinFET元件及形成其的方法) 來描述實施例。本文中論述的各種實施例允許形成由於鄰近鰭片之間的黏著力(例如，「黏滯」)所致的鰭片塌陷的可能性減小的半導體鰭片。本文中所描述的實施例減少在形成期間的鰭片的接觸面積，此減小鰭片之間的黏著力。在一些實施例中，鰭片上方的硬式罩幕區經蝕刻使得橫向突出部自每一硬式罩幕區朝外延伸，突出部減少硬式罩幕區的接觸面積。在一些實施例中，粗糙的膜沉積於鰭片上方，膜的粗糙度減少鰭片的接觸面積。在一些實施例中，對鰭片執行蝕刻製程以使鰭片的側壁粗糙化，此減少鰭片的接觸面積。以此方式，製程由於黏滯所致的失敗可減少，且因此FinFET製造製程的良率可提高。
圖1說明根據一些實施例的三維視圖中的FinFET的實例。FinFET包括基底50(例如，半導體基底)上的鰭片52。隔離區56安置於基底50中，且鰭片52在相鄰隔離區56上方突出且自所述相鄰隔離區之間突出。儘管隔離區56經描述/說明為與基底50分離，但如本文所用，術語「基底」可用於指代僅半導體基底或包含隔離區的半導體基底。另外，儘管鰭片52經說明為與基底50一樣的單一連續材料，但鰭片52及/或基底50可包括單一材料或多種材料。在此內容背景中，鰭片52指代在相鄰隔離區56之間延伸的部分。
閘極介電層92沿著鰭片52的側壁且位於鰭片52的頂部表面上方，且閘電極94位於閘極介電層92上方。源極/汲極區82相對於閘極介電層92及閘電極94安置於鰭片52的相對側中。圖1進一步說明在後續圖式中所用的參考橫截面。橫截面A-A沿著閘電極94的縱向軸線且位於一方向上，所述方向(例如)垂直於 FinFET的源極/汲極區82之間的電流的方向。橫截面B-B垂直於橫截面A-A，且沿著鰭片52的縱向軸線且位於(例如)FinFET的源極/汲極區82之間的電流的方向上。橫截面C-C平行於橫截面A-A且延伸穿過FinFET的源極/汲極區。為了清楚起見，後續圖式參照這些參考橫截面。
在使用後閘極製程(gate-last process)形成的FinFET的內容背景中論述本文中所論述的一些實施例。在其他實施例中，可使用先閘極製程(gate-first process)。此外，一些實施例涵蓋用於諸如平面FET的平面元件中的態樣。
圖2至圖20B為根據一些實施例的FinFET製造中的中間階段的橫截面圖。圖2至圖7說明除多個鰭片/FinFET以外的圖1中所說明的參考橫截面A-A。除多個鰭片/FinFET以外，沿圖1中所說明的參考橫截面A-A說明圖4、圖5、圖6A至圖6C、圖7A至圖7B、圖8至圖11、圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖19A以及圖20A，且沿圖1中所說明的類似橫截面B-B說明圖12B、圖13B、圖14B、圖14C、圖15B、圖16B、圖17B、圖18B至圖18C、圖19B以及圖20B。除多個鰭片/FinFET以外，沿圖1中所說明的參考橫截面C-C說明圖14C及圖14D。
在圖2中，提供基底50。基底50可為半導體基底，諸如塊狀半導體、絕緣層上半導體(semiconductor-on-insulator；SOI)基底或類似者，所述半導體基底可經摻雜(例如藉由p型或n型摻雜劑)或未經摻雜。基底50可為晶圓，諸如矽晶圓。一般而言，SOI基底為形成於絕緣層上的半導體材料層。絕緣層可為(例如)內埋氧化物(buried oxide；BOX)層、氧化矽層或類似者。絕緣 層設置於基底上，通常矽基底或玻璃基底上。亦可使用其他基底，諸如多層基底或梯度基底。在一些實施例中，基底50的半導體材料可包含：矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。
基底50具有區域50N及區域50P。區域50N可用於形成N型元件，諸如NMOS電晶體，例如N型FinFET。區域50P可用於形成P型元件，諸如PMOS電晶體，例如P型FinFET。區域50N可與區域50P實體上分離(如藉由分隔物51所說明)，且任何數目的元件特徵(例如，其他主動元件、摻雜區、隔離結構等)可安置於區域50N與區域50P之間。
如藉由圖2進一步說明，膜堆疊形成於基底50上方。膜堆疊包含抗反射塗層(anti-reflective coating；ARC)30、第一罩幕層32以及第二罩幕層34。在其他實施例中，膜堆疊可包含更多層或更少層。光阻結構36形成於第二罩幕層34上方且使用蝕刻罩幕來使第二罩幕層34圖案化。
在一些實施例中，ARC 30可由材料形成，所述材料諸如非晶矽、多晶矽、氮化矽、氧化矽、氮氧化矽、類似者或其組合。在一實施例中，ARC 30為氧化矽。可使用任何適合的沉積製程形成ARC 30，所述製程諸如原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)、高密度電漿CVD(high density plasma CVD；HDP-CVD)、物理氣相沉積(physical vapor deposition；PVD)以及類似者。在一些實施例中，ARC 30具有約1奈米與約10奈米之間的厚度。
第一罩幕層32形成於ARC 30上方。第一罩幕層32可由材料形成，所述材料諸如金屬材料、介電材料或組合。第一罩幕層32可包含金屬材料，諸如氮化鈦、鈦、氮化鉭、鉭或類似者。第一罩幕層32可包含介電材料，諸如氧化矽、氮化矽、氮氧化矽、類似者或其組合。可使用諸如ALD、CVD、PVD或類似者的製程來形成第一罩幕層32。在一些實施例中，第一罩幕層32具有約10奈米與約30奈米之間的厚度。
第二罩幕層34形成於第一罩幕層32上方。第二罩幕層34可由材料形成，所述材料諸如金屬材料、介電材料或組合。第二罩幕層34可包含金屬材料，諸如氮化鈦、鈦、氮化鉭、鉭或類似者。第二罩幕層34可包含介電材料，諸如氧化矽、氮化矽、氮氧化矽、類似者或其組合。在一些實施例中，選擇第一罩幕層32及第二罩幕層34的材料使得第二罩幕層34可具有相對於第一罩幕層32的高蝕刻選擇性。舉例而言，在一些實施例中，第一罩幕層32可為氮化矽且第二罩幕層34可為氧化矽。可使用諸如ALD、CVD、PVD或類似者的製程來形成第二罩幕層34。在一些實施例中，第二罩幕層34具有約10奈米與約100奈米之間的厚度。
轉向圖3，光阻結構36形成於膜堆疊的第二罩幕層34上方。光阻結構36可為單層(例如，光阻層)或為多層結構(例如，雙層或三層光阻結構)。舉例而言，光阻結構36可為三層光阻結構，包含底部層36A、中間層36B以及上部層36C，如圖3中所展示。上部層36C可由可包括有機材料的光敏材料(諸如光阻)形成。底部層36A可為(例如)底部抗反射塗層(bottom anti-reflective coating；BARC)。中間層36B可由無機材料形成或 包含無機材料，所述無機材料可為介電材料，諸如氮化物(諸如氮化矽)、氮氧化物(諸如氮氧化矽)、氧化物(諸如氧化矽)或類似者。中間層36B可具有相對於上部層36C及底部層36A的高蝕刻選擇性。因此，上部層36C用作蝕刻罩幕以用於中間層36B的圖案化，且中間層36B用作蝕刻罩幕以用於底部層36A的圖案化。在一些實施例中，光阻結構36的底部層36A的材料可具有相對於第二罩幕層34的高蝕刻選擇性。舉例而言，在一些實施例中，底部層36A可為氮化矽且第二罩幕層34可為氧化矽。
轉向圖4，光阻結構36經圖案化以自光阻結構36形成蝕刻罩幕46。舉例而言，光阻結構36的上部層36C(參見圖3)可使用任何適合的微影技術而經圖案化以在其中形成開口。在上部層36C的圖案化後，執行蝕刻製程以將上部層36C中的開口的圖案傳遞至中間層36B。蝕刻製程可為非等向性蝕刻製程，諸如非等向性乾式蝕刻製程。在開口的圖案傳遞至中間層36B後，執行蝕刻製程以將中間層36B的圖案傳遞至底部層36A。在一些實施例中，上部層36C可在將中間層36B的圖案傳遞至底部層36A的蝕刻製程期間經移除。底部層36A、中間層36B以及上部層36C(若存在)的剩餘部分形成蝕刻罩幕46。
轉向圖5，蝕刻製程用於將蝕刻罩幕46的圖案傳遞至第二罩幕層34，從而形成經圖案化第二罩幕44。蝕刻製程可包含濕式蝕刻製程及/或乾式蝕刻製程。舉例而言，蝕刻製程可包含非等向性乾式蝕刻製程。蝕刻製程可對第一罩幕層32的材料與第二罩幕層34的材料具有選擇性。
轉向圖6A至圖6C，執行蝕刻製程48以將經圖案化第二 罩幕44的圖案傳遞至第一罩幕層32以形成經圖案化第一罩幕42(參見圖6C、圖7A至圖7B)。展示於圖6A至圖7中的實例經圖案化第一罩幕42包含上部部分42C、上部部分42C下的中間部分42B以及中間部分42B下的下部部分42A。上部部分42C、中間部分42B以及下部部分42A對應於下文描述的經圖案化第一罩幕42的具有不同側壁特徵的區域。蝕刻製程48包含一或多個蝕刻步驟，所述蝕刻步驟蝕刻經圖案化第一罩幕42使得經圖案化第一罩幕42的中間部分42B具有比上部部分42C或下部部分42A更大的寬度。舉例而言，經圖案化第一罩幕42可具有凸面側壁或包含橫向突出部43，如圖6B至圖7中所展示。描述於圖6A至圖6C所展示的實施例中的蝕刻製程48包含三個蝕刻步驟(第一蝕刻步驟48A至第三蝕刻步驟48C)，但在其他實施例中，蝕刻製程48可包含更多或更少的步驟。在一些實施例中，蝕刻製程48可為單一連續蝕刻製程。蝕刻製程48為形成經圖案化第一罩幕42的實例技術，且在其他實施例中，經圖案化第一罩幕42可使用其他技術來形成。
參考圖6A，執行第一蝕刻步驟48A以使用經圖案化第二罩幕44作為蝕刻罩幕來移除第一罩幕層32的部分。在第一蝕刻步驟48A後剩餘的第一罩幕層32的部分形成上部部分42A。第一蝕刻步驟48A可為(例如)可在處理腔室中執行的非等向性乾式蝕刻製程，諸如非等向性電漿蝕刻製程。在一些實施例中，第一蝕刻步驟48A包含生成RF功率在約100瓦特與約1400瓦特之間的電漿。第一蝕刻步驟48A可在約1毫托與約100毫托之間的壓力下及在約25℃與約300℃之間的處理溫度下執行。在一些實施 例中，第一蝕刻步驟48A可使用一或多種處理氣體，諸如CF4、CH2F2、CH3F、CHF3、SF6、NF3、Cl2、Ar、O2、N2、氟化物、氯化物、溴化物、氫化物、類似者、其他類型的處理氣體或組合。在一些實施例中，處理氣體或處理氣體的組合可以約5sccm與約100sccm之間的流速流動至處理腔室中。在一些實施例中，第一蝕刻步驟48A包含生成約10伏與約500伏之間的DC電壓偏壓。在一些實施例中，第一蝕刻步驟48A可蝕刻至第一罩幕層32中約1奈米與約50奈米之間的深度。
轉向圖6B，執行第二蝕刻步驟48B以進一步蝕刻第一罩幕層32，從而形成中間部分42B。第二蝕刻步驟48B的蝕刻參數可不同於第一蝕刻步驟48A的蝕刻參數，且第二蝕刻步驟48B的蝕刻參數可處於控制下使得中間部分42B具有比上部部分42C的寬度更大的寬度。舉例而言，第二蝕刻步驟48B的蝕刻參數可經控制或調節以形成突出部43。在一些實施例中，第二蝕刻步驟48B的蝕刻參數可經控制以減小蝕刻速率及/或第二蝕刻步驟48B相對於第一蝕刻步驟48A的非等向性。舉例而言，可調節RF功率、DC電壓、處理氣體流速、處理氣體混合物或其他參數。藉由降低蝕刻的蝕刻速率及/或提高蝕刻的非等向性，相較於第一罩幕層32的更遠離第一罩幕層32的側壁的區域，第一罩幕層32的更接近於第一罩幕層32的側壁的區域可經受更少蝕刻。舉例而言，相較於鄰近於上部部分42C的第一罩幕層32的區域，相鄰上部部分42C之間的第一罩幕層32的區域可以更高速率蝕刻。以此方式，中間部分42B可形成為具有突出部43。
在一些實施例中，第二蝕刻步驟48B包含生成RF功率在 約100瓦特與約1400瓦特之間的電漿。第二蝕刻步驟48B可在約1毫托與約100毫托之間的壓力下及在約25℃與約300℃之間的處理溫度下執行。在一些實施例中，第二蝕刻步驟48B可使用一或多種處理氣體，諸如CF4、CH2F2、CH3F、CHF3、SF6、NF3、Cl2、Ar、O2、N2、氟化物、氯化物、溴化物、氫化物、類似者、其他類型的處理氣體或組合。在一些實施例中，處理氣體或處理氣體的組合可以約5sccm與約100sccm之間的流速流動至處理腔室中。在一些實施例中，第二蝕刻步驟48B包含生成約10伏與約500伏之間的DC電壓偏壓。在一些實施例中，第二蝕刻步驟48B可蝕刻至第一罩幕層32中約1奈米與約50奈米之間的深度。
在一些實施例中，一或多個鈍化層(圖式中未展示)可在第二蝕刻步驟48B之前或期間形成，以便形成突出部43或者控制中間部分42B的側壁輪廓。鈍化層可在第二蝕刻步驟48B期間覆蓋第一罩幕層32的表面以減少那些表面處的蝕刻。舉例而言，鈍化層可覆蓋上部部分42C的側壁表面或中間部分42B的經暴露表面。鈍化層可為CxFy聚合材料或類似者，且可藉由使用鈍化處理氣體的電漿製程形成，所述鈍化處理氣體諸如CF4、CH2F2、CH3F、CHF3、類似者或組合。在一些實施例中，鈍化層可在第二蝕刻步驟48B期間與藉由使蝕刻及鈍化處理氣體兩者流動至處理腔室中來蝕刻第一罩幕層32的同時形成。在一些實施例中，鈍化層可形成於分離鈍化步驟中，在所述分離鈍化步驟期間蝕刻第一罩幕層32。舉例而言，鈍化層可形成於鈍化步驟中，在所述鈍化步驟期間鈍化處理氣體流動且蝕刻處理氣體不流動。在一些實施例中，可執行交替蝕刻步驟及鈍化層步驟的循環，其中第一罩幕 層32的表面交替地經蝕刻且接著由鈍化層保護。在一些實施例中，鈍化處理氣體或氣體的組合可以約5sccm與約100sccm之間的流速流動至處理腔室中。
在一些實施例中，在第二蝕刻步驟48B前，鈍化層可視情況形成於第一罩幕層32的表面上方，包含形成於上部部分42C的側壁上方。形成於上部部分42C的側壁上方的鈍化層可在第二蝕刻步驟48B期間保護第一罩幕層32的接近上部部分42C的區域免於蝕刻。額外鈍化層可在第二蝕刻步驟48B期間形成以保護第一罩幕層32的經暴露側壁。舉例而言，可執行蝕刻第一罩幕層32且接著在第一罩幕層32的經蝕刻側壁上形成鈍化層的循環以使第一罩幕層32的側壁輪廓成形。以此方式，可控制鈍化步驟及蝕刻步驟的特徵以形成突出部43。在一些實施例中，上部部分42C的側壁可與中間部分42B的側壁為連續的(例如，平滑或類似傾斜的)。
轉向圖6C，執行第三蝕刻步驟48C以進一步蝕刻第一罩幕層32的部分，從而形成經圖案化第一罩幕42。如圖6C中所展示，第三蝕刻步驟48C亦可蝕刻ARC 30且暴露基底50。第三蝕刻步驟48C可形成經圖案化第一罩幕42的下部部分42A，所述下部部分具有比中間部分42B的寬度更小的寬度。在一些實施例中，第三蝕刻步驟48C的蝕刻參數不同於第二蝕刻步驟48B的蝕刻參數。在一些實施例中，下部部分42A的側壁可與中間部分42B的側壁為連續的(例如，平滑或類似傾斜的)。在一些實施例中，第三蝕刻步驟48C包含生成RF功率在約10瓦特與約1400瓦特之間的電漿。第三蝕刻步驟48C可在約1毫托與約100毫托之間的 壓力下及在約25℃與約300℃之間的處理溫度下執行。在一些實施例中，第三蝕刻步驟48C可使用一或多種處理氣體，諸如CF4、CH2F2、CH3F、CHF3、SF6、NF3、Cl2、Ar、O2、N2、氟化物、氯化物、溴化物、氫化物、類似者、其他類型的處理氣體或組合。在一些實施例中，處理氣體或處理氣體的組合可以約5sccm與約100sccm之間的流速流動至處理腔室中。在一些實施例中，第三蝕刻步驟48C包含生成約10伏與約500伏之間的DC電壓偏壓。
在圖7A至圖7B中，鰭片52形成於基底50中。圖7B展示鰭片52的頂部的近距視圖，包含經圖案化第一罩幕42及ARC 30。鰭片52為半導體條帶。在一些實施例中，鰭片52可藉由使用經圖案化第一罩幕42作為蝕刻罩幕在基底50中蝕刻溝渠來形成於基底50中。每一鰭片52及其上覆層(例如，ARC 30、經圖案化第一罩幕42等)形成鰭片結構53。蝕刻可為任何可接受的蝕刻製程，諸如反應性離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)、類似者或其組合。蝕刻可為非等向性的。在一些實施例中，鰭片52可具有約5奈米與約50奈米之間的寬度W1。鄰近鰭片52可由約5奈米與約50奈米之間的寬度W2分離。在一些實施例中，兩個或大於兩個鄰近鰭片52可形成於「冠」結構中，其中鄰近鰭片52的下部部分經合併。
如圖7B中所展示，經圖案化第一罩幕42的中間部分42B具有中間寬度W3，所述中間寬度W3大於鰭片52的最上部區域的寬度W1'。在一些實施例中，中間寬度W3介於約7奈米與約80奈米之間。寬度W1'可約與寬度W1相同(參見圖7A)。經圖案化第一罩幕42的中間部分42B可包含突出部43，所述突出部 43橫向地延伸超出鰭片52的最上部區域，如圖7A至圖7B中所展示。突出部可具有約1奈米與約50奈米之間的高度H1。高度H1與第一罩幕層32的厚度的比率可介於約2：1與約20：1之間。在一些情況下，鄰近鰭片結構53之間的黏著力(例如，凡得瓦爾(Van der Waals)力、毛細管力等)可使得鄰近鰭片結構53相對於彼此彎曲或塌陷。藉由形成橫向地延伸超出每一鰭片52的經圖案化第一罩幕42，每一鰭片結構53的接觸面積減少，且鄰近鰭片結構53之間的黏著力亦減少。因此，形成具有突出形狀的經圖案化第一罩幕42可藉由減小鰭片結構53塌陷的可能性來提高處理良率。
仍參考圖7B，經圖案化第一罩幕42的上部部分42C可具有上部寬度W4，且經圖案化第一罩幕42的下部部分42A可具有下部寬度W5。上部寬度W4及/或下部寬度W5可小於中間寬度W3。在一些實施例中，上部寬度W4介於約5奈米與約50奈米之間，且下部寬度W5介於約5奈米與約50奈米之間。在一些實施例中，上部寬度W4：中間寬度W3的比率介於約1：1.2與約1：1.5之間。在一些實施例中，中間部分42B的突出部43可橫向地延伸超出上部部分42C或下部部分42A的側壁一距離D1。距離D1可介於約2奈米與約30奈米之間。在一些情況下，可藉由使突出部43延伸至少2奈米的距離D1來更有效地減少鰭片結構53塌陷的可能性。
在圖8中，絕緣材料54形成於基底50上方及相鄰鰭片結構53之間。絕緣材料54可為氧化物(諸如氧化矽)、氮化物、類似者或其組合，且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDP-CVD)、流動式CVD(flowable CVD；FCVD)(例如，遠程電漿系統中的CVD類材料沉積及使其轉換為另一材料(諸如氧化物)的後固化)、類似者或其組合形成。可使用藉由任何可接受的製程形成的其他絕緣材料。在所說明的實施例中，絕緣材料54為藉由FCVD製程形成的氧化矽。退火製程可在形成絕緣材料後執行。在一實施例中，形成絕緣材料54使得過量絕緣材料54覆蓋鰭片結構53。儘管絕緣材料54經說明為單層，但一些實施例可利用多個層。舉例而言，在一些實施例中，可首先沿基底50及鰭片結構53的表面形成襯裡(未展示)。隨後，諸如上文所論述那些材料的填充材料可形成於襯裡上方。
在圖9中，移除製程應用於絕緣材料54以移除鰭片52上方的過量絕緣材料54。亦可移除ARC 30及經圖案化第一罩幕42。在一些實施例中，可利用平面化製程，諸如化學機械研磨(chemical mechanical polish；CMP)、回蝕製程、其組合或類似者。平面化製程暴露鰭片52，使得鰭片52及絕緣材料54的頂部表面在平面化製程完成後齊平。
在圖10中，絕緣材料54凹進以形成淺溝渠隔離(Shallow Trench Isolation；STI)區56。絕緣材料54凹進使得區域50N中及區域50P中的鰭片52的上部部分自相鄰STI區56之間突出。此外，STI區56的頂部表面可具有如所說明的平坦表面、凸表面、凹表面(諸如凹陷)或其組合。STI區56的頂部表面可藉由適當蝕刻來形成為平坦、凸面及/或凹面的。STI區56可使用可接受的蝕刻製程來凹進，所述蝕刻製程諸如對絕緣材料54的材料具有選 擇性的一種蝕刻製程(例如，以比對鰭片52的材料的速率蝕刻更快的速率蝕刻絕緣材料54的材料)。舉例而言，可使用利用使用(例如)稀釋氫氟酸(hydrofluoric；dHF)的適合蝕刻製程的化學氧化移除。
進一步在圖10中，適當的阱(未展示)可形成於鰭片52及/或基底50中。在一些實施例中，P阱可形成於區域50N中，且N阱可形成於區域50P中。在一些實施例中，P阱或N阱形成於區域50N及區域50P兩者中。
在具有不同阱類型的實施例中，區域50N及區域50P的不同植入步驟可使用光阻或其他罩幕(未展示)實現。舉例而言，光阻可形成於區域50N中的鰭片52及STI區56上方。光阻經圖案化以暴露基底50的區域50P，諸如PMOS區。光阻可藉由使用旋塗技術而經形成且可使用可接受的微影技術而經圖案化。在光阻經圖案化後，在區域50P中執行n型雜質植入，且光阻可充當罩幕以大體上防止n型雜質植入至區域50N中，諸如NMOS區。n型雜質可為磷、砷、銻或類似者，其以等於或低於1018cm-3(諸如約1017cm-3與約1018cm-3之間)的濃度植入在所述區域中。在植入後，諸如藉由可接受的灰化製程來移除光阻。
在區域50P的植入後，光阻形成於區域50P中的鰭片52及STI區56上方。光阻經圖案化以暴露基底50的區域50N，諸如NMOS區。光阻可藉由使用旋塗技術而經形成且可使用可接受的微影技術而經圖案化。在光阻經圖案化後，在區域50N中執行p型雜質植入，且光阻可充當罩幕以大體上防止p型雜質植入至區域50P中，諸如PMOS區。p型雜質可為硼、BF2、銦或類似者， 其以等於或低於1018cm-3(諸如約1017cm-3與約1018cm-3之間)的濃度植入在所述區域中。在植入後，可諸如藉由可接受的灰化製程來移除光阻。在區域50N及區域50P的植入後，可執行退火以活化植入的p型及/或n型雜質。
在圖11中，虛設介電層60形成於鰭片52上。虛設介電層60可為(例如)氧化矽、氮化矽、其組合或類似者，且可根據可接受的技術而經沉積或熱生長。虛設閘極層62形成於虛設介電層60上方，且罩幕層64形成於虛設閘極層62上方。虛設閘極層62可沉積於虛設介電層60上方且接著諸如藉由CMP而經平面化。罩幕層64可沉積於虛設閘極層62上方。虛設閘極層62可為導電材料且可由包含以下的群組中選出：非晶矽、多晶矽(polycrystalline-silicon/polysilicon)、多晶矽-鍺(多晶SiGe)、金屬氮化物、金屬矽化物、金屬氧化物以及金屬。虛設閘極層62可藉由物理氣相沉積(PVD)、CVD、濺鍍沉積或在本領域中已知且用於沉積導電材料的其他技術。虛設閘極層62可由其他材料製成，所述其他材料相較於對隔離區進行的蝕刻具有高蝕刻選擇性。罩幕層64可包含(例如)SiN、SiON或類似者。在此實例中，單一虛設閘極層62及單一罩幕層64形成於區域50N及區域50P上。應注意，僅為達成說明之目的，虛設介電層60經展示為僅覆蓋鰭片52。在一些實施例中，虛設介電層60可經沉積使得虛設介電層60覆蓋STI區56，從而在虛設閘極層62與STI區56之間延伸。
圖12A至圖20B說明實施例元件的製造中的各種額外步驟。圖12A至圖20B說明區域50N及區域50P中的任一者中的特 徵。舉例而言，圖12A至圖20B中所說明的結構可適用於區域50N及區域50P兩者。區域50N與區域50P的結構的差異(若存在)描述於每一附圖的文本中。
在圖12A及圖12B中，罩幕層64(參見圖11)可使用可接受的微影及蝕刻技術經圖案化以形成罩幕74。罩幕74的圖案隨後可傳遞至虛設閘極層62。在一些實施例中(未說明)，罩幕74的圖案亦可藉由可接受的蝕刻技術來傳遞至虛設介電層60以形成虛設閘極72。虛設閘極72覆蓋鰭片52的各別通道區58。罩幕74的圖案可用以物理地分離虛設閘極72中的每一者與鄰近虛設閘極。虛設閘極72亦可具有縱向方向，所述縱向方向大體上垂直於各別磊晶鰭片52的縱向方向。
進一步在圖12A及圖12B中，閘極密封間隙壁80可形成於虛設閘極72、罩幕74及/或鰭片52的經暴露表面上。非等向性蝕刻之前的熱氧化或沉積可形成閘極密封間隙壁80。
在閘極密封間隙壁80的形成後，可執行輕度摻雜源極/汲極(lightly doped source/drain；LDD)區(未明確地說明)的植入。在具有不同元件類型的實施例中，類似於上文在圖6中所論述的植入，罩幕(諸如光阻)可形成於區域50N上方，同時暴露區域50P，且適當類型(例如，p型)的雜質可植入至區域50P中的經暴露鰭片52中。罩幕可隨後經移除。隨後，罩幕(諸如光阻)可形成於區域50P上方同時暴露區域50N，且適當類型的雜質(例如，n型)可植入至區域50N中的經暴露鰭片52中。罩幕可隨後經移除。n型雜質可為先前所論述的任何n型雜質，且p型雜質可為先前所論述的任何p型雜質。輕度摻雜源極/汲極區可具有約 1015cm-3至約1016cm-3的雜質濃度。退火可用以活化經植入雜質。
在圖13A及圖13B中，閘極間隙壁86沿虛設閘極72及罩幕74的側壁形成於閘極密封間隙壁80上。閘極間隙壁86可藉由保形地沉積絕緣材料且隨後非等向性地蝕刻絕緣材料而形成。閘極間隙壁86的絕緣材料可為氮化矽、SiCN、其組合或類似者。
在圖14A及圖14B中，磊晶源極/汲極區82形成於鰭片52中以將壓力施加在各別通道區58中，進而改良性能。磊晶源極/汲極區82形成於鰭片52中使得每一虛設閘極72安置於各別相鄰且成對的磊晶源極/汲極區82之間。在一些實施例中，磊晶源極/汲極區82可延伸至鰭片52中且亦可穿過所述鰭片52。在一些實施例中，閘極間隙壁86用以藉由適當橫向距離來分離磊晶源極/汲極區82與虛設閘極72，使得磊晶源極/汲極區82並不使所得FinFET的隨後經形成的閘極短路。
區域50N(例如，NMOS區)中的磊晶源極/汲極區82可藉由遮蔽區域50P(例如，PMOS區)且蝕刻區域50N中的鰭片52的源極/汲極區以形成鰭片52中的凹部而形成。隨後，區域50N中的磊晶源極/汲極區82在凹部中磊晶生長。磊晶源極/汲極區82可包含任何可接受的材料，諸如適用於N型FinFET的材料。舉例而言，若鰭片52為矽，則區域50N中的磊晶源極/汲極區82可包含在通道區58中施加拉伸應變的材料，諸如矽、SiC、SiCP、SiP或類似者。區域50N中的磊晶源極/汲極區82可具有自鰭片52的各別表面升高的表面且可具有琢面(facet)。
區域50P(例如，PMOS區)中的磊晶源極/汲極區82可藉由遮蔽區域50N(例如，NMOS區)且蝕刻區域50P中的鰭片 52的源極/汲極區以形成鰭片52中的凹部而形成。隨後，區域50P中的磊晶源極/汲極區82在凹部中磊晶生長。磊晶源極/汲極區82可包含任何可接受的材料，諸如適用於P型FinFET的材料。舉例而言，若鰭片52為矽，則區域50P中的磊晶源極/汲極區82可包括在通道區58中施加壓縮應變的材料，諸如SiGe、SiGeB、Ge、GeSn或類似者。區域50P中的磊晶源極/汲極區82亦可具有自鰭片52的各別表面升高的表面且可具有琢面。
磊晶源極/汲極區82及/或鰭片52可經植入有摻雜劑以形成源極/汲極區，此類似於先前所論述用於形成輕度摻雜源極/汲極區的製程，接著進行退火。源極/汲極區可具有約1019cm-3與約1021cm-3之間的雜質濃度。用於源極/汲極區的n型雜質及/或p型雜質可為先前所論述的任何雜質。在一些實施例中，磊晶源極/汲極區82可在生長期間經原位摻雜。
由於用於在區域50N及區域50P中形成磊晶源極/汲極區82的磊晶製程，因此磊晶源極/汲極區的上部表面具有琢面，所述琢面朝外橫向地擴展超出鰭片52的側壁。在一些實施例中，這些琢面使得同一FinFET的鄰近源極/汲極區82合併，如由圖14C所說明。在其他實施例中，鄰近源極/汲極區82在磊晶製程完成後仍然分離，如由圖14D所說明。
在圖15A及圖15B中，第一層間介電層88沉積於圖14A及圖14B中所說明的結構上方。第一層間介電層88可由介電材料形成，且可藉由任何適合的方法沉積，所述方法諸如CVD、電漿增強型CVD(plasma-enhanced CVD；PECVD)或FCVD。介電材料可包含磷矽酸鹽玻璃(Phospho-Silicate Glass；PSG)、矽酸硼玻 璃(Boro-Silicate Glass；BSG)、硼摻雜磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、未摻雜矽酸鹽玻璃(undoped Silicate Glass；USG)或類似者。可使用藉由任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸窗蝕刻停止層(contact etch stop layer；CESL)87安置於第一層間介電層88與磊晶源極/汲極區82、罩幕74以及閘極間隙壁86之間。CESL 87可包括介電材料，諸如氮化矽、氧化矽、氮氧化矽或類似者，所述介電材料具有與上覆第一層間介電層88的材料不同的蝕刻速率。
在圖16A及圖16B中，可執行平面化製程(諸如CMP)以使第一層間介電層88的頂部表面與虛設閘極72或罩幕74的頂部表面齊平。平面化製程亦可移除虛設閘極72上的罩幕74，及閘極密封間隙壁80及閘極間隙壁86沿罩幕74的側壁的部分。在平面化製程後，虛設閘極72、閘極密封間隙壁80、閘極間隙壁86以及第一層間介電層88的頂部表面齊平。相應地，虛設閘極72的頂部表面經由第一層間介電層88而暴露。在一些實施例中，在平面化製程使第一層間介電層88的頂部表面與罩幕74的頂部表面齊平的情況下，罩幕74可保留。
在圖17A及圖17B中，虛設閘極72及罩幕74(若存在)在一或多個蝕刻步驟中經移除，使得形成凹部90。凹部90中的虛設介電層60的部分亦可經移除。在一些實施例中，僅虛設閘極72經移除，且虛設介電層60保留且藉由凹部90暴露。在一些實施例中，自凹部90移除在晶粒的第一區(例如，核心邏輯區)中的虛設介電層60且保留在晶粒的第二區(例如，輸入/輸出區)中的凹部90中的虛設介電層60。在一些實施例中，虛設閘極72藉由 非等向性乾式蝕刻製程移除。舉例而言，蝕刻製程可包含使用一或多種反應氣體的乾式蝕刻製程，所述乾式蝕刻製程選擇性地蝕刻虛設閘極72而不蝕刻第一層間介電層88或閘極間隙壁86。每一凹部90暴露各別鰭片52的通道區58。每一通道區58安置於相鄰成對的磊晶源極/汲極區82之間。在移除期間，當虛設閘極72經蝕刻時，虛設介電層60可用作蝕刻停止層。在虛設閘極72的移除後，虛設介電層60可隨後任選地經移除。
在圖18A及圖18B中，閘極介電層92及閘電極94經形成以用於替換閘極。圖18C說明圖14B的區域89的詳細視圖。閘極介電層92保形地沉積在凹部90中，諸如在鰭片52的頂部表面及側壁上及在閘極密封間隙壁80/閘極間隙壁86的側壁上。閘極介電層92亦可形成於第一層間介電層88的頂部表面上。根據一些實施例，閘極介電層92包括氧化矽、氮化矽或其多層。在一些實施例中，閘極介電層92包含高k介電材料，且在這些實施例中，閘極介電層92可具有大於約7.0的k值，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb以及其組合的金屬氧化物或矽酸鹽。閘極介電層92的形成方法可包含分子束沉積(Molecular-Beam Deposition；MBD)、ALD、PECVD以及類似者。在虛設介電層60的部分保留在凹部90中的實施例中，閘極介電層92包含虛設介電層60的材料(例如，氧化矽)。
閘電極94分別沉積於閘極介電層92上方，且填充凹部90的剩餘部分。閘電極94可包含含金屬的材料，諸如TiN、TiO、TaN、TaC、Co、Ru、Al、W、其組合或其多層。舉例而言，儘管在圖18B中說明單層閘電極94，但閘電極94可包括任何數目的 襯裡層94A、任何數目的功函數調諧層94B以及填充材料94C，如由圖18C所說明。在閘電極94的填充後，可執行平面化製程(諸如CMP)以移除閘極介電層92及閘電極94的材料的過量部分，所述過量部分位於層間介電層88的頂部表面上方。閘電極94及閘極介電層92的材料的剩餘部分因此形成所得FinFET的替換閘極。閘電極94及閘極介電層92可共同稱為「閘極堆疊」。閘極及閘極堆疊可沿鰭片52的通道區58的側壁延伸。
區域50N及區域50P中的閘極介電層92的形成可同時出現使得每一區域中的閘極介電層92由相同材料形成，且閘電極94的形成可同時出現使得每一區域中的閘電極94由相同材料形成。在一些實施例中，每一區域中的閘極介電層92可藉由不同製程形成，使得閘極介電層92可為不同材料，及/或每一區域中的閘電極94可藉由不同製程形成，使得閘電極94可為不同材料。當使用不同製程時，各種遮蔽步驟可用於遮蔽及暴露適當區域。
在圖19A及圖19B中，第二層間介電層108沉積於第一層間介電層88上方。在一些實施例中，第二層間介電層108為藉由流動式CVD方法形成的可流動膜。在一些實施例中，第二層間介電層108由介電材料形成，所述介電材料諸如PSG、BSG、BPSG、USG或類似者，且可藉由任何適合的方法沉積，所述方法諸如CVD及PECVD。根據一些實施例，在形成第二層間介電層108前，閘極堆疊(包含閘極介電層92及相應上覆閘電極94)凹進，使得凹部直接形成於閘極堆疊上方及閘極間隙壁86的相對部分之間，如圖19A及圖19B中所說明。包括一或多個層的介電材料(諸如氮化矽、氮氧化矽或類似者)的閘極罩幕96填充在凹部 中，接著進行平面化製程以移除介電材料在第一層間介電層88上方延伸的過量部分。隨後形成的閘極接觸窗110(圖20A及圖20B)穿過閘極罩幕96以接觸經凹進閘電極94的頂部表面。
在圖20A及圖20B中，根據一些實施例，閘極接觸窗110及源極/汲極接觸窗112經形成為穿過第二層間介電層108及第一層間介電層88。源極/汲極接觸窗112的開口經形成為穿過第一層間介電層88及第二層間介電層108，且閘極接觸窗110的開口經形成為穿過第二層間介電層108及閘極罩幕96。可使用可接受的微影及蝕刻技術形成開口。襯裡(諸如擴散障壁層、黏著層或類似者)及導電材料形成於開口中。襯裡可包含鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似者。可執行平面化製程(諸如CMP)以自層間介電層108的表面移除過量材料。剩餘襯裡及導電材料形成開口中的源極/汲極接觸窗112及閘極接觸窗110。可執行退火製程以在磊晶源極/汲極區82與源極/汲極接觸窗112之間的界面處形成矽化物。源極/汲極接觸窗112實體上及電耦接至磊晶源極/汲極區82，且閘極接觸窗110實體上及電耦接至閘電極106。源極/汲極接觸窗112及閘極接觸窗110可以不同製程形成，或可以相同製程形成。儘管展示為形成於相同橫截面中，但應瞭解，源極/汲極接觸窗112及閘極接觸窗110中的每一者可形成於不同橫截面中，此可避免接觸窗短路。
圖21至圖28B為根據一些實施例的FinFET的製造中的中間階段的橫截面圖，所述橫截面圖包含鰭片52上方的粗糙化膜120。沿圖1中所說明的參考橫截面A-A說明圖21至圖27以及圖 28A，且沿圖1中所說明的類似橫截面B-B說明圖28B。
圖21說明根據一實施例的鰭片結構113。鰭片結構113包含經圖案化第一罩幕42及形成於鰭片52上方的ARC 30。鰭片結構113可類似於圖7A中所展示的鰭片結構53且可以類似方式形成。舉例而言，經圖案化第一罩幕42可用作蝕刻罩幕以蝕刻基底50，此類似於圖2至圖7A中展示的製程。在一些實施例中，經圖案化第一罩幕42可具有直線形側壁，如圖21至圖22中所展示。在其他實施例中，經圖案化第一罩幕42可具有突出部43，類似於先前相對於展示於圖7A至圖7B中的鰭片結構53的經圖案化第一罩幕42所描述的那些突出部。
在圖22中，粗糙化膜120沉積於鰭片結構113的表面上方。粗糙化膜120亦可沉積於基底50的表面上方。粗糙化膜120的表面比鰭片結構113的表面更粗糙，且提供比鰭片結構113更少的接觸面積。因此，由於鰭片結構113上的粗糙化膜120的存在，故因黏著力所致的鰭片結構113塌陷的可能性減小。在一些實施例中，除了使用粗糙化膜120之外，經圖案化第一罩幕42可經形成為具有突出部43(參見圖7A至圖7B)，此可進一步減小鰭片結構113塌陷的可能性。作為一說明性實例，圖23展示在經圖案化第一罩幕42中具有粗糙化膜120及突出部43兩者的實施例鰭片結構113的近距視圖。
在一些實施例中，粗糙化膜120可為一或多個層的材料，諸如矽、多晶矽、氧化矽、氮化矽、另一介電材料、組合或類似者。可使用適合的沉積製程形成粗糙化膜120，所述沉積製程諸如CVD、ALD、PVD、濺鍍、類似者或組合。在一些實施例中，粗 糙化膜120可為多晶矽。可使用處理氣體形成多晶矽，所述處理氣體諸如矽烷或其它合適的處理氣體。在一些實施例中，可使用以約5sccm與約100sccm之間的流速流動至處理腔室中的處理氣體形成多晶矽。在一些實施例中，可使用約1毫托與約100毫托之間的處理壓力形成多晶矽。在一些實施例中，可使用約500℃與約900℃之間的處理溫度形成多晶矽。
在一些實施例中，粗糙化膜120的形成的製程條件可處於控制下以控制粗糙化膜120的粗糙度。舉例而言，在粗糙化膜120包含多晶矽的一些實施例中，粗糙化膜120的粗糙度可藉由控制多晶矽的厚度及/或平均粒度來控制。在一些情況下，具有較大平均厚度及/或較大平均粒度的多晶矽層具有比具有較薄多晶矽層或較小平均粒度的多晶矽層更粗糙的表面。在一些實施例中，粗糙化膜120可包含平均厚度(例如，圖23中所展示的平均厚度T1)在約5奈米與約50奈米之間的多晶矽層。在一些實施例中，粗糙化膜120可包含平均粒度在約0.5奈米與約20奈米之間的多晶矽層。在一些實施例中，藉由使用較低處理溫度形成多晶矽，多晶矽的平均粒度可增大。在一些實施例中，粗糙化膜120可包含多晶矽層，使用500℃與約900℃之間的處理溫度形成所述多晶矽層以便增大多晶矽的平均粒度。
轉向圖24，展示鰭片52的側壁上方的粗糙化膜120的一部分的近距視圖。粗糙化膜120具有平均厚度T1，所述平均厚度T1對應於距離其上形成粗糙化膜120的下伏特徵(例如，距離鰭片52)的平均距離y 0。粗糙化膜120的粗糙度Rq可由平均距離y 0與粗糙化膜120的表面上的點y i 之間在平行於平均距離y 0的方 向上量測的距離的均方根(root mean square；RMS)表徵。圖23中展示使用粗糙化膜120的表面上的n個點的粗糙度Rq的表達式，亦展示粗糙化膜120的表面上的實例點y 1至實例點y 5(實例點y 1、實例點y 2、實例點y 3、實例點y 4、實例點y 5)。可使用比圖23中所展示的數目更多或更少的點來判定粗糙度Rq。在一些實施例中，粗糙化膜120的粗糙度Rq可介於約0.5奈米與約20奈米之間。在一些情況下，鰭片結構53塌陷的可能性可藉由使粗糙化膜120具有至少0.5奈米的粗糙度Rq而較有效地減小。
圖25至圖28B說明根據一些實施例的在圖22後的FinFET的製造中的後續中間階段。展示於圖25至圖28B中的處理步驟可類似於以上在圖8至圖20B中展示的步驟。在圖25中，絕緣材料54形成於粗糙化膜120上方，包含基底50上方及相鄰鰭片結構113之間。絕緣材料54可類似於先前在圖8中所描述的絕緣材料54。舉例而言，絕緣材料54可為氧化物(諸如氧化矽)、氮化物、類似者或其組合，且可藉由HDP-CVD、CVD、FCVD、類似者或其組合形成。可使用藉由任何可接受的製程形成的其他絕緣材料。在一實施例中，形成絕緣材料54使得過量絕緣材料54覆蓋鰭片結構113。儘管絕緣材料54經說明為單層，但一些實施例可利用多個層。
在圖26中，將移除製程應用於絕緣材料54以移除鰭片52上方的過量絕緣材料54。亦可移除ARC 30、經圖案化第一罩幕42以及粗糙化膜120的部分。在一些實施例中，可利用CMP、回蝕製程、其組合或類似者。平面化製程暴露鰭片52使得鰭片52的頂部表面、粗糙化膜120的表面以及絕緣材料54的表面在平面 化製程完成後齊平。
在圖27中，絕緣材料54凹進以形成STI區56。絕緣材料54凹進使得區域50N中及區域50P中的鰭片52的上部部分自相鄰STI區56之間突出。STI區56可類似於先前在圖10中描述的那些區域。STI區56可使用可接受的蝕刻製程而經凹進，所述蝕刻製程諸如對絕緣材料54的材料具有選擇性的一種蝕刻製程(例如，以比蝕刻鰭片52或粗糙化膜120的材料更快的速率蝕刻絕緣材料54的材料)。舉例而言，可使用利用使用(例如)稀釋氫氟酸(dHF)的適合蝕刻製程的化學氧化移除。進一步在圖27中，適當的阱(未展示)可形成於鰭片52及/或基底50中，此可類似於先前相對於圖10所描述的那些阱。在一些實施例中，P阱可形成於區域50N中，且N阱可形成於區域50P中。在一些實施例中，P阱或N阱形成於區域50N及區域50P兩者中。
圖28A至圖28B說明根據一些實施例的FinFET的橫截面圖。圖28A至圖28B說明區域50N及區域50P中的任一者中的特徵。展示於圖28A至圖28B中的FinFET可在圖27中所展示的結構之後形成。在一些實施例中，展示於圖28A至圖28B中的FinFET可經形成為具有特徵且使用類似於上文相對於圖11至圖20B所描述的製程步驟而形成。舉例而言，虛設閘極結構及閘極間隙壁可形成於鰭片52上方，且磊晶源極/汲極區82可形成於鰭片52中。第一層間介電層88可形成於鰭片52及磊晶源極/汲極區82上方，且虛設閘極結構可由包含閘電極94及閘極介電層92的閘極堆疊替換。第二層間介電層108可形成於第一層間介電層88上方，且接著閘極接觸窗110及源極/汲極接觸窗112可經形成為 穿過第二層間介電層108及第一層間介電層88。
圖29至圖35B為根據一些實施例的FinFET的製造中的中間階段的橫截面圖，所述橫截面圖包含鰭片52上方的粗糙化蝕刻140。沿圖1中所說明的參考橫截面A-A說明圖29至圖35以及圖36A，且沿圖1中所說明的類似橫截面B-B說明圖36B。
圖29說明根據一實施例的鰭片結構133。鰭片結構133包含經圖案化第一罩幕42及形成於鰭片52上方的ARC 30。鰭片結構133可類似於圖7A中所展示的鰭片結構53或圖21中所展示的鰭片結構113且可以類似方式形成。舉例而言，經圖案化第一罩幕42可用作蝕刻罩幕以蝕刻基底50，此類似於圖2至圖7A中展示的製程。在一些實施例中，經圖案化第一罩幕42可具有直線形側壁，如圖29至圖30中所展示。在其他實施例中，經圖案化第一罩幕42可具有突出部43，類似於先前相對於展示於圖7A至圖7B中的鰭片結構53的經圖案化第一罩幕42所描述的那些突出部。
在圖30中，執行粗糙化蝕刻140以使鰭片結構133的表面粗糙化。粗糙化蝕刻140亦可使基底50的表面粗糙化。在執行粗糙化蝕刻140後，鰭片結構133的較粗糙表面提供較少接觸面積。因此，由於對鰭片結構133執行粗糙化蝕刻140，因此由於黏著力所致的鰭片結構133塌陷的可能性減小。在一些實施例中，除了使用粗糙化蝕刻140之外，經圖案化第一罩幕42可經形成為具有突出部43(參見圖7A至圖7B)，此可進一步減小鰭片結構133塌陷的可能性。作為一說明性實例，圖31展示具有經圖案化第一罩幕42以及突出部43的實施例鰭片結構133的近距視圖， 其中鰭片結構133因粗糙化蝕刻140而具有粗糙化表面。
在一些實施例中，可使用乾式蝕刻製程(諸如電漿蝕刻製程)執行粗糙化蝕刻140。在乾式蝕刻期間使用的處理氣體可包含CF4、CHF3、CH2F2、CH3F、SF6、NF3、Ar、O2、類似者或其組合。處理氣體可以約5sccm與約100sccm之間的流速流動至處理腔室中。在一些實施例中，可使用約1毫托與約100毫托之間的處理壓力執行粗糙化蝕刻140。在一些實施例中，可使用約25℃與約300℃之間的處理溫度執行粗糙化蝕刻140。在一實施例中，粗糙化蝕刻140包含約10伏至約500伏之間的處理偏壓電壓。在一實施例中，以約100瓦至約1400瓦的功率執行粗糙化蝕刻140。在實施例中，粗糙化蝕刻140產生的鰭片結構133上的粗糙度的量可藉由控制蝕刻劑氣體、偏壓電壓或粗糙化蝕刻140的其他製程特性而控制。在一些實施例中，由粗糙化蝕刻140產生的粗糙度的量可藉由提高處理氣體的流速而增大。舉例而言，提高蝕刻氣體(例如，SF6)的流速可增大側壁蝕刻速率且使得側壁具有較粗糙輪廓或「圓齒狀」輪廓。
圖32展示在已執行粗糙化蝕刻140後的鰭片結構133的鰭片52的側壁的一部分的近距視圖。如圖32中所展示，粗糙化蝕刻140蝕刻至鰭片結構133的表面中一平均蝕刻距離y 0。在一些實施例中，粗糙化蝕刻140可蝕刻至鰭片結構133的表面中約5奈米與約50奈米之間的平均距離。鰭片結構133的粗糙化表面的粗糙度Rq可由平均蝕刻距離y 0與鰭片結構133的粗糙化表面上的點y i 之間在平行於平均蝕刻距離y 0的方向上量測的距離的均方根(RMS)表徵。圖32中展示使用鰭片結構133的粗糙化表面上 的n個點的粗糙度Rq的表達式，且亦展示粗糙化表面上的實例點y 1至實例點y 5。可使用比圖32中所展示的數目更多或更少的點來判定粗糙度Rq。在一些實施例中，鰭片結構133的粗糙化表面的粗糙度Rq可介於約0.5奈米與約20奈米之間。在一些情況下，鰭片結構133塌陷的可能性可藉由執行粗糙化蝕刻140使得鰭片結構133的表面具有至少0.5奈米的粗糙度Rq而較有效地減小。
圖33至圖36B說明根據一些實施例的在圖30後的FinFET的製造中的後續中間階段。圖33至圖36B中展示的處理步驟可類似於以上在圖8至圖20B或圖25至圖28B中展示的步驟。在圖33中，絕緣材料54形成於鰭片結構133上方，包含基底50上方及相鄰鰭片結構133之間。絕緣材料54可類似於先前在圖8中所描述的絕緣材料54。舉例而言，絕緣材料54可為氧化物(諸如氧化矽)、氮化物、類似者或其組合，且可藉由HDP-CVD、CVD、FCVD、類似者或其組合形成。可使用藉由任何可接受的製程形成的其他絕緣材料。在一實施例中，形成絕緣材料54使得過量絕緣材料54覆蓋鰭片結構133。儘管絕緣材料54經說明為單層，但一些實施例可利用多個層。
在圖34中，移除製程應用於絕緣材料54以移除鰭片52上方的過量絕緣材料54。亦可移除ARC 30及經圖案化第一罩幕42。在一些實施例中，可利用CMP、回蝕製程、其組合或類似者。平面化製程暴露鰭片52，使得鰭片52的頂部表面及絕緣材料54的表面在平面化製程完成後齊平。
在圖35中，絕緣材料54凹進以形成STI區56。絕緣材料54凹進使得區域50N中及區域50P中的鰭片52的上部部分自 相鄰STI區56之間突出。STI區56可類似於先前在圖10中描述的那些區域。STI區56可使用可接受的蝕刻製程而經凹進，所述蝕刻製程諸如對絕緣材料54的材料具有選擇性的一種蝕刻製程(例如，以比蝕刻鰭片52的材料更快的速率蝕刻絕緣材料54的材料)。舉例而言，可使用利用使用(例如)稀釋氫氟酸(dHF)的適合蝕刻製程的化學氧化移除。進一步在圖35中，適當的阱(未展示)可形成於鰭片52及/或基底50中，此可類似於先前相對於圖10所描述的那些阱。在一些實施例中，P阱可形成於區域50N中，且N阱可形成於區域50P中。在一些實施例中，P阱或N阱形成於區域50N及區域50P兩者中。
圖36A至圖36B說明根據一些實施例的FinFET的橫截面圖。圖36A至圖36B說明區域50N及區域50P中的任一者中的特徵。展示於圖36A至圖36B中的FinFET可在圖35中所展示的結構之後形成。在一些實施例中，展示於圖36A至圖36B中的FinFET可經形成為具有特徵且使用與上文相對於圖11至圖20B所描述的那些製程步驟類似的製程步驟而形成。舉例而言，虛設閘極結構及閘極間隙壁可形成於鰭片52上方，且磊晶源極/汲極區82可形成於鰭片52中。第一層間介電層88可形成於鰭片52及磊晶源極/汲極區82上方，且虛設閘極結構可由包含閘電極94及閘極介電層92的閘極堆疊替換。第二層間介電層108可形成於第一層間介電層88上方，且接著閘極接觸窗110及源極/汲極接觸窗112可經形成為穿過第二層間介電層108及第一層間介電層88。
一些實施例可實現優勢。本文中所描述的實施例可減小FinFET的鰭片或鰭片結構的接觸面積以便減小由於黏著力(例 如，「黏滯」)所致的塌陷或類似製程失敗的可能性。在一些實施例中，接觸面積可藉由在具有凸面側壁或包含橫向突出部的側壁的鰭片上方形成經圖案化罩幕而減小。在一些實施例中，具有粗糙表面的膜可形成於鰭片或鰭片結構上方。在一些實施例中，可執行蝕刻製程以使鰭片或鰭片結構的表面粗糙化。在一些實施例中，這些技術中的一些或全部可經組合以進一步減小塌陷的可能性。藉由減小塌陷或類似失敗的可能性，可提高製程良率。另外，本文所描述技術的使用可允許較小鰭片大小而不增大由於黏著力所致的製程失敗的風險。
在一實施例中，方法包含：在半導體基底上方沉積罩幕層；刻蝕罩幕層以形成經圖案化罩幕，其中經圖案化罩幕的側壁包含第一側壁區、第二側壁區以及第三側壁區，其中第一側壁區比第二側壁區距離半導體基底更遠且第二側壁區比第三側壁區距離半導體基底更遠，其中第二側壁區自第一側壁區及自第三側壁區橫向地突出；使用經圖案化罩幕來蝕刻半導體基底以形成鰭片：在鰭片上方形成閘極堆疊；以及在鄰近於閘極堆疊的鰭片中形成源極區及汲極區。在一實施例中，方法更包含：在經圖案化罩幕上方及在鰭片上方沉積多晶矽層；形成包圍鰭片的隔離區；以及移除經圖案化罩幕。在一實施例中，沉積多晶矽層包含500℃與900℃之間的處理溫度。在一實施例中，第二側壁區自第一側壁區橫向地突出2奈米與30奈米之間的橫向距離。在一實施例中，罩幕層包含氮化矽。在一實施例中，方法更包含在半導體基底上沉積氧化層，其中罩幕層沉積於氧化層上。在一實施例中，第一側壁區具有5奈米與50奈米之間的第一寬度，且第二側壁區 具有7奈米與80奈米之間的第二寬度。在一實施例中，蝕刻罩幕層包含：執行第一乾式蝕刻製程以部分地凹進罩幕層；在執行第一乾式蝕刻製程後，在罩幕層上方沉積鈍化層；以及在沉積鈍化層後，執行第二乾式蝕刻製程。在一實施例中，方法更包含在經圖案化罩幕及鰭片上執行蝕刻製程，其中經圖案化罩幕的表面及鰭片的表面在執行蝕刻製程後比在執行蝕刻製程前更粗糙。
在一實施例中，方法包含：使基底圖案化以形成具有第一粗糙度的半導體條帶；在半導體條帶上執行蝕刻製程，其中在蝕刻製程後，半導體條帶具有大於第一粗糙度的第二粗糙度；在半導體條帶的通道區上方形成虛設閘極堆疊；在虛設閘極堆疊的側壁上形成閘極間隙壁；以及鄰近於通道區磊晶生長源極/汲極區。在一實施例中，方法更包含在半導體條帶的側壁上沉積膜，其中膜的表面具有大於第一粗糙度的第三粗糙度。在一實施例中，蝕刻製程包含使用SF6作為處理氣體的乾式蝕刻。在一實施例中，第二粗糙度具有0.5奈米與20奈米之間的均方根(RMS)值。在一實施例中，使基底圖案化包含在基底上形成經圖案化罩幕，且其中執行蝕刻製程更包含在經圖案化罩幕上執行蝕刻製程。在一實施例中，經圖案化罩幕具有凸面側壁。
在一實施例中，半導體元件包含自基底的上部表面延伸的鰭片、具有第一粗糙度的鰭片的側壁、沿鰭片的側壁延伸的膜、具有大於第一粗糙度的第二粗糙度的膜、安置於膜及鰭片上方的閘極堆疊以及鄰近於鰭片安置的磊晶區。在一實施例中，膜沿基底的上部表面延伸。在一實施例中，膜包含多晶矽。在一實施例中，多晶矽具有0.5奈米與20奈米之間的平均粒度。在一實施例 中，第二粗糙度具有0.5奈米與20奈米之間的均方根(RMS)值。
前文概述若干實施例的特徵以使得本領域的技術人員可更佳地理解本發明的態樣。本領域的技術人員應理解，其可易於使用本發明作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，這些等效構造並不脫離本發明的精神及範疇，且本領域的技術人員可在不脫離本發明的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
30:抗反射塗層
42:經圖案化第一罩幕
50:基底
50N、50P:區域
52:鰭片
53:鰭片結構
W1、W2:寬度

Claims (8)

  1. 一種半導體元件的形成方法，包括：在半導體基底上方沉積罩幕層；蝕刻所述罩幕層以形成經圖案化罩幕，其中所述經圖案化罩幕的側壁包括第一側壁區、第二側壁區以及第三側壁區，其中所述第一側壁區比所述第二側壁區距離所述半導體基底更遠且所述第二側壁區比所述第三側壁區距離所述半導體基底更遠，其中所述第二側壁區自所述第一側壁區及自所述第三側壁區橫向地突出；使用所述經圖案化罩幕來蝕刻所述半導體基底以形成鰭片；在所述經圖案化罩幕及所述鰭片上執行蝕刻製程，其中所述經圖案化罩幕的表面及所述鰭片的表面在執行所述蝕刻製程後比在執行所述蝕刻製程前更粗糙；在所述鰭片上方形成閘極堆疊；以及在鄰近於所述閘極堆疊的所述鰭片中形成源極區及汲極區。
  2. 如申請專利範圍第1項所述的方法，更包括：在所述經圖案化罩幕上方及在所述鰭片上方沉積多晶矽層；形成包圍所述鰭片的隔離區；以及移除所述經圖案化罩幕。
  3. 如申請專利範圍第2項所述的方法，其中沉積所述多晶矽層包括500℃與900℃之間的製程溫度。
  4. 如申請專利範圍第1項所述的方法，其中所述第二側壁區自所述第一側壁區橫向地突出2奈米與30奈米之間的橫向距離。
  5. 如申請專利範圍第1項所述的方法，其中蝕刻所述罩幕層包括：執行第一乾式蝕刻製程以使所述罩幕層部分地凹進；在執行所述第一乾式蝕刻製程後，在所述罩幕層上方沉積鈍化層；以及在沉積所述鈍化層後，執行第二乾式蝕刻製程。
  6. 一種半導體元件的形成方法，包括：使基底圖案化以形成具有第一粗糙度的半導體條帶；在所述半導體條帶上執行蝕刻製程，其中在所述蝕刻製程後，所述半導體條帶具有大於所述第一粗糙度的第二粗糙度；在所述半導體條帶的側壁上沉積膜，其中所述膜的表面具有大於所述第一粗糙度的第三粗糙度；在所述半導體條帶的通道區上方形成虛設閘極堆疊；在所述虛設閘極堆疊的側壁上形成閘極間隙壁；以及鄰近於所述通道區磊晶生長源極/汲極區。
  7. 一種半導體元件，包括：鰭片，自基底的上部表面延伸，所述鰭片的側壁具有第一粗糙度；膜，沿所述鰭片的側壁延伸，所述膜具有大於所述第一粗糙度的第二粗糙度；閘極堆疊，安置於所述膜及所述鰭片上方；以及磊晶區，鄰近於所述鰭片安置。
  8. 如申請專利範圍第7項所述的半導體元件，其中所述膜沿所述基底的所述上部表面延伸。
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