KR20200036698A - 반도체 ＦｉｎＦＥＴ 디바이스 및 방법 - Google Patents

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Abstract

방법은, 반도체 기판 위에 마스크 층을 퇴적하는 단계, 패터닝된 마스크를 형성하도록 상기 마스크 층을 에칭하는 단계로서, 상기 패터닝된 마스크의 측벽은 제1 측벽 영역, 제2 측벽 영역, 및 제3 측벽 영역을 포함하고, 상기 제1 측벽 영역은 상기 제2 측벽 영역보다 상기 반도체 기판으로부터 더 멀고, 상기 제2 측벽 영역은 상기 제3 측벽 영역보다 상기 반도체 기판으로부터 더 멀고, 상기 제2 측벽 영역은 상기 제1 측벽 영역으로부터 그리고 상기 제3 측벽 영역으로부터 측방향으로 돌출하는 것인, 상기 에칭하는 단계, 핀을 형성하도록 상기 패터닝된 마스크를 사용하여 상기 반도체 기판을 에칭하는 단계, 상기 핀 위에 게이트 스택을 형성하는 단계, 및 상기 게이트 스택에 인접한 소스 및 드레인 영역을 상기 핀에 형성하는 단계를 포함한다.

Description

반도체 ＦｉｎＦＥＴ 디바이스 및 방법{SEMICONDUCTOR FINFET DEVICE AND METHOD}
우선권 주장 및 상호참조
본 출원은, 2018년 9월 27일 출원되어 발명의 명칭이 “FinFET Device and Method”인 미국 가출원 번호 제62/737,780호의 이익을 주장하며, 이 출원은 참조에 의해 여기에 포함된다.
반도체 디바이스는 예를 들어 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 기기와 같은 다양한 전자 응용기기에 사용되고 있다. 반도체 디바이스는 통상적으로, 반도체 기판 위에 절연 또는 유전체 재료층, 전도성 재료층, 및 반도성 재료층을 순차적으로 퇴적하고, 리소그래피를 사용해 다양한 재료층을 패터닝하여 그 위에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있으며, 이는 더 많은 컴포넌트들이 주어진 영역 안에 집적될 수 있게 해준다. 그러나, 최소 피처 크기가 감소됨에 따라, 대처해야 할 추가의 문제가 발생한다.
방법은, 반도체 기판 위에 마스크 층을 퇴적하는 단계, 패터닝된 마스크를 형성하도록 상기 마스크 층을 에칭하는 단계로서, 상기 패터닝된 마스크의 측벽은 제1 측벽 영역, 제2 측벽 영역, 및 제3 측벽 영역을 포함하고, 상기 제1 측벽 영역은 상기 제2 측벽 영역보다 상기 반도체 기판으로부터 더 멀고, 상기 제2 측벽 영역은 상기 제3 측벽 영역보다 상기 반도체 기판으로부터 더 멀고, 상기 제2 측벽 영역은 상기 제1 측벽 영역으로부터 그리고 상기 제3 측벽 영역으로부터 측방향으로(laterally) 돌출하는 것인, 상기 에칭하는 단계, 핀을 형성하도록 상기 패터닝된 마스크를 사용하여 상기 반도체 기판을 에칭하는 단계, 상기 핀 위에 게이트 스택을 형성하는 단계, 및 상기 게이트 스택에 인접한 소스 및 드레인 영역을 상기 핀에 형성하는 단계를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따라 3차원 도면에서의 FinFET의 예를 예시한다.
도 2 내지 도 20b는 일부 실시예에 따른 FinFET의 제조에 있어서의 중간 단계들의 단면도이다.
도 21 내지 도 28b는 일부 실시예에 따른 FinFET의 제조에 있어서의 중간 단계들의 단면도이다.
도 29 내지 도 36b는 일부 실시예에 따른 FinFET의 제조에 있어서의 중간 단계들의 단면도이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
실시예는 특정 문맥, 즉 FinFET 디바이스 및 이의 형성 방법에 관련하여 기재될 것이다. 여기에서 설명되는 다양한 실시예는 인접한 핀들 간의 접착력(예컨대, “스틱션(stiction)”)으로 인한 핀 붕괴(collapsing) 가능성이 감소된 반도체 핀의 형성을 가능하게 한다. 여기에 기재된 실시예는 형성 동안 핀의 접촉 면적을 감소시키며, 이는 핀들 간의 접착력을 감소시킨다. 일부 실시예에서, 각각의 하드 마스크 영역으로부터 측방향 돌출부가 외측으로 연장하도록 핀 위의 하드 마스크 영역이 에칭되며, 이 돌출부는 하드 마스크 영역의 접촉 면적을 감소시킨다. 일부 실시예에서, 러프(rough) 막이 핀 위에 퇴적되며, 막의 거칠기는 핀의 접촉 면적을 감소시킨다. 일부 실시예에서, 핀의 측벽을 거칠게 하도록(roughen) 에칭 프로세스가 수행되며, 이는 핀의 접촉 면적을 감소시킨다. 이 방식으로, 스틱션으로 인한 프로세스 장애가 감소될 수 있고, 따라서 FinFET 제조 프로세스의 수율이 개선될 수 있다.
도 1은 일부 실시예에 따라 3차원 도면에서의 FinFET의 예를 예시한다. FinFET은 기판(50)(예컨대, 반도체 기판) 상의 핀(52)을 포함한다. 아이솔레이션(isolation) 영역(56)이 기판(50)에 배치되고, 핀(52)은 이웃하는 아이솔레이션 영역들(56) 위에 그리고 그 사이로부터 돌출한다. 아이솔레이션 영역(56)은 기판(50)과 별개인 것으로 기재/예시되어 있지만, 여기에서 사용될 때 용어 "기판”은 반도체 기판만 또는 아이솔레이션 영역을 포함한 반도체 기판을 지칭하도록 사용될 수 있다. 또한, 핀(52)이 기판(50)과 단일의 연속적인 재료로서 예시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이에 관련하여, 핀(52)은 이웃하는 아이솔레이션 영역들(56) 사이에 연장하는 부분을 지칭한다.
게이트 유전체 층(92)이 핀(52)의 측벽을 따라 상부 표면 위에 있고, 게이트 전극(94)이 게이트 유전체 층(92) 위에 있다. 소스/드레인 영역(82)이 게이트 유전체 층(92) 및 게이트 전극(94)에 관련하여 핀(52)의 대향 측에 배치된다. 도 1은 추후의 도면에서 사용되는 기준 단면들을 더 예시한다. 단면 A-A는 게이트 전극(94)의 길이방향 축을 따라 있으며 예를 들어 FinFET의 소스/드레인 영역(82) 사이의 전류 흐름 방향에 수직인 방향으로 이루어진다. 단면 B-B는 단면 A-A에 수직이고, 핀(52)의 길이 축을 따라 있으며 예를 들어 FinFET의 소스/드레인 영역(82) 사이의 전류 흐름의 방향으로 이루어진다. 단면 C-C는 단면 A-A에 평행하고 FinFET의 소스/드레인 영역을 통해 연장한다. 후속 도면들은 명확하게 하기 위해 이 기준 단면들을 참조한다.
여기에서 설명되는 일부 실시예는 게이트-라스트(gate-last) 프로세스를 사용하여 형성되는 FinFET에 관련하여 설명된다. 다른 실시예에서, 게이트 퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 일부 실시예는 평면 FET과 같은 평면 디바이스에 사용되는 양상도 고려한다.
도 2 내지 도 20b는 일부 실시예에 따른 FinFET의 제조에 있어서의 중간 단계들의 단면도이다. 도 2 내지 도 7은, 복수의 핀/FinFET에 대한 것임을 제외하고는, 도 1에 예시된 기준 단면 A-A를 예시한다. 복수의 핀/FinFET에 대한 것임을 제외하고는, 도 4, 도 5, 도 6a 내지 도 6c, 도 7a 및 도 7b, 도 8 내지 도 11, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 19a, 및 도 20a는 도 1에 예시된 기준 단면 A-A를 따라 예시되고, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 18c, 도 19b, 및 도 20b는 도 1에 예시된 유사한 단면 B-B를 따라 예시된다. 도 14c 및 도 14d는, 복수의 핀/FinFET에 대한 것임을 제외하고는, 도 1에 예시된 기준 단면 C-C를 따라 예시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, 도핑되거나(예컨대, p 타입 또는 n 타입 도펀트로) 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은 NMOS 트랜지스터와 같은 n 타입 디바이스, 예컨대 n 타입 FinFET을 형성하기 위한 것일 수 있다. 영역(50P)은 PMOS 트랜지스터와 같은 p 타입 디바이스, 예컨대 p 타입 FinFET을 형성하기 위한 것일 수 있다. 영역(50N)은 영역(50P)으로부터 물리적으로 분리될 수 있으며(분리기(51)에 의해 예시된 바와 같이), 임의의 수의 디바이스 특징부(예컨대, 다른 활성 디바이스, 도핑된 영역, 아이솔레이션 구조물 등)가 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
도 2에 더 예시된 바와 같이, 막 스택이 기판(50) 위에 형성된다. 막 스택은 반사 방지 코팅(ARC; anti-reflective coating)(30), 제1 마스크 층(32), 및 제2 마스크 층(34)을 포함한다. 다른 실시예에서, 막 스택은 더 많은 수의 층 또는 더 적은 수의 층을 포함할 수 있다. 포토레지스트 구조물(36)이 제2 마스크 층(34) 위에 형성되며 제2 마스크 층(34)을 패터닝하기 위한 에칭 마스크로서 사용된다.
일부 실시예에서, ARC(30)는 비정질 실리콘, 폴리실리콘, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등, 또는 이들의 조합과 같은 재료로 형성될 수 있다. 실시예에서, ARC(30)는 실리콘 산화물이다. ARC(30)는 원자층 증착(ALD; atomic layer deposition), 화학적 기상 증착(CVD; chemical vapor deposition), 고밀도 플라즈마 CVD(HDP-CVD; high density plasma CVD), 물리적 기상 증착(PVD; physical vapor deposition) 등과 같은 임의의 적합한 퇴적 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, ARC(30)는 약 1 nm와 약 10 nm 사이의 두께를 갖는다.
제1 마스크 층(32)이 ARC(30) 위에 형성된다. 제1 마스크 층(32)은 금속 재료, 유전체 재료, 또는 조합과 같은 재료로 형성될 수 있다. 제1 마스크 층(32)은 티타늄 질화물, 티타늄, 탄탈 질화물, 탄탈 등과 같은 금속 재료를 포함할 수 있다. 제1 마스크 층(32)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등, 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 제1 마스크 층(32)은 ALD, CVD, PVD 등과 같은 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 제1 마스크 층(32)은 약 10 nm와 약 30 nm 사이의 두께를 갖는다.
제2 마스크 층(34)이 제1 마스크 층(32) 위에 형성된다. 제2 마스크 층(34)은 금속 재료, 유전체 재료, 또는 조합과 같은 재료로 형성될 수 있다. 제2 마스크 층(34)은 티타늄 질화물, 티타늄, 탄탈 질화물, 탄탈 등과 같은 금속 재료를 포함할 수 있다. 제2 마스크 층(34)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등, 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제1 마스크 층(32) 및 제2 마스크 층(34)의 재료는, 제2 마스크 층(34)이 제1 마스크 층(33)에 비해 높은 에칭 선택도를 가질 수 있도록 선택된다. 예를 들어, 일부 실시예에서, 제1 마스크 층(32)은 실리콘 질화물일 수 있고, 제2 마스크 층(34)은 실리콘 산화물일 수 있다. 제2 마스크 층(34)은 ALD, CVD, PVD 등과 같은 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 제2 마스크 층(34)은 약 10 nm와 약 100 nm 사이의 두께를 갖는다.
도 3으로 가면, 포토레지스트 구조물(36)이 막 스택의 제2 마스크 층(34) 위에 형성된다. 포토레지스트 구조물(36)은 단층(예컨대, 포토레지스트 층)일 수 있거나 다층 구조물(예컨대, 이층 또는 삼층 포토레지스트 구조물)일 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 포토레지스트 구조물(36)은 하부 층(36A), 중간 층(36B), 및 상부 층(36C)을 포함한 삼층 포토레지스트 구조물일 수 있다. 상부 층(36C)은 유기 재료를 포함할 수 있는, 포토레지스트와 같은 감광 재료로 형성될 수 있다. 하부 층(36A)은 예를 들어 하부 반사 방지 코팅(BARC; bottom anti-reflective coating)일 수 있다. 중간 층(36B)은, 질화물(예컨대 실리콘 질화물), 산질화물(예컨대 실리콘 산질화물), 산화물(예컨대 실리콘 산화물) 등과 같은 유전체 재료일 수 있는 무기 재료로 형성되거나 이를 포함할 수 있다. 중간 층(36B)은 상부 층(36C) 및 하부 층(36A)에 비해 높은 에칭 선택도를 가질 수 있다. 그 결과, 상부 층(36C)은 중간 층(36B)의 패터닝을 위한 에칭 마스크로서 사용되고, 중간 층(36B)은 하부 층(36A)의 패터닝을 위한 에칭 마스크로서 사용된다. 일부 실시예에서, 포토레지스트 구조물(36)의 하부 층(36A)의 재료는 제2 마스크 층(34)에 비해 높은 에칭 선택도를 가질 수 있다. 예를 들어, 일부 실시예에서, 하부 층(36A)은 실리콘 질화물일 수 있고, 제2 마스크 층(34)은 실리콘 산화물일 수 있다.
도 4로 가면, 포토레지스트 구조물(36)은 포토레지스트 구조물(36)로부터 에칭 마스크(46)를 형성하도록 패터닝된다. 예를 들어, 포토레지스트 구조물(36)의 상부 층(36C)(도 3 참조)이 그에 개구를 형성하도록 임의의 적합한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 상부 층(36C)의 패터닝 후에, 상부 층(36C)에서의 개구의 패턴을 중간 층(36B)에 전사하도록 에칭 프로세스가 수행된다. 에칭 프로세스는 이방성 건식 에칭 프로세스와 같은 이방성 에칭 프로세스일 수 있다. 개구의 패턴이 중간 층(36B)에 전사된 후에, 중간 층(36B)의 패턴을 하부 층(36a)에 전사하도록 에칭 프로세스가 수행된다. 일부 실시예에서, 중간 층(36B)의 패턴을 하부 층(36A)에 전사하는 에칭 프로세스 동안 상부 층(36C)이 제거될 수 있다. 하부 층(36A), 중간 층(36B), 및 상부 층(36C)(존재하는 경우)의 남은 부분은 에칭 마스크(46)를 형성한다.
도 5로 가면, 에칭 마스크(46)의 패턴을 제2 마스크 층(34)에 전사하도록 에칭 프로세스가 사용되며, 패터닝된 제2 마스크(44)를 형성한다. 에칭 프로세스는 습식 에칭 프로세스 및/또는 건식 에칭 프로세스를 포함할 수 있다. 예를 들어, 에칭 프로세스는 이방성 건식 에칭 프로세스일 수 있다. 에칭 프로세스는 제1 마스크 층(32)의 재료 위의 제2 마스크 층(34)의 재료에 대해 선택적일 수 있다.
도 6a 내지 도 6c로 가면, 패터닝된 제1 마스크(42)(도 6c, 도 7a 및 도 7b 참조)를 형성하기 위해, 패터닝된 제2 마스크(44)의 패턴을 제1 마스크 층(32)에 전사하도록 에칭 프로세스(48)가 수행된다. 도 6a 내지 도 7에 도시된 예시적인 패터닝된 제1 마스크(42)는 상부 부분(42C), 상부 부분(42C) 아래의 중간 부분(42B), 및 중간 부분(42B) 아래의 하부 부분(42A)을 포함한다. 상부 부분(42C), 중간 부분(42B), 및 하부 부분(42A)은 아래에 기재되는 상이한 측벽 특성을 갖는 패터닝된 제1 마스크(42)의 영역들에 대응한다. 에칭 프로세스(48)는, 패터닝된 제1 마스크(42)의 중간 부분(42B)이 상부 부분(42C) 또는 하부 부분(42A)보다 더 큰 폭을 갖도록, 패터닝된 제1 마스크(42)를 에칭하는 하나 이상의 에칭을 포함한다. 예를 들어, 도 6b 내지 도 7에 도시된 바와 같이, 패터닝된 제1 마스크(42)는 볼록한 측벽을 가질 수 있거나 측방향 돌출부(43)를 포함할 수 있다. 도 6a 내지 도 6c에 도시된 실시예에 기재되는 에칭 프로세스(48)는 3번의 에칭 단계(48A-C)를 포함하지만, 다른 실시예에서 에칭 프로세스(48)는 더 많거나 더 적은 단계를 포함할 수 있다. 일부 실시예에서 에칭 프로세스(48)는 단일 연속 에칭 프로세스일 수 있다. 에칭 프로세스(48)는 패터닝된 제1 마스크(42)를 형성하기 위한 예시적인 기술이며, 다른 실시예에서, 패터닝된 제1 마스크(42)는 다른 기술을 사용하여 형성될 수 있다.
도 6a를 참조하면, 패터닝된 제2 마스크(44)를 에칭 마스크로서 사용하여 제1 마스크 층(32)의 일부를 제거하도록 제1 에칭 단계(48A)가 수행된다. 제1 에칭 단계(48A) 후에 남아있는 제1 마스크 층(32)의 일부는 상부 부분(42A)을 형성한다. 제1 에칭 단계(48A)는 예를 들어, 이방성 플라즈마 에칭 프로세스와 같은 이방성 건식 에칭 프로세스일 수 있으며, 이는 프로세스 챔버에서 수행될 수 있다. 일부 실시예에서, 제1 에칭 단계(48A)는 약 100 와트와 약 1400 와트 사이의 RF 전력을 갖는 플라즈마를 생성하는 것을 포함한다. 제1 에칭 단계(48A)는 약 1 mTorr와 약 100 mTorr 사이의 압력에서 그리고 약 25 ℃와 약 300 ℃ 사이의 프로세스 온도에서 수행될 수 있다. 일부 실시예에서, 제1 에칭 단계(48A)는 CF4, CH2F2, CH3F, CHF3, SF6, NF3, Cl2, Ar, O2, N2, 플루오르화물, 염화물, 브롬화물, 수소화물 등과 같은 하나 이상의 프로세스 가스, 다른 유형의 프로세스 가스, 또는 조합을 사용할 수 있다. 일부 실시예에서, 프로세스 가스 또는 프로세스 가스들의 조합은 약 5 sccm과 약 100 sccm 사이의 유량으로 프로세스 챔버 안으로 흐를 수 있다. 일부 실시예에서, 제1 에칭 단계(48A)는 약 10 V와 약 500 V 사이의 DC 전압 바이어스를 생성하는 것을 포함한다. 일부 실시예에서, 제1 에칭 단계(48A)는 제1 마스크 층(32) 안으로 약 1 nm와 약 50 nm 사이의 깊이를 에칭할 수 있다.
도 6b로 가면, 제1 마스크 층(32)을 더 에칭하도록 제2 에칭 단계(48B)가 수행되며, 중간 부분(42B)을 형성한다. 제2 에칭 단계(48B)의 에칭 파라미터는 제1 에칭 단계(48A)의 에칭 파라미터와 상이할 수 있고, 제2 에칭 단계(48B)의 에칭 파라미터는, 중간 부분(48B)이 상부 부분(42C)의 폭보다 더 큰 폭을 갖도록 제어될 수 있다. 예를 들어, 제2 에칭 단계(48B)의 에칭 파라미터는 돌출부(43)를 형성하도록 제어되거나 조정될 수 있다. 일부 실시예에서, 제2 에칭 단계(48B)의 에칭 파라미터는, 제1 에칭 단계(48A)에 비해 제2 에칭 단계(48B)의 에칭 속도 및/또는 이방성(anisotropy)을 감소시키도록 제어될 수 있다. 예를 들어, RF 전력, DC 전압, 프로세스 가스 유량, 프로세스 가스 혼합, 또는 다른 파라미터가 조정될 수 있다. 에칭 속도를 낮추고 그리고/또는 에칭의 이방성을 증가시킴으로써, 제1 마스크 층(32)의 측벽에 더 가까운 제1 마스크 층(32)의 영역이, 제1 마스크 층(32)의 측벽으로부터 더 멀리 있는 제1 마스크 층(32)의 영역보다 더 적게 에칭될 수 있다. 예를 들어, 이웃하는 상부 부분(42A) 사이의 제1 마스크 층(32)의 영역은, 상부 부분(42A)에 인접한 제1 마스크 층(32)의 영역보다 더 큰 속도로 에칭될 수 있다. 이 방식으로, 돌출부(43)를 갖는 중간 부분(42B)이 형성될 수 있다.
일부 실시예에서, 제2 에칭 단계(48B)는 약 100 와트와 약 1400 와트 사이의 RF 전력을 갖는 플라즈마를 생성하는 것을 포함한다. 제2 에칭 단계(48B)는 약 1 mTorr와 약 100 mTorr 사이의 압력에서 그리고 약 25 ℃와 약 300 ℃ 사이의 프로세스 온도에서 수행될 수 있다. 일부 실시예에서, 제2 에칭 단계(48B)는 CF4, CH2F2, CH3F, CHF3, SF6, NF3, Cl2, Ar, O2, N2, 플루오르화물, 염화물, 브롬화물, 수소화물 등과 같은 하나 이상의 프로세스 가스, 다른 유형의 프로세스 가스, 또는 조합을 사용할 수 있다. 일부 실시예에서, 프로세스 가스 또는 프로세스 가스들의 조합은 약 5 sccm과 약 100 sccm 사이의 유량으로 프로세스 챔버 안으로 흐를 수 있다. 일부 실시예에서, 제2 에칭 단계(48B)는 약 10 V와 약 500 V 사이의 DC 전압 바이어스를 생성하는 것을 포함한다. 일부 실시예에서, 제2 에칭 단계(48B)는 제1 마스크 층(32) 안으로 약 1 nm와 약 50 nm 사이의 깊이를 에칭할 수 있다.
일부 실시예에서, 돌출부(43)를 형성하거나 그렇지 않은 경우 중간 부분(42B)의 측벽 프로파일을 제어하기 위하여 제2 에칭 단계(48B) 전에 또는 제2 에칭 단계(48B) 동안 하나 이상의 패시베이션 층(도면에 도시되지 않음)이 형성될 수 있다. 패시베이션 층은 그 표면에서의 에칭을 감소시키도록 제2 에칭 단계(48B) 동안 제1 마스크 층(32)의 표면을 덮을 수 있다. 예를 들어, 패시베이션 층은 상부 부분(42C)의 측벽 표면 또는 중간 부분(42B)의 노출된 표면을 덮을 수 있다. 패시베이션 층은 CxFy 폴리머 재료 등일 수 있고, CF4, CH2F2, CH3F, CHF3 등, 또는 조합과 같은 패시베이션 프로세스 가스를 사용하여 플라즈마 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 제2 에칭 단계(48B) 동안 에칭 및 패시베이션 프로세스 가스 둘 다를 프로세스 챔버 안으로 흘림으로써 패시베이션 층은 제1 마스크 층(32)이 에칭되고 있을 때에 동시에 형성될 수 있다. 일부 실시예에서, 패시베이션 층은 제1 마스크 층(32)이 에칭되는 동안과 별개의 패시베이션 단계에서 형성될 수 있다. 예를 들어, 패시베이션 층은, 패시베이션 프로세스 가스가 흐르고 에칭 프로세스 가스가 흐르지 않는 동안인 패시베이션 단계에서 형성될 수 있다. 일부 실시예에서, 교대의 에칭 단계 및 패시베이션 층 단계의 사이클이 수행될 수 있으며, 제1 마스크 층(32)의 표면이 교대로 에칭된 다음 패시베이션 층에 의해 보호된다. 일부 실시예에서, 패시베이션 프로세스 가스 또는 가스들의 조합은 약 5 sccm와 약 100 sccm 사이의 유량으로 프로세스 챔버 안으로 흐를 수 있다.
일부 실시예에서, 제2 에칭 단계(48B) 전에, 상부 부분(45C)의 측벽 위를 포함하여 제1 마스크 층의 표면 위에 패시베이션 층이 선택적으로 형성될 수 있다. 상부 부분(45C)의 측벽 위에 형성된 패시베이션 층은, 상부 부분(45C)에 가까이 있는 제1 마스크 층(32)의 영역이 제2 에칭 단계(48B) 동안 에칭되는 것으로부터 보호할 수 있다. 제1 마스크 층(32)의 노출된 측벽을 보호하도록 제2 에칭 단계(48B) 동안 추가의 패시베이션 층이 형성될 수 있다. 예를 들어, 제1 마스크 층(32)을 에칭한 다음 제1 마스크 층(32)의 에칭된 측벽 상에 패시베이션 층을 형성하는 사이클이, 제1 마스크 층(32)의 측벽 프로파일을 형상화(shape)하도록 수행될 수 있다. 이 방식으로, 패시베이션 단계 및 에칭 단계의 특성이 돌출부(43)를 형성하도록 제어될 수 있다. 일부 실시예에서, 상부 부분(42C)의 측벽은 중간 부분(42B)의 측벽과 연속적일 수 있다(예컨대, 매끄럽거나 유사하게 경사짐).
도 6c로 가면, 제1 마스크 층(32)의 일부를 더 에칭하도록 제3 에칭 단계(48C)가 수행되며, 패터닝된 제1 마스크(42)를 형성한다. 도 6c에 도시된 바와 같이, 제3 에칭 단계(48C)는 또한 ARC(30)를 에칭하고 기판(50)을 노출시킬 수 있다. 제3 에칭 단계(48C)는, 중간 부분(42B)의 폭보다 더 작은 폭을 갖는 패터닝된 제1 마스크(42)의 하부 부분(42A)을 형성할 수 있다. 일부 실시예에서, 제3 에칭 단계(48C)의 에칭 파라미터는 제2 에칭 단계(48B)의 에칭 파라미터와 상이하다. 일부 실시예에서, 하부 부분(42A)의 측벽은 중간 부분(42B)의 측벽과 연속적일 수 있다(예컨대, 매끄럽거나 유사하게 경사짐). 일부 실시예에서, 제3 에칭 단계(48C)는 약 10 와트와 약 1400 와트 사이의 RF 전력을 갖는 플라즈마를 생성하는 것을 포함한다. 제3 에칭 단계(48C)는 약 1 mTorr와 약 100 mTorr 사이의 압력에서 그리고 약 25 ℃와 약 300 ℃ 사이의 프로세스 온도에서 수행될 수 있다. 일부 실시예에서, 제3 에칭 단계(48C)는 CF4, CH2F2, CH3F, CHF3, SF6, NF3, Cl2, Ar, O2, N2, 플루오르화물, 염화물, 브롬화물, 수소화물 등과 같은 하나 이상의 프로세스 가스, 다른 유형의 프로세스 가스, 또는 조합을 사용할 수 있다. 일부 실시예에서, 프로세스 가스 또는 프로세스 가스들의 조합은 약 5 sccm과 약 100 sccm 사이의 유량으로 프로세스 챔버 안으로 흐를 수 있다. 일부 실시예에서, 제3 에칭 단계(48C)는 약 10 V와 약 500 V 사이의 DC 전압 바이어스를 생성하는 것을 포함한다.
도 7a 및 도 7b에서, 핀(52)이 기판(50)에 형성된다. 도 7b는 패터닝된 제1 마스크(42) 및 ARC(30)를 포함하여, 핀(52)의 상부의 클로즈업 도면을 도시한다. 핀(52)은 반도체 스트립이다. 일부 실시예에서, 핀(52)은 패터닝된 제1 마스크(42)를 에칭 마스크로서 사용하여 기판(50)에 트렌치를 에칭함으로써 기판(50)에 형성될 수 있다. 각각의 핀(52) 및 그 위의 층(예컨대, ARC(30), 패터닝된 제1 마스크(42) 등)은 핀 구조물(53)을 형성한다. 에칭은 반응성 이온 에칭(RIE; reactive ion etch), 중성 빔 에칭(NBE; neutral beam etch) 등, 또는 이들의 조합과 같은 임의의 수락가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 일부 실시예에서, 핀(52)은 약 5 nm와 약 50 nm 사이인 폭(W1)을 가질 수 있다. 인접한 핀들(52)은 약 5 nm와 약 50 nm 사이인 폭(W2)에 의해 분리될 수 있다. 일부 실시예에서, 둘 이상의 인접한 핀들(52)은, 인접한 핀(52)의 하부 부분이 합쳐지는(merged) “크라운(crown)” 구조물로 형성될 수 있다.
도 7b에 도시된 바와 같이, 패터닝된 제1 마스크(42)의 중간 부분(42B)은 핀(52)의 최상부 영역의 폭(W1’)보다 더 큰 중간 폭(W3)을 갖는다. 일부 실시예에서, 중간 폭(W3)은 약 7 nm와 약 80 nm 사이이다. 폭(W1’)은 폭(W1)과 대략 동일할 수 있다(도 7a 참조). 도 7a 및 도 7b에 도시된 바와 같이, 패터닝된 제1 마스크(42)의 중간 부분(42B)은 핀(52)의 최상부 영역을 넘어 측방향으로 연장하는 돌출부(43)를 포함할 수 있다. 돌출부는 약 1 nm와 약 50 nm 사이인 높이(H1)를 가질 수 있다. 제1 마스크 층(32)의 두께에 대한 H1의 비(ratio)는 약 2:1와 약 20:1 사이일 수 있다. 일부 경우에, 인접한 핀 구조물들(53) 간의 접착력(예컨대, 반 데르 발스 힘, 모세관 힘 등)은 인접한 핀 구조물들(53)을 서로에 대해 굽히거나 붕괴시킬 수 있다. 각각의 핀(52)을 넘어 측방향으로 연장하는 패터닝된 제1 마스크(42)를 형성함으로써, 각각의 핀 구조물(53)의 접촉 면적이 감소되고, 인접한 핀 구조물들(53) 간의 접착력도 또한 감소된다. 따라서, 돌출 형상을 갖는 패터닝된 제1 마스크(42)를 형성하는 것은 핀 구조물(53)이 붕괴될 가능성을 감소시킴으로써 프로세스 수율을 개선할 수 있다.
계속해서 도 7b를 참조하면, 패터닝된 제1 마스크(42)의 상부 부분(42C)은 상부 폭(W4)을 가질 수 있고, 패터닝된 제1 마스크(42)의 하부 부분(42A)은 하부 폭(W5)을 가질 수 있다. 상부 폭(W4) 및/또는 하부 폭(W5)은 중간 폭(W3)보다 더 작을 수 있다. 일부 실시예에서, 상부 폭(W4)은 약 5 nm와 약 50 nm 사이이고, 하부 폭(W5)은 약 5 nm와 약 50 nm 사이이다. 일부 실시예에서, W4:W3의 비는 약 1:1.2와 약 1:1.5 사이이다. 일부 실시예에서, 중간 부분(42B)의 돌출부(43)는 상부 부분(42C) 또는 하부 부분(42A)의 측벽을 넘어 측방향으로 거리(D1)만큼 연장할 수 있다. 거리(D1)는 약 2 nm와 약 30 nm 사이일 수 있다. 일부 경우에, 돌출부(43)가 적어도 2 nm인 거리(D1)를 연장하게 함으로써 핀 구조물(53) 붕괴 가능성이 보다 효과적으로 감소될 수 있다.
도 8에서, 기판(50) 위에 그리고 이웃하는 핀 구조물들(53) 사이에 절연 재료(54)가 형성된다. 절연 재료(54)는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 CVD(HDP-CVD; high density plasma CVD), 유동가능 CVD(FCVD; flowable CVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반의 재료 퇴적 및 산화물과 같은 또다른 재료로 변환하게 하기 위한 포스트 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 예시된 실시예에서, 절연 재료(54)는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 프로세스가 수행될 수 있다. 실시예에서, 절연 재료(54)는 과도한 절연 재료(54)가 핀 구조물(53)을 덮도록 형성된다. 절연 재료(54)가 단일 층으로서 예시되어 있지만, 일부 실시예는 복수의 층을 이용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(도시되지 않음)가 먼저 기판(50) 및 핀 구조물(53)의 표면을 따라 형성될 수 있다. 그 후에, 상기에 설명된 바와 같은 충전 재료가 라이너 위에 형성될 수 있다.
도 9에서, 핀(52) 위의 과도한 절연 재료(54)를 제거하도록 제거 프로세스가 절연 재료(54)에 적용된다. ARC(30) 및 패터닝된 제1 마스크(42)도 또한 제거될 수 있다. 일부 실시예에서, 화학 기계적 연마(CMP; chemical mechanical polish), 에칭 백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후에 핀(52)과 절연 재료(54)의 상부 표면이 평평하도록(level) 핀(52)을 노출시킨다.
도 10에서, 절연 재료(54)는 쉘로우 트렌치 아이솔레이션(STI; Shallow Trench Isolation) 영역(56)을 형성하도록 리세싱된다. 절연 재료(54)는, 영역(50N) 및 영역(50P)에서의 핀(52)의 상부 부분이 이웃하는 STI 영역들(56) 사이로부터 돌출하도록 리세싱된다. 또한, STI 영역(56)의 상부 표면은 예시된 바와 같은 평평한 표면, 볼록한 표면, 오목 표면(디싱과 같은), 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상부 표면은 적합한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. STI 영역(56)은, 절연 재료(54)의 재료에 대해 선택적인 것과 같은 수락가능한 에칭 프로세스를 사용하여 리세싱될 수 있다(예컨대, 핀(52)의 재료보다 더 빠른 속도로 절연 재료(54)의 재료를 에칭함). 예를 들어, 예컨대 dHF(dilute hydrofluoric) 산을 사용하는 적합한 에칭 프로세스를 이용한 화학적 산화물 제거가 사용될 수 있다.
또한 도 10에서, 적합한 웰(도시되지 않음)이 핀(52) 및/또는 기판(50)에 형성될 수 있다. 일부 실시예에서, P 웰이 영역(50N)에 형성될 수 있고, N 웰이 영역(50P)에 형성될 수 있다. 일부 실시예에서, P 웰 또는 N 웰이 영역(50N) 및 영역(50P) 둘 다에 형성된다.
상이한 웰 타입을 갖는 실시예에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계가 포토레지스트 또는 다른 마스크(도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 영역(50N)에서의 핀(52) 및 STI 영역(56) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 PMOS 영역과 같은 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기술을 사용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n 타입 불순물 주입이 영역(50P)에서 수행되고, 포토레지스트는 n 타입 불순물이 NMOS 영역과 같은 영역(50N) 안으로 주입되는 것을 실질적으로 막을 마스크로서 작용할 수 있다. N 타입 불순물은 1018 cm-3 이하의 농도, 예컨대 약 1017 cm-3와 약 1018 cm-3 사이의 농도로 영역에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 후에, 예컨대 수락가능한 애싱 프로세스에 의해 포토레지스트가 제거된다.
영역(50P)의 주입에 이어서, 영역(50P)에서의 핀(52) 및 STI 영역(56) 위에 포토레지스트가 형성된다. 포토레지스트는 NMOS 영역과 같은 기판(50)의 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기술을 사용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p 타입 불순물 주입이 영역(50N)에서 수행될 수 있고, 포토레지스트는 p 타입 불순물이 PMOS 영역과 같은 영역(50P) 안으로 주입되는 것을 실질적으로 막을 마스크로서 작용할 수 있다. p 타입 불순물은 1018 cm-3 이하의 농도, 예컨대 약 1017 cm-3와 약 1018 cm-3 사이의 농도로 영역에 주입되는 붕소, BF2, 인듐 등일 수 있다. 주입 후에, 예컨대 수락가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수 있다. 영역(50N) 및 영역(50P)의 주입 후에, 주입된 p 타입 및/또는 n 타입 불순물을 활성화시키도록 어닐이 수행될 수 있다.
도 11에서, 더미 유전체 층(60)이 핀(52) 상에 형성된다. 더미 유전체 층(60)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 수락가능한 기술에 따라 퇴적되거나 열 성장될 수 있다. 더미 게이트 층(62)이 더미 유전체 층(60) 위에 형성되고, 마스크 층(64)이 더미 게이트 층(62) 위에 형성된다. 더미 게이트 층(62)은 더미 유전체 층(60) 위에 퇴적된 다음, 예컨대 CMP에 의해 평탄화될 수 있다. 마스크 층(64)이 더미 게이트 층(62) 위에 퇴적될 수 있다. 더미 게이트 층(62)은 전도성 재료일 수 있고, 비정질 실리콘, 다결정질 실리콘(polysilicon), 다결정질 실리콘-게르마늄(poly-SiGe), 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(62)은 물리적 기상 증착(PVD; physical vapor deposition), CVD, 스퍼터 퇴적, 또는 전도성 재료를 퇴적하기 위해 당해 기술분야에 공지되고 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 층(62)은 아이솔레이션 영역의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료로 제조될 수 있다. 마스크 층(64)은 예를 들어 SiN, SiON 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(62) 및 단일 마스크 층(64)이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 단지 설명을 위한 목적으로 더미 유전체 층(60)이 핀(52)만 덮는 것으로 도시되어 있음을 유의하여야 한다. 일부 실시예에서, 더미 유전체 층(60)은, 더미 유전체 층(60)이 STI 영역(56)을 덮도록 퇴적될 수 있으며, 더미 게이트 층(62)과 STI 영역(56) 사이에 연장한다.
도 12a 내지 도 20b는 실시예 디바이스의 제조에 있어서 다양한 추가의 단계들을 예시한다. 도 12a 내지 도 20b는 영역(50N)이나 영역(50P)에서의 특징부를 예시한다. 예를 들어, 도 12a 내지 도 20b에 예시된 구조물은 영역(50N)과 영역(50P) 둘 다에 적용가능할 수 있다. 영역(50N)과 영역(50P)의 구조물의 차이(만약 있다면)가 각각의 도면에 수반되는 텍스트에 기재된다.
도 12b 및 도 12b에서, 마스크 층(64)(도 11 참조)은 마스크(74)를 형성하도록 수락 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 그 다음, 마스크(74)의 패턴이 더미 게이트 층(62)에 전사될 수 있다. 일부 실시예(예시되지 않음)에서, 마스크(74)의 패턴은 또한, 더미 게이트(72)를 형성하도록 수락가능한 에칭 기술에 의해 더미 유전체 층(60)에 전사될 수 있다. 더미 게이트(72)는 핀(52)의 각자의 채널 영역(58)을 덮는다. 마스크(74)의 패턴은 더미 게이트(72)의 각각을 인접한 더미 게이트로부터 물리적으로 분리하도록 사용될 수 있다. 더미 게이트(72)는 또한, 각자의 에피텍셜 핀(52)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
또한 도 12a 및 도 12b에서, 게이트 시일(seal) 스페이서(80)가 더미 게이트(72), 마스크(74) 및/또는 핀(52)의 노출된 표면 상에 형성될 수 있다. 열 산화 또는 퇴적 다음의 이방성 에칭이 게이트 시일 스페이서(80)를 형성할 수 있다.
게이트 시일 스페이서(80)의 형성 후에, 저농도 도핑 소스/드레인(LDD; lightly doped source/drain) 영역(명시적으로 예시되지 않음)을 위한 주입이 수행될 수 있다. 상이한 디바이스 타입의 실시예에서, 도 6에서 상기에 설명된 주입과 마찬가지로, 포토레지스트와 같은 마스크가 영역(50P)을 노출시키면서 영역(50N) 위에 형성될 수 있고, 적합한 타입(예컨대, p 타입) 불순물이 영역(50P)에서의 노출된 핀(52) 안으로 주입될 수 있다. 그 다음, 마스크가 제거될 수 있다. 그 후에, 포토레지스트와 같은 마스크가 영역(50N)을 노출시키면서 영역(50P) 위에 형성될 수 있고, 적합한 타입 불순물(예컨대, n 타입)이 영역(50N)에서의 노출된 핀(52) 안으로 주입될 수 있다. 그 다음, 마스크가 제거될 수 있다. n 타입 불순물은 앞서 설명된 임의의 n 타입 불순물일 수 있고, p 타입 불순물은 앞서 설명된 임의의 p 타입 불순물일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1015 cm-3 내지 약 1016 cm-3의 불순물의 농도를 가질 수 있다. 주입된 불순물을 활성화시키도록 어닐이 수행될 수 있다.
도 13a 및 도 13b에서, 게이트 스페이서(86)가 더미 게이트(72) 및 마스크(74)의 측벽을 따라 게이트 시일 스페이서(80) 상에 형성된다. 게이트 스페이서(86)는, 절연 재료를 컨포멀하게(conformally) 퇴적하고 그 후에 절연 재료를 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(86)의 절연 재료는 실리콘 질화물, SiCN, 이들의 조합 등일 수 있다.
도 14a 및 도 14b에서, 에피텍셜 소스/드레인 영역(82)이 각자의 채널 영역(58)에서 응력을 가하도록 핀(52)에 형성되며, 그에 의해 성능을 개선한다. 에피텍셜 소스/드레인 영역(82)은, 각각의 더미 게이트(72)가 각자의 이웃하는 에피텍셜 소스/드레인 영역(82)의 쌍 사이에 배치되도록 핀(52)에 형성된다. 일부 실시예에서, 에피텍셜 소스/드레인 영역(82)은 핀(52) 안으로 연장할 수 있고 핀(52)을 통해 관통할 수도 있다. 일부 실시예에서, 게이트 스페이서(86)는 더미 게이트(72)로부터 에피텍셜 소스/드레인 영역(82)을 적합한 측방향 거리 만큼 분리하도록 사용되며, 그리하여 에피텍셜 소스/드레인 영역(82)은 결과적인 FinFET의 후속 형성되는 게이트를 단락시키지 않는다.
영역(50N), 예컨대 NMOS 영역에서의 에피텍셜 소스/드레인 영역(82)은, 영역(50P), 예컨대 PMOS 영역을 마스킹하고 핀(52)에 리세스를 형성하도록 영역(50N)에서의 핀(52)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그 다음, 영역(50N)에서의 에피텍셜 소스/드레인 영역(82)이 리세스에서 에피텍셜 성장된다. 에피텍셜 소스/드레인 영역(82)은, 예컨대 n 타입 FinFET에 대하여 적합한, 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50N)에서의 에피텍셜 소스/드레인 영역(82)은 채널 영역(58)에 인장 응력을 가하는 재료, 예컨대 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 영역(50N)에서의 에피텍셜 소스/드레인 영역(82)은 핀(52)의 각자의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
영역(50P), 예컨대 PMOS 영역에서의 에피텍셜 소스/드레인 영역(82)은, 영역(50N), 예컨대 NMOS 영역을 마스킹함으로써 형성될 수 있고, 영역(50P)에서의 핀(52)의 소스/드레인 영역을 에칭하는 것은 핀(52)에 리세스를 형성하도록 에칭된다. 그 다음, 영역(50P)에서의 에피텍셜 소스/드레인 영역(82)이 리세스에서 에피텍셜 성장된다. 에피텍셜 소스/드레인 영역(82)은, 예컨대 p 타입 FinFET에 대하여 적합한, 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50P)에서의 에피텍셜 소스/드레인 영역(82)은 채널 영역(58)에 압축 응력을 가하는 재료, 예컨대 SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 영역(50P)에서의 에피텍셜 소스/드레인 영역(82)은 또한 핀(52)의 각자의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피텍셜 소스/드레인 영역(82) 및/또는 핀(52)은, 저농도 소스/드레인 영역을 형성하는 것에 대하여 앞서 설명된 프로세스와 마찬가지로, 소스/드레인 영역을 형성하기 위해 도펀트로 주입될 수 있고, 그 후에 어닐이 이어질 수 있다. 소스/드레인 영역은 약 1019 cm-3와 약 1021 cm-3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n 타입 및/또는 p 타입 불순물은 앞서 설명된 임의의 불순물일 수 있다. 일부 실시예에서, 에피텍셜 소스/드레인 영역(82)은 성장 동안 인시추 도핑될 수 있다.
영역(50N) 및 영역(50P)에 에피텍셜 소스/드레인 영역(82)을 형성하도록 사용되는 에피텍시 프로세스의 결과로서, 에피텍셜 소스/드레인 영역의 상부 표면은, 핀(52)의 측벽을 넘어 측방향으로 외측으로 확장하는 패싯을 갖는다. 일부 실시예에서, 도 14c에 의해 예시된 바와 같이, 이들 패싯으로 인해 동일 FinFET의 인접한 소스/드레인 영역들(82)이 합쳐진다. 다른 실시예에서, 인접한 소스/드레인 영역(82)은, 도 14d에 의해 예시된 바와 같이, 에피텍시 프로세스가 완료된 후에 분리된 채 남아 있다.
도 15a 및 도 15b에서, 도 14a 및 도 14b에 예시된 구조물 위에 제1 ILD(88)가 퇴적된다. 제1 ILD(88)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD), 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 재료는, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등을 포함할 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 제1 ILD(88)와 에피텍셜 소스/드레인 영역(82), 마스크(74) 및 게이트 스페이서(86) 사이에 컨택 에칭 정지 층(CESL; contact etch stop layer)(87)이 배치된다. CESL(87)은, 위의 제1 ILD(88)의 재료와 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 16a 및 도 16b에서, 제1 ILD(88)의 상부 표면을 더미 게이트(72) 또는 마스크(74)의 상부 표면과 평평하게 하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한, 더미 게이트(72) 상의 마스크(74), 및 마스크(74)의 측벽을 따라 게이트 시일 스페이서(80) 및 게이트 스페이서(86)의 일부를 제거할 수 있다. 평탄화 프로세스 후에, 더미 게이트(72), 게이트 시일 스페이서(80), 게이트 스페이서(86), 및 제1 ILD(88)의 상부 표면은 평평하다. 따라서, 더미 게이트(72)의 상부 표면이 제1 ILD(88)을 통해 노출된다. 일부 실시예에서, 마스크(74)는 남아있을 수 있으며, 이 경우 평탄화 프로세스는 제1 ILD(88)의 상부 표면을 마스크(74)의 상부 표면의 상부 표면과 평평하게 한다.
도 17a 및 도 17b에서, 더미 게이트(72) 및 마스크(74)는, 만약 존재한다면, 에칭 단계(들)에서 제거되며, 그리하여 리세스(90)가 형성된다. 리세스(90) 내의 더미 유전체 층(60)의 일부도 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트(72)만 제거되고, 더미 유전체 층(60)은 남으며 리세스(90)에 의해 노출된다. 일부 실시예에서, 더미 유전체 층(60)은 다이의 제1 영역(예컨대, 코어 로직 영역)에서 리세스(90)로부터 제거되고, 다이의 제2 영역(예컨대, 입력/출력 영역)에서 리세스(90)에 남는다. 일부 실시예에서, 더미 게이트(72)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는, 제1 ILD(88) 또는 게이트 스페이서(86)를 에칭하지 않고서 더미 게이트(72)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스(90)는 각자의 핀(52)의 채널 영역(58)을 노출시킨다. 각각의 채널 영역(58)은 이웃하는 에피텍셜 소스/드레인 영역(82)의 쌍 사이에 배치된다. 제거 동안, 게이트 유전체 층(60)은 더미 게이트(72)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그 다음, 더미 유전체 층(60)은 더미 게이트(72)의 제거 후에 선택적으로 제거될 수 있다.
도 18a 및 도 18b에서, 게이트 유전체 층(92) 및 게이트 전극(94)이 대체 게이트에 대하여 형성된다. 도 18c는 도 14b의 영역(89)의 상세도를 예시한다. 게이트 유전체 층(92)이 리세스(90)에 컨포멀하게, 예컨대 핀(52)의 상부 표면 및 측벽 상에 그리고 게이트 시일 스페이서(80)/게이트 스페이서(86)의 측벽 상에 퇴적된다. 게이트 유전체 층(92)은 또한 제1 ILD(88)의 상부 표면 상에 형성될 수 있다. 일부 실시예에 따르면, 게이트 유전체 층(92)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 일부 실시예에서, 게이트 유전체 층(92)은 하이 k 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체 층(92)은 약 7.0보다 더 큰 k 값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 실리케이트, 및 이들의 조합을 포함할 수 있다. 게이트 유전체 층(92)의 형성 방법은 분자 빔 증착(MBD; Molecular-Beam Deposition), ALD, PECVD 등을 포함할 수 있다. 더미 유전체 층(60)의 일부가 리세스(90)에 남아있는 실시예에서, 게이트 유전체 층(92)은 더미 유전체 층(60)(예컨대, 실리콘 산화물)의 재료를 포함한다.
게이트 전극(94)이 각각 게이트 유전체 층(92) 위에 퇴적되고, 리세스(90)의 남은 부분을 채운다. 게이트 전극(94)은 TiN, TiO, TaN, TaC, Co, Ru, Al, W, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 도 18b에서 단층 게이트 전극(94)이 예시되어 있지만, 도 18c에 예시된 바와 같이, 게이트 전극(94)은 임의의 수의 라이너 층(94A), 임의의 수의 일함수 튜닝 층(94B), 및 충전 재료(94C)를 포함할 수 있다. 게이트 전극(94)의 충전 후에, CMP와 같은 평탄화 프로세스가 게이트 유전체 층(92) 및 게이트 전극(94)의 재료의 과도한 부분을 제거하도록 수행될 수 있으며, 과도한 부분은 ILD(88)의 상부 표면 위에 있는 것이다. 따라서 게이스 전극(94)의 재료 및 게이트 유전체 층(92)의 남은 부분은 결과적인 FinFET의 대체 게이트를 형성한다. 게이트 전극(94) 및 게이트 유전체 층(92)은 "게이트 스택”으로서 총칭될 수 있다. 게이트 및 게이트 스택은 핀(52)의 채널 영역(58)의 측벽을 따라 연장할 수 있다.
영역(50N) 및 영역(50P)에서의 게이트 유전체 층(92)의 형성은, 각각의 영역에서의 게이트 유전체 층(92)이 동일 재료로 형성되도록 동시에 발생할 수 있고, 게이트 전극(94)의 형성은 각각의 영역에서의 게이트 전극(94)이 동일 재료로 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 각각의 영역에서의 게이트 유전체 층(92)은, 게이트 유전체 층(92)이 상이한 재료일 수 있도록 별개의 프로세스에 의해 형성될 수 있고, 그리고/또는 각각의 영역에서의 게이트 전극(94)은 게이트 전극(94)이 상이한 재료일 수 있도록 별개의 프로세스에 의해 형성될 수 있다. 별개의 프로세스를 사용할 때 적합한 영역을 마스킹하고 노출시키도록 다양한 마스킹 단계가 사용될 수 있다.
도 19a 및 도 19b에서, 제2 ILD(108)가 제1 ILD(88) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(108)는 유동가능 CVD 방법에 의해 형성된 유동가능 막이다. 일부 실시예에서, 제2 ILD(108)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 일부 실시예에 따르면, 도 19a 및 도 19b에 예시된 바와 같이, 제2 ILD(108)의 형성 전에, 게이트 스택(게이트 유전체 층(92) 및 대응하는 위의 게이트 전극(94)을 포함함)이 리세싱되며, 그리하여 게이트 스택 바로 위에 그리고 게이트 스페이서(86)의 대향 부분 사이에 리세스가 형성된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(96)가 리세스에 채워지며, 그 다음에 제1 ILD(88) 위로 연장하는 유전체 재료의 과도한 부분을 제거하도록 평탄화 프로세스가 이어진다. 후속 형성되는 게이트 컨택(110)(도 20a 및 도 20b)은 리세싱된 게이트 전극(94)의 상부 표면에 접촉하도록 게이트 마스크(96)를 통해 관통한다.
도 20a 및 도 20b에서, 일부 실시예에 따라 게이트 컨택(110) 및 소스/드레인 컨택(112)이 제2 ILD(108) 및 제1 ILD(88)를 통해 형성된다. 소스/드레인 컨택(112)을 위한 개구가 제1 및 제2 ILD(88 및 108)를 통해 형성되고, 게이트 컨택(110)을 위한 개구가 제2 ILD(108) 및 게이트 마스크(96)를 통해 형성된다. 개구는 수락가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너, 및 전도성 재료가 개구에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. ILD(108)의 표면으로부터 과도한 재료를 제거하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 남은 라이너 및 전도성 재료는 개구에 소스/드레인 컨택(112) 및 게이트 컨택(110)을 형성한다. 에피텍셜 소스/드레인 영역(82)과 소스/드레인 컨택(112) 사이의 계면에 실리사이드를 형성하도록 어닐 프로세스가 수행될 수 있다. 소스/드레인 컨택(112)은 에피텍셜 소스/드레인 영역(82)에 물리적으로 그리고 전기적으로 연결되고, 게이트 컨택(110)은 게이트 전극(106)에 물리적으로 그리고 전기적으로 연결된다. 소스/드레인 컨택(112) 및 게이트 컨택(110)은 상이한 프로세스로 형성될 수 있고, 또는 동일 프로세스에서 형성될 수 있다. 동일한 단면으로 형성되는 것으로서 도시되어 있지만, 소스/드레인 컨택(112) 및 게이트 컨택(110)의 각각은 컨택의 단락을 피할 수 있는 상이한 단면으로 형성될 수 있다는 것을 알아야 한다.
도 21 내지 도 28b는 일부 실시예에 따라 핀(52) 위에 러프닝(roughening) 막(120)을 포함하는 Fin/FET의 제조에 있어서의 중간 단계들의 단면도이다. 도 21 내지 도 27 및 도 28a는 도 1에 예시된 기준 단면 A-A를 따라 예시되고, 도 28b는 도 1에 예시된 유사한 단면 B-B를 따라 예시된다.
도 21은 실시예에 따른 핀 구조물(113)을 예시한다. 핀 구조물(113)은 핀(52) 위에 형성된 패터닝된 제1 마스크(42) 및 ARC(30)를 포함한다. 핀 구조물(113)은, 도 7a에 도시된 핀 구조물(53)과 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 예를 들어, 도 2 내지 도 7a에 도시된 프로세스와 유사하게, 패터닝된 제1 마스크(42)는 기판(50)을 에칭할 에칭 마스크로서 사용될 수 있다. 일부 실시예에서, 도 21 및 도 22에 도시된 바와 같이, 패터닝된 제1 마스크(42)는 직선 측벽을 가질 수 있다. 다른 실시예에서, 도 7a 및 도 7b에 도시된 핀 구조물(53)의 패터닝된 제1 마스크(42)에 관련하여 앞서 기재된 바와 유사하게, 패터닝된 제1 마스크(42)는 돌출부(43)를 가질 수 있다.
도 22에서, 러프닝 막(120)이 핀 구조물(113)의 표면 위에 퇴적된다. 러프닝 막(120)은 또한 기판(50)의 표면 위에 퇴적될 수 있다. 러프닝 막(120)의 표면은 핀 구조물(113)의 표면보다 더 거칠고(rougher), 핀 구조물(113)보다 더 적은 접촉 면적을 제공한다. 따라서, 핀 구조물(113) 상의 러프닝 막(120)의 존재로 인해, 접착력으로 인한 핀 구조물(113) 붕괴 가능성이 감소된다. 일부 실시예에서, 러프닝 막(120)의 사용에 추가적으로, 돌출부(43)(도 7a 및 도 7b 참조)를 갖는 패터닝된 제1 마스크(42)가 형성될 수 있으며, 이는 핀 구조물(113)의 붕괴 가능성을 더 감소시킬 수 있다. 예시적인 예로서, 도 23은 러프닝 막(120) 및 패터닝된 제1 마스크(42)의 돌출부(43) 둘 다를 갖는 실시예 핀 구조물(113)의 클로즈업 도면을 도시한다.
일부 실시예에서, 러프닝 막(120)은 실리콘, 폴리실리콘, 실리콘 산화물, 실리콘 질화물, 또다른 유전체 재료, 조합 등과 같은 재료의 하나 이상의 층일 수 있다. 러프닝 막(120)은 CVD, ALD, PVD, 스퍼터링 등, 또는 조합과 같은 적합한 퇴적 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 러프닝 막(120)은 폴리실리콘일 수 있다. 폴리실리콘은 실란 또는 다른 적합한 프로세스 가스와 같은 프로세스 가스를 사용하여 형성될 수 있다. 일부 실시예에서, 폴리실리콘은 약 5 sccm와 약 100 sccm 사이의 유량으로 프로세스 챔버 안으로 흐르는 프로세스 가스를 사용하여 형성될 수 있다. 일부 실시예에서, 폴리실리콘은 약 1 mTorr와 약 100 mTorr 사이의 프로세스 압력을 사용하여 형성될 수 있다. 일부 실시예에서, 폴리실리콘은 약 500 ℃와 약 900 ℃ 사이의 프로세스 온도를 사용하여 형성될 수 있다.
일부 실시예에서, 러프닝 막(120)의 형성의 프로세스 조건은 러프닝 막(120)의 거칠기를 제어하도록 제어될 수 있다. 예를 들어, 러프닝 막(120)이 폴리실리콘을 포함하는 일부 실시예에서, 러프닝 막(120)의 거칠기는 폴리실리콘의 두께 및/또는 평균 그레인 크기를 제어함으로써 제어될 수 있다. 일부 경우에, 더 큰 평균 두께 및/또는 더 큰 평균 그레인 크기를 갖는 폴리실리콘 층은, 더 얇은 폴리실리콘 층 또는 더 작은 평균 그레인 크기를 갖는 폴리실리콘 층보다 더 거친 표면을 갖는다. 일부 실시예에서, 러프닝 막(120)은 약 5 nm와 약 50 nm 사이의 평균 두께(예컨대, 도 23에 도시된 T1)를 갖는 폴리실리콘의 층을 포함할 수 있다. 일부 실시예에서, 러프닝 막(120)은 약 0.5 nm와 약 20 nm 사이의 평균 그레인 크기를 갖는 폴리실리콘의 층을 포함할 수 있다. 일부 실시예에서, 더 낮은 프로세스 온도를 사용하여 폴리실리콘을 형성함으로써, 폴리실리콘의 평균 그레인 크기가 증가될 수 있다. 일부 실시예에서, 러프닝 막(120)은 폴리실리콘의 평균 그레인 크기를 증가시키기 위하여 500 ℃와 약 900 ℃ 사이인 프로세스 온도를 사용하여 형성된 폴리실리콘의 층을 포함할 수 있다.
도 24로 가면, 핀(52)의 측벽 위에 러프닝 막(120)의 일부의 클로즈업 도면이 도시된다. 러프닝 막(120)은, 그 위에 러프닝 막(120)이 형성되는 것인 아래의 특징부로부터(예컨대, 핀(52)으로부터) 평균 거리(y0)에 대응하는 평균 두께(T1)를 갖는다. 러프닝 막(120)의 거칠기(Rq)는, 평균 거리(y0)에 평행한 방향에서 측정된, 러프닝 막(120)의 표면 상의 포인트(yi)와 평균 거리(y0) 사이 거리의 RMS(root mean square)을 특징으로 할 수 있다. 러프닝 막(120)의 표면 상의 n 포인트를 사용한 거칠기(Rq)의 표현이 도 24에 나타나 있으며, 러프닝 막(120)의 표면 상의 예시적인 포인트(y1-y5)도 도시되어 있다. 거칠기(Rq)는 도 24에 도시된 수보다 더 많거나 더 적은 포인트를 사용하여 결정될 수 있다. 일부 실시예에서, 러프닝 막(120)의 거칠기(Rq)는 약 0.5 nm와 약 20 nm 사이일 수 있다. 일부 경우에, 적어도 0.5 nm인 거칠기(Rq)를 갖는 러프닝 막(120)을 가짐으로서, 핀 구조물(53) 붕괴 가능성이 보다 효과적으로 감소될 수 있다.
도 25 내지 도 28b는 일부 실시예에 따라 도 22 다음의 FinFET의 제조에 있어서의 후속 중간 단계들을 예시한다. 도 25 내지 도 28b에 도시된 프로세싱 단계들은 도 8 내지 도 20b에서 상기에 도시된 단계들과 유사할 수 있다. 도 25에서, 절연 재료(54)가, 기판(50) 위 및 이웃하는 핀 구조물들(113) 사이를 포함하여 러프닝 막(120) 위에 형성된다. 절연 재료(54)는 도 8에서 앞서 기재된 절연 재료(54)와 유사할 수 있다. 예를 들어, 절연 재료(54)는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, HDP-CVD, CVD, FCVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 실시예에서, 절연 재료(54)는 과도한 절연 재료(54)가 핀 구조물(113)을 덮도록 형성된다. 절연 재료(54)가 단일 층으로서 예시되어 있지만, 일부 실시예는 복수의 층을 이용할 수 있다.
도 26에서, 핀(52) 위의 과도한 절연 재료(54)를 제거하도록 제거 프로세스가 절연 재료(54)에 적용된다. ARC(30), 패터닝된 제1 마스크(42), 및 러프닝 막(120)의 일부도 또한 제거될 수 있다. 일부 실시예에서, CMP, 에칭 백 프로세스, 이들의 조합 등이 이용될 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후에 핀(52)의 상부 표면, 러프닝 막(120)의 표면, 및 절연 재료(54)의 표면이 평평하도록, 핀(52)을 노출시킨다.
도 27에서, 절연 재료(54)는 STI 영역(56)을 형성하도록 리세싱된다. 절연 재료(54)는, 영역(50N) 및 영역(50P)에서의 핀(52)의 상부 부분이 이웃하는 STI 영역들(56) 사이로부터 돌출하도록 리세싱된다. STI 영역(56)은 도 10에서 앞서 기재된 바와 유사할 수 있다. STI 영역(56)은, 절연 재료(54)의 재료에 선택적인 것과 같은 수락가능한 에칭 프로세스를 사용하여 리세싱될 수 있다(예컨대, 핀(52) 또는 러프닝 막(120)의 재료보다 더 빠른 속도로 절연 재료(54)의 재료를 에칭함). 예를 들어, 예컨대 dHF 산을 사용한 적합한 에칭 프로세스를 이용하는 화학적 산화물 제거가 사용될 수 있다. 또한 도 27에서, 적합한 웰(도시되지 않음)이 핀(52) 및/또는 기판(50)에 형성될 수 있으며, 이는 도 10에 관련하여 앞서 기재된 바와 유사할 수 있다. 일부 실시예에서, P 웰이 영역(50N)에 형성될 수 있고, N 웰이 영역(50P)에 형성될 수 있다. 일부 실시예에서, P 웰 또는 N 웰이 영역(50N) 및 영역(50P) 둘 다에 형성된다.
도 28a 및 도 28b는 일부 실시예에 따른 FinFET의 단면도를 예시한다. 도 28a 및 도 28b는 영역(50N)이나 영역(50P)에서의 특징부를 예시한다. 도 28a 및 도 28b에 도시된 FinFET은 도 27에 도시된 구조물 후에 형성될 수 있다. 일부 실시예에서, 도 28a 및 도 28b에 도시된 FinFET은, 도 11 내지 도 20b에 관련하여 상기에 기재된 바와 유사한 특징부를 갖고 유사한 프로세스 단계를 사용하여 형성될 수 있다. 예를 들어, 더미 게이트 구조물 및 게이트 스페이서가 핀(52) 위에 형성될 수 있고, 에피텍셜 소스/드레인 영역(82)이 핀(52)에 형성될 수 있다. 제1 ILD(88)가 핀(52) 및 에피텍셜 소스/드레인 영역(82) 위에 형성될 수 있고, 더미 게이트 구조물은 게이트 전극(94) 및 게이트 유전체 층(92)을 포함하는 게이트 스택에 의해 대체될 수 있다. 제2 ILD(108)가 제1 ILD(88) 위에 형성될 수 있고, 그 다음 게이트 컨택(110) 및 소스/드레인 컨택(112)이 제2 ILD(108) 및 제1 ILD(88)를 통해 형성될 수 있다.
도 29 내지 도 35b는 일부 실시예에 따라 핀(52)을 거칠게 하는(roughen) 러프닝 에칭(roughening etch)(140)을 포함하는 FinFET의 제조에 있어서의 중간 단계들의 단면도이다. 도 29 내지 도 35 및 도 36a는 도 1에 예시된 기준 단면 A-A를 따라 예시되고, 도 36b는 도 1에 예시된 유사한 단면 B-B를 따라 예시된다.
도 29는 실시예에 따른 핀 구조물(133)을 예시한다. 핀 구조물(133)은 핀(52) 위에 형성된 패터닝된 제1 마스크(42) 및 ARC(30)를 포함한다. 핀 구조물(133)은, 도 7a에 도시된 핀 구조물(53) 또는 도 21에 도시된 핀 구조물(113)과 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 예를 들어, 도 2 내지 도 7a에 도시된 프로세스와 유사하게, 패터닝된 제1 마스크(42)는 기판(50)을 에칭할 에칭 마스크로서 사용될 수 있다. 일부 실시예에서, 도 29 및 도 30에 도시된 바와 같이, 패터닝된 제1 마스크(42)는 직선 측벽을 가질 수 있다. 다른 실시예에서, 도 7a 및 도 7b에 도시된 핀 구조물(53)의 패터닝된 제1 마스크(42)에 관련하여 앞서 기재된 바와 유사하게, 패터닝된 제1 마스크(42)는 돌출부(43)를 가질 수 있다.
도 30에서, 핀 구조물(133)의 표면을 거칠게 하도록 러프닝 에칭(140)이 수행된다. 러프닝 에칭(140)은 또한 기판(50)의 표면을 거칠게 할 수 있다. 러프닝 에칭(140)을 수행한 후에, 핀 구조물(133)의 더 거친 표면은 더 적은 접촉 면적을 제공한다. 따라서, 핀 구조물(133) 상의 러프닝 에칭(140)의 수행으로 인해, 접착력으로 인한 핀 구조물(133) 붕괴 가능성이 감소된다. 일부 실시예에서, 러프닝 에칭(140)의 사용에 추가적으로, 돌출부(43)(도 7a 및 도 7b 참조)를 갖는 패터닝된 제1 마스크(42)가 형성될 수 있으며, 이는 핀 구조물(133)의 붕괴 가능성을 더 감소시킬 수 있다. 설명을 위한 예로서, 도 31은 돌출부(43)를 갖는 패터닝된 제1 마스크(42)를 갖는 실시예 핀 구조물(133)의 클로즈업 도면을 도시하며, 핀 구조물(133)은 러프닝 에칭(140)으로 인해 거칠게 된 표면을 갖는다.
일부 실시예에서, 러프닝 에칭(140)은 플라즈마 에칭 프로세스와 같은 건식 에칭 프로세스를 사용하여 수행될 수 있다. 건식 에칭 동안 사용되는 프로세스 가스는 CF4, CHF3, CH2F2, CH3F, SF6, NF3, Ar, O2, 등 또는 이들의 조합을 포함할 수 있다. 프로세스 가스는 약 5 sccm과 약 100 sccm 사이의 유량으로 프로세스 챔버 안으로 흐를 수 있다. 일부 실시예에서, 러프닝 에칭(140)은 약 1 mTorr와 약 100 mTorr 사이의 프로세스 압력을 사용하여 수행될 수 있다. 일부 실시예에서, 러프닝 에칭(140)은 약 25 ℃와 약 300 ℃ 사이의 프로세스 온도를 사용하여 수행될 수 있다. 실시예에서, 러프닝 에칭(140)은 약 10 V와 약 500 V 사이의 프로세스 바이어스 전압을 포함한다. 실시예에서, 러프닝 에칭(140)은 약 100 와트 내지 약 1400 와트의 전력으로 수행된다. 실시예에서, 러프닝 에칭(140)이 생성하는, 핀 구조물(133) 상의 거칠기 정도는, 러프닝 에칭(140)의 에천트 가스, 바이어스 전압, 또는 다른 프로세스 특성을 제어함으로써 제어될 수 있다. 일부 실시예에서, 러프닝 에칭(140)에 의해 생성되는 거칠기 정도는 프로세스 가스의 유량을 증가시킴으로써 증가될 수 있다. 예를 들어, 에칭 가스(예컨대, SF6)의 유량을 증가시키는 것은, 측벽 에칭 속도를 증가시킬 수 있고, 측벽이 더 거친 프로파일 또는 “물결(scalloped)” 프로파일을 갖게 할 수 있다.
도 32는 러프닝 에칭(140)이 수행된 후에 핀 구조물(133)의 핀(52)의 측벽의 일부의 클로즈업 도면을 도시한다. 도 32에 도시된 바와 같이, 러프닝 에칭(140)은 핀 구조물(133)의 표면 안으로 평균 에칭 거리(y0)를 에칭한다. 일부 실시예에서, 러프닝 에칭(140)은 핀 구조물(133)의 표면 안으로 약 5 nm와 약 50 nm 사이의 평균 거리를 에칭할 수 있다. 핀 구조물(133)의 거칠어진 표면의 거칠기(Rq)는, 평균 에칭 거리(y0)에 평행한 방향에서 측정된, 핀 구조물(133)의 거칠어진 표면 상의 포인트(yi)와 평균 에칭 거리(y0) 사이 거리의 RMS(root mean square)을 특징으로 할 수 있다. 핀 구조물(133)의 거칠어진 표면 상의 n 포인트를 사용한 거칠기(Rq)에 대한 표현이 도 32에 나타나 있으며, 거칠어진 표면 상의 예시적인 포인트(y1-y5)도 또한 도시되어 있다. 거칠기(Rq)는 도 32에 도시된 수보다 더 많거나 더 적은 포인트를 사용하여 결정될 수 있다. 일부 실시예에서, 핀 구조물(133)의 거칠어진 표면의 거칠기(Rq)는 약 0.5 nm와 약 20 nm 사이일 수 있다. 일부 경우에, 핀 구조물(133)의 표면이 적어도 0.5 nm인 거칠기(Rq)를 갖도록 러프닝 에칭(140)을 수행함으로서, 핀 구조물(1333) 붕괴 가능성이 보다 효과적으로 감소될 수 있다.
도 33 내지 도 36b는 일부 실시예에 따라 도 30 다음의 FinFET의 제조에 있어서의 후속 중간 단계들을 예시한다. 도 33 내지 도 36b에 도시된 프로세싱 단계들은 도 8 내지 도 20b 또는 도 25 내지 도 28b에서 상기에 도시된 단계들과 유사할 수 있다. 도 33에서, 절연 재료(54)가 기판(50) 위 및 이웃하는 핀 구조물(133) 사이를 포함하여 핀 구조물(133) 위에 형성된다. 절연 재료(54)는 도 8에서 앞서 기재된 절연 재료(54)와 유사할 수 있다. 예를 들어, 절연 재료(54)는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, HDP-CVD, CVD, FCVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 실시예에서, 절연 재료(54)는 과도한 절연 재료(54)가 핀 구조물(133)을 덮도록 형성된다. 절연 재료(54)가 단일 층으로서 예시되어 있지만, 일부 실시예는 복수의 층을 이용할 수 있다.
도 34에서, 핀(52) 위의 과도한 절연 재료(54)를 제거하도록 제거 프로세스가 절연 재료(54)에 적용된다. ARC(30) 및 패터닝된 제1 마스크(42)도 또한 제거될 수 있다. 일부 실시예에서, CMP, 에칭 백 프로세스, 이들의 조합 등이 이용될 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후에 핀(52)의 상부 표면 및 절연 재료(54)의 표면이 평평하도록 핀(52)을 노출시킨다.
도 35에서, 절연 재료(54)는 STI 영역(56)을 형성하도록 리세싱된다. 절연 재료(54)는, 영역(50N) 및 영역(50P)에서의 핀(52)의 상부 부분이 이웃하는 STI 영역들(56) 사이로부터 돌출하도록 리세싱된다. STI 영역(56)은 도 10에서 앞서 기재된 바와 유사할 수 있다. STI 영역(56)은, 절연 재료(54)의 재료에 선택적인 것과 같은 수락가능한 에칭 프로세스를 사용하여 리세싱될 수 있다(예컨대, 핀(52)의 재료보다 더 빠른 속도로 절연 재료(54)의 재료를 에칭함). 예를 들어, 예컨대 dHF 산을 사용한 적합한 에칭 프로세스를 이용하는 화학적 산화물 제거가 사용될 수 있다. 또한 도 35에서, 적합한 웰(도시되지 않음)이 핀(52) 및/또는 기판(50)에 형성될 수 있으며, 이는 도 10에 관련하여 앞서 기재된 바와 유사할 수 있다. 일부 실시예에서, P 웰이 영역(50N)에 형성될 수 있고, N 웰이 영역(50P)에 형성될 수 있다. 일부 실시예에서, P 웰 또는 N 웰이 영역(50N) 및 영역(50P) 둘 다에 형성된다.
도 36a 및 도 36b는 일부 실시예에 따른 FinFET의 단면도를 예시한다. 도 36a 및 도 36b는 영역(50N)이나 영역(50P)에서의 특징부를 예시한다. 도 36a 및 도 36b에 도시된 FinFET은 도 35에 도시된 구조물 후에 형성될 수 있다. 일부 실시예에서, 도 36a 및 도 36b에 도시된 FinFET은 도 11 내지 도 20b에 관련하여 상기에 기재된 바와 유사한 특징부를 갖고 유사한 프로세스 단계를 사용하여 형성될 수 있다. 예를 들어, 더미 게이트 구조물 및 게이트 스페이서가 핀(52) 위에 형성될 수 있고, 에피텍셜 소스/드레인 영역(82)이 핀(52)에 형성될 수 있다. 제1 ILD(88)가 핀(52) 및 에피텍셜 소스/드레인 영역(82) 위에 형성될 수 있고, 더미 게이트 구조물은 게이트 전극(94) 및 게이트 유전체 층(92)을 포함하는 게이트 스택에 의해 대체될 수 있다. 제2 ILD(108)가 제1 ILD(88) 위에 형성될 수 있고, 그 다음 게이트 컨택(110) 및 소스/드레인 컨택(112)이 제2 ILD(108) 및 제1 ILD(88)를 통해 형성될 수 있다.
일부 실시예는 이점을 달성할 수 있다. 여기에 기재된 실시예는 접착력(예컨대, “스틱션”)으로 인한 붕괴 가능성 또는 유사한 프로세스 장애를 감소시키기 위하여 FinFET의 핀 또는 핀 구조물의 접촉 면적을 감소시킬 수 있다. 일부 실시예에서, 접촉 면적은, 볼록한 측벽 또는 측방향 돌출부를 포함하는 측벽을 갖는 패터닝된 마스크를 핀 위에 형성함으로써 감소될 수 있다. 일부 실시예에서, 거친 표면을 갖는 막이 핀 또는 핀 구조물 위에 형성될 수 있다. 일부 실시예에서, 핀 또는 핀 구조물의 표면을 거칠게 하도록 에칭 프로세스가 수행될 수 있다. 일부 실시예에서, 이들 기술의 일부 또는 전부가 붕괴 가능성을 더 감소시키도록 조합될 수 있다. 붕괴 가능성 또는 유사 장애를 감소시킴으로써, 프로세스 수율이 개선될 수 있다. 또한, 여기에 기재된 기술의 사용은 접착력으로 인한 프로세스 장애의 우려를 증가시키지 않고서 더 작은 핀 크기를 가능하게 할 수 있다.
실시예에서, 방법은 반도체 기판 위에 마스크 층을 퇴적하는 단계, 패터닝된 마스크를 형성하도록 상기 마스크 층을 에칭하는 단계로서, 상기 패터닝된 마스크의 측벽은 제1 측벽 영역, 제2 측벽 영역, 및 제3 측벽 영역을 포함하고, 상기 제1 측벽 영역은 상기 제2 측벽 영역보다 상기 반도체 기판으로부터 더 멀고, 상기 제2 측벽 영역은 상기 제3 측벽 영역보다 상기 반도체 기판으로부터 더 멀고, 상기 제2 측벽 영역은 상기 제1 측벽 영역으로부터 그리고 상기 제3 측벽 영역으로부터 측방향으로(laterally) 돌출하는 것인, 상기 에칭하는 단계, 핀을 형성하도록 상기 패터닝된 마스크를 사용하여 상기 반도체 기판을 에칭하는 단계, 상기 핀 위에 게이트 스택을 형성하는 단계, 및 상기 게이트 스택에 인접한 소스 및 드레인 영역을 상기 핀에 형성하는 단계를 포함한다. 실시예에서, 상기 방법은, 상기 패터닝된 마스크 위에 그리고 상기 핀 위에 폴리실리콘 층을 퇴적하는 단계, 상기 핀을 둘러싸는 아이솔레이션(isolation) 영역을 형성하는 단계, 및 상기 패터닝된 마스크를 제거하는 단계를 더 포함한다 . 실시예에서, 상기 폴리실리콘 층을 퇴적하는 단계는 500 ℃와 900 ℃ 사이의 프로세스 온도를 포함한다. 실시예에서, 상기 제2 측벽 영역은 상기 제1 측벽 영역으로부터 2 nm와 30 nm 사이의 측방향 거리만큼 측방향으로 돌출한다. 실시예에서, 상기 마스크 층은 실리콘 질화물을 포함한다. 실시예에서, 상기 방법은 상기 반도체 기판 상에 산화물 층을 퇴적하는 단계를 더 포함하고, 상기 마스크 층은 상기 산화물 층 상에 퇴적된다. 실시예에서, 상기 제1 측벽 영역은 5 nm와 50 nm 사이의 제1 폭을 갖고, 상기 제2 측벽 영역은 7 nm와 80 nm 사이의 제2 폭을 갖는다. 실시예에서, 상기 마스크 층을 에칭하는 단계는,
상기 마스크 층을 부분적으로 리세싱하도록 제1 건식 에칭 프로세스를 수행하는 단계;
상기 제1 건식 에칭 프로세스를 수행한 후에, 상기 마스크 층 위에 패시베이션 층을 퇴적하는 단계; 및
상기 패시베이션 층을 퇴적한 후에, 제2 건식 에칭 프로세스를 수행하는 단계를 포함한다. 실시예에서, 상기 방법은 상기 패터닝된 마스크 및 상기 핀에 대해 에칭 프로세스를 수행하는 단계를 더 포함하고, 상기 패터닝된 마스크의 표면 및 상기 핀의 표면은, 상기 에칭 프로세스를 수행하기 전보다 상기 에칭 프로세스 수행한 후에 더 거칠다(rougher).
실시예에서, 방법은, 제1 거칠기를 갖는 반도체 스트립을 형성하도록 기판을 패터닝하는 단계, 상기 반도체 스트립에 대해 에칭 프로세스를 수행하는 단계로서, 상기 에칭 프로세스 후에, 상기 반도체 스트립은 상기 제1 거칠기보다 더 큰 제2 거칠기를 갖는 것인, 상기 수행하는 단계, 상기 반도체 스트립의 채널 영역 위에 더미 게이트 스택을 형성하는 단계, 상기 더미 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계 및 상기 채널 영역에 인접한 소스/드레인 영역을 에피텍셜 성장시키는 단계를 포함한다. 실시예에서, 상기 방법은, 상기 반도체 스트립의 측벽 상에 막을 퇴적하는 단계를 더 포함하고, 상기 막의 표면은 상기 제1 거칠기보다 더 큰 제3 거칠기를 갖는다. 실시예에서, 상기 에칭 프로세스는 프로세스 가스로서 SF6를 사용한 건식 에칭을 포함한다. 실시예에서, 상기 제2 거칠기는 0.5 nm와 20 nm 사이의 RMS(root mean square) 값을 갖는다. 실시예에서, 상기 기판을 패터닝하는 단계는 상기 기판 상에 패터닝된 마스크를 형성하는 단계를 포함하고, 상기 에칭 프로세스를 수행하는 단계는 상기 패터닝된 마스크에 대해 상기 에칭 프로세스를 수행하는 단계를 더 포함한다. 실시예에서, 상기 패터닝된 마스크는 볼록한 측벽을 갖는다.
실시예에서, 반도체 디바이스는, 기판의 상부 표면으로부터 연장하는 핀으로서, 상기 핀의 측벽은 제1 거칠기를 갖는 것인, 상기 핀, 상기 핀의 측벽을 따라 연장하며, 상기 제1 거칠기보다 더 큰 제2 거칠기를 갖는 막, 상기 막 및 상기 핀 위에 배치된 게이트 스택 및 상기 핀에 인접하게 배치된 에피텍시 영역을 포함한다. 실시예에서, 상기 막은 상기 기판의 상부 표면을 따라 연장한다. 실시예에서, 상기 막은 폴리실리콘을 포함한다. 실시예에서, 상기 폴리실리콘은 0.5 nm와 20 nm 사이의 평균 그레인 크기를 갖는다. 실시예에서, 상기 제2 거칠기는 0.5 nm와 20 nm 사이의 RMS 값을 갖는다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
반도체 기판 위에 마스크 층을 퇴적하는 단계;
패터닝된 마스크를 형성하도록 상기 마스크 층을 에칭하는 단계로서, 상기 패터닝된 마스크의 측벽은 제1 측벽 영역, 제2 측벽 영역, 및 제3 측벽 영역을 포함하고, 상기 제1 측벽 영역은 상기 제2 측벽 영역보다 상기 반도체 기판으로부터 더 멀고, 상기 제2 측벽 영역은 상기 제3 측벽 영역보다 상기 반도체 기판으로부터 더 멀고, 상기 제2 측벽 영역은 상기 제1 측벽 영역으로부터 그리고 상기 제3 측벽 영역으로부터 측방향으로(laterally) 돌출하는 것인, 상기 에칭하는 단계;
핀을 형성하도록 상기 패터닝된 마스크를 사용하여 상기 반도체 기판을 에칭하는 단계;
상기 핀 위에 게이트 스택을 형성하는 단계; 및
상기 게이트 스택에 인접한 소스 및 드레인 영역을 상기 핀에 형성하는 단계를 포함하는 방법.
실시예 2. 실시예 1에 있어서,
상기 패터닝된 마스크 위에 그리고 상기 핀 위에 폴리실리콘 층을 퇴적하는 단계;
상기 핀을 둘러싸는 아이솔레이션(isolation) 영역을 형성하는 단계; 및
상기 패터닝된 마스크를 제거하는 단계를 더 포함하는 방법.
실시예 3. 실시예 2에 있어서, 상기 폴리실리콘 층을 퇴적하는 단계는 500 ℃와 900 ℃ 사이의 프로세스 온도를 포함하는 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 제2 측벽 영역은 상기 제1 측벽 영역으로부터 2 nm와 30 nm 사이의 측방향 거리만큼 측방향으로 돌출하는 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 마스크 층은 실리콘 질화물을 포함하는 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 반도체 기판 상에 산화물 층을 퇴적하는 단계를 더 포함하고, 상기 마스크 층은 상기 산화물 층 상에 퇴적되는 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 제1 측벽 영역은 5 nm와 50 nm 사이의 제1 폭을 갖고, 상기 제2 측벽 영역은 7 nm와 80 nm 사이의 제2 폭을 갖는 것인 방법.
실시예 8. 실시예 1에 있어서, 상기 마스크 층을 에칭하는 단계는,
상기 마스크 층을 부분적으로 리세싱하도록 제1 건식 에칭 프로세스를 수행하는 단계;
상기 제1 건식 에칭 프로세스를 수행한 후에, 상기 마스크 층 위에 패시베이션 층을 퇴적하는 단계; 및
상기 패시베이션 층을 퇴적한 후에, 제2 건식 에칭 프로세스를 수행하는 단계를 포함하는 것인 방법.
실시예 9. 실시예 1에 있어서, 상기 패터닝된 마스크 및 상기 핀에 대해 에칭 프로세스를 수행하는 단계를 더 포함하고, 상기 패터닝된 마스크의 표면 및 상기 핀의 표면은, 상기 에칭 프로세스를 수행하기 전보다 상기 에칭 프로세스 수행한 후에 더 거친(rougher) 것인 방법.
실시예 10. 방법에 있어서,
제1 거칠기를 갖는 반도체 스트립을 형성하도록 기판을 패터닝하는 단계;
상기 반도체 스트립에 대해 에칭 프로세스를 수행하는 단계로서, 상기 에칭 프로세스 후에, 상기 반도체 스트립은 상기 제1 거칠기보다 더 큰 제2 거칠기를 갖는 것인, 상기 수행하는 단계;
상기 반도체 스트립의 채널 영역 위에 더미 게이트 스택을 형성하는 단계;
상기 더미 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계; 및
상기 채널 영역에 인접한 소스/드레인 영역을 에피텍셜 성장시키는 단계를 포함하는 방법.
실시예 11. 실시예 10에 있어서,
상기 반도체 스트립의 측벽 상에 막을 퇴적하는 단계를 더 포함하고, 상기 막의 표면은 상기 제1 거칠기보다 더 큰 제3 거칠기를 갖는 것인 방법.
실시예 12. 실시예 10에 있어서, 상기 에칭 프로세스는 프로세스 가스로서 SF6를 사용한 건식 에칭을 포함하는 것인 방법.
실시예 13. 실시예 10에 있어서, 상기 제2 거칠기는 0.5 nm와 20 nm 사이의 RMS(root mean square) 값을 갖는 것인 방법.
실시예 14. 실시예 10에 있어서, 상기 기판을 패터닝하는 단계는 상기 기판 상에 패터닝된 마스크를 형성하는 단계를 포함하고, 상기 에칭 프로세스를 수행하는 단계는 상기 패터닝된 마스크에 대해 상기 에칭 프로세스를 수행하는 단계를 더 포함하는 것인 방법.
실시예 15. 실시예 14에 있어서, 상기 패터닝된 마스크는 볼록한 측벽을 갖는 것인 방법.
실시예 16. 반도체 디바이스에 있어서,
기판의 상부 표면으로부터 연장하는 핀으로서, 상기 핀의 측벽은 제1 거칠기를 갖는 것인, 상기 핀;
상기 핀의 측벽을 따라 연장하며, 상기 제1 거칠기보다 더 큰 제2 거칠기를 갖는 막;
상기 막 및 상기 핀 위에 배치된 게이트 스택; 및
상기 핀에 인접하게 배치된 에피텍시 영역을 포함하는 반도체 디바이스.
실시예 17. 실시예 16에 있어서, 상기 막은 상기 기판의 상부 표면을 따라 연장하는 것인 반도체 디바이스.
실시예 18. 실시예 16에 있어서, 상기 막은 폴리실리콘을 포함하는 것인 반도체 디바이스.
실시예 19. 실시예 18에 있어서, 상기 폴리실리콘은 0.5 nm와 20 nm 사이의 평균 그레인 크기를 갖는 것인 반도체 디바이스.
실시예 20. 실시예 16에 있어서, 상기 제2 거칠기는 0.5 nm와 20 nm 사이의 RMS 값을 갖는 것인 반도체 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 기판 위에 마스크 층을 퇴적하는 단계;
    패터닝된 마스크를 형성하도록 상기 마스크 층을 에칭하는 단계로서, 상기 패터닝된 마스크의 측벽은 제1 측벽 영역, 제2 측벽 영역, 및 제3 측벽 영역을 포함하고, 상기 제1 측벽 영역은 상기 제2 측벽 영역보다 상기 반도체 기판으로부터 더 멀고, 상기 제2 측벽 영역은 상기 제3 측벽 영역보다 상기 반도체 기판으로부터 더 멀고, 상기 제2 측벽 영역은 상기 제1 측벽 영역으로부터 그리고 상기 제3 측벽 영역으로부터 측방향으로(laterally) 돌출하는 것인, 상기 에칭하는 단계;
    핀을 형성하도록 상기 패터닝된 마스크를 사용하여 상기 반도체 기판을 에칭하는 단계;
    상기 핀 위에 게이트 스택을 형성하는 단계; 및
    상기 게이트 스택에 인접한 소스 및 드레인 영역을 상기 핀에 형성하는 단계를 포함하는 방법.
  2. 청구항 1에 있어서,
    상기 패터닝된 마스크 위에 그리고 상기 핀 위에 폴리실리콘 층을 퇴적하는 단계;
    상기 핀을 둘러싸는 아이솔레이션(isolation) 영역을 형성하는 단계; 및
    상기 패터닝된 마스크를 제거하는 단계를 더 포함하는 방법.
  3. 청구항 2에 있어서, 상기 폴리실리콘 층을 퇴적하는 단계는 500 ℃와 900 ℃ 사이의 프로세스 온도를 포함하는 것인 방법.
  4. 청구항 1에 있어서, 상기 마스크 층은 실리콘 질화물을 포함하는 것인 방법.
  5. 청구항 1에 있어서, 상기 반도체 기판 상에 산화물 층을 퇴적하는 단계를 더 포함하고, 상기 마스크 층은 상기 산화물 층 상에 퇴적되는 것인 방법.
  6. 청구항 1에 있어서, 상기 마스크 층을 에칭하는 단계는,
    상기 마스크 층을 부분적으로 리세싱하도록 제1 건식 에칭 프로세스를 수행하는 단계;
    상기 제1 건식 에칭 프로세스를 수행한 후에, 상기 마스크 층 위에 패시베이션 층을 퇴적하는 단계; 및
    상기 패시베이션 층을 퇴적한 후에, 제2 건식 에칭 프로세스를 수행하는 단계를 포함하는 것인 방법.
  7. 청구항 1에 있어서, 상기 패터닝된 마스크 및 상기 핀에 대해 에칭 프로세스를 수행하는 단계를 더 포함하고, 상기 패터닝된 마스크의 표면 및 상기 핀의 표면은, 상기 에칭 프로세스를 수행하기 전보다 상기 에칭 프로세스 수행한 후에 더 거친(rougher) 것인 방법.
  8. 방법에 있어서,
    제1 거칠기를 갖는 반도체 스트립을 형성하도록 기판을 패터닝하는 단계;
    상기 반도체 스트립에 대해 에칭 프로세스를 수행하는 단계로서, 상기 에칭 프로세스 후에, 상기 반도체 스트립은 상기 제1 거칠기보다 더 큰 제2 거칠기를 갖는 것인, 상기 수행하는 단계;
    상기 반도체 스트립의 채널 영역 위에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계; 및
    상기 채널 영역에 인접한 소스/드레인 영역을 에피텍셜 성장시키는 단계를 포함하는 방법.
  9. 청구항 8에 있어서,
    상기 반도체 스트립의 측벽 상에 막을 퇴적하는 단계를 더 포함하고, 상기 막의 표면은 상기 제1 거칠기보다 더 큰 제3 거칠기를 갖는 것인 방법.
  10. 반도체 디바이스에 있어서,
    기판의 상부 표면으로부터 연장하는 핀으로서, 상기 핀의 측벽은 제1 거칠기를 갖는 것인, 상기 핀;
    상기 핀의 측벽을 따라 연장하며, 상기 제1 거칠기보다 더 큰 제2 거칠기를 갖는 막;
    상기 막 및 상기 핀 위에 배치된 게이트 스택; 및
    상기 핀에 인접하게 배치된 에피텍시 영역을 포함하는 반도체 디바이스.
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