CN110957224B - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明的实施例提供了形成半导体器件的方法和半导体器件。方法包括在半导体衬底上方沉积掩模层，蚀刻掩模层以形成图案化掩模，其中，图案化掩模的侧壁包括第一侧壁区域、第二侧壁区域和第三侧壁区域，其中，第一侧壁区域比第二侧壁区域更远离半导体衬底，并且第二侧壁区域比第三侧壁区域更远离半导体衬底，其中，第二侧壁区域从第一侧壁区域和第三侧壁区域横向突出，使用图案化掩模蚀刻半导体衬底以形成鳍，在鳍上方形成栅极堆叠件，以及在邻近栅极堆叠件的鳍中形成源极和漏极区域。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体领域，并且更具体地，涉及半导体器件及其形成方法。
背景技术
半导体器件用于诸如例如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。
半导体工业通过不断减小最小部件尺寸来持续改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件集成到给定区域。然而，随着最小部件尺寸的减小，出现了应该解决的其它问题。
发明内容
根据本发明的实施例，提供了一种形成半导体器件的方法，包括：在半导体衬底上方沉积掩模层；蚀刻所述掩模层以形成图案化掩模，其中，所述图案化掩模的侧壁包括第一侧壁区域、第二侧壁区域和第三侧壁区域，其中，所述第一侧壁区域比所述第二侧壁区域更远离所述半导体衬底，并且所述第二侧壁区域比所述第三侧壁区域更远离所述半导体衬底，其中，所述第二侧壁区域从所述第一侧壁区域和所述第三侧壁区域横向突出；使用所述图案化掩模蚀刻所述半导体衬底以形成鳍；在所述鳍上方形成栅极堆叠件；以及在邻近所述栅极堆叠件的所述鳍中形成源极和漏极区域。
根据本发明的实施例，提供了一种形成半导体器件的方法，包括：图案化衬底以形成具有第一粗糙度的半导体带；对所述半导体带实施蚀刻工艺，其中，在所述蚀刻工艺之后，所述半导体带具有大于所述第一粗糙度的第二粗糙度；在所述半导体带的沟道区域上方形成伪栅极堆叠件；在所述伪栅极堆叠件的侧壁上形成栅极间隔件；以及邻近所述沟道区域外延生长源极/漏极区域。
根据本发明的实施例，提供了一种半导体器件，包括：鳍，从衬底的上表面延伸，所述鳍的侧壁具有第一粗糙度；膜，沿着所述鳍的侧壁延伸，所述膜具有大于所述第一粗糙度的第二粗糙度；栅极堆叠件，设置在所述膜和所述鳍上方；以及外延区域，邻近所述鳍设置。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图的FinFET的实例。
图2至图20B是根据一些实施例的FinFET制造中的中间阶段的截面图。
图21至图28B是根据一些实施例的FinFET制造中的中间阶段的截面图。
图29至图36B是根据一些实施例的FinFET制造中的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
将参照特定上下文，即FinFET器件及其形成方法来描述实施例。本文讨论的各个实施例允许形成半导体鳍，该半导体鳍减小了由于邻近鳍之间的粘附力(例如，“静摩擦”)引起的鳍塌陷的可能性。本文描述的实施例减小了形成期间的鳍的接触面积，这减小了鳍之间的粘附力。在一些实施例中，蚀刻鳍上方的硬掩模区域，从而使得横向突起从每个硬掩模区域向外延伸，该突起减小了硬掩模区域的接触面积。在一些实施例中，在鳍上方沉积粗糙膜，膜的粗糙度减小了鳍的接触面积。在一些实施例中，对鳍实施蚀刻工艺以使鳍的侧壁变粗糙，这减小了鳍的接触面积。通过这种方式，可以减少由于静摩擦引起的工艺故障，并且因此可以改进FinFET制造工艺的良率。
图1示出了根据一些实施例的三维视图的FinFET的实例。FinFET包括位于衬底50(例如，半导体衬底)上的鳍52。隔离区域56设置在衬底50中，并且鳍52从相邻的隔离区域56之间突出在隔离区域56之上。虽然隔离区域56描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以用于仅指半导体衬底或包括隔离区域的半导体衬底。此外，虽然鳍52与衬底50示出为单个连续材料，但是鳍52和/或衬底50可以包括单一材料或多种材料。在这种情况下，鳍52是指在相邻的隔离区域56之间延伸的部分。
栅极介电层92沿着鳍52的侧壁并且位于鳍52的顶面上方，并且栅电极94位于栅极介电层92上方。源极/漏极区域82相对于栅极介电层92和栅电极94设置在鳍52的相对侧。图1进一步示出了在之后的图中使用的参考截面。截面A-A沿着栅电极94的纵轴并且在例如垂直于FinFET的源极/漏极区域82之间的电流方向的方向上。截面B-B垂直于截面A-A并且沿着鳍52的纵轴并且在例如FinFET的源极/漏极区域82之间的电流的方向上。截面C-C平行于截面A-A并且延伸穿过FinFET的源极/漏极区域。为清楚起见，最后的附图参考这些参考截面。
在使用后栅极工艺形成的FinFET的上下文中讨论本文所讨论的一些实施例。在其它实施例中，可以使用前栅极工艺。而且，一些实施例考虑了在平面器件(诸如平面FET)中使用的各个方面。
图2至图20B是根据一些实施例的FinFET制造中的中间阶段的截面图。图2至图7B示出了图1示出的参考截面A-A，除了多个鳍/FinFET之外。图4、图5、图6A至图6C、图7A至图7B、图8至图11、图12A、图13A、图14A、图15A、图16A、图17A、图19A和图20A示出为沿着图1中示出的参考截面A-A，并且图12B、图13B、图14B、图14C、图15B、图16B、图17B、图18B至图18C、图19B和图20B示出为沿着图1中示出的类似截面B-B，除了多个鳍/FinFET之外。图14C和图14D示出为沿着图1中示出的参考截面C-C，除了多个鳍/FinFET之外。
在图2中，提供衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂(例如，掺杂有p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。绝缘层设置在衬底上，通常是硅衬底或玻璃衬底。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
衬底50具有区域50N和区域50P。区域50N可以用于形成n型器件，诸如NMOS晶体管，例如n型FinFET。区域50P可以用于形成p型器件，诸如PMOS晶体管，例如p型FinFET。区域50N可以与区域50P物理地分隔开(如分割线51示出的)，并且可以在区域50N和区域50P之间设置任何数量的器件部件(例如，其它有源器件、掺杂区域、隔离结构等)。
如图2进一步示出的，在衬底50上方形成膜堆叠件。膜堆叠件包括抗反射涂层(ARC)30、第一掩模层32和第二掩模层34。在其它实施例中，膜堆叠件可以包括更多层或更少层。在第二掩模层34上方形成光刻胶结构36，并且将光刻胶结构36用作蚀刻掩模来图案化第二掩模层34。
在一些实施例中，ARC 30可以由诸如非晶硅、多晶硅、氮化硅、氧化硅、氮氧化硅等的材料或它们的组合形成。在实施例中，ARC 30是氧化硅。ARC 30可以使用任何合适的沉积工艺形成，任何合适的沉积工艺诸如原子层沉积(ALD)、化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、物理汽相沉积(PVD)等。在一些实施例中，ARC 30的厚度介于约1nm和约10nm之间。
第一掩模层32形成在ARC 30上方。第一掩模层32可以由诸如金属材料、介电材料或组合的材料形成。第一掩模层32可以包括金属材料，诸如氮化钛、钛、氮化钽、钽等。第一掩模层32可以包括诸如氧化硅、氮化硅、氮氧化硅等的介电材料或它们的组合。可以使用诸如ALD、CVD、PVD等工艺来形成第一掩模层32。在一些实施例中，第一掩模层32的厚度介于约10nm和约30nm之间。
第二掩模层34形成在第一掩模层32上方。第二掩模层34可以由诸如金属材料、介电材料或它们的组合的材料形成。第二掩模层34可以包括金属材料，诸如氮化钛、钛、氮化钽、钽等。第二掩模层34可以包括诸如氧化硅、氮化硅、氮氧化硅等的介电材料或它们的组合。在一些实施例中，选择第一掩模层32和第二掩模层34的材料，从而使得第二掩模层34相对于第一掩模层32可以具有高蚀刻选择性。例如，在一些实施例中，第一掩模层32可以是氮化硅，并且第二掩模层34可以是氧化硅。可以使用诸如ALD、CVD、PVD等工艺来形成第二掩模层34。在一些实施例中，第二掩模层34的厚度介于约10nm和约100nm之间。
转至图3，在膜堆叠件的第二掩模层34上方形成光刻胶结构36。光刻胶结构36可以是单层(例如，光刻胶层)或多层结构(例如，双层或三层光刻胶结构)。例如，如图3中示出的，光刻胶结构36可以是包括底层36A、中间层36B和上层36C的三层光刻胶结构。上层36C可以由诸如光刻胶的光敏材料形成，该光敏材料可以包括有机材料。底层36A可以是例如底部抗反射涂层(BARC)。中间层36B可以由无机材料形成或包括无机材料，无机材料可以是诸如氮化物(诸如氮化硅)、氮氧化物(诸如氮氧化硅)、氧化物(诸如氧化硅)等的介电材料。中间层36B相对于上层36C和底层36A可以具有高蚀刻选择性。因此，上层36C用作用于图案化中间层36B的蚀刻掩模，并且中间层36B用作用于图案化底层36A的蚀刻掩模。在一些实施例中，光刻胶结构36的底层36A的材料相对于第二掩模层34可以具有高蚀刻选择性。例如，在一些实施例中，底层36A可以是氮化硅，并且第二掩模层34可以是氧化硅。
转至图4，图案化光刻胶结构36以从光刻胶结构36形成蚀刻掩模46。例如，可使用任何合适的光刻技术图案化光刻胶结构36的上层36C(见图3)以在其中形成开口。在上层36C的图案化之后，实施蚀刻工艺以将上层36C中的开口的图案转印至中间层36B。蚀刻工艺可以是各向异性蚀刻工艺，诸如各向异性干蚀刻工艺。在开口的图案转印至中间层36B之后，实施蚀刻工艺以将中间层36B的图案转印至底层36A。在一些实施例中，可以在将中间层36B的图案转印至底层36A的蚀刻工艺期间去除上层36C。底层36A、中间层36B和上层36C(如果存在)的剩余部分形成蚀刻掩模46。
转至图5，使用蚀刻工艺将蚀刻掩模46的图案转印至第二掩模层34，从而形成图案化的第二掩模44。蚀刻工艺可包括湿蚀刻工艺和/或干蚀刻工艺。例如，蚀刻工艺可以是各向异性干蚀刻工艺。蚀刻工艺可以对第一掩模层32的材料上方的第二掩模层34的材料具有选择性。
转至图6A至图6C，实施蚀刻工艺48以将图案化的第二掩模44的图案转印至第一掩模层32以形成图案化的第一掩模42(见图6C、图7A至图7B)。图6A至图7B所示的示例性图案化的第一掩模42包括上部42C、位于上部42C之下的中间部分42B和位于中间部分42B之下的下部42A。上部42C、中间部分42B和下部42A对应于具有不同侧壁特性的图案化的第一掩模42的区域，如下所述。蚀刻工艺48包括蚀刻图案化的第一掩模42的一个或多个蚀刻步骤，从而使得图案化的第一掩模42的中间部分42B比上部42C或下部42A具有更大的宽度。例如，图案化的第一掩模42可以具有如图6B至图7B所示的凸形侧壁或包括横向突起43。在图6A至图6C所示的实施例中描述的蚀刻工艺48包括三个蚀刻步骤48A至48C，但是在其它实施例中蚀刻工艺48可以包括更多或更少的步骤。在一些实施例中，蚀刻工艺48可以是单个连续蚀刻工艺。蚀刻工艺48是用于形成图案化的第一掩模42的示例性技术，并且在其它实施例中可以使用其它技术形成图案化的第一掩模42。
参照图6A，实施第一蚀刻步骤48A以使用图案化的第二掩模44作为蚀刻掩模来去除第一掩模层32的部分。在第一蚀刻步骤48A之后剩余的第一掩模层32的部分形成上部42C。第一蚀刻步骤48A可以是例如各向异性干蚀刻工艺，诸如各向异性等离子体蚀刻工艺，其可以在工艺室中实施。在一些实施例中，第一蚀刻步骤48A包括在约100瓦和约1400瓦之间RF功率下生成等离子体。可以在约1mTorr和约100mTorr之间的压力下以及在约25℃和约300℃之间的工艺温度下实施第一蚀刻步骤48A。在一些实施例中，第一蚀刻步骤48A可以使用一种或多种工艺气体，诸如CF4、CH2F2、CH3F、CHF3、SF6、NF3、Cl2、Ar、O2、N2、氟化物、氯化物、溴化物、氢化物等、其它类型的工艺气体或它们的组合。在一些实施例中，工艺气体或工艺气体的组合可以以约5sccm和约100sccm之间的流速流入工艺室。在一些实施例中，第一蚀刻步骤48A包括生成介于约10V和约500V之间的DC偏压。在一些实施例中，第一蚀刻步骤48A可以蚀刻至第一掩模层32中的深度介于约1nm和约50nm之间。
转至图6B，实施第二蚀刻步骤48B以进一步蚀刻第一掩模层32，从而形成中间部分42B。第二蚀刻步骤48B的蚀刻参数可以与第一蚀刻步骤48A的蚀刻参数不同，并且可以控制第二蚀刻步骤48B的蚀刻参数，从而使得中间部分42B的宽度大于上部42C的宽度。例如，可以控制或调整第二蚀刻步骤48B的蚀刻参数以形成突起43。在一些实施例中，可以控制第二蚀刻步骤48B的蚀刻参数以减小第二蚀刻步骤48B相对于第一蚀刻步骤48A的蚀刻速率和/或各向异性。例如，可以调整RF功率、DC电压、工艺气体流速、工艺气体混合物或其它参数。通过降低蚀刻速率和/或增加蚀刻的各向异性，第一掩模层32的更靠近第一掩模层32的侧壁的区域可以比第一掩模层32的远离第一掩模层32的侧壁的区域蚀刻得更少。例如，第一掩模层32的位于相邻上部42C之间的区域可以以比第一掩模层32的邻近上部42C的区域更大的速率蚀刻。通过这种方式，中间部分42B可以形成为具有突起43。
在一些实施例中，第二蚀刻步骤48B包括在约100瓦和约1400瓦之间的RF功率下生成等离子体。第二蚀刻步骤48B可以在约1mTorr和约100mTorr之间的压力下以及在约25℃和约300℃之间的工艺温度下实施。在一些实施例中，第二蚀刻步骤48B可以使用一种或多种工艺气体，诸如CF4、CH2F2、CH3F、CHF3、SF6、NF3、Cl2、Ar、O2、N2、氟化物、氯化物、溴化物、氢化物等、其它类型的工艺气体或它们的组合。在一些实施例中，工艺气体或工艺气体的组合可以以约5sccm和约100sccm之间的流速流入工艺室。在一些实施例中，第二蚀刻步骤48B包括生成介于约10V和约500V之间的DC偏压。在一些实施例中，第二蚀刻步骤48B可以蚀刻至第一掩模层32中的深度介于约1nm和约50nm之间。
在一些实施例中，可以在第二蚀刻步骤48B之前或期间形成一个或多个钝化层(未在附图中示出)，以形成突起43或以其它方式控制中间部分42B的侧壁轮廓。钝化层可以在第二蚀刻步骤48B期间覆盖第一掩模层32的表面，以减少那些表面处的蚀刻。例如，钝化层可以覆盖上部42C的侧壁表面或中间部分42B的暴露表面。钝化层可以是CxFy聚合物材料等，并且可以通过使用诸如CF4、CH2F2、CH3F、CHF3等钝化工艺气体或它们的组合的等离子体工艺形成。在一些实施例中，可以在第二蚀刻步骤48B期间通过使蚀刻和钝化工艺气体流入工艺室中来蚀刻第一掩模层32的同时形成钝化层。在一些实施例中，可以在单独的钝化步骤中形成钝化层，在该步骤期间蚀刻第一掩模层32。例如，可以在钝化步骤中形成钝化层，在该钝化步骤期间钝化工艺气体流动并且蚀刻工艺气体不流动。在一些实施例中，可以实施蚀刻步骤和钝化层步骤的交替循环，其中，第一掩模层32的表面被交替蚀刻，并且然后由钝化层保护。在一些实施例中，钝化工艺气体或气体组合可以以约5sccm和约100sccm之间的流速流入工艺室。
在一些实施例中，在第二蚀刻步骤48B之前，可任选地在第一掩模层32的表面上方(包括在上部42C的侧壁上方)形成钝化层。形成在上部42C的侧壁上方的钝化层可以保护第一掩模层32的靠近上部42C的区域在第二蚀刻步骤48B期间免受蚀刻。可以在第二蚀刻步骤48B期间形成额外的钝化层以保护第一掩模层32的暴露的侧壁。例如，可以实施蚀刻第一掩模层32以及然后在第一掩模层32的蚀刻的侧壁上形成钝化层的循环，以塑造第一掩模层32的侧壁轮廓。通过这种方式，可以控制钝化步骤和蚀刻步骤的特性以形成突起43。在一些实施例中，上部42C的侧壁可以与中间部分42B的侧壁连续(例如，平滑或类似地倾斜)。
转至图6C，实施第三蚀刻步骤48C以进一步蚀刻第一掩模层32的部分，形成图案化的第一掩模42。如图6C所示，第三蚀刻步骤48C也可以蚀刻ARC 30并且暴露衬底50。第三蚀刻步骤48C可以形成图案化的第一掩模42的下部42A，下部42A的宽度小于中间部分42B的宽度。在一些实施例中，第三蚀刻步骤48C的蚀刻参数与第二蚀刻步骤48B的蚀刻参数不同。在一些实施例中，下部42A的侧壁可以与中间部分42B的侧壁连续(例如，平滑或类似地倾斜)。在一些实施例中，第三蚀刻步骤48C包括在约10瓦和约1400瓦之间的RF功率下生成等离子体。第三蚀刻步骤48C可以在约1mTorr和约100mTorr之间的压力下并且在约25℃和约300℃之间的工艺温度下实施。在一些实施例中，第三蚀刻步骤48C可以使用一种或多种工艺气体，诸如CF4、CH2F2、CH3F、CHF3、SF6、NF3、Cl2、Ar、O2、N2、氟化物、氯化物、溴化物、氢化物等其它类型的工艺气体或它们的组合。在一些实施例中，工艺气体或工艺气体的组合可以以约5sccm和约100sccm之间的流速流入工艺室。在一些实施例中，第三蚀刻步骤48C包括生成介于约10V和约500V之间的DC偏压。
在图7A至图7B中，在衬底50中形成鳍52。图7B示出了鳍52的顶部的放大图，包括图案化的第一掩模42和ARC 30。鳍52是半导体带。在一些实施例中，可以通过使用图案化的第一掩模42作为蚀刻掩模在衬底50中蚀刻沟槽来在衬底50中形成鳍52。每个鳍52及其上面的层(例如，ARC 30、图案化的第一掩模42等)形成鳍结构53。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。在一些实施例中，鳍52可以具有介于约5nm和约50nm之间的宽度W1。邻近的鳍52可以分隔开介于约5nm和约50nm之间的宽度W2。在一些实施例中，两个或多个邻近的鳍52可以形成为“冠状”结构，其中邻近的鳍52的下部合并。
如图7B所示，图案化的第一掩模42的中间部分42B具有中间宽度W3，中间宽度W3大于鳍52的最上区域的宽度W1’。在一些实施例中，中间宽度W3介于约7nm和约80nm之间。宽度W1’可以与宽度W1(见图7A)大致相同。图案化的第一掩模42的中间部分42B可以包括突起43，其横向延伸超出鳍52的最上区域，如图7A至图7B所示。突起可以具有介于约1nm和约50nm之间的高度H1。H1与第一掩模层32的厚度的比率可以介于约2:1和约20:1之间。在一些情况下，邻近的鳍结构53之间的粘附力(例如，范德华力、毛细管力等)可能导致邻近的鳍结构53彼此弯曲或塌陷。通过形成横向延伸超出每个鳍52的图案化的第一掩模42，每个鳍结构53的接触面积减小，并且邻近鳍结构53之间的粘附力也减小。因此，形成具有突出形状的图案化的第一掩模42可以通过减小鳍结构53塌陷的可能性来改进工艺良率。
仍参照图7B，图案化的第一掩模42的上部42C可以具有上部宽度W4，并且图案化的第一掩模42的下部42A可以具有下部宽度W5。上部宽度W4和/或下部宽度W5可以小于中间宽度W3。在一些实施例中，上部宽度W4介于约5nm和约50nm之间，并且下部宽度W5介于约5nm和约50nm之间。在一些实施例中，W4:W3的比率介于约1:1.2和约1:1.5之间。在一些实施例中，中间部分42B的突起43可以横向延伸超出上部42C或下部42A的侧壁距离D1。距离D1可以介于约2nm和约30nm之间。在一些情况下，通过使突起43延伸至少2nm的距离D1，可以更有效地减小鳍结构53塌陷的可能性。
在图8中，在衬底50上方和相邻的鳍结构53之间形成绝缘材料54。绝缘材料54可以是氧化物，诸如氧化硅、氮化物等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中基于CVD的材料沉积和后固化以使其转化为另一材料，诸如氧化物)等或它们的组合。可以使用通过任何可接受的工艺形成的其它绝缘材料。在示出的实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以实施退火工艺。在实施例中，绝缘材料54形成为使得过量的绝缘材料54覆盖鳍结构53。虽然绝缘材料54示出为单层，但是一些实施例可以使用多个层。例如，在一些实施例中，可以首先沿着衬底50和鳍结构53的表面形成衬垫(未示出)。此后，可以在衬垫上方形成填充材料，诸如上面讨论的填充材料。
在图9中，将去除工艺应用于绝缘材料54，以去除鳍52上方的过量绝缘材料54。也可以去除ARC 30和图案化的第一掩模42。在一些实施例中，可以利用平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。平坦化工艺暴露鳍52，从而使得在完成平坦化工艺之后鳍52和绝缘材料54的顶面齐平。
在图10中，使绝缘材料54凹进以形成浅沟槽隔离(STI)区域56。使绝缘材料54凹进，从而使得区域50N中和区域50P中的鳍52的上部从相邻STI区域56之间突出。此外，STI区域56的顶面可以具有如图所示的平坦表面、凸表面、凹表面(诸如凹陷)或它们的组合。通过适当的蚀刻，STI区域56的顶面可以形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使STI区域56凹进，可接受的蚀刻工艺诸如对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以使用利用合适的蚀刻工艺的化学氧化物去除，化学氧化物去除例如稀释的氢氟酸(dHF)。
此外，在图10中，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P中形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光刻胶或其它掩模(未示出)来实现区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50P，诸如PMOS区域。可以通过使用旋涂技术形成光刻胶，并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，则对区域50P实施n型杂质注入，并且光刻胶可以用作掩模以基本防止n型杂质注入至区域50N(诸如NMOS区域)中。n型杂质可以是磷、砷、锑等，在该区域中注入至等于或小于1018cm-3(诸如介于约1017cm-3和约1018cm-3之间)的浓度。在注入之后，诸如通过可接受的灰化工艺去除光刻胶。
在区域50P的注入之后，在区域50P中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50N，诸如NMOS区域。可以通过使用旋涂技术形成光刻胶，并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，则对区域50N实施p型杂质注入，并且光刻胶可以用作掩模以基本防止p型杂质注入至区域50P(诸如PMOS区域)中。p型杂质可以是硼、BF2、铟等，在该区域中注入至等于或小于1018cm-3(诸如介于约1017cm-3和约1018cm-3之间)的浓度。在注入之后，诸如通过可接受的灰化工艺去除光刻胶。在区域50N和区域50P的注入之后，可以实施退火以激活注入的p型和/或n型杂质。
在图11中，在鳍52上形成伪介电层60。伪介电层60可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层60上方形成伪栅极层62，并且在伪栅极层62上方形成掩模层64。伪栅极层62可以沉积在伪介电层60上方，并且然后平坦化，诸如通过CMP。掩模层64可以沉积在伪栅极层62上方。伪栅极层62可以是导电材料，并且可以选自包括非晶硅、多晶硅(poly硅)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。伪栅极层62可以通过物理汽相沉积(PVD)、CVD、溅射沉积或本领域已知和用于沉积导电材料的其它技术来沉积。伪栅极层62可以由其它材料制成，其它材料与隔离区域的蚀刻具有高蚀刻选择性。掩模层64可以包括例如SiN、SiON等。在该实例中，横跨区域50N和区域50P形成单个伪栅极层62和单个掩模层64。应该注意，为了说明的目的，伪介电层60示出为仅覆盖鳍52。在一些实施例中，伪介电层60可以沉积为使得伪介电层60覆盖STI区域56，在伪栅极层62和STI区域56之间延伸。
图12A至图20B示出了示例性装置的制造中的各个附加步骤。图12A至图20B示出了区域50N和区域50P的任一个的各个部件。例如，图12A至图20B中示出的结构可适用于区域50N和区域50P。在每个附图的文本中描述区域50N和区域50P的结构中的差异(如果存在)。
在图12A和图12B中，可以使用可接受的光刻和蚀刻技术来图案化掩模层64(见图11)以形成掩模74。然后可以将掩模74的图案转印至伪栅极层62。在一些实施例(未示出)中，掩模74的图案也可以通过可接受的蚀刻技术转印至伪介电层60，以形成伪栅极72。伪栅极72覆盖鳍52的相应的沟道区域58。掩模74可以用于将每个伪栅极72与邻近的伪栅极物理地分隔开。伪栅极72纵长向方向也可以基本垂直于相应的外延鳍52的纵长向方向。
此外，在图12A和图12B中，可以在伪栅极72、掩模74和/或鳍52的暴露表面上形成栅极密封间隔件80。热氧化或沉积，以及然后的各向异性蚀刻可以形成栅极密封间隔件80。
在栅极密封间隔件80的形成之后，可以实施用于轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，与上面在图6A至图6C中讨论的注入类似，可以在区域50N上方形成掩模，诸如光刻胶，同时暴露区域50P，并且可以将适当类型(例如，p型)的杂质注入至区域50P中的暴露鳍52中。然后可以去除掩模。随后，可以在区域50P上方形成诸如光刻胶的掩模，同时暴露区域50N，并且可以将适当类型的杂质(例如，n型)注入至区域50N中的暴露鳍52中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有在从约1015cm-3至约1016cm-3的杂质浓度。可以使用退火来激活注入的杂质。
在图13A和图13B中，沿着伪栅极72和掩模74的侧壁在栅极密封间隔件80上形成栅极间隔件86。可以通过共形地沉积绝缘材料并且随后各向异性地蚀刻绝缘材料来形成栅极间隔件86。栅极间隔件86的绝缘材料可以是氮化硅、SiCN、它们的组合等。
在图14A和图14B中，在鳍52中形成外延源极/漏极区域82，以对相应的沟道区域58施加应力，从而改进性能。外延源极/漏极区域82形成在鳍52中，从而使得每个伪栅极72均设置在相应的外延源极/漏极区域82的相邻对之间。在一些实施例中，外延源极/漏极区域82可以延伸至鳍52中，并且可以穿透鳍52。在一些实施例中，栅极间隔件86用于将外延源极/漏极区域82与伪栅极72分隔开适当的横向距离，使得外延源极/漏极区域82不会使产生的FinFET的随后形成的栅极短路。
区域50N中的外延源极/漏极区域82(例如，NMOS区域)可以通过掩蔽区域50P(例如，PMOS区域)和蚀刻区域50N中的鳍52的源极/漏极区域以在鳍52中形成凹槽来形成。然后，在区域50N中的凹槽中外延生长外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，诸如适合于n型FinFET。例如，如果鳍52是硅，则区域50N中的外延源极/漏极区域82可以包括在沟道区域58中施加拉伸应变的材料，诸如硅、SiC、SiCP、SiP等。区域50N中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
区域50P中的外延源极/漏极区域82(例如，PMOS区域)可以通过掩蔽区域50N(例如，NMOS区域)和蚀刻区域50P中的鳍52的源极/漏极区域以在鳍52中形成凹槽来形成。然后，在区域50P中的凹槽中外延生长外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，诸如适合于P型FiPFET。例如，如果鳍52是硅，则区域50P中的外延源极/漏极区域82可以包括在沟道区域58中施加压缩应变的材料，诸如SiGe、SiGeB、Ge、GeSn等。区域50P中的外延源极/漏极区域82也可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
可以用掺杂剂注入外延源极/漏极区域82和/或鳍52以形成源极/漏极区域，与先前讨论的用于形成轻掺杂源极/漏极区域的工艺类似，随后进行退火。源极/漏极区域的杂质浓度可以介于约1019cm-3和约1021cm-3之间。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间原位掺杂。
由于外延工艺用于在区域50N和区域50P中形成外延源极/漏极区域82，因此外延源极/漏极区域的上表面具有横向向外扩展超出鳍52的侧壁的小平面。在一些实施例中，如图14C中示出的，这些小平面使得相同FinFET的相邻源极/漏极区域82合并。在其它实施例中，如图14D中示出的，在完成外延工艺之后，相邻的源极/漏极区域82保持分离。
在图15A和图15B中，在图14A和图14B中示出的结构上方沉积第一ILD 88。第一ILD88可以由介电材料形成，并且可以通过任何合适的方法沉积，任何合适的方法诸如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87设置在第一ILD 88和外延源极/漏极区域82、掩模74和栅极间隔件86之间。CESL 87可以包括介电材料，诸如氮化硅、氧化硅、氧氮化硅等，与上面的第一ILD 88的材料具有不同的蚀刻速率。
在图16A和图16B中，可以实施诸如CMP的平坦化工艺，以使第一ILD 88的顶面与伪栅极72或掩模74的顶面齐平。平坦化工艺也可以去除伪栅极72上的掩模74，以及沿着掩模74的侧壁的栅极密封间隔件80和栅极间隔件86的部分。在平坦化工艺之后，伪栅极72、栅极密封间隔件80、栅极间隔件86和第一ILD88的顶面齐平。因此，伪栅极72的顶面通过第一ILD88暴露。在一些实施例中，在掩模74可以保留的情况下，平坦化工艺使第一ILD88的顶面与掩模74的顶面齐平。
在图17A和图17B中，在蚀刻步骤中去除伪栅极72和掩模74(如果存在)，从而形成凹槽90。也可以去除凹槽90中的伪介电层60的部分。在一些实施例中，仅去除伪栅极72并且伪介电层60保留并且由凹槽90暴露伪介电层60。在一些实施例中，从管芯的第一区域(例如，核心逻辑区域)中的凹槽90去除伪介电层60并且将伪介电层60保留在管芯的第二区域(例如，输入/输出区域)中的凹槽90中。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极72。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体选择性地蚀刻伪栅极72而不蚀刻第一ILD88或栅极间隔件86。每个凹槽90均暴露相应鳍52的沟道区域58。每个沟道区域58均设置在外延源极/漏极区域82的相邻对之间。在去除期间，当蚀刻伪栅极72时，伪介电层60可以用作蚀刻停止层。然后可以在伪栅极72的去除之后可选地去除伪介电层60。
在图18A和图18B中，形成用于替换栅极的栅极介电层92和栅电极94。图18C示出了图14B的区域89的详细视图。栅极介电层92共形地沉积在凹槽90中，诸如沉积在鳍52的顶面和侧壁上以及栅极密封间隔件80/栅极间隔件86的侧壁上。栅极介电层92也可以形成在第一ILD 88的顶面上。根据一些实施例，栅极介电层92包括氧化硅、氮化硅或它们的多层。在一些实施例中，栅极介电层92包括高k介电材料，并且在这些实施例中，栅极介电层92可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐以及它们的组合。栅极介电层92的形成方法可以包括分子束沉积(MBD)、ALD，PECVD等。在伪介电层60的部分保留在凹槽90中的实施例中，栅极介电层92包括伪介电层60的材料(例如，氧化硅)。
栅电极94分别沉积在栅极介电层92上方，并且填充凹槽90的剩余部分。栅电极94可以包括含金属材料，诸如TiN、TiO、TaN、TaC、Co、Ru、Al、W、它们的组合或它们的多层。例如，虽然图18B中示出了单层栅电极94，但是栅电极94可以包括任何数量的衬垫层94A、任何数量的功函调整层94B和填充材料94C，如图18C中示出的。在栅电极94的填充之后，可以实施诸如CMP的平坦化工艺以去除栅极介电层92的过量部分和栅电极94的材料，该过量部分位于ILD 88的顶面上方。因此，栅电极94和栅极介电层92的材料的剩余部分形成产生的FinFET的替换栅极。栅电极94和栅极介电层92可以统称为“栅极堆叠件”。栅极和栅极堆叠件可以沿着鳍52的沟道区域58的侧壁延伸。
区域50N和区域50P中的栅极介电层92的形成可以同时发生，从而使得每个区域中的栅极介电层92由相同的材料形成，并且栅电极94的形成可以同时发生，从而使得每个区域中的栅电极94由相同的材料形成。在一些实施例中，每个区域中的栅极介电层92可以通过不同的工艺形成，从而使得栅极介电层92可以是不同的材料，和/或每个区域中的栅电极94可以通过不同的工艺形成，从而使得栅电极94可以是不同的材料。当使用不同的工艺时，可以使用各个掩模步骤来掩蔽和暴露适当的区域。
在图19A和图19B中，在第一ILD 88上方沉积第二ILD 108。在一些实施例中，第二ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 108由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD和PECVD的任何合适的方法沉积。根据一些实施例，在第二ILD 108的形成之前，使栅极堆叠件(包括栅极介电层92和对应的上面的栅电极94)凹进，从而在栅极堆叠件正上方并且在栅极间隔件86的相对部分之间形成凹槽，如图19A和图19B中示出的。在凹槽中填充包括一层或多层介电材料(诸如氮化硅、氮氧化硅等)的栅极掩模96，随后是平坦化工艺以去除介电材料的在第一ILD 88上方延伸的过量部分。随后形成的栅极接触件110(图20A和图20B)穿透栅极掩模96以接触凹进的栅电极94的顶面。
在图20A和图20B中，根据一些实施例，穿过第二ILD 108和第一ILD 88形成栅极接触件110和源极/漏极接触件112。穿过第一ILD 88和第二ILD 108形成用于源极/漏极接触件112的开口，并且穿过第二ILD 108和栅极掩模96形成用于栅极接触件110的开口。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘合层等的衬垫和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如CMP的平坦化工艺，以从ILD 108的表面去除过量的材料。剩余的衬垫和导电材料在开口中形成源极/漏极接触件112和栅极接触件110。可以实施退火工艺以在外延源极/漏极区域82和源极/漏极接触件112之间的界面处形成硅化物。源极/漏极接触件112物理和电连接至外延源极/漏极区域82，并且栅极接触件110物理和电连接至栅电极94。源极/漏极接触件112和栅极接触件110可以以不同的工艺形成，或可以以相同的工艺形成。虽然示出为形成在相同的截面中，但是应当理解，源极/漏极接触件112和栅极接触件110的每个可以形成在不同的截面中，这可以避免接触件的短路。
图21至图28B是根据一些实施例的FinFET制造中的中间阶段的截面图，该FinFET包括位于鳍52上方的粗糙化膜120。图21至图27以及图28A示出为沿着图1中示出的参考截面A-A，并且图28B示出为沿着图1中示出的类似截面B-B。
图21示出了根据实施例的鳍结构113。鳍结构113包括图案化的第一掩模42和形成在鳍52上方的ARC 30。鳍结构113可以与图7A所示的鳍结构53，并且可以以类似的方式形成。例如，图案化的第一掩模42可用作蚀刻掩模以蚀刻衬底50，与图2至图7A所示的工艺类似。在一些实施例中，图案化的第一掩模42可以具有直的侧壁，如图21至图22所示。在其它实施例中，图案化的第一掩模42可以具有突起43，与先前参照图7A至图7B所示的鳍结构53的图案化的第一掩模42描述的那些类似。
在图22中，在鳍结构113的表面上方沉积粗糙化膜120。粗糙化膜120也可以沉积在衬底50的表面上方。粗糙化膜120的表面比鳍结构113的表面更粗糙，并且提供比鳍结构113更小的接触面积。因此，由于粗糙化膜120存在于鳍结构113上，因此减小了鳍结构113由于粘附力而坍塌的可能性。在一些实施例中，除了使用粗糙化膜120之外，图案化的第一掩模42可以形成为具有突起43(见图7A至图7B)，这可以进一步减小鳍结构113塌陷的可能性。例如，图23示出了在图案化的第一掩模42中具有粗糙化膜120和突起43的示例性鳍结构113的放大图。
在一些实施例中，粗糙化膜120可以是一层或多层材料，诸如硅、多晶硅、氧化硅、氮化硅、另一介电材料、它们的组合等。可以使用合适的沉积工艺形成粗糙化膜120，合适的沉积工艺诸如CVD、ALD、PVD、溅射等或它们的组合。在一些实施例中，粗糙化膜120可以是多晶硅。可以使用诸如硅烷或其它合适的工艺气体的工艺气体来形成多晶硅。在一些实施例中，可以使用介于约5sccm和约100sccm之间的流速流入工艺室的工艺气体来形成多晶硅。在一些实施例中，可以使用介于约1mTorr和约100mTorr之间的工艺压力来形成多晶硅。在一些实施例中，可以使用介于约500℃和约900℃之间的工艺温度来形成多晶硅。
在一些实施例中，可以控制形成粗糙化膜120的工艺条件以控制粗糙化膜120的粗糙度。例如，在粗化膜120包括多晶硅的一些实施例中，可以通过控制多晶硅的厚度和/或平均晶粒尺寸来控制粗糙化膜120的粗糙度。在一些情况下，具有较大平均厚度和/或较大平均晶粒尺寸的多晶硅层比较薄的多晶硅层或具有较小平均晶粒尺寸的多晶硅层具有更粗糙的表面。在一些实施例中，粗糙化膜120可以包括多晶硅层，其具有介于约5nm和约50nm之间的平均厚度(例如，图24所示的T1)。在一些实施例中，粗糙化膜120可以包括多晶硅层，其平均晶粒尺寸介于约0.5nm和约20nm之间。在一些实施例中，通过使用较低的工艺温度形成多晶硅，可以增加多晶硅的平均晶粒尺寸。在一些实施例中，粗糙化膜120可以包括使用介于500℃和约900℃之间的工艺温度形成的多晶硅层，以增加多晶硅的平均晶粒尺寸。
转至图24，示出了位于鳍52的侧壁上方的粗糙化膜120的部分的放大图。粗糙化膜120具有平均厚度T1，该平均厚度T1对应于距离其上方形成粗糙化膜120的下面的部件(例如，距离鳍52)的平均距离y0。粗糙化膜120的粗糙度Rq可以通过在与平均距离y0平行的方向上测量的粗糙化膜120的表面上的平均距离y0和点yi之间的距离的均方根(RMS)来表征。图24示出了在粗糙化膜120的表面上使用n个点的粗糙度Rq的表达式，并且也示出了粗糙化膜120的表面上的示例性点y1至y5。粗糙度Rq可以使用比图24所示的数量更多或更少的点来确定。在一些实施例中，粗糙化膜120的粗糙度Rq可以介于约0.5nm和约20nm之间。在一些情况下，通过具有粗糙度Rq为至少0.5nm的粗糙化膜120，可以更有效地减小鳍结构53塌陷的可能性。
图25至图28B示出了根据一些实施例的在图22之后的FinFET制造中的后续中间阶段。图25至图28B所示的工艺步骤可以与上面在图8至图20B所示的步骤类似。在图25中，在粗糙化膜120上方(包括在衬底50上方和相邻的鳍结构113之间)形成绝缘材料54。绝缘材料54可以与先前在图8中描述的绝缘材料54类似。例如，绝缘材料54可以是氧化物，诸如氧化硅、氮化物等或它们的组合，并且可以通过HDP-CVD、CVD、FCVD等或它们的组合形成。可以使用通过任何可接受的工艺形成的其它绝缘材料。在实施例中，绝缘材料54形成为使得过量的绝缘材料54覆盖鳍结构113。虽然绝缘材料54示出为单层，但是一些实施例可以使用多个层。
在图26中，将去除工艺应用于绝缘材料54以去除鳍52上方的过量的绝缘材料54。也可以去除ARC 30、图案化的第一掩模42和部分粗糙化膜120。在一些实施例中，可以利用CMP、回蚀刻工艺、它们的组合等。平坦化工艺暴露鳍52，从而使得在完成平坦化工艺之后，鳍52的顶面、粗糙化膜120的表面和绝缘材料54的表面齐平。
在图27中，使绝缘材料54凹进以形成STI区域56。绝缘材料54凹进为使得区域50N中和区域50P中的鳍52的上部从相邻的STI区域56之间突出。STI区域56可以与先前在图10中描述的那些类似。可以使用可接受的蚀刻工艺使STI区域56凹进，可接受的蚀刻工艺诸如对绝缘材料54的材料具有选择性的蚀刻工艺(以比鳍52或粗糙化膜120的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以使用利用合适的蚀刻工艺的化学氧化物去除，化学氧化物去除例如稀释的氢氟酸(dHF)。进一步在图27中，可以在鳍52和/或衬底50中形成适当的阱(未示出)，这可以与先前参照图10描述的那些类似。在一些实施例中，可以在区域50N中形成P阱并且可以在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P中形成P阱或N阱。
图28A至图28B示出了根据一些实施例的FinFET的截面图。图28A至图28B示出了区域50N和区域50P的任一个的部件。图28A至图28B所示的FinFET可以在图27所示的结构之后形成。在一些实施例中，图28A至图28B所示的FinFET可以形成为具有各个部件并且使用与上面参照图11至图20B描述的那些类似的工艺步骤形成。例如，可以在鳍52上方形成伪栅极结构和栅极间隔件，并且可以在鳍52中形成外延源极/漏极区域82。可以在鳍52和外延源极/漏极区域82上方形成第一ILD88，并且可以由包括栅电极94和栅极介电层92的栅极堆叠件替换伪栅极结构。可以在第一ILD 88上方形成第二ILD 108，并且然后可以穿过第二ILD108和第一ILD 88形成栅极接触件110和源极/漏极接触件112。
图29至图36B是根据一些实施例的FinFET制造中的中间阶段的截面图，该FinFET包括使鳍52变粗糙的粗糙化蚀刻140。图29至图35和图36A示出为沿着图1中示出的参考截面A-A，并且图36B示出为沿着图1中示出的类似截面B-B。
图29示出了根据实施例的鳍结构133。鳍结构133包括形成在鳍52上方的图案化的第一掩模42和ARC 30。鳍结构133可以与图7A所示的鳍结构53或图21所示的鳍结构113类似，并且可以以类似的方式形成。例如，图案化的第一掩模42可用作蚀刻掩模以蚀刻衬底50，与图2至图7A所示的工艺类似。在一些实施例中，图案化的第一掩模42可以具有直的侧壁，如图29至图30所示。在其它实施例中，图案化的第一掩模42可以具有突起43，与先前参照图7A至图7B所示的鳍结构53的图案化的第一掩模42描述的那些类似。
在图30中，实施粗糙化蚀刻140以使鳍结构133的表面变粗糙。粗糙化蚀刻140也可以使衬底50的表面变粗糙。在实施粗糙化蚀刻140之后，鳍结构133的较粗糙表面提供较少的接触面积。因此，由于对鳍结构133实施粗糙化蚀刻140，减小了鳍结构133由于粘附力而坍塌的可能性。在一些实施例中，除了使用粗糙化蚀刻140之外，图案化的第一掩模42可以形成为具有突起43(见图7A至图7B)，这可以进一步减小鳍结构133坍塌的可能性。例如，图31示出了具有突起43的图案化的第一掩模42的示例性鳍结构133的放大图，其中，鳍结构133由于粗糙化蚀刻140而具有粗糙表面。
在一些实施例中，可以使用干蚀刻工艺(诸如等离子体蚀刻工艺)来实施粗糙化蚀刻140。在干蚀刻期间使用的工艺气体可以包括CF4、CHF3、CH2F2、CH3F、SF6、NF3、Ar、O2等或它们的组合。工艺气体可以以约5sccm和约100sccm之间的流速流入工艺室。在一些实施例中，可以使用介于约1mTorr和约100mTorr之间的工艺压力来实施粗糙化蚀刻140。在一些实施例中，可以使用介于约25℃和约300℃之间的工艺温度来实施粗糙化蚀刻140。在实施例中，粗糙化蚀刻140包括介于约10V至约500V之间的工艺偏置电压。在实施例中，以约100瓦至约1400瓦的功率实施粗糙化蚀刻140。在实施例中，可以通过控制粗糙化蚀刻140的蚀刻剂气体、偏置电压或其它工艺特性来控制粗糙化蚀刻140产生的鳍结构133上的粗糙度的量。在一些实施例中，由粗糙化蚀刻140产生的粗糙度的量可以通过增加工艺气体的流速来增加。例如，增加蚀刻气体(例如，SF6)的流速可以增加侧壁蚀刻速率并且使侧壁具有更粗糙的轮廓或“扇形”轮廓。
图32示出了在已经实施粗糙化蚀刻140之后的鳍结构133的鳍52的侧壁的部分的放大图。如图32所示，粗糙化蚀刻140蚀刻至鳍结构133的表面中平均蚀刻距离y0。在一些实施例中，粗糙化蚀刻140可以蚀刻至鳍结构133的表面中的平均距离介于约5nm和约50nm之间。鳍结构133的粗糙表面的粗糙度Rq可以通过在与平均蚀刻距离y0平行的方向上测量的鳍结构133的粗糙表面上的平均蚀刻距离y0和点yi之间的距离的均方根(RMS)来表征。图32中示出了在鳍结构133的粗糙表面上使用n个点的粗糙度Rq的表达式，并且也示出了粗糙表面上的示例性点y1至y5。可以使用比图32所示的数量更多或更少的点来确定粗糙度Rq。在一些实施例中，鳍结构133的粗糙表面的粗糙度Rq可以介于约0.5nm和约20nm之间。在一些情况下，通过实施粗糙化蚀刻140使得鳍结构133的表面具有至少0.5nm的粗糙度Rq，可以更有效地减小鳍结构133塌陷的可能性。
图33至图36B示出了根据一些实施例的图30之后的FinFET制造中的后续中间阶段。图33至图36B所示的工艺步骤可以与上面图8至图20B或图25至图28B所示的步骤类似。在图33中，在鳍结构133上方(包括在衬底50上方和相邻的鳍结构133之间)形成绝缘材料54。绝缘材料54可以与先前在图8中描述的绝缘材料54类似。例如，绝缘材料54可以是氧化物，诸如氧化硅、氮化物等或它们的组合，并且可以通过HDP-CVD、CVD、FCVD等或它们的组合形成。可以使用通过任何可接受的工艺形成的其它绝缘材料。在实施例中，绝缘材料54形成为使得过量的绝缘材料54覆盖鳍结构133。虽然绝缘材料54示出为单层，但是一些实施例可以使用多个层。
在图34中，将去除工艺应用于绝缘材料54以去除鳍52上方的过量的绝缘材料54。也可以去除ARC 30和图案化的第一掩模42。在一些实施例中，可以利用CMP、回蚀刻工艺、它们的组合等。平坦化工艺暴露鳍52，从而使得在完成平坦化工艺之后，鳍52的顶面和绝缘材料54的表面齐平。
在图35中，使绝缘材料54凹进以形成STI区域56。绝缘材料54凹进为使得区域50N中和区域50P中的鳍52的上部从相邻的STI区域56之间突出。STI区域56可以与先前在图10中描述的那些类似。可以使用可接受的蚀刻工艺使STI区域56凹进，可接受的蚀刻工艺诸如对绝缘材料54的材料具有选择性的蚀刻工艺(以比鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以使用利用合适的蚀刻工艺的化学氧化物去除，化学氧化物去除例如稀释的氢氟酸(dHF)。进一步在图35中，可以在鳍52和/或衬底50中形成适当的阱(未示出)，这可以与先前参照图10描述的那些类似。在一些实施例中，可以在区域50N中形成P阱并且可以在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P中形成P阱或N阱。
图36A至图36B示出了根据一些实施例的FinFET的截面图。图36A至图36B示出了区域50N和区域50P的任一个的部件。图36A至图36B所示的FinFET可以在图35所示的结构之后形成。在一些实施例中，图36A至图36B所示的FinFET可以形成为具有各个部件并且使用与上面参照图11至图20B描述的那些类似的工艺步骤形成。例如，可以在鳍52上方形成伪栅极结构和栅极间隔件，并且可以在鳍52中形成外延源极/漏极区域82。可以在鳍52和外延源极/漏极区域82上方形成第一ILD 88，并且可以由包括栅电极94和栅极介电层92的栅极堆叠件替换伪栅极结构。可以在第一ILD 88上方形成第二ILD 108，并且然后可以穿过第二ILD 108和第一ILD 88形成栅极接触件110和源极/漏极接触件112。
一些实施例可以实现许多优势。本文描述的实施例可以减小FinFET的鳍或鳍结构的接触面积，以减小由于粘附力(例如，“静摩擦”)引起的塌陷或类似的工艺故障的可能性。在一些实施例中，可以通过在鳍上方形成图案化掩模来减小接触面积，该图案化掩模具有凸侧壁或包括横向突起的侧壁。在一些实施例中，可以在鳍或鳍结构上方形成具有粗糙表面的膜。在一些实施例中，可以实施蚀刻工艺以使鳍或鳍结构的表面变粗糙。在一些实施例中，可以组合这些技术中的一些或全部以进一步减小塌陷的可能性。通过减小塌陷或类似故障的可能性，可以改进工艺的良率。此外，使用本文描述的技术可以允许更小的鳍尺寸，而不会增加由于粘附力导致的工艺故障的风险。
在实施例中，方法包括在半导体衬底上方沉积掩模层，蚀刻掩模层以形成图案化掩模，其中，图案化掩模的侧壁包括第一侧壁区域、第二侧壁区域和第三侧壁区域，其中，第一侧壁区域比第二侧壁区域更远离半导体衬底，并且第二侧壁区域比第三侧壁区域更远离半导体衬底，其中，第二侧壁区域从第一侧壁区域和第三侧壁区域横向突出，使用图案化掩模蚀刻半导体衬底以形成鳍，在鳍上方形成栅极堆叠件，以及在邻近栅极堆叠件的鳍中形成源极和漏极区域。在实施例中，该方法还包括在图案化掩模上方和鳍上方沉积多晶硅层，形成围绕鳍的隔离区域，以及去除图案化掩模。在实施例中，沉积多晶硅层包括介于500℃和900℃之间的工艺温度。在实施例中，第二侧壁区域从第一侧壁区域横向突出2nm和30nm之间的横向距离。在实施例中，掩模层包括氮化硅。在实施例中，该方法还包括在半导体衬底上沉积氧化物层，其中，掩模层沉积在氧化物层上。在实施例中，第一侧壁区域具有介于5nm和50nm之间的第一宽度，并且第二侧壁区域具有介于7nm和80nm之间的第二宽度。在实施例中，蚀刻掩模层包括实施第一干蚀刻工艺以使掩模层部分地凹进，在实施第一干蚀刻工艺之后，在掩模层上方沉积钝化层，并且在沉积钝化层之后，实施第二干蚀刻工艺。在实施例中，该方法还包括对图案化掩模和鳍实施蚀刻工艺，其中，在实施蚀刻工艺之后，图案化掩模的表面和鳍表面比实施蚀刻工艺之前更粗糙。
在实施例中，方法包括图案化衬底以形成具有第一粗糙度的半导体带，对半导体带实施蚀刻工艺，其中，在蚀刻工艺之后，半导体带具有大于第一粗糙度的第二粗糙度，在半导体带的沟道区域上方形成伪栅极堆叠件，在伪栅极堆叠件的侧壁上形成栅极间隔件，并且邻近沟道区域外延生长源极/漏极区域。在实施例中，该方法包括在半导体带的侧壁上沉积膜，其中，膜的表面具有大于第一粗糙度的第三粗糙度。在实施例中，蚀刻工艺包括使用SF6作为工艺气体的干蚀刻。在实施例中，第二粗糙度具有介于0.5nm和20nm之间的均方根(RMS)值。在实施例中，图案化衬底包括在衬底上形成图案化掩模，并且其中，实施蚀刻工艺还包括对图案化掩模实施蚀刻工艺。在实施例中，图案化掩模具有凸侧壁。
在实施例中，半导体器件包括从衬底的上表面延伸的鳍，鳍的侧壁具有第一粗糙度，沿着鳍的侧壁延伸的膜，该膜具有大于第一粗糙度的第二粗糙度，设置在膜和鳍上方的栅极堆叠件，以及邻近鳍设置的外延区域。在实施例中，膜沿着衬底的上表面延伸。在实施例中，该膜包括多晶硅。在实施例中，多晶硅具有介于0.5nm和20nm之间的平均晶粒尺寸。在实施例中，第二粗糙度具有介于0.5nm和20nm之间的均方根(RMS)值。
根据本发明的实施例，提供了一种形成半导体器件的方法，包括：在半导体衬底上方沉积掩模层；蚀刻所述掩模层以形成图案化掩模，其中，所述图案化掩模的侧壁包括第一侧壁区域、第二侧壁区域和第三侧壁区域，其中，所述第一侧壁区域比所述第二侧壁区域更远离所述半导体衬底，并且所述第二侧壁区域比所述第三侧壁区域更远离所述半导体衬底，其中，所述第二侧壁区域从所述第一侧壁区域和所述第三侧壁区域横向突出；使用所述图案化掩模蚀刻所述半导体衬底以形成鳍；在所述鳍上方形成栅极堆叠件；以及在邻近所述栅极堆叠件的所述鳍中形成源极和漏极区域。
根据本发明的实施例，还包括：在所述图案化掩模上方和所述鳍上方沉积多晶硅层；形成围绕所述鳍的隔离区域；以及去除所述图案化掩模。
根据本发明的实施例，沉积所述多晶硅层包括介于500℃和900℃之间的工艺温度。
根据本发明的实施例，所述第二侧壁区域从所述第一侧壁区域横向突出2nm和30nm之间的横向距离。
根据本发明的实施例，所述掩模层包括氮化硅。
根据本发明的实施例，还包括，在所述半导体衬底上沉积氧化物层，其中，所述掩模层沉积在所述氧化物层上。
根据本发明的实施例，所述第一侧壁区域具有介于5nm和50nm之间的第一宽度，并且所述第二侧壁区域具有介于7nm和80nm之间的第二宽度。
根据本发明的实施例，蚀刻所述掩模层包括：实施第一干蚀刻工艺以使所述掩模层部分地凹进；在实施所述第一干蚀刻工艺之后，在所述掩模层上方沉积钝化层；以及在沉积所述钝化层之后，实施第二干蚀刻工艺。
根据本发明的实施例，还包括，对所述图案化掩模和所述鳍实施蚀刻工艺，其中，在实施所述蚀刻工艺之后，所述图案化掩模的表面和所述鳍的表面比实施所述蚀刻工艺之前更粗糙。
根据本发明的实施例，提供了一种形成半导体器件的方法，包括：图案化衬底以形成具有第一粗糙度的半导体带；对所述半导体带实施蚀刻工艺，其中，在所述蚀刻工艺之后，所述半导体带具有大于所述第一粗糙度的第二粗糙度；在所述半导体带的沟道区域上方形成伪栅极堆叠件；在所述伪栅极堆叠件的侧壁上形成栅极间隔件；以及邻近所述沟道区域外延生长源极/漏极区域。
根据本发明的实施例，还包括，在所述半导体带的侧壁上沉积膜，其中，所述膜的表面具有大于所述第一粗糙度的第三粗糙度。
根据本发明的实施例，所述蚀刻工艺包括使用SF6作为工艺气体的干蚀刻。
根据本发明的实施例，所述第二粗糙度具有介于0.5nm和20nm之间的均方根(RMS)值。
根据本发明的实施例，图案化所述衬底包括在所述衬底上形成图案化掩模，并且其中，实施所述蚀刻工艺还包括对所述图案化掩模实施所述蚀刻工艺。
根据本发明的实施例，所述图案化掩模具有凸侧壁。
根据本发明的实施例，提供了一种半导体器件，包括：鳍，从衬底的上表面延伸，所述鳍的侧壁具有第一粗糙度；膜，沿着所述鳍的侧壁延伸，所述膜具有大于所述第一粗糙度的第二粗糙度；栅极堆叠件，设置在所述膜和所述鳍上方；以及外延区域，邻近所述鳍设置。
根据本发明的实施例，所述膜沿着所述衬底的上表面延伸。
根据本发明的实施例，所述膜包括多晶硅。
根据本发明的实施例，所述多晶硅具有介于0.5nm和20nm之间的平均晶粒尺寸。
根据本发明的实施例，所述第二粗糙度具有介于0.5nm和20nm之间的均方根(RMS)值。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体器件的方法，包括：
在半导体衬底上方沉积掩模层；
蚀刻所述掩模层以形成图案化掩模，其中，所述图案化掩模的侧壁包括第一侧壁区域、第二侧壁区域和第三侧壁区域，其中，所述第一侧壁区域比所述第二侧壁区域更远离所述半导体衬底，并且所述第二侧壁区域比所述第三侧壁区域更远离所述半导体衬底，其中，所述第二侧壁区域从所述第一侧壁区域和所述第三侧壁区域横向突出；
使用所述图案化掩模蚀刻所述半导体衬底以形成鳍；
在所述图案化掩模上方和所述鳍上方沉积多晶硅层，其中，所述多晶硅层的表面比所述图案化掩模的表面和所述鳍的表面更粗糙；
在所述鳍上方形成栅极堆叠件，其中，所述栅极堆叠件包括栅介质层；以及
在邻近所述栅极堆叠件的所述鳍中形成源极和漏极区域。
2.根据权利要求1所述的方法，还包括：
形成围绕所述鳍的隔离区域；以及
去除所述图案化掩模。
3.根据权利要求1所述的方法，其中，沉积所述多晶硅层包括介于500℃和900℃之间的工艺温度。
4.根据权利要求1所述的方法，其中，所述第二侧壁区域从所述第一侧壁区域横向突出2nm和30nm之间的横向距离。
5.根据权利要求1所述的方法，其中，所述掩模层包括氮化硅。
6.根据权利要求1所述的方法，还包括，在所述半导体衬底上沉积氧化物层，其中，所述掩模层沉积在所述氧化物层上。
7.根据权利要求1所述的方法，其中，所述第一侧壁区域具有介于5nm和50nm之间的第一宽度，并且所述第二侧壁区域具有介于7nm和80nm之间的第二宽度。
8.根据权利要求1所述的方法，其中，蚀刻所述掩模层包括：
实施第一干蚀刻工艺以使所述掩模层部分地凹进；
在实施所述第一干蚀刻工艺之后，在所述掩模层上方沉积钝化层；以及
在沉积所述钝化层之后，实施第二干蚀刻工艺。
9.根据权利要求1所述的方法，还包括，对所述图案化掩模和所述鳍实施蚀刻工艺，其中，在实施所述蚀刻工艺之后，所述图案化掩模的表面和所述鳍的表面比实施所述蚀刻工艺之前更粗糙。
10.一种形成半导体器件的方法，包括：
图案化衬底以形成具有第一粗糙度的半导体带；
对所述半导体带实施蚀刻工艺，其中，在所述蚀刻工艺之后，所述半导体带具有大于所述第一粗糙度的第二粗糙度；
在所述半导体带的侧壁上沉积膜，其中，所述膜的表面具有大于所述第一粗糙度的第三粗糙度；
在所述半导体带的沟道区域上方形成伪栅极堆叠件，其中，所述伪栅极堆叠件包括栅介质层；
在所述伪栅极堆叠件的侧壁上形成栅极间隔件；以及
邻近所述沟道区域外延生长源极/漏极区域。
11.根据权利要求10所述的方法，其中，所述膜包括多晶硅。
12.根据权利要求10所述的方法，其中，所述蚀刻工艺包括使用SF6作为工艺气体的干蚀刻。
13.根据权利要求10所述的方法，其中，所述第二粗糙度具有介于0.5nm和20nm之间的均方根(RMS)值。
14.根据权利要求10所述的方法，其中，图案化所述衬底包括在所述衬底上形成图案化掩模，并且其中，实施所述蚀刻工艺还包括对所述图案化掩模实施所述蚀刻工艺。
15.根据权利要求14所述的方法，其中，所述图案化掩模具有凸侧壁。
16.一种半导体器件，包括：
鳍，从衬底的上表面延伸，所述鳍的侧壁具有第一粗糙度；
膜，沿着所述鳍的侧壁延伸，所述膜具有大于所述第一粗糙度的第二粗糙度；
栅极堆叠件，设置在所述膜和所述鳍上方，其中，所述栅极堆叠件包括栅介质层；以及
外延区域，邻近所述鳍设置。
17.根据权利要求16所述的半导体器件，其中，所述膜沿着所述衬底的上表面延伸。
18.根据权利要求16所述的半导体器件，其中，所述膜包括多晶硅。
19.根据权利要求18所述的半导体器件，其中，所述多晶硅具有介于0.5nm和20nm之间的平均晶粒尺寸。
20.根据权利要求16所述的半导体器件，其中，所述第二粗糙度具有介于0.5nm和20nm之间的均方根(RMS)值。
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