TW202329326A - 半導體裝置之接觸特徵及其形成方法 - Google Patents

半導體裝置之接觸特徵及其形成方法 Download PDF

Info

Publication number
TW202329326A
TW202329326A TW111125671A TW111125671A TW202329326A TW 202329326 A TW202329326 A TW 202329326A TW 111125671 A TW111125671 A TW 111125671A TW 111125671 A TW111125671 A TW 111125671A TW 202329326 A TW202329326 A TW 202329326A
Authority
TW
Taiwan
Prior art keywords
layer
opening
oxidized
conductive material
gate
Prior art date
Application number
TW111125671A
Other languages
English (en)
Inventor
陳品彣
鍾長廷
趙翊翔
溫鈺婷
楊凱傑
葛于臣
徐鵬皓
鄭雅憶
洪敏修
黃俊賢
林威戎
張志維
蔡明興
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202329326A publication Critical patent/TW202329326A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76868—Forming or treating discontinuous thin films, e.g. repair, enhancement or reinforcement of discontinuous thin films
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一種方法，包含在磊晶源極/汲極區之上形成電介質層。在電介質層中形成開口。該開口暴露磊晶源極/汲極區的一部分。在開口的側壁以及底部形成屏障層。在開口的側壁以及底部執行氧化製程。氧化製程將屏障層的一部分轉變為經氧化屏障層，且將與經氧化屏障層相鄰的電介質層的一部分轉變為襯墊層。移除經氧化屏障層。以自下而上的方式用導電材料填充開口。導電材料為物理接觸襯墊層。

Description

半導體裝置之接觸特徵及其形成方法
本發明實施例涉及一種半導體裝置之接觸特徵及其形成方法。
半導體裝置被用於各種電子應用，例如，個人電腦、手機、數位相機以及其他電子設備。半導體裝置典型為藉由在半導體基板之上依次沉積絕緣或電介質層、導電層以及半導體材料層，且用光刻技術圖案化各種材料層，以在其上形成電路組件以及元件而製造。
半導體產業繼續藉由不斷減少最小特徵尺寸來提高各種電子元件（例如，電晶體、二極體、電阻、電容器等）的積體密度，這允許更多的組件可集成到一個給定的區域。
本揭露有關一種形成一半導體裝置的接觸特徵的方法，包含：形成一電介質層在一磊晶源極/汲極區之上；形成一開口在該電介質層中，該開口暴露該磊晶源極/汲極區的一部分；形成一屏障層在該開口的一側壁以及一底部；執行一氧化製程在該開口的該側壁以及該底部，該氧化製程將該屏障層的一部分轉變為一經氧化屏障層，以及將與該經氧化屏障層相鄰的該電介質層的一部分轉變為一襯墊層；移除該經氧化屏障層；以及以自下而上的方式用一導電材料填充該開口，該導電材料為物理接觸該襯墊層。
本揭露另關於一種形成一半導體裝置的接觸特徵的方法，包含：形成一電介質層在一導電特徵之上；蝕刻一開口在該電介質層中，該開口暴露該導電特徵，該蝕刻形成一殘留物在該開口的一側壁上，該殘留物包含該導電特徵的一部分；執行一氧化製程在該開口的該側壁以及一底部，該氧化製程將在開口的該底部的該導電特徵的一部分轉變為一經氧化層，將該殘留物轉變為一經氧化殘留物，以及將在該開口的該側壁的該電介質層的一部分轉變為一襯墊層；移除該經氧化層以暴露該導電特徵；移除經氧化殘留物以暴露該襯墊層；以及自下而上地用一導電材料填充該開口，該導電材料為物理接觸該襯墊層。
本揭露還有關一種包含接觸特徵的半導體裝置，包含：一電介質層，在一磊晶源極/汲極區之上；一接觸特徵，在該電介質層中，以及電性耦接該磊晶源極/汲極區，其中該接觸特徵包含：一導電材料；以及一屏障層，沿著該導電材料的一底部表面延伸且與之物理接觸；以及一襯墊層，沿著導電材料的一側壁以及該電介質層的一側壁延伸且與之物理接觸。
如下的揭露提供許多不同實施例，或示範例，用於實現所提供主題的不同特徵。為簡化本揭露，下文描述組件及配置的具體示範例。當然，這些組件以及配置僅為示範例以及不意以為限制。舉例而言，在接著的描述中，第一特徵在第二特徵之上或上的形成可包含直接接觸地形成第一特徵以及第二特徵的實施例，以及亦可包含附加特徵可形成於第一特徵與第二特徵之間，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露可能會在各種示範例中重複元件符號及/或符號。這樣的重複是為了簡單明瞭，其本身並不決定所討論的各種實施例及/或組構之間的關係。
再者，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或特徵與另一（些）元件或特徵之關係，如圖式中繪示。空間相對術語旨在涵蓋除在圖式中描繪之定向以外之使用或操作中之裝置之不同定向。設備可其他方式定向（旋轉90度或按其他定向）且本揭露中使用之空間相對描述同樣可相應地解釋。
實施例將就特定的背景進行描述，即半導體裝置的接觸特徵（例如，源極/汲極接觸插塞、閘極/汲極接觸插塞、閘極接觸插塞、源極/汲極以及閘極通孔或類似物）以及形成這些特徵的方法。本文提出的各種實施例為在使用後閘極製程（gate-last process）形成的鰭片式場效應電晶體（fin field-effect transistor；FinFET）裝置的背景下討論的。在其他實施例中，可使用前閘極製程。然而，各種實施例可適用於包含其他類型的電晶體的晶粒，如替代或與FinFETs結合的閘極全環繞（GAA）電晶體（例如，奈米結構（例如，奈米片、奈米導線或類似物）場效應電晶體（NSFETs））。在一些實施例中，在形成接觸特徵期間，對接觸開口的側壁執行表面改質（surface modification）以及蝕刻製程，以移除在形成接觸開口期間所留在接觸開口的側壁上的屏障/黏附層或金屬材料的側壁部分。藉由對接觸開口的側壁執行表面改質（如氧化製程）以及蝕刻製程，減少或避免在接觸開口中形成接觸特徵的選擇性金屬沉積/生長製程的選擇性損失。本文討論的各種實施例允許在接觸口中選擇性地自下而上的沉積/生長接觸特徵，以實現低阻力的收縮特徵，減少或避免接縫或空隙的形成，增加接觸特徵的晶粒尺寸，並提高良率。
圖1根據一些實施例，以三維視圖說明FinFET的例子。FinFET包含在基板50（例如半導體基板）上的鰭片52。隔離區56設置在基板50中，且鰭片52突出於相鄰的隔離區56的上方以及之間。儘管隔離區56為描述/示意為與基板50分開，如本文所使用的術語「基板」可用於僅指半導體基板或包含隔離區的半導體基板。此外，儘管鰭片52被說明為與基板50一樣的單一、連續的材料，但鰭片52及/或基板50可包含單一材料或複數個材料。在此情況中，鰭片52指的是在相鄰的隔離區56之間延伸的部分。
閘極電介質層88為沿著側壁且在鰭片52的頂部表面之上，且閘極電極90在閘極電介質層88之上。源極/汲極區80相對於閘極電介質層88以及閘極電極90而設置在鰭片52的相對側邊。圖1進一步說明在之後的圖式中使用的參考剖面。剖面A-A為沿著閘極電極90的縱軸以及一方向，例如為垂直於FinFET的源極/汲極區80之間的電流流動的方向。剖面B-B垂直於剖面A-A，且沿著鰭片52的縱軸以及一方向，例如為FinFET的源極/汲極區80之間的電流流動的方向。剖面C-C平行於剖面A-A，且延伸穿過FinFET的源極/汲極區80。為清晰起見，後續的圖式參考這些參考剖面。
圖2、圖3、圖4、圖5、圖6、圖7、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖11C、圖12A、圖12B、圖12C、圖13A、圖13B、圖13C、圖14A、圖14B、圖14C、圖15A、圖15B、圖15C、圖15D、圖16A、圖16B、圖16C、圖17A、圖17B、圖17C、圖18A、圖18B、圖18C、圖19A、圖19B、圖19C、圖20A、圖20B以及圖20C，為根據一些實施例，在製造FinFET裝置的中間階段的剖面圖。圖2至圖8以及圖9A至圖20A為沿著圖1中說明的參考剖面A-A而說明，除了多鰭片/FinFETs。圖9B至圖20B以及圖15D為沿著圖1所示的參考剖面B-B說明，除了多鰭片/ FinFETs。圖11C至圖20C為沿著圖1所說明的參考剖面C-C而說明，除了多鰭片/ FinFETs。
在圖2中，提供基板50。基板50可為半導體基板，例如塊狀半導體、絕緣體上半導體（semiconductor-on-insulator；SOI）基板，或類似物，其可為摻雜的（例如具有p型或n型摻雜物）或未摻雜的。基板50可為一晶圓，如矽晶圓。一般來說，SOI基板為形成在絕緣體層上的半導體材料層。絕緣層可例如為掩埋氧化物（BOX）層、氧化矽層，或類似物。絕緣層為提供在基底上，典型為矽或玻璃基底。也可使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包含矽鍺、鎵砷磷化物、鋁銦砷化物、鋁鎵砷化物、鎵銦砷化物、鎵銦磷化物及/或鎵銦砷磷化物的合金半導體；或其組合。
在一些實施例中，基板50可具有第一區50A以及第二區50B。在一些實施例中，第一區50A為邏輯區，第二區50B為記憶體區，例如靜態隨機存取記憶體（SRAM）區。第一區50A可與第二區50B物理分開（如分隔線50'所示），且可根據所產生的FinFET裝置的設計規格，在第一區50A以及第二區50B之間設置任何數量的其他的所期望的區。
在圖3中，第一區50A以及第二區50B的每一者可具有n型區50N以及p型區50P。n型區50N用於形成n型裝置，例如NMOS電晶體，例如為n型FinFETs。p型區50P用於形成p型裝置，例如PMOS電晶體，例如為p型FinFETs。n型區50N可在第一區50A以及第二區50B中的每一者中與p型區50P物理分開（如藉由分隔線50''所示），且任何數量的裝置特徵（例如，其他主動裝置、摻雜區、隔離結構等）可設置在n型區50N以及p型區50P之間。
圖4至圖7、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖11C、圖12A、圖12B、圖12C、圖13A、圖13B、圖13C、圖14A、圖14B、圖14C、圖15A、圖15B、圖15C、圖15D、圖16A、圖16B、圖16C、圖17A、圖17B、圖17C、圖18A、圖18B、圖18C、圖19A、圖19B、圖19C、圖20A、圖20B以及圖20C說明根據一些實施例製造FinFET裝置的各種附加步驟。圖4至圖7、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖11C、圖12A、圖12B、圖12C、圖13A、圖13B、圖13C、圖14A、圖14B、圖14C、圖15A、圖15B、圖15C、圖15D、圖16A、圖16B、圖16C、圖17A、圖17B、圖17C、圖18A、圖18B、圖18C、圖19A、圖19B、圖19C、圖20A、圖20B以及圖20C說明在基板50的第一區50A以及第二區50B中的每一者內的n型區50N以及p型區50P的特徵。例如，圖4至圖7、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖11C、圖12A、圖12B、圖12C、圖13A、圖13B、圖13C、圖14A、圖14B、圖14C、圖15A、圖15B、圖15C、圖15D、圖16A、圖16B、圖16C、圖17A、圖17B、圖17C、圖18A、圖18B、圖18C、圖19A、圖19B、圖19C、圖20A、圖20B以及圖20C可適用於基板50的第一區50A以及第二區50B中的每一者內的n型區50N以及p型區50P。n型區50N以及p型區50P的結構中的差異（若有的話）將在各本文中隨著圖式而描述。
在圖4中，在基板50中形成鰭片52。鰭片52為半導體條帶。在一些實施例中，鰭片52可藉由在基板50中蝕刻溝槽而在基板50中形成。蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻（RIE）、中性粒子束蝕刻（neutral beam etch；NBE）、或類似蝕刻，或其組合。該蝕刻可為非等向性的。
前述形成鰭片52的方法僅僅為形成鰭片52的示例方法。鰭片52可藉由任何合適的方法形成。例如，鰭片52可使用一或多個光刻製程形成，包含雙圖案化或多圖案化製程。一般來說，雙圖案化或多圖案化製程結合光刻以及自對準製程，允許創建圖案，例如，比使用單一的直接光刻製程可獲得的間距更小。例如，在一實施例中，犧牲層在基底之上形成，並使用光刻製程將其圖案化。使用自對準製程在經圖案化犧牲層旁邊形成間隔物。接著移除犧牲層，且剩餘的間隔物可接著用做為蝕刻遮罩以形成鰭片52。在一些實施例中，遮罩（或其他層）可保留在鰭片52上。
在圖5中，在基板50之上以及相鄰的鰭片52之間形成絕緣材料54。絕緣材料54可為氧化物，例如氧化矽、氮化物、類似物，或其組合，且可藉由高密度電漿化學氣相沉積（HDP-CVD）、可流動CVD（FCVD）（例如在遠端電漿系統中基於CVD的材料沉積，且後固化以使其轉換為另一種材料，諸如氧化物）、類似製程，或其組合而形成。可使用藉由任何可接受的製程形成的其他絕緣材料。在所說明的實施例中，絕緣材料54為藉由FCVD製程而形成的氧化矽。一旦絕緣材料54形成，可執行退火製程。在一實施例中，形成絕緣材料54以使多餘的絕緣材料54覆蓋該鰭片52。雖然絕緣材料54被說明為單一層，但一些實施例可利用多層。例如，在一些實施例中，首先可沿著基板50以及鰭片52的表面形成襯墊（未顯示）。此後，可在襯墊之上形成如前所述的填充材料。
在圖6中，對絕緣材料54採用移除製程，以移除鰭片52之上多餘的絕緣材料54。在一些實施例中，可利用平面化製程，例如化學機械拋光（CMP）、回蝕刻製程、其組合或類似製程。平面化製程暴露鰭片52，使鰭片52以及絕緣材料54的頂部表面在平面化製程完成之後為實質上齊平（在平面化製程的製程變化範圍內）。在鰭片52上保留遮罩的實施例中，平面化製程可暴露遮罩或移除遮罩，從而在平面化製程完成之後，遮罩或鰭片52以及絕緣材料54的頂部表面分別為齊平。
在圖7中，凹陷該絕緣材料54（詳見圖6）以形成隔離區56。隔離區56也可被稱為淺溝槽隔離（Shallow Trench Isolation；STI）區。凹陷該絕緣材料54，使得鰭片52的上部分從相鄰的隔離區56之間突出。此外，隔離區56的頂部表面可具有如圖所示的平坦表面、凸表面、凹表面（如淺碟形），或其組合。隔離區56的頂部表面可藉由適當的蝕刻形成為平坦、凸及/或凹。隔離區56可使用可接受的蝕刻製程而凹陷，例如對絕緣材料54的材料具有選擇性的蝕刻製程（例如以比鰭片52的材料為更快的速度而蝕刻該絕緣材料54的材料）。例如，可使用例如為稀釋氫氟酸（dHF）的氧化物移除（oxide removal）。
關於圖2至圖7描述的製程僅為如何形成鰭片52的一例子。在一些實施例中，鰭片可藉由磊晶生長製程而形成。例如，可在基板50的頂部表面之上形成一電介質層，並穿過電介質層而蝕刻出溝槽，以暴露底層基板50。同質磊晶結構（homoepitaxial structure）可在溝槽中磊晶生長，且凹陷該電介質層，從而使同質磊晶結構從電介質層突出以形成鰭片。此外，在一些實施例中，異質磊晶結構也可用於鰭片。例如，可凹陷圖6中的鰭片52，且與鰭片52不同的材料可在經凹陷的鰭片52之上為磊晶生長。在這樣的實施例中，鰭片包含經凹陷的材料以及設置在經凹陷的材料之上的磊晶生長材料。在更進一步的實施例中，可在基板50的頂部表面之上形成一電介質層，且可穿過電介質層而蝕刻出溝槽。接著，異質磊晶結構可使用不同於基板50的材料在溝槽中磊晶生長，且可凹陷該電介質層，從而使異質磊晶結構從電介質層突出以形成鰭片。在同質磊晶或異質磊晶結構為磊晶生長的一些實施例中，磊晶生長的材料可在生長期間中為原位摻雜（in situ doped），這可避免事先以及隨後的植入，儘管可一起使用原位以及植入摻雜。
再者，在n型區50N中磊晶生長不同於p型區50P中的材料可能是有利的。在各種實施例中，鰭片52的上部分可由矽鍺（Si xGe 1-x，其中x可在0至1的範圍內）、碳化矽、純或實質上純的鍺、III-V化合物半導體、II-VI化合物半導體或類似材料所形成。例如，可用於形成III-V化合物半導體的材料包含但不限於：砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、銦鎵砷化物、銦鋁砷化物、銻化鎵、銻化鋁、磷化鋁、磷化鎵，及類似物。
進一步地在圖7中，可在鰭片52及/或基板50中形成適當的井（well）（未示出）。在一些實施例中，P井可形成在n型區50N中，而N井可形成在p型區50P中。在一些實施例中，P井或N井在n型區50N以及p型區50P中都形成。在具有不同井類型的實施例中，n型區50N以及p型區50P的不同植入步驟可使用光刻膠及/或其他遮罩（未顯示）來實現。例如，可在n型區50N以及p型區50P的鰭片52以及隔離區56之上形成光刻膠。接著圖案化該光刻膠，以暴露基板50的p型區50P。光刻膠可藉由使用旋塗（spin-on）技術形成，並可使用可接受的光刻技術而圖案化。一旦圖案化該光刻膠，就在p型區50P中執行n型雜質植入，且光刻膠可做為遮罩以實質上防止n型雜質被植入n型區50N中。n型雜質可為植入這些區的磷、砷、銻或類似物，其濃度等於或小於10 18cm -3，例如在約10 16cm -3以及約10 18cm -3之間。在植入之後，移除光刻膠，例如藉由可接受的灰化製程，接著為濕式清潔（wet clean）製程。
在植入p型區50P之後，在n型區50N以及p型區50P的鰭片52以及隔離區56之上形成光刻膠。然後圖案化該光刻膠，以暴露基板50的n型區50N。光刻膠可藉由使用旋塗技術而形成，且可使用可接受的光刻技術而圖案化。一旦圖案化該光刻膠，就可在n型區50N中執行p型雜質植入，且光刻膠可做為遮罩以實質上防止p型雜質被植入p型區50P中。p型雜質可為植入這些區的硼、氟化硼、銦或類似物，濃度等於或小於10 18cm -3，例如在約10 16cm -3以及約10 18cm -3之間。在植入之後，可移除光刻膠，例如藉由可接受的灰化製程，然後為濕式清潔製程。
在執行n型區50N以及p型區50P的植入後，可執行退火以修復植入損傷並啟動被植入的p型及/或n型雜質。在一些實施例中，磊晶鰭片的生長材料可在生長期間為原位摻雜，這可避免植入，儘管原位以及植入摻雜可一起使用。
在圖8中，在鰭片52上形成假性電介質層60。假性電介質層60可例如為氧化矽、氮化矽、其組合或類似物，且可根據可接受的技術而沉積或熱生長。在假性電介質層60之上形成假性閘極層62，且在假性閘極層62之上形成遮罩層64。假性閘極層62可沉積在假性電介質層60之上，且接著為平面化，例如藉由CMP。遮罩層64可沉積在假性閘極層62之上。假性閘極層62可為導電或非導電材料，且可選自包含非晶質矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物以及金屬的群組。假性閘極層62可藉由物理氣相沉積（PVD）、CVD、濺射沉積或其他沉積所選擇的材料的技術來沉積。假性閘極層62可由其他材料製成，其對隔離區56及/或假性電介質層60的蝕刻具有高蝕刻選擇性。遮罩層64可例如包含一或多層的氧化矽、氮化矽、氮氧化矽或類似材料。在此例子中，橫跨第一區50A以及第二區50B，以及在第一區50A以及第二區50B的每一者內的n型區50N以及p型區50P之上，形成單一的假性閘極層62以及單一的遮罩層64。需要注意的是，僅用於說明，假性電介質層60顯示為僅覆蓋鰭片52。在一些實施例中，可沉積該假性電介質層60，以使假性電介質層60覆蓋隔離區56，延伸到隔離區56之上以及在假性閘極層62與隔離區56之間。
在圖9A以及圖9B中，可使用可接受的光刻以及蝕刻技術而圖案化該遮罩層64（詳細請見圖8）以形成遮罩74。接著，遮罩74的圖案可轉移到假性閘極層62（詳細請見圖8）以形成假性閘極72。在一些實施例中（未圖示），遮罩74的圖案也可藉由可接受的蝕刻技術轉移到假性電介質層60。假性閘極72覆蓋鰭片52的各通道區58。遮罩74的圖案可用於將假性閘極72中的每一者與鄰近的假性閘極為物理分開。假性閘極72也可具有與各鰭片52的長度方向為實質上垂直的長度方向。
進一步在圖9A以及圖9B中，可在假性閘極72、遮罩74及/或鰭片52的暴露表面上形成閘極密封間隔物76。熱氧化或沉積後的非等向性蝕刻可形成閘極密封間隔物76。閘極密封間隔物76可由氧化矽、氮化矽、氮氧化矽或類似物形成。
在形成閘極封間隔物76之後，可執行輕度摻雜源極/汲極（lightly doped source/drain；LDD）區的植入（未明確示出）。在具有不同裝置類型的實施例中，類似前述在圖7中討論的植入，可在n型區50N之上形成遮罩，例如光刻膠，同時暴露p型區50P，且可將適當類型（例如p型）的雜質植入p型區50P中的暴露鰭片52。然後，可移除遮罩。隨後，可在p型區50P之上形成遮罩，例如光刻膠，同時暴露n型區50N，並將適當類型的雜質（例如n型）植入n型區50N中的暴露鰭片52。然後，可移除遮罩。n型雜質可為前述討論的任何n型雜質，p型雜質可為前述討論的任何p型雜質。輕度摻雜源極/汲極區的雜質濃度可從約10 15cm -3到約10 19cm -3。退火可用於修復植入損傷並啟動植入的雜質。
在圖10A以及圖10B中，閘極間隔物78沿著假性閘極72以及遮罩74的側壁形成在閘極密封間隔物76上。閘極間隔物78可藉由共形沉積一絕緣材料並隨後對該絕緣材料為非等向性蝕刻而形成。閘極間隔物78的絕緣材料可為氧化矽、氮化矽、氮氧化矽、氮碳化矽、其組合或類似物。在一些實施例中，閘極間隔物78以及閘極密封間隔物76包含相同的材料。在其他實施例中，閘極間隔物78以及閘極密封間隔物76包含不同的材料。
應注意，前述揭露的內容一般描述了形成間隔物以及LDD區的製程。可使用其他製程以及順序。例如，可利用較少或附加的間隔物，可利用不同的步驟順序（例如，在形成閘極間隔物78之前可不蝕刻閘極密封間隔物76、產生「L形」閘極密封間隔物、可形成以及移除間隔物，及/或類似順序）。此外，n型以及p型裝置可使用不同的結構以及步驟形成。例如，n型裝置的LDD區可在形成閘極密封間隔物76之前形成，而p型裝置的LDD區可在形成閘極密封間隔物76之後形成。
在圖11A、圖11B以及圖11C中，磊晶源極/汲極區80N形成在n型區50N的鰭片52中，且磊晶源極/汲極區80P形成在p型區50P的鰭片52中。磊晶源極/汲極區80N也可被稱為n型磊晶源極/汲極區。磊晶源極/汲極區80P也可被稱為p型磊晶源極/汲極區。磊晶源極/汲極區80N及80P形成在鰭片52中，從而使各假性閘極72設置在各自相鄰的磊晶源極/汲極區80N及80P對之間。在一些實施例中，磊晶源極/汲極區80N及80P可延伸到鰭片52，也可穿透鰭片52。在一些實施例中，閘極間隔物78用於將磊晶源極/汲極區80N及80P與假性閘極72分開一適當的橫向距離，以便磊晶源極/汲極區80N及80P不會使隨後形成的FinFET的閘極為短路。可選擇磊晶源極/汲極區80N及80P的材料，以在各自的通道區58中施加應力，從而提高性能。
n型區50N中的磊晶源極/汲極區80N可藉由遮蔽p型區50P以及蝕刻n型區50N中的鰭片52的源極/汲極區以在鰭片52中形成凹部所形成。然後，n型區50N中的磊晶源極/汲極區80N為磊晶生長在凹部中。磊晶源極/汲極區80N可包含任何可接受的材料，例如適合n型FinFETs的材料。例如，若鰭片52為由矽製成的，n型區50N中的磊晶源極/汲極區80N可包含在通道區58中施加拉伸應變的材料，例如矽、碳化矽、摻雜磷的碳化矽、磷化矽或類似材料。n型區50N中的磊晶源極/汲極區80N可具有從鰭片52的各自表面所凸起的（raised）表面，且可具有切面（facets）。
p型區50P中的磊晶源極/汲極區80P可藉由遮蔽n型區50N以及蝕刻p型區50P中的鰭片52的源極/汲極區以在鰭片52中形成凹部而形成。然後，p型區50P中的磊晶源極/汲極區80P為磊晶生長在凹部中。磊晶源極/汲極區80P可包含任何可接受的材料，例如適合於p型FinFETs的材料。例如，若鰭片52為由矽製成的，p型區50P中的磊晶源極/汲極區80P可包含在通道區58中施加壓縮應變的材料，例如矽鍺、摻雜硼的矽鍺、鍺、鍺錫或類似材料。p型區50P中的磊晶源極/汲極區80P可具有從鰭片52的各自表面所凸起的表面，且可具有切面。
磊晶源極/汲極區80N及80P及/或鰭片52可被植入摻雜物以形成源極/汲極區，類似於前述討論的用於形成輕度摻雜源極/汲極區的製程，隨後為退火。源極/汲極區的雜質濃度可在10 19cm -3以及10 21cm -3之間。源極/汲極區的n型及/或p型雜質可為前述討論的任何雜質。在一些實施例中，磊晶源極/汲極區80N及80P可在生長期間為原位摻雜。
由於用於形成n型區50N中的磊晶源極/汲極區80N以及p型區50P中的磊晶源極/汲極區80P的磊晶製程，磊晶源極/汲極區80N及80P的上表面具有切面，其超出鰭片52的側壁而橫向向外擴展。在一些實施例中，如圖11C所示，這些切面導致同一FinFET的鄰近的源極/汲極區80N及80P合併。在一些實施例中，在p型區50P中，形成閘極間隔物78，覆蓋延伸到隔離區56上方的鰭片52的側壁的一部分，從而阻擋磊晶生長。在n型區50N中，用於形成閘極間隔物78的間隔物蝕刻可被調整為從延伸到隔離區56上方的鰭片52的側壁的一部分中移除間隔物材料。在一些實施例中，磊晶源極/汲極區80N以及磊晶源極/汲極區80P具有不同的形狀。
在圖12A、圖12B以及圖12C中，在圖11A、圖11B以及圖11C中所說明的結構之上沉積第一層間電介質（ILD）84。第一ILD 84可由電介質材料形成，並可藉由任何合適的方法沉積，如CVD、電漿增強CVD（PECVD）、FCVD、其組合或類似方法。電介質材料可包含氧化矽、氮化矽、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻雜硼磷矽酸鹽玻璃（BPSG）、未摻雜矽酸鹽玻璃（USG）或類似物。可使用藉由任何可接受的製程所形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層（contact etch stop layer；CESL）82為設置在第一ILD 84以及磊晶源極/汲極區80N及80P、遮罩74以及閘極間隔物78之間。CESL 82可包含電介質材料，例如氮化矽、氧化矽、氮氧化矽、或類似物，其蝕刻率低於覆蓋第一ILD 84的材料。
在圖13A、圖13B以及圖13C中，可執行諸如CMP的平面化製程，以使第一ILD 84的頂部表面與假性閘極72或遮罩74的頂部表面為齊平（詳細請見圖12A以及圖12B）。平面化製程也可移除假性閘極72上的遮罩74、以及CESL 82的部分、閘極密封間隔物76以及沿著遮罩74側壁的閘極間隔物78。在平面化製程之後，在平面化製程的製程變化範圍內，假性閘極72、閘極密封間隔物76、閘極間隔物78、CESL 82以及第一ILD 84的頂部表面實質上為齊平或共平面。因此，假性閘極72的頂部表面透過第一ILD 84而暴露。在一些實施例中，遮罩74可保留在假性閘極72上，在這種情況下，平面化製程齊平第一ILD 84的頂部表面與遮罩74的頂部表面。
在圖14A、圖14B以及圖14C中，假性閘極72以及遮罩74（詳細請見圖13A、圖13B以及圖13C）若存在，則在蝕刻步驟中被移除，從而形成凹部86。亦可移除凹部86中的假性電介質層60的部分。在一些實施例中，僅移除假性閘極72，而假性電介質層60仍然存在且藉由凹部86而暴露。在一些實施例中，假性閘極72為藉由非等向性的乾式蝕刻製程所移除。例如，蝕刻製程可包含使用反應氣體的乾式蝕刻製程，該反應氣體可選擇性地蝕刻假性閘極72，而很少或沒有蝕刻第一ILD 84、CESL 82、閘極密封間隔物76或閘極間隔物78。各凹部86暴露及/或覆蓋在各自的鰭片52的通道區58上。各溝道區58設置在相鄰的一對磊晶源極/汲極區80N及80P之間。在移除期間，當蝕刻該假性閘極72時，假性電介質層60可被用做蝕刻停止層。然後，在移除假性閘極72之後，可選擇性地移除假性電介質層60。
在圖15A、圖15B以及圖15C中，在凹部86（詳細請見圖14A、圖14B以及圖14C）中形成閘極電介質層88以及閘極電極90，以形成替換閘極堆疊92。圖15D說明圖15B的區94的詳細視圖。替換閘極堆疊92也可稱為閘極堆疊或金屬閘極堆疊。在一些實施例中，所有的假性閘極72（詳細請見圖13A以及圖13B）都被替換成替換閘極堆疊92。在其他實施例中，一些假性閘極72沒有被替換閘極堆疊92所替換，而是保留在所產生的FinFET裝置的最終結構中。
在一些實施例中，閘極電介質層88沉積在凹部86中，例如在鰭片52的頂部表面以及側壁上以及在閘極密封間隔物76/閘極間隔物78的側壁上。閘極電介質層88也可形成在第一ILD 84的頂部表面。在一些實施例中，閘極電介質層88包含一或多個電介質層，例如一或多個氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽或類似的層。在一些實施例中，閘極電介質層88包含藉由熱氧化或化學氧化形成的氧化矽介面層以及覆蓋的高k電介質材料，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛或其組合的金屬氧化物或矽酸鹽。高k電介質材料的k值可大於約7.0。閘極電介質層88的形成方法可包含分子束沉積（MBD）、ALD、PECVD或類似方法。在假性電介質層60的部分留在凹部86中的實施例中，閘極電介質層88包含假性電介質層60的材料（例如SiO 2）。
閘極電極90沉積在閘極電介質層88之上，並填充凹部86的剩餘部分（詳細請見圖14A以及圖14B）。儘管在圖15A以及圖15B中說明單層閘極90，但如圖15D所示，閘極電極90中的每一者可包含任意數量的襯墊層90A、任意數量的功函數調諧層90B以及導電填充層90C。襯墊層90A可包含TiN、TiO、TaN、TaC、其組合、其多層或類似物，並可使用PVD、CVD、ALD、其組合或類似方式形成。在基板50的n型區50N中，功函數調諧層90B可包含Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、其組合、其多層或類似物，且可使用PVD、CVD、ALD、其組合或類似方式形成。在基板50的p型區50P中，功函數調諧層90B可包含TiN、WN、TaN、Ru、Co、其組合、其多層或類似物，且可使用PVD、CVD、ALD、其組合或類似方式形成。在一些實施例中，導電填充層90C可包含Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、Mn、Pd、Re、Ir、Pt、Zr、其合金、其組合、其多層或類似物，且可使用PVD、CVD、ALD、其組合或類似方式形成。
在填充凹部86之後（詳細請見圖14A以及圖14B），可執行平面化製程，例如CMP製程，以移除閘極電介質層88以及閘極電極90的多餘部分，該多餘部分在第一ILD 84的頂部表面之上。閘極電極90以及閘極電介質層88的剩餘部分因此形成了所產生的FinFETs的替換閘極堆疊92。在平面化製程之後，在平面化製程的製程變化範圍內，替換閘極堆疊92的頂部表面與第一ILD 84的頂部表面實質上齊平或共平面。
基板50的n型區50N以及p型區50P中的閘極電介質層88的形成可同時發生，從而使各區中的閘極電介質層88由相同的材料形成。在其他實施例中，各區的閘極電介質層88可藉由不同的製程形成，從而使不同區的閘極電介質層88可由不同的材料形成。基板50的n型區50N以及p型區50P中的導電填充層90C的形成可同時發生，以便各區中的導電填充層90C由相同的材料形成。在其他實施例中，各區的導電填充層90C可藉由不同的製程形成，從而使不同區的導電填充層90C可由不同的材料形成。在使用不同的製程時，可使用各種遮蔽步驟來遮蔽以及暴露適當的區。
在圖16A、圖16B以及圖16C中，在閘極堆疊92之上以及閘極密封間隔物76/閘極間隔物78的相對部分之間形成封蓋層98。在一些實施例中，形成封蓋層98包含凹陷該閘極堆疊92，使得凹部96形成在閘極堆疊92正上方以及閘極密封間隔物76/閘極間隔物78的相對部分之間。然後在各自的凹部96中形成封蓋層98。在一些實施例中，封蓋層98部分地填充各自的凹部96。在一些實施例中，封蓋層98為金屬層且包含鎢、鈷、鉬、釕或類似物。在其他實施例中，封蓋層98為金屬氮化物層且包含TiN、TaN、WN或類似物。在一些實施例中，封蓋層98的材料為選擇性地沉積在各自凹部96中的各自閘極堆疊92之上，直到達到封蓋層98所期望的厚度。在其他實施例中，封蓋層98的材料為沉積在各自的閘極堆疊92之上，使材料完全填充各自的凹部96。在這樣的實施例中，在填充凹部96之後，平面化該封蓋層98的材料，以移除過度填充凹部96的材料的部分，隨後將齊凹陷，例如藉由適當的蝕刻製程，直到達到封蓋層98所期望的厚度。在一些實施例中，封蓋層98的厚度在約10埃（Å）以及約100 Å之間。
在圖17A、圖17B以及圖17C中，在封蓋層98之上以及凹部96中形成閘極遮罩100（詳細請見圖16B）。閘極遮罩100包含一或多層電介質材料，例如氧化矽、氮化矽、氮氧化矽或類似材料，為填充在凹部96中，接著的為平面化製程以移除延伸到第一ILD 84之上的電介質材料的多餘部分。在平面化製程之後，閘極遮罩100的頂部表面在平面化製程的製程變化範圍內與第一ILD 84的頂部表面實質上為齊平或共平面。
在圖18A、圖18B以及圖18C中，接觸特徵104形成在第一ILD 84中，並與各自的磊晶源極/汲極區80N及80P為電性接觸。接觸特徵104亦可被稱為源極/汲極接觸或源極/汲極接觸插塞。接觸特徵104的開口為通過CESL 82以及第一ILD 84所形成。在一些實施例中，開口亦可延伸到各自的磊晶源極/汲極區80N及80P。開口可使用可接受的光刻以及蝕刻技術形成。該蝕刻可為非等向性的。
在一些實施例中，在形成開口之後，在開口中的磊晶源極/汲極區80N及80P之上形成矽化物層102。在形成矽化物層102之後，接觸特徵104在開口中的矽化物層102之上形成。在一些實施例中，矽化物層102以及接觸特徵104的形成為如下文參考圖21A至圖32A以及圖21B至圖32B所描述，且在該些段落提供詳細描述。
在圖19A、圖19B以及圖19C中，在第一ILD 84、閘極堆疊92以及接觸特徵104之上形成蝕刻停止層（etch stop layer；ESL）106。在一些實施例中，ESL 106可使用類似於前述參照圖12A、圖12B以及圖12C所描述的CESL 82的材料以及方法來形成，且在此不重複描述。
在形成ESL 106之後，接觸特徵108在第二區50B的ESL 106中形成，且與各自的接觸特徵104以及各自的封蓋層98為電性接觸。接觸特徵108也可被稱為閘極/汲極接觸或閘極/汲極接觸插塞。在一些實施例中，接觸特徵108包含延伸穿過ESL 106並與各自的接觸特徵104為電性接觸的上部分，以及延伸在閘極密封間隔物76/閘極間隔物78的相對部分之間並與各自的封蓋層98為電性接觸的下部分。在一些實施例中，接觸特徵108的形成如下文參考圖45至圖53所描述，且在該些段落提供詳細描述。
在圖20A、圖20B以及圖20C中，在ESL 106之上形成第二ILD 110。在一些實施例中，第二ILD 110可使用與前述參照圖12A、圖12B以及圖12C描述的第一ILD 84類似的材料以及方法形成，且在此不重複描述。在一些實施例中，第一ILD 84以及第二ILD 110包含相同的材料。在其他實施例中，第一ILD 84以及第二ILD 110包含不同的材料。
在形成第二ILD 110之後，在第一區50A以及第二區50B中形成接觸特徵112以及114。接觸特徵112延伸穿過ESL 106以及第二ILD 110，並與各自的接觸特徵104為電耦接。接觸特徵114延伸穿過各自的閘極遮罩100、ESL 106以及第二ILD 110，並與各自的封蓋層98為電性耦接。接觸特徵112也可被稱為源極/汲極通孔。接觸特徵114也可被稱為閘極接觸、閘極接觸插塞、或閘極通孔。在一些實施例中，接觸特徵112延伸到各自的接觸特徵104。在一些實施例中，接觸特徵114延伸到各自的封蓋層98。
接觸特徵112的開口形成在第二ILD 110以及ESL 106中，且暴露各自的接觸特徵104。用於接觸特徵114的開口形成在第二ILD 110、ESL 106以及各自的閘極遮罩100中，並暴露各自的封蓋層98。開口可使用可接受的光刻以及蝕刻技術形成。蝕刻可為非等向性的。在形成開口之後，接觸特徵112以及114在各自的開口中形成。在一些實施例中，接觸特徵112的形成如下文參考圖33至圖38所描述，且在該些段落提供詳細描述。在一些實施例中，接觸特徵114如下紋參照圖39至圖44所描述，且在該些段落提供詳細描述。
圖21A至圖31A以及圖21B至圖31B為根據一些實施例，在圖20C的區116內製造接觸特徵104的中間階段的剖面圖。特別是，圖21A至圖31A以及圖21B至圖31B說明在圖20C的區116內執行的製程步驟。圖21A至圖31A為沿著圖1中說明的參考剖面B-B而說明。圖21B至圖31B為沿著圖1中說明的參考剖面C-C而說明。與下文參照圖21A至圖31A以及圖21B至圖31B描述的製程步驟類似的製程步驟也可用於形成圖20A、圖20B以及圖20C中說明的FinFET裝置的其他接觸特徵104。
在圖21A以及圖21B中，在一些實施例中，在形成如前述與圖17A、圖17B以及圖17C所述的閘極遮罩100之後，在第一ILD 84以及CESL 82中形成開口124以暴露磊晶源極/汲極區80P。在一些實施例中，開口124延伸到磊晶源極/汲極區80P。開口124可使用合適的光刻以及蝕刻技術而形成。該蝕刻可為非等向性的。
在一些實施例中，在開口124中的磊晶源極/汲極區80P之上形成矽化物層102。在一些實施例中，在開口124中沉積金屬材料。該金屬材料可包含Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、其組合或類似物，並可使用PVD、濺射、其組合或類似方式而形成。隨後，執行退火製程以形成矽化物層102。在一些實施例中，退火製程使得金屬材料與磊晶源極/汲極區80P的半導體材料反應，且形成矽化物層102。在形成矽化物層102之後，使用適當的移除製程，例如適當的蝕刻製程，以移除金屬材料的未反應部分。在一些實施例中，當金屬材料包含鈦（Ti）以及磊晶源極/汲極區80P包含矽（Si），矽化物層102包含矽化鈦（TiSi）。在其他實施例中，使用CVD、PECVD或類似方法將矽化物層102的材料沉積在磊晶源極/汲極區80P之上。
在形成矽化物層102之後，在側壁以及開口124的底部以及在第一ILD 84之上形成屏障/黏附層126。在一些實施例中，屏障/黏附層126包含金屬材料（例如鈦、鉭、鎢、鈷、鉬、釕或類似物）、金屬氮化物材料（例如氮化鈦、氮化鉭、氮化鎢或類似物）、其組合或類似物。在一些實施例中，屏障/黏附層126可使用ALD、CVD、PECVD或類似方法形成。在一些實施例中，當屏障/黏附層126包含氮化鈦（TiN）時，屏障/黏附層126可藉由在開口124的側壁以及底部而沉積鈦（Ti）層，且在Ti層上執行氮化製程以形成TiN層而形成。鈦層可用CVD、ALD、PVD或類似方法而沉積。氮化製程可包含一電漿製程，使沉積的金屬材料暴露在氮前驅物的電漿。氮前驅物可包含N 2氣體、NH 3氣體、其組合或類似物。在一些實施例中，屏障/黏附層126的厚度在約2 Å以及約35 Å之間。
在一些實施例中，在形成屏障/黏附層126期間，一些金屬原子從屏障/黏附層126擴散到第一ILD 84中，並在第一ILD 84以及屏障/黏附層126之間的介面上形成含金屬的層128。在一些實施例中，當屏障/黏附層126包含TiN以及第一ILD包含氮化矽（SiN）時，含金屬的層128包含TiSi xN y。在一些實施例中，含金屬的層128的厚度在約2 Å以及約25 Å之間。
在圖22A以及圖22B中，在開口124（詳細請見圖21A以及圖21B）中並在第一ILD 84之上形成塗覆層130。塗覆層130也可被稱為底部抗反射塗覆層（bottom anti-reflective coating；BARC）層。塗覆層130可包含聚合物，其包含C、H、O或其組合，且可使用旋塗然後進行熱退火來形成。
在圖23A以及圖23B中，塗覆層130在第一ILD 84的頂部表面下方凹陷以形成凹部132。在一些實施例中，該凹陷製程包含對塗覆層130的材料有選擇性的蝕刻製程。蝕刻製程可為乾式蝕刻製程或濕式蝕刻製程。凹陷製程暴露屏障/黏附層126的一部分。
在圖24A以及圖24B中，屏障/黏附層126的暴露部分以及屏障/黏附層126的暴露部分以及第一ILD 84之間的含金屬的層128的部分被移除以暴露第一ILD 84。在一些實施例中，移除製程可包含一或多個合適的蝕刻製程。例如，移除製程可包含對屏障/黏附層126的材料具有選擇性的第一蝕刻製程，然後為對含金屬的層128的材料具有選擇性的第二蝕刻製程。
在圖25A以及圖25B中，移除塗覆層130（見圖24A以及圖24B）以將凹部132向磊晶源極/汲極區80P延伸。移除製程可包含可接受的灰化製程，然後為濕式清潔製程。在移除製程之後，屏障/黏附層126的剩餘部分暴露在凹部132中。
在圖26A以及圖26B中，在凹部132的側壁以及底部執行表面改質製程，例如氧化製程。在一些實施例中，氧化製程會氧化含金屬的層128以形成經氧化含金屬的層136，且氧化該屏障/黏附層126的一部分以形成經氧化屏障/黏附層138。在一些實施例中，氧化製程完全氧化了設置在凹部132的側壁上的屏障/黏附層126的部分，並部分地氧化了設置在凹部132的底部的屏障/黏附層126的部分。在一些實施例中，氧化製程進一步氧化該第一ILD 84的暴露表面以及第一ILD 84與經氧化含金屬的層136之間的介面處的部分，以形成襯墊層134。經氧化含金屬的層136的材料包含了含金屬的層128的材料的氧化物（詳細請見圖25A以及圖25B）。經氧化屏障/黏附層138的材料包含屏障/黏附層126材料的氧化物（詳細請見圖25A以及圖25B）。襯墊層134的材料包含第一ILD 84材料的氧化物。在一些實施例中，當第一ILD 84包含氮化矽（SiN）時，襯墊層134包含氮氧化矽（SiON）。在一些實施例中，當第一ILD 84包含氧化矽時，襯墊層134包含富氧氧化矽（oxygen-rich silicon oxide）。
在一些實施例中，氧化製程包含濕式製程或乾式製程。氧化製程可提供經氧化層的毯覆（blanket）以及等向性的表面改質。氧化製程可包含O 2電漿製程、快速熱氧化（RTO）製程、臭氧-去離子（DIO 3）水製程或類似製程。氧化製程的參數可被調諧以調整襯墊層134的特性。例如，在一些實施例中，當氧化製程包含O 2電漿製程時，可增加諸如製程溫度、O 2流速及/或電漿功率等製程參數，以提高第一ILD 84的氧化程度（oxidation level），並形成如圖26A以及26B所示的連續的襯墊層134。在一些實施例中，當氧化製程包含O 2電漿製程時，可降低諸如製程溫度、O 2流速及/或電漿功率等製程參數，以降低第一ILD 84的氧化程度。這樣的實施例在圖27A以及圖27B中示出，其中襯墊層140包含第一ILD 84的斷開的（disconnected）經氧化部分。
在圖28A以及圖28B中，移除經氧化含金屬的層136（詳細請見圖26A以及圖26B）以及經氧化屏障/黏附層138（詳細請見圖26A以及圖26B）以進一步向磊晶源極/汲極區80P延伸凹部132。在一些實施例中，移除製程包含一或多個乾式蝕刻製程。一或多個乾式蝕刻製程可使用蝕刻劑進行，諸如WCl 5、WF 6、Cl 2、F 2、其組合或類似物。在一些實施例中，移除製程包含對經氧化屏障層/黏附層138的材料具有選擇性的第一乾式蝕刻製程，該製程之後為對經氧化含金屬的層136的材料具有選擇性的第二乾式蝕刻製程。在一些實施例中，當經氧化屏障層/黏附層138包含經氧化TiN時，第一乾式蝕刻製程為用蝕刻劑所執行，如WCl 5、WF 6、Cl 2、F 2、其組合或類似物。在一些實施例中，當經氧化含金屬的層136包含經氧化TiSixNy時，第二乾式蝕刻製程為用蝕刻劑而執行，如WCl 5、WF 6、Cl 2、F 2、其組合或類似物。
圖29A、圖29B、圖30A以及圖30B說明用導電材料142填充凹部132（詳細請見圖28A以及圖28B）的製程。在一些實施例中，導電材料142可包含銅、銅合金、銀、金、鎢、鈷、鋁、鎳、其允許值、其組合或類似物，且可使用沉積製程，如ALD、CVD、PECVD或類似方式而形成。在一些實施例中，導電材料142在襯墊層134的材料上的沉積速率被降低、抑制或阻止。因此，藉由移除屏障/黏附層126（詳細請見圖26A以及圖26B）以及含金屬的層128（詳細請見圖26A以及圖26B）而形成凹部132的側壁（詳細請見圖26A以及圖26B）並形成如前所述的參照圖22A至圖28A以及圖22B至圖28B的襯墊層134，凹部132的側壁上的導電材料142的沉積率被降低、抑制或阻止。在這樣的實施例中，形成導電材料142的沉積製程為一種沉積製程，其選擇性地將導電材料142沉積在屏障/黏附層126上，並以自下而上的方式填充凹部132。藉由以自下而上的方式填充凹部132，減少或避免了導電材料142中的接縫或空隙的形成。相應地，所產生的接觸特徵104的電阻被降低。
圖29A以及圖29B說明沉積製程期間的中間結構。在圖式所示的實施例中，凹部132被導電材料142以自下而上的方式為部分地填充，從而沒有大量的導電材料142沉積在凹部132的未填充部分的側壁上。
圖30A以及圖30B說明完成沉積製程之後的結構。在一些實施例中，持續沉積製程，直到導電材料142完全填充凹部132（詳細請見圖29A以及圖29B）。
在圖31A以及圖31B中，執行平面化製程以移除導電材料142的部分，該部分的範圍在第一ILD 84的頂部表面的上方。該平面化製程可包含CMP製程、蝕刻製程、其組合或類似製程。在執行平面化製程之後，導電材料142的頂部表面在平面化製程的製程變化中與第一ILD 84的頂部表面實質上齊平或共平面。仍留在凹部132中的屏障/黏附層126以及導電材料142的部分（詳細請見圖28A以及圖28B）形成該接觸特徵104。在一些實施例中，導電材料142的一部分延伸到磊晶源極/汲極區50P的最頂部分的下方。在一些實施例中，導電材料142的高度H1在約30奈米（nm）以及150 nm之間。在一些實施例中，導電材料142的第一寬度W1（在圖31A所示的剖面上）在約10 nm以及約40 nm之間。在一些實施例中，導電材料142的第二寬度W2（在圖31B所示的剖面上）在約20 nm以及約300 nm之間。在其他實施例中，第二寬度W2在約500 nm以及約1500 nm之間。
圖32A以及圖32B為根據一些實施例的圖20C的區116內的接觸特徵104的剖面圖。圖32A沿著圖1中說明的參考剖面B-B而說明。圖32B為沿著圖1中說明的參考剖面C-C而說明。圖32A以及圖32B的結構與圖31A以及圖31B的結構相似，相似的特徵用相似的元件符號來標示，本文中不重複描述相似的特徵。在一些實施例中，圖32A以及圖32B的結構可以類似於圖31A以及圖31B的結構的方式形成，在此不再重複描述。與圖31A以及圖31B的結構相反，圖32A以及圖32B的結構包含不連續的襯墊層140而不為連續的襯墊層134。
圖33A以及圖33B為根據一些實施例的圖20C的區116內的接觸特徵104的剖面圖。圖33A沿著圖1中說明的參考剖面B-B說明。圖33B為沿著圖1中說明的參考剖面C-C而說明。圖33A以及圖33B的結構與圖31A以及圖31B的結構類似，類似的特徵由類似的元件符號標記，本文不重複描述類似的特徵。在一些實施例中，圖33A以及圖33B的結構可以類似於圖31A以及圖31B的結構的方式形成，在此不再重複描述。在一些實施例中，在用前述參照圖29A、圖29B、圖30A以及圖30B描述的導電材料142填充凹部132之前，完全移除襯墊層134。在一些實施例中，移除製程可包含對襯墊層134的材料有選擇性的蝕刻製程。蝕刻製程可為濕式蝕刻製程或乾式蝕刻製程。在圖式所示的實施例中，導電材料142為物理接觸該第一ILD 84。
圖34至圖38為根據一些實施例的圖20B的區118內的接觸特徵112的製造的中間階段的剖面圖。特別是，圖34至圖38說明在圖20B的區118內執行的製程步驟。圖34至圖38為沿著圖1中說明的參考剖面B-B而說明。與下文參照圖34至圖38描述的製程步驟類似的製程步驟也可應用於形成圖20A、圖20B以及圖20C中說明的FinFET裝置的其他接觸特徵112。
在圖34中，在一些實施例中，在形成如前述與圖20A、圖20B以及圖20C描述的第二ILD 110之後，在第二ILD 110以及ESL 106中形成開口144以暴露接觸特徵104。開口144可使用合適的光刻以及蝕刻技術形成。蝕刻可為非等向性的。在一些實施例中，在形成開口144的蝕刻製程期間，移除接觸特徵104的部分材料並做為殘留物146以沉積在開口144的側壁上。
在圖35中，在開口144的側壁以及底部上執行諸如氧化製程的表面改性製程。在一些實施例中，氧化製程會氧化該殘留物146（詳細請見圖34）以形成經氧化殘留物154以及接觸特徵104的一部分以形成一經氧化層148。氧化製程進一步氧化ESL 106的暴露表面，以及ESL 106與經氧化殘留物154之間的介面處的部分ESL 106，以形成襯墊層150。氧化製程進一步氧化該第二ILD 110的暴露表面，以及第二ILD 110與經氧化殘留物154之間的介面處的第二ILD 110的部分，以形成襯墊層152。
經氧化殘留物154的材料包含殘留物146的材料的氧化物。經氧化層148的材料包含接觸特徵104的氧化物。襯墊層150的材料包含ESL 106的材料的氧化物。襯墊層152的材料包含第二ILD 110的材料的氧化物。在一些實施例中，當ESL 106以及第二ILD 110包含氮化矽（SiN）時，襯墊層150及152包含氮氧化矽（SiON）。在一些實施例中，當ESL 106以及第二ILD 110包含氧化矽時，襯墊層150及152包含富氧氧化矽。
在一些實施例中，襯墊層150的厚度在約5 Å以及約20 Å之間，在一些實施例中，襯墊層152的厚度在約1 Å以及約25 Å之間，在一些實施例中，襯墊層152的厚度以及襯墊層150的厚度之間的差異在約1 Å以及約10 Å之間。
在一些實施例中，在側壁以及開口144的底部上執行的氧化製程可類似於前述參照圖26A以及圖26B描述的側壁以及凹部132的底部的氧化製程，且在此不重複描述。氧化製程的參數可被調諧以調整襯墊層150及152的特性。例如，在一些實施例中，當氧化製程包含O 2電漿製程時，可增加諸如製程溫度、O 2流速及/或電漿功率等製程參數，以提高ESL 106以及第二ILD 110的氧化程度，並形成如圖35所示的連續的襯墊層150及152。在一些實施例中，當氧化製程包含O 2電漿製程時，可減少諸如製程溫度、O 2流速及/或電漿功率等製程參數，以降低ESL 106以及第二ILD 110的氧化程度。這樣的實施例在圖36中示出，其中襯墊層156包含ESL 106的斷開的經氧化部分，且襯墊層158包含第二ILD 110的斷開的經氧化部分。
在圖37中，移除經氧化殘留物154（詳細請見圖35）以及經氧化層148（詳細請見圖35）。在移除製程之後，開口144延伸到接觸特徵104中，使得開口144的底部為在接觸特徵104的頂部表面下方以及第一ILD 84的頂部表面下方。在一些實施例中，移除製程包含一或多個乾式蝕刻製程。該一或多個乾式蝕刻製程可使用蝕刻劑而執行，如WCl 5、WF 6、Cl 2、F 2、其組合或類似物。在一些實施例中，當經氧化殘留物154以及經氧化層148包含氧化鎢時，移除製程包含乾式蝕刻製程，其為用蝕刻劑，例如WCl 5、WF 6或類似物而執行。
在圖38中，用導電材料160填充開口144（詳細請見圖37）。在一些實施例中，導電材料160可使用與前述參照圖29A、圖29B、圖30A以及圖30B描述的導電材料142類似的材料以及方法形成，且在此不重複描述。在一些實施例中，導電材料160在襯墊層150及152的材料上的沉積率被降低、抑制或阻止。因此，藉由從開口144的側壁上移除殘留物146（詳細請見圖34）並形成如前述參考圖35至圖37所述的襯墊層150及152，導電材料160在開口144的側壁上的沉積率被降低、抑制或阻止。在這樣的實施例中，用於形成導電材料160的沉積製程為一種沉積製程，其選擇性地將導電材料160沉積在接觸特徵104上，並以自下而上的方式填充開口144。藉由以自下而上的方式填充開口144，減少或避免了導電材料160中接縫或空隙的形成。相應地，所產生的接觸特徵112的電阻被降低。
進一步在圖38中，在用導電材料160填充開口144（詳細請見圖37）之後，執行平面化製程以移除導電材料160的部分，該部分超出第二ILD 110的頂部表面的上方。平面化製程可包含CMP製程、蝕刻製程、其組合、或類似製程。在執行平面化製程之後，導電材料160的頂部表面在平面化製程的製程變化中與第二ILD 110的頂部表面實質上齊平或共平面。留在開口144中的導電材料160的一部分形成了接觸特徵112。在一些實施例中，導電材料160的高度H2在約30 nm以及約150 nm之間。在一些實施例中，導電材料160具有約10 nm以及約25 nm之間的第一寬度W3（在圖38所示的剖面上）。在一些實施例中，導電材料160的第二寬度（在垂直於圖38所示的剖面中）在約10 nm以及約75 nm之間。在一些實施例中，導電材料160的底部表面延伸到接觸特徵104中，達到從接觸特徵104的頂部表面所測得的深度D1。深度D1可在約5 nm以及約25 nm之間。
圖39為根據一些實施例的圖20B的區118內的接觸特徵112的剖面圖。圖39沿著圖1中說明的參考剖面B-B而說明。圖39的結構與圖38的結構類似，類似的特徵被類似的元件符號所標示，這裡不重複描述類似的特徵。在一些實施例中，圖39的結構可以與圖38的結構類似的方式形成，這裡不再重複描述。與圖38的結構相比，圖39的結構包含不連續的襯墊層156及158而不為連續的襯墊層150及152。
圖40至圖44為根據一些實施例，在圖20B的區120內製造接觸特徵114的中間階段的剖面圖。特別是，圖40至圖44說明在圖20B的區120內執行的製程步驟。圖40至圖44為沿著圖1中說明的參考剖面B-B而說明。與如下參照圖40至圖44描述的製程步驟類似的製程步驟也可應用於形成圖20A、圖20B以及圖20C中說明的FinFET裝置的其他接觸特徵114。
在圖40中，在一些實施例中，在形成如前述與圖20A、圖20B以及圖20C描述的第二ILD 110之後，在第二ILD 110、ESL 106以及閘極遮罩100中形成開口162以暴露封蓋層98。開口162可用合適的光刻以及蝕刻技術形成。該蝕刻可為非等向性的。在一些實施例中，在形成開口162的蝕刻製程期間，移除封蓋層98的部分材料並做為殘留物164以沉積在開口162的側壁上。
在圖41中，在開口162的側壁以及底部上執行表面改質製程，例如氧化製程。在一些實施例中，氧化製程將殘留物164（詳細請見圖40）氧化以形成經氧化殘留物174以及封蓋層98的一部分以形成經氧化層166。氧化製程進一步氧化該閘極遮罩100的暴露表面以及閘極遮罩100與氧化殘留物174之間的介面處的部分，以形成襯墊層168。氧化製程進一步氧化該ESL 106的暴露表面以及ESL 106在ESL 106以及經氧化殘留物174之間介面處的部分，以形成襯墊層170。氧化製程進一步氧化該第二ILD 110的暴露表面，以及第二ILD 110以及經氧化殘留物174之間的介面處的第二ILD 110的部分，以形成襯墊層172。
經氧化殘留物174的材料包含殘留物164的材料的氧化物（詳細請見圖40）。經氧化層166的材料包含封蓋層98的氧化物。襯墊層168的材料包含閘極遮罩100的材料的氧化物。襯墊層170的材料包含ESL 106的材料的氧化物。襯墊層172的材料包含第二ILD 110的材料的氧化物。在一些實施例中，當閘極遮罩100、ESL 106以及第二ILD 110包含氮化矽（SiN）時，襯墊層168、170及172包含氮氧化矽（SiON）。在一些實施例中，當閘極遮罩100、ESL 106以及第二ILD 110包含氧化矽時，襯墊層168、170及172包含富氧氧化矽。
在一些實施例中，襯墊層168具有約5 Å以及約20 Å之間的厚度。在一些實施例中，襯墊層170具有約5 Å以及約20 Å之間的厚度。在一些實施例中，襯墊層172具有約1Å以及約25 Å之間的厚度。
在一些實施例中，對側壁以及開口162的底部執行的氧化製程可類似於前述參照圖26A以及圖26B描述的側壁以及凹部132的底部的氧化製程，且在此不重複描述。氧化製程的參數可被調諧以調整襯墊層168、170以及172的特性。例如，在一些實施例中，當氧化製程包含O 2電漿製程時，可增加諸如製程溫度、O 2流速及/或電漿功率等製程參數，以提高閘極遮罩100、ESL 106以及第二ILD 110的氧化程度，並形成如圖41所示的連續的襯墊層168、170以及172。在一些實施例中，當氧化製程包含O 2電漿製程時，可降低製程參數，如製程溫度、O 2流速及/或電漿功率，以降低閘極遮罩100、ESL 106以及第二ILD 110的氧化程度。這樣的實施例在圖42中示出，其中襯墊層176包含閘極遮罩100的斷開的經氧化部分，襯墊層178包含ESL 106的斷開的經氧化部分，以及襯墊層180包含第二ILD 110的斷開的經氧化部分。
在圖43中，移除經氧化殘留物174（詳細請見圖41）以及經氧化層166（詳細請見圖41）。在移除製程之後，開口162延伸到封蓋層98，使得開口162的底部低在封蓋層98的頂部表面的下方。在一些實施例中，移除製程包含一或多個乾式蝕刻製程。該一或多個乾式蝕刻製程可使用蝕刻劑來執行，如WCl 5、WF 6、Cl 2、F 2、其組合或類似物。在一些實施例中，當經氧化殘留物174以及經氧化層166包含氧化鎢時，移除製程包含乾式蝕刻製程，其為用蝕刻劑，例如WCl 5、WF 6或類似物而執行。
在圖44中，用導電材料182填充該開口162（詳細請見圖43）。在一些實施例中，導電材料182可使用與前述參照圖29A、圖29B、圖30A以及圖30B描述的導電材料142類似的材料以及方法形成，在此不重複描述。在一些實施例中，導電材料182在襯墊層168、170及172的材料上的沉積率被降低、抑制或阻止。因此，藉由從開口162的側壁上移除殘留物164（詳細請見圖40）並形成如前述參考圖41至圖43所述的襯墊層168、170及172，導電材料182在開口162的側壁上的沉積率被降低、抑制或阻止。在這樣的實施例中，形成導電材料182的沉積製程為一種沉積製程，其選擇性地將導電材料182沉積在封蓋層98上，並以自下而上的方式填充該開口162。藉由以自下而上的方式填充開口162，導電材料182中的接縫或空隙的形成被減少或避免了。相應地，所產生的接觸特徵112的電阻被降低。
進一步在圖44中，在用導電材料182填充開口162（詳細請見圖43）之後，執行平面化製程以移除導電材料182在第二ILD110的頂部表面之上的部分。平面化製程可包含CMP製程、蝕刻製程、其組合，或類似製程。在執行平面化製程之後，導電材料182的頂部表面在平面化製程的製程變化範圍內與第二ILD 110的頂部表面實質上齊平或共平面。留在開口162中的導電材料182的一部分形成接觸特徵114。在一些實施例中，導電材料182的高度H3在約30 nm以及約150 nm之間。在一些實施例中，導電材料182的第一寬度W4（在圖44所示的剖面上）在約10 nm以及約25 nm之間。在一些實施例中，導電材料182的第二寬度（在垂直於圖44所示的剖面上）在約10 nm以及約75 nm之間。在一些實施例中，導電材料182的底部表面延伸到封蓋層98中，達到從封蓋層98的頂部表面所測得的深度D2。深度D2可在約5 nm以及約25 nm之間。
圖45為根據一些實施例的圖20B的區120內的接觸特徵114的剖面圖。圖45沿著圖1中說明的參考剖面B-B而說明。圖45的結構與圖44的結構類似，類似的特徵被類似的元件符號所標示，這裡不重複描述類似的特徵。在一些實施例中，圖45的結構可以與圖44的結構類似的方式形成，這裡不再重複描述。與圖44的結構相比，圖45的結構包含不連續的襯墊層176、178及180，而不為連續的襯墊層168、170及172。
圖46至圖53為根據一些實施例，在圖20B的區122內製造接觸特徵108的中間階段的剖面圖。特別是，圖46至圖53說明在圖20B的區122內執行的製程步驟。圖46至圖53沿著圖1中說明的參考剖面B-B而說明。
在圖46中，在一些實施例中，在形成如前述的圖19A、圖19B以及圖19C的ESL 106之後，在ESL 106之上形成第三ILD 184。第三ILD 184可使用與前述參考圖12A、圖12B以及圖12C描述的第一ILD 84類似的材料以及方法形成，這裡不再重複描述。在一些實施例中，ILDs 84及184包含相同的材料。在其他實施例中，ILDs 84及184包含不同的材料。
在圖47中，在形成第三ILD 184之後，在第三ILD 184、ESL 106以及閘極遮罩100中形成開口186，以暴露接觸特徵104以及封蓋層98。開口186包含一上部分186A以及一下部分。上部分186A延伸穿過第三ILD 184以及ESL 106，並暴露接觸特徵104。下部分186B延伸穿過閘極遮罩100以及閘極密封間隔物76之間，且暴露封蓋層98。開口186可用合適的光刻以及蝕刻技術形成。該蝕刻可為非等向性的。
在圖48中，在開口186的側壁及底部以及在第三ILD 184之上形成屏障/黏附層188。在一些實施例中，屏障/黏附層188可使用與前述參照圖21A以及21B描述的屏障/黏附層126類似的材料以及方法形成，且在此不重複描述。
在圖49中，在屏障/黏附層188的暴露表面上執行表面改質製程，例如氧化製程。在一些實施例中，氧化製程氧化了設置在開口186的側壁上以及第三ILD 184上的屏障/黏附層188的部分，並形成經氧化屏障/黏附層190。氧化製程進一步氧化閘極密封間隔物76與經氧化屏障/黏附層190之間的介面處的閘極密封間隔物76的部分，以形成襯墊層192。氧化製程進一步氧化ESL 106以及該經氧化屏障層/黏附層190之間的介面處的ESL 106的部分，以形成襯墊層194。氧化製程進一步氧化第三ILD 184以及經氧化屏障/黏附層190之間的介面處的第三ILD 184的部分，以形成襯墊層（未示出）。
襯墊層192的材料包含閘極密封間隔物76的材料的氧化物。襯墊層194的材料包含ESL 106的材料的氧化物。在一些實施例中，當閘極密封間隔物76以及ESL 106包含氮化矽（SiN）時，襯墊層192及194包含氮氧化矽（SiON）。在一些實施例中，當閘極密封間隔物76以及ESL 106包含氧化矽時，襯墊層192及194包含富氧氧化矽。在一些實施例中，襯墊層192的厚度在約5 Å以及約20 Å之間。在一些實施例中，襯墊層194的厚度在約5 Å以及約20 Å之間。
在一些實施例中，在屏障/黏附層188的暴露表面上所執行的氧化製程可類似於前述參照圖26A以及圖26B描述的在屏障/黏附層126的暴露表面上執行的氧化製程，且在此不重複描述。在一些實施例中，氧化製程在開口186外以非定向的（non-directional）或非等向性的方式執行，且在開口186內以定向的方式執行。藉由在開口186內以定向的方式執行氧化製程，設置在開口186的側壁上的屏障/黏附層188的部分被氧化，而設置在開口186的底部的屏障/黏附層188的部分未被氧化。
在一些實施例中，氧化製程的參數可被調諧以調整襯墊層192及194的性能。例如，在一些實施例中，當氧化製程包含O 2電漿製程時，可增加諸如製程溫度、O 2流速及/或電漿功率的製程參數，以增強閘極密封間隔物76以及ESL 106的氧化程度，並形成如圖49所示的連續的襯墊層192及194。在一些實施例中，當氧化製程包含O 2電漿製程時，可降低諸如製程溫度、O 2流速及/或電漿功率等製程參數，以降低閘極密封間隔物76以及ESL 106的氧化程度。這樣的實施例在圖50中示出，其中襯墊層196包含閘極密封間隔物76的斷開的經氧化部分，且襯墊層198包含ESL 106的斷開的經氧化部分。
在圖51中，移除經氧化屏障/黏附層190（詳細請見圖49）。在一些實施例中，移除製程包含一或多個乾式蝕刻製程。一或多個乾式蝕刻製程可使用蝕刻劑來執行，例如WCl 5、WF 6、Cl 2、F 2、其組合或類似物。
在圖52中，用導電材料200填充該開口186（詳細請見圖51）。在一些實施例中，導電材料200可使用與前述參照圖29A、圖29B、圖30A以及圖30B描述的導電材料142類似的材料以及方法形成，且在此不重複描述。在一些實施例中，導電材料200在襯墊層192及194的材料上的沉積速率被降低、抑制或阻止。因此，藉由從開口186的側壁上移除屏障/黏附層188的部分並形成如前述參考圖49至圖51所述的襯墊層192及194，導電材料200在開口186的側壁上的沉積率被降低、抑制或阻止。在這樣的實施例中，用於形成導電材料200的沉積製程為一沉積製程，該製程選擇性地將導電材料200沉積在屏障/黏附層188上，並以自下而上的方式填充開口186。藉由以自下而上的方式填充開口186，減少或避免了導電材料200中的接縫或空隙的形成。相應地，所產生的接觸特徵108的電阻被降低。
在圖53中，在用導電材料200填充開口186（詳細請見圖51）之後，執行平面化製程，以移除導電材料200中高於ESL 106的頂部表面的部分。該平面化製程也移除第三ILD 184。平面化製程可包含CMP製程、蝕刻製程、其組合，或類似製程。在執行平面化製程之後，導電材料200的頂部表面與ESL 106的頂部表面在平面化製程的製程變化中實質上齊平或共平面。留在開口186中的導電材料200以及屏障/黏附層188的部分形成接觸特徵108。在一些實施例中，導電材料200的高度H4在約30 nm以及約70 nm之間。在一些實施例中，導電材料200具有約20 nm以及約60 nm之間的第一寬度W5（在圖53所示的剖面上）。在一些實施例中，導電材料200的第二寬度（在垂直於圖53所示剖面的剖面中）在約10 nm以及約25 nm之間。
圖54為根據一些實施例的圖20B的區122內的接觸特徵108的剖面圖。圖54沿著圖1中說明的參考剖面B-B而說明。圖54的結構與圖53的結構類似，類似的特徵被類似的元件符號所標示，這裡不重複描述類似的特徵。在一些實施例中，圖54的結構可以與圖53的結構類似的方式形成，這裡不再重複描述。與圖53的結構相比，圖54的結構包含不連續的襯墊層196及198而不為連續的襯墊層192及194。
所揭露的FinFET實施例也可應用於奈米結構裝置，例如奈米結構（例如奈米片、奈米導線、全閘極或類似結構）場效應電晶體（NSFETs）。在NSFET的實施中，鰭片被奈米結構所取代，奈米結構為藉由圖案化該通道層以及犧牲層的交替層的堆疊而形成。假性閘極堆疊以及源極/汲極區的形成方式與上述的實施例類似。在移除假性閘極堆疊之後，犧牲層可部分或全部在通道區中移除。替換閘極結構的形成方式與上述實施例類似，替換閘極結構可部分或完全填充移除犧牲層後留下的開口，替換閘極結構可部分或完全包圍NSFET裝置的通道區中的通道層。替換閘極結構以及源極/汲極區的ILD以及接觸可以類似於上述實施例的方式形成。可按照美國專利號9,647,071中揭露的方式形成奈米結構裝置，該專利號藉由引用全部併入本文。
本實施例可實現優勢。藉由在本文所述的接觸開口的側壁上執行表面改質（例如氧化製程）以及蝕刻製程，減少或避免在接觸開口中形成接觸特徵的選擇性金屬沉積/生長製程的選擇性損失。本文討論的各種實施例允許在接觸開口中選擇性地自下而上沉積/生長接觸特徵，以實現低電阻的收縮特徵，減少或避免接縫或空隙的形成，增加接觸特徵的晶粒尺寸，並提高良率。
根據一實施例，一種形成半導體裝置的接觸特徵的方法包含在磊晶源極/汲極區之上形成電介質層。在電介質層中形成一開口。該開口暴露磊晶源極/汲極區的一部分。在開口的側壁以及底部形成一屏障層。在側壁以及開口的底部執行氧化製程。氧化製程將屏障層的一部分轉變為經氧化屏障層，並將與經氧化屏障層相鄰的電介質層的一部分轉變為襯墊層。移除經氧化屏障層。用導電材料以自下而上的方式填充開口。導電材料為物理接觸該襯墊層。在一實施例中，該方法進一步包含，在形成屏障層之前，在開口的底部形成一矽化物層。在一實施例中，該方法進一步包含，在執行氧化製程之前，在屏障層以及電介質層之間的介面形成一含金屬的層。在一實施例中，氧化製程進一步將該含金屬的層轉變為經氧化含金屬的層。在一實施例中，該方法進一步包含，在用導電材料填充開口之前，移除經氧化含金屬的層以暴露襯墊層。在一實施例中，襯墊層為一連續的層。在一實施例中，襯墊層為一不連續的層。
根據另一實施例，一種形成半導體裝置的接觸特徵的方法包含在導電特徵之上形成電介質層。在電介質層中蝕刻一開口。該開口暴露該導電特徵。蝕刻在開口的側壁上形成殘留物。殘留物包含導電特徵的一部分。在開口的側壁以及底部執行氧化製程。該氧化製程將開口底部的導電特徵的一部分轉變為經氧化層，將殘留物轉變為經氧化殘留物，並將開口側壁的電介質層的一部分轉變為襯墊層。移除經氧化層以暴露導電特徵。移除經氧化殘留物以暴露襯墊層。用導電材料以自下而上的方式填充開口。導電材料為物理接觸該襯墊層。在一實施例中，移除經氧化層以及移除經氧化殘留物包含執行乾式蝕刻製程。在一實施例中，導電材料的一部分延伸到導電特徵的頂部表面下方。在一實施例中，該導電特徵為一源極/汲極接觸。在一實施例中，該導電特徵為在閘極堆疊之上的封蓋層。在一實施例中，襯墊層為一連續的層。在一實施例中，襯墊層為不連續的層。
根據又一實施例，一包含接觸特徵的半導體裝置，包含在磊晶源極/汲極區之上的電介質層以及在電介質層中並與磊晶源極/汲極區為電性耦接的接觸特徵。接觸特徵包含導電材料，以及沿著導電材料的底部表面延伸並與之物理接觸的屏障層。該裝置還包含一襯墊層，其沿著導電材料的側壁以及電介質層的側壁延伸並與之物理接觸。在一實施例中，襯墊層為一連續的層。在一實施例中，襯墊層包含電介質層的不連續的經氧化部分。在一實施例中，該裝置進一步包含在屏障層以及磊晶源極/汲極區之間的矽化物層。在一實施例中，導電材料的一部分延伸到磊晶源極/汲極區的最頂部分下方。在一實施例中，導電材料為物理接觸該電介質層。
上述內容概述了幾個實施例或示範例的特徵，以便本技術領域中具有通常知識者可更好地理解本揭露的各方面。本技術領域中具有通常知識者應認識到，其可很容易地將本揭露做為設計或修改其他製程及結構的基礎，以實現相同的目的及/或實現本文介紹的實施例或示範例的相同優勢。本技術領域中具有通常知識者還應該認識到，這種等效的結構並不偏離本揭露的精神和範圍，其可在不偏離本揭露的精神和範圍的情況下對本文進行各種改變、替代及改動。
50:基板 50':分隔線 50'':分隔線 50A:第一區 50B:第二區 50N:n型區 50P:p型區 52:鰭片 54:絕緣材料 56:隔離區 58:通道區 60:假性電介質層 62:假性閘極層 64:遮罩層 72:假性閘極 74:遮罩 76:閘極密封間隔物 78:閘極間隔物 80:源極/汲極區 80N:源極/汲極區/磊晶源極/汲極區 80P:源極/汲極區/磊晶源極/汲極區 82:接觸蝕刻停止層/CESL 84:第一層間電介質/第一ILD 86:凹部 88:閘極電介質層 90:閘極電極 90A:襯墊層 90B:功函數調諧層 90C:導電填充層 92:替換閘極堆疊/閘極堆疊 94:區 96:凹部 98:封蓋層 100:閘極遮罩 102:矽化物層 104:接觸特徵 106:蝕刻停止層/ESL 108:接觸特徵 110:第二ILD 112:接觸特徵 114:接觸特徵 116:區 118:區 120:區 122:區 124:開口 126:屏障/黏附層 128:含金屬的層 130:塗覆層 132:凹部 134:襯墊層 136:經氧化含金屬的層 138:經氧化屏障/黏附層 140:襯墊層 142:導電材料 144:開口 146:殘留物 148:經氧化層 150:襯墊層 152:襯墊層 154:經氧化殘留物 156:襯墊層 158:襯墊層 160:導電材料 162:開口 164:殘留物 166:經氧化層 168:襯墊層 170:襯墊層 172:襯墊層 174:經氧化殘留物 176:襯墊層 178:襯墊層 180:襯墊層 182:導電材料 184:第三IL 186:開口 186A:上部分 186B:下部分 188:屏障/黏附層 190:經氧化屏障/黏附層 192:襯墊層 194:襯墊層 196:襯墊層 198:襯墊層 200:導電材料 D1:深度 D2:深度 H1:高度 H2:高度 H3:高度 H4:高度 W1:第一寬度 W2:第二寬度 W3:第一寬度 W4:第一寬度 W5:第一寬度
當結合所附圖式而閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種特徵未按比例繪製。實際上，為了清楚論述起見，可任意增大或減小各種特徵之尺寸。
圖1說明根據一些實施例的FinFET的三維視圖中的一個例子。
圖2、圖3、圖4、圖5、圖6、圖7、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖11C、圖12A、圖12B、圖12C、圖13A、圖13B、圖13C、圖14A、圖14B、圖14C、圖15A、圖15B、圖15C、圖15D、圖16A、圖16B、圖16C、圖17A、圖17B、圖17C、圖18A、圖18B、圖18C、圖19A、圖19B、圖19C、圖20A、圖20B以及圖20C，為根據一些實施例的製造FinFET裝置的中間階段的剖面圖。
圖21A、圖21B、圖22A、圖22B、圖23A、圖23B、圖24A、圖24B、圖25A、圖25B、圖26A、圖26B、圖27A、圖27B、圖28A、圖28B、圖29A、圖29B、圖30A、圖30B、圖31A以及圖31B為根據一些實施例的製造接觸特徵的中間階段的剖面圖。
圖32A以及圖32B為根據一些實施例的接觸特徵的剖面圖。
圖33A以及圖33B為根據一些實施例的接觸特徵的剖面圖。
圖34至圖38為根據一些實施例的製造接觸特徵的中間階段的剖面圖。
圖39為根據一些實施例的接觸特徵的剖面圖。
圖40至圖44為根據一些實施例的製造接觸特徵的中間階段的剖面圖。
圖45為根據一些實施例的接觸特徵的剖面圖。
圖46至圖53為根據一些實施例的接觸特徵的製造中的中間階段的剖面圖。
圖54為根據一些實施例的接觸特徵的剖面圖。
50:基板
52:鰭片
56:隔離區
80:源極/汲極區
88:閘極電介質層
90:閘極電極

Claims (20)

  1. 一種方法，包含： 形成一電介質層在一磊晶源極/汲極區之上； 形成一開口在該電介質層中，該開口暴露該磊晶源極/汲極區的一部分； 形成一屏障層在該開口的一側壁以及一底部； 執行一氧化製程在該開口的該側壁以及該底部，該氧化製程將該屏障層的一部分轉變為一經氧化屏障層（oxidized barrier layer），以及將與該經氧化屏障層相鄰的該電介質層的一部分轉變為一襯墊層； 移除該經氧化屏障層；以及 以自下而上的方式用一導電材料填充該開口，該導電材料為物理接觸該襯墊層。
  2. 如請求項1所述的方法，進一步包含，在形成該屏障層之前，形成一矽化物層在該開口的該底部。
  3. 如請求項1所述的方法，進一步包含，在執行氧化製程之前，形成一含金屬的層在該屏障層以及該電介質層之間的一介面。
  4. 如請求項3所述的方法，其中該氧化製程進一步將該含金屬的層轉變為一經氧化含金屬的層。
  5. 如請求項4所述的方法，進一步包含，在用該導電材料填充該開口之前，移除該經氧化含金屬的層以暴露該襯墊層。
  6. 如請求項1所述的方法，其中該襯墊層為一連續的層。
  7. 如請求項1所述的方法，其中該襯墊層為一不連續的層。
  8. 一種方法，包含： 形成一電介質層在一導電特徵之上； 蝕刻一開口在該電介質層中，該開口暴露該導電特徵，該蝕刻形成一殘留物在該開口的一側壁上，該殘留物包含該導電特徵的一部分； 執行一氧化製程在該開口的該側壁以及一底部，該氧化製程將在開口的該底部的該導電特徵的一部分轉變為一經氧化層，將該殘留物轉變為一經氧化殘留物，以及將在該開口的該側壁的該電介質層的一部分轉變為一襯墊層； 移除該經氧化層以暴露該導電特徵； 移除經氧化殘留物以暴露該襯墊層；以及 自下而上地用一導電材料填充該開口，該導電材料為物理接觸該襯墊層。
  9. 如請求項8所述的方法，其中移除該經氧化層以及移除該經氧化殘留物包含執行一乾式蝕刻製程。
  10. 如請求項8所述的方法，其中該導電材料的一部分延伸到該導電特徵的一頂部表面的下方。
  11. 如請求項8所述的方法，其中該導電特徵為一源極/汲極接觸。
  12. 如請求項8所述的方法，其中該導電特徵為一閘極堆疊之上的一封蓋層（capping layer）。
  13. 如請求項8所述的方法，其中該襯墊層為一連續的層。
  14. 如請求項8所述的方法，其中該襯墊層為一不連續的層。
  15. 一種裝置，包含： 一電介質層，在一磊晶源極/汲極區之上； 一接觸特徵，在該電介質層中，以及電性耦接該磊晶源極/汲極區，其中該接觸特徵包含： 一導電材料；以及 一屏障層，沿著該導電材料的一底部表面延伸且與之物理接觸；以及 一襯墊層，沿著導電材料的一側壁以及該電介質層的一側壁延伸且與之物理接觸。
  16. 如請求項15所述的裝置，其中該襯墊層為一連續的層。
  17. 如請求項15所述的裝置，其中該襯墊層包含該電介質層的不連續經氧化部分。
  18. 如請求項15所述的裝置，進一步包含一矽化物層，在該屏障層以及該磊晶源極/汲極區之間。
  19. 如請求項15所述的裝置，其中該導電材料的一部分延伸到該磊晶源極/汲極區的最頂部分的下方。
  20. 如請求項15所述的裝置，其中該導電材料為物理接觸該電介質層。
TW111125671A 2022-01-12 2022-07-08 半導體裝置之接觸特徵及其形成方法 TW202329326A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263298699P 2022-01-12 2022-01-12
US63/298,699 2022-01-12
US17/663,302 2022-05-13
US17/663,302 US20230223302A1 (en) 2022-01-12 2022-05-13 Contact features of semiconductor device and method of forming same

Publications (1)

Publication Number Publication Date
TW202329326A true TW202329326A (zh) 2023-07-16

Family

ID=86349470

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111125671A TW202329326A (zh) 2022-01-12 2022-07-08 半導體裝置之接觸特徵及其形成方法

Country Status (3)

Country Link
US (1) US20230223302A1 (zh)
CN (1) CN116153785A (zh)
TW (1) TW202329326A (zh)

Also Published As

Publication number Publication date
US20230223302A1 (en) 2023-07-13
CN116153785A (zh) 2023-05-23

Similar Documents

Publication Publication Date Title
TWI801859B (zh) 半導體裝置及其形成方法
US20230387228A1 (en) Contact plug structure of semiconductor device and method of forming same
CN113690305A (zh) 晶体管栅极结构及其形成方法
KR20210016253A (ko) 반도체 디바이스 및 제조 방법
CN114649268A (zh) 半导体器件及方法
US11923432B2 (en) Semiconductor device and method
US11594610B2 (en) Semiconductor device and method
CN115084020A (zh) 晶体管隔离区域及其形成方法
TW202147411A (zh) 半導體元件及其形成方法
TW202118067A (zh) 半導體裝置
US20230223302A1 (en) Contact features of semiconductor device and method of forming same
TWI821698B (zh) 半導體元件及其製造方法
US20220392998A1 (en) Semiconductor gates and methods of forming the same
TWI795774B (zh) 填充結構及其製造方法
US11652171B2 (en) Contact for semiconductor device and method of forming thereof
TWI832320B (zh) 形成具有接觸特徵之半導體裝置的方法
TWI758149B (zh) 鰭式場效電晶體裝置及其形成方法
TWI808458B (zh) 半導體裝置及其形成方法
US11615965B2 (en) Semiconductor FinFET device and method
US20230155004A1 (en) Transistor source/drain contacts and methods of forming the same
US20230043635A1 (en) Semiconductor device and method
US20240194765A1 (en) Semiconductor Device and Method
US20230377989A1 (en) Source/Drain Regions and Methods of Forming Same
US20230299136A1 (en) Semiconductor device and method
CN116779545A (zh) 外延下隔离结构