CN111128741B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种包括气态间隔件的半导体器件及其形成方法。在一个实施例中，一种方法，包括：在衬底上形成栅极叠层；在所述栅极叠层的侧壁上形成第一栅极间隔件；在所述第一栅极间隔件上形成第二栅极间隔件；移除所述第二栅极间隔件的一部分，保留所述第二栅极间隔件的至少一部分；移除所述第一栅极间隔件，以形成第一开口；以及在移除所述第一栅极间隔件后，通过所述第一开口移除所述第二栅极间隔件的所述保留部分。

Description

半导体器件及其制造方法
技术领域
本申请的实施例涉及半导体领域，并且更具体地，涉及半导体器件及其制造方法。
背景技术
半导体器件用于各种电子应用，比如个人计算机、手机、数码相机和其他电子设备。半导体器件通常通过在半导体衬底上顺序沉积绝缘或介电层、导电层和半导体材料层，并使用光刻图案化各种材料层以在其上形成电路部件和元件来制造。
半导体工业通过不断减小最小部件尺寸来继续改善各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这使更多部件可集成到给定区域中。但是，随着最小部件尺寸的减小，出现了应该解决的其他问题。
发明内容
根据本申请的实施例，提供了一种制造半导体器件的方法，包括：在衬底上形成栅极叠层；在所述栅极叠层的侧壁上形成第一栅极间隔件；在所述第一栅极间隔件上形成第二栅极间隔件；移除所述第二栅极间隔件的一部分，其中，保留所述第二栅极间隔件的至少一部分；移除所述第一栅极间隔件，以形成第一开口；以及在移除所述第一栅极间隔件后，通过所述第一开口移除所述第二栅极间隔件的保留部分。
根据本申请的实施例，提供了一种制造半导体器件的方法，包括：在半导体衬底上形成栅极叠层；在所述栅极叠层的侧壁上形成栅极间隔件；在所述栅极叠层的相对侧上外延生长源极/漏极区域；移除所述栅极间隔件的至少一部分，以形成开口；以及沉积密封所述开口的介电层，并在所述栅极间隔件的侧壁上限定气态间隔件。
根据本申请的实施例，提供了一种半导体器件，包括：栅极叠层，所述栅极叠层位于半导体衬底上；第一栅极间隔件，所述第一栅极间隔件设置在所述栅极叠层的侧壁上；接触蚀刻停止层，所述接触蚀刻停止层靠近所述第一栅极间隔件；气态间隔件，所述气态间隔件设置在所述栅极叠层和所述接触蚀刻停止层之间；以及外延源极/漏极区域，所述外延源极/漏极区域位于所述半导体衬底中，其中，所述气态间隔件的至少一部分延伸在所述外延源极/漏极区域和所述半导体衬底之间。
附图说明
当与附图一起阅读时，从下面的详细描述可以最好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增加或减少。
图1示出了根据一些实施例的三维视图中的FinFET的示例。
图2、图3、图4、图5、图6、图7、图8A至图8D、图9A至图9D、图10A至图10D、图11A至图11E、图12A至图12D、图13A至图13D、图14A至图14D、图15A至图15D、图16A至图16E、图17A至图17D、图18A至图18E、图19A至图19D、图20A至图20D和凸21A至图21D是根据一些实施例的FinFET制造中的中间阶段的截面图。
具体实施方式
以下公开为实现本发明的不同功能提供了诸多不同的实施例或者实例。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，也可以包括在第一部件和第二部件之间形成的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可能会在各种实例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同方位。该装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
各种实施例提供用于形成改进的栅极间隔件层的工艺。例如，可将第一栅极间隔件、第二栅极间隔件和第三栅极间隔件形成在虚设栅极叠层附近。可移除第三栅极间隔件的一部分。可形成外延源极/漏极区域、层间介电层，并可用金属栅极叠层来替换该虚设栅极叠层。可移除该第二栅极间隔件，以形成开口，从而暴露该第三栅极间隔件的保留部分。通过蚀刻，可通过该开口来移除该第三栅极间隔件的保留部分。通过移除该第三间隔件和该第三栅极间隔件的保留部分、在该第一栅极间隔和该层间介电层之间形成气态间隔件，可在该开口上形成接触蚀刻停止层。
该气态间隔件的介电常数为1或接近1，该介电常数可小于该第三栅极间隔件和该第二栅极间隔件的保留部分的介电常数。用该气态间隔件替换该第三栅极间隔件和第二栅极间隔件的保留部分可减小所得器件的寄生电容并改善所得器件中的电路速度。因此，包括由这些工艺形成的气态间隔件的半导体器件可具有改善的器件性能。
图1示出了根据一些实施例的三维视图中的FinFET的示例。FinFET包括衬底50(例如，半导体衬底)上的鳍52。将浅沟槽隔离(STI)区域56设置在衬底50中，且鳍52在相邻的STI区域56之上和之间伸出。尽管STI区域56被描述/示出为与衬底50分离，但是如本文所使用的术语“衬底”可用于仅指半导体衬底或包括隔离区域的半导体衬底。另外，尽管鳍52被示出为单个连续材料作为衬底50，但是鳍52和/或衬底50可包括单一材料或多种材料。在这种情况下，鳍52指的是在相邻的STI区域56之间延伸的部分。
栅极介电层102沿着侧壁并位于鳍52的顶面上，且栅电极104位于栅极介电层102上方。将外延源极/漏极区域92相对于栅极介电层102和栅电极104设置在鳍52的相对侧。图1还示出了在后面的图中使用的参考截面。截面A-A’沿着一个栅电极104的纵轴并位于例如垂直于FinFET的外延源极/漏极区域92之间的电流方向的方向上。截面B-B’垂直于截面A-A’，并沿着一个鳍52的纵轴，以及位于例如FinFET的外延源极/漏极区域92之间的电流方向上。截面C-C平行于截面A-A’并延伸穿过FinFET的外延源极/漏极区域92。截面D-D’平行于截面B-B’并延伸穿过FinFET的栅电极104。截面EE’垂直于截面A-A’、B-B’、CC和D-D’、平行于衬底50的主表面，并延伸穿过鳍52和栅电极104。为清楚起见，后续附图将参考这些参考截面。
在使用后栅极工艺形成的FinFET的背景下讨论本文讨论的一些实施例。在其他实施例中，可使用先栅极工艺。另外，一些实施例考虑用在平面器件中的方面，比如，平面FET。
图2至图20B是根据一些实施例的FinFET制造中的中间阶段的截面图。除了多个鳍/FinFET之外，图2至图7还示出了图1中示出的参考截面A-A’。图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A和图21A沿图1中所示的参考截面A-A’来示出。图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图16E、图17B、图18B、图19B、图20B和图21B沿图1中所示的参考截面B-B’来示出。图8C、图9C、图10C、图11C、图11E、图12C、图13C、图14C、图15C、图16C、图17C、图18C和图19C沿图1中所示的参考截面C-C来示出。图8D、图9D、图10D、图11D、图12D、图13D、图14D、图15D、图16D、图17D、图18D和图19D沿图1中所示的参考截面D-D’来示出。图18E沿图1中所示的参考截面E-E’来示出。
在图2中，提供衬底50。衬底50可以是半导体衬底，比如，体半导体、绝缘体上半导体(SOI)衬底等，这些可以是掺杂的(例如，用p型或n型掺杂剂掺杂)或未掺杂。衬底50可以是晶片，比如，硅晶片。通常，SOI衬底是在绝缘层上形成的半导体材料层。例如，绝缘体层可以是掩埋氧化物(BOX)层、氧化硅层等。将绝缘层设在衬底上，该衬底通常是硅或玻璃衬底。还可使用其他衬底，比如，多层或梯度衬底。在一些实施例中，衬底50的半导体材料可包括硅、锗、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GalnAsP)或其组合。
衬底50具有区域50N和区域50P。区域50N可用于形成n型器件，比如，NMOS晶体管，例如，n型FinFET。区域50P可用于形成p型器件，比如，PMOS晶体管，例如，p型FinFET。可将区域50N与区域50P物理地分离(如分隔器51所示)，且可在区域50N和区域50P之间设置任何数量的器件部件(例如，其他有源器件、掺杂区域、隔离结构等)。
在图3中，在衬底50中形成鳍52。鳍52是半导体条带。在一些示例中，通过蚀刻衬底50中的沟槽，可在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，比如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。该蚀刻可以是各向异性的。
可通过任何合适的方法图案化鳍52。例如，可使用一个或多个光刻工艺图案化鳍52，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺结合了光刻和自对准工艺，可产生具有例如小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上形成牺牲层并使用光刻工艺图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可使用保留的间隔件来图案化鳍52。
在图4中，在衬底50上和相邻的鳍52之间形成绝缘材料54。绝缘材料54可以是氧化物(比如氧化硅、氮化物等或其组合)，并可通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中沉积基于CVD的材料并进行后固化以使其转化为另一种材料，比如氧化物)等或其组合来形成。可使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是由FCVD工艺形成的氧化硅。一旦形成绝缘材料54，可执行退火工艺。在一个实施例中，形成绝缘材料54使得多余的绝缘材料54可覆盖鳍52。尽管绝缘材料54被示出为单个层，但一些实施例可使用多个层。例如，在一些实施例中，可首先沿衬底50和鳍52的表面形成衬里(未示出)。此后，可在该衬里上形成填充材料，比如上述填充材料。
在图5中，将移除工艺应用于绝缘材料54，以移除鳍52上方的多余的绝缘材料54。在一些实施例中，可使用平坦化工艺，比如，化学机械抛光(CMP)、回蚀工艺或其组合等。平坦化工艺暴露鳍52，使得在平坦化工艺完成之后鳍52和绝缘材料54的顶面是处于同一水平的。
在图6中，将绝缘材料54凹陷以形成浅沟槽隔离(STI)区域56。将绝缘材料54凹陷，使得区域50N中和区域50P中的鳍52的上部可从相邻的STI区域56之间伸出。另外，STI区域56的顶面可具有如图所示的平坦表面、凸面、凹面(比如凹痕)或其组合。通过适当的蚀刻，可将STI区域56的顶面形成为平坦的、凸出的和/或凹入的。可使用可接受的蚀刻工艺将STI区域56凹陷，比如，对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率来蚀刻绝缘材料54的材料)。例如，可通过合适的蚀刻工艺来去除化学氧化物，例如使用稀释的氢氟酸(dHF)酸。
关于图2至图6描述的工艺仅是如何形成鳍52的一个示例。在一些实施例中，可通过外延生长工艺来形成鳍52。例如，可在衬底50的顶面上形成介电层，且可通过介电层蚀刻沟槽来暴露下面的衬底50。可在沟槽中外延生长同质外延结构，并可将介电层凹陷，使得该同质外延结构从介电层伸出以形成鳍52。另外，在一些实施例中，异质外延结构可用于鳍52。例如，可将图5中的鳍52凹陷，且可在凹陷的鳍52上外延生长与鳍52不同的材料。在这些实施例中，鳍52包括凹陷的材料以及设置在凹陷的材料上的外延生长材料。甚至在另一个实施例中，可在衬底50的顶面上形成介电层，且可通过介电层蚀刻沟槽。然后可使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并可将介电层凹陷，使得该异质外延结构从介电层伸出以形成鳍52。在外延生长同质外延或异质外延结构的一些实施例中，可在生长期间原位掺杂外延生长材料，尽管可一起使用原位和注入掺杂，但这可避免先前和随后的注入。
此外，在与区域50P中的材料(例如，PMOS区域)不同的区域50N(例如，NMOS区域)中外延生长材料可能是有利的。在各个实施例中，可从硅锗(SixGe1-x，其中x可在0至1的范围内)、碳化硅、纯的或基本上纯的锗、III-V化合物半导体、II-VI化合物半导体等中形成鳍52的上部。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
另外在图6中，可在鳍52和/或衬底50中形成适当的阱(未单独示出)。在一些实施例中，可在区域50N中形成P阱，并可在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P中均形成P阱或N阱。
在具有不同阱类型的实施例中，可使用光致抗蚀剂或其他掩模(未示出)来实现区域50N和区域50P的不同注入步骤。例如，可在区域50N中的鳍52和STI区域56上形成光致抗蚀剂。将光致抗蚀剂图案化，以暴露衬底50的区域50P，比如PMOS区域。可通过使用旋涂技术形成光致抗蚀剂，并可使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦将光致抗蚀剂图案化，就在区域50P中执行n型杂质注入，且光致抗蚀剂可用作掩模，以基本上防止n型杂质注入到区域50N中，比如NMOS区域。n型杂质可以是磷、砷、锑等，这些杂质在该区域中的注入浓度等于或小于1018cm-3，比如，在约1018cm-3和约1018cm-3之间。在注入之后，例如，通过可接受的灰化工艺来去除光致抗蚀剂。
在注入区域50P之后，在区域50P中的鳍52和STI区域56上形成光致抗蚀剂。将光致抗蚀剂图案化，以暴露衬底50的区域50N，比如NMOS区域。可通过使用旋涂技术形成光致抗蚀剂，并可使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦将光致抗蚀剂图案化，就可在区域50N中执行p型杂质注入，且光致抗蚀剂可用作掩模，以基本上防止p型杂质注入到区域50P中，比如PMOS区域。p型杂质可以是硼、BF2、铟，等，这些杂质在该区域中的注入浓度等于或小于1018cm-3，比如，在约1017cm-3和约1018cm-3之间。在注入之后，例如，可通过可接受的灰化工艺来去除光致抗蚀剂。
在注入区域50N和区域50P之后，可执行退火，以激活注入的p型和/或n型杂质。在一些实施例中，可在生长期间原位掺杂外延鳍的生长材料，尽管可以一起使用原位和注入掺杂，但这可避免注入。
在图7中，在鳍52上形成虚设介电层60。例如，虚设介电层60可以是氧化硅、氮化硅或其组合等，并可根据可接受的技术来进行沉积或热生长。在虚设介电层60上形成虚设栅极层62，并在虚设栅极层62上形成掩模层64。可在虚设介电层60上沉积虚设栅极层62，然后进行平坦化，比如通过CMP。可在虚设栅极层62上沉积掩模层64。虚设栅极层62可以是导电材料，并可选自包括以下内容的群组中：非晶硅、多晶硅(多晶硅)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。可通过物理汽相沉积(PVD)、CVD、溅射沉积或本领域已知和用于沉积导电材料的其他技术来沉积虚设栅极层62。虚设栅极层62可由其他材料制成，这些材料具有来自隔离区域的蚀刻的高蚀刻选择性。掩模层64可包括例如SiN、SiON等。在该示例中，在区域50N和区域50P上形成单个虚设栅极层62和单个掩模层64。应注意，仅为了说明的目的，示出了虚设介电层60仅覆盖鳍52。在一些实施例中，可沉积虚设介电层60使得虚设介电层60覆盖STI区域56，以在虚设栅极层62和STI区域56之间延伸。
图8A至图21D示出了实施例器件的制造的各个额外步骤。图8A至图21D示出了区域50N和区域50P中的任一个的部件。例如，图8A至图21D所示的结构均可适用于区域50N和区域50P。区域50N和区域50P的结构中的差异(如果有的话)在每个附图的文本中有所说明。
在图8A至图8D中，可使用可接受的光刻和蚀刻技术将掩模层64(参见图7)图案化以形成掩模74。然后可将掩模74的图案转移至虚设栅极层62，以形成虚设栅极72。还通过可接受的蚀刻技术来将掩模74的图案转移至虚设介电层60。虚设栅极72覆盖鳍52的相应的沟道区域58。可使用掩模74的图案来将每个虚设栅极72与相邻的虚设栅极物理地分离。虚设栅极72还可具有基本垂直于各个外延鳍52的长度方向的长度方向。虚设栅极72、掩模74和虚设介电层60的组合可称为虚设栅极叠层76。
在图9A至图9D中，在虚设栅极叠层76和/或鳍52的暴露表面上形成第一栅极间隔件80、第二栅极间隔件82和第三栅极间隔件84。可通过保形沉积工艺形成第一栅极间隔件80，比如，原子层沉积(ALD)、CVD等。第一栅极间隔件80可包括绝缘材料，比如氮化硅、氧化硅、SiCN或其组合等。在特定的实施例中，第一栅极间隔件80包括SiCN。第一栅极间隔件80的厚度可在约0.5纳米和5纳米之间，比如，约5纳米。可通过诸如ALD、CVD等的保形沉积工艺在第一栅极间隔件80上形成第二栅极间隔件82。第二栅极间隔件82可包括绝缘材料，比如氮化硅、氧化硅、SiCN或其组合等。在特定的实施例中，第二栅极间隔件82包括氧化硅。第二栅极间隔件82的厚度可在约0.5纳米和5纳米之间，比如，约5纳米。
可通过诸如ALD、CVD等的保形沉积工艺在第二栅极间隔件82上形成第三栅极间隔件84。第三栅极间隔件84可包括绝缘材料，比如氮化硅、氧化硅、SiCN或其组合等。在特定的实施例中，第三栅极间隔件84包括氮化硅。第三栅极间隔件84的厚度可在约0.5纳米和5纳米之间，比如，约5纳米。如图9C和图9D所示，设置在相邻的鳍52或相邻的虚设栅极叠层76上的第三栅极间隔件84的部分可合并。
第一栅极间隔件80可由具有与第二栅极间隔件82和第三栅极间隔件84的材料不同的蚀刻选择性的材料形成。因此，可在不移除第一栅极间隔件80的情况下移除第二栅极间隔件82和第三栅极间隔件84。第二栅极间隔件82和第三栅极间隔件84可由相同或不同的材料形成，并可具有彼此相同或不同的蚀刻选择性。
在图10A至图10D中，蚀刻第一栅极间隔件80、第二栅极间隔件82和第三栅极间隔件84。可通过各向异性蚀刻工艺蚀刻第一栅极间隔件80、第二栅极间隔件82和第三栅极间隔件84，比如，RTF、NBE等。如图10B至图10D所示，第一栅极间隔件80、第二栅极间隔件82和第三栅极间隔件84的残留部分可保持靠近鳍52并位于虚设栅极叠层76的部分之间。如图10D所示，第三栅极间隔件84的底部可以是大致V形的。该形状可用于使虚设栅极叠层76阻挡用于蚀刻第三栅极间隔件84的蚀刻剂的部分到达第三栅极间隔件84的底部。可以任何期望的顺序形成并蚀刻第一栅极间隔件80、第二栅极间隔件82和第三栅极间隔件84。例如，在一个实施例中，可在形成第二栅极间隔件82和第三栅极间隔件84之前，形成并蚀刻第一栅极间隔件80。
图10C还示出了在鳍52与鳍52之外区域中的第一栅极间隔件80和第二栅极间隔件82的保留部分之间的区域中，第一栅极隔离件80和第二栅极隔离件82的保留部分之间可存在高度差H1。该高度差HI可在约0纳米至约10纳米之间，比如约5纳米。用于蚀刻第一栅极间隔件80、第二栅极间隔件82和第三栅极间隔件84的蚀刻工艺可以是稍微各向同性的，这可导致鳍52之间的区域(从顶部向下蚀刻)以比鳍外区域(从顶部向下和从侧面蚀刻)更低的速率来进行蚀刻。还可由用于蚀刻第一栅极间隔件80、第二栅极间隔件82和第三栅极间隔件84的蚀刻剂来引起高度差H1，与穿透鳍52之间的区域相比，该蚀刻剂更容易地穿透鳍52外部的区域。此外，在图9C和图9D中合并的第三栅极间隔件84的部分可比第三栅极间隔件84的未合并部分具有通过蚀刻移除的更长时间。因此，如图10C和图10D所示，第三栅极间隔件84的部分可保留在鳍52之间和虚设栅极叠层76之间。
可在第一栅极间隔件80、第二栅极间隔件82和第三栅极间隔件84的形成和蚀刻期间的任何时间执行用于轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。例如，在一个实施例中，可在形成第二栅极间隔件82和第三栅极间隔件84之前，在形成第一栅极间隔件80之后注入LDD区域。在具有不同器件类型的实施例中，类似于上面在图6中讨论的注入，可在区域50N上形成掩模(比如光致抗蚀剂)，同时暴露区域50P，且可将适当类型(例如，p型)杂质注入区域50P中的暴露的鳍52中。然后，可移除该掩模。随后，可在区域50P上形成诸如光致抗蚀剂的掩模，同时暴露区域50N，且可将适当类型的杂质(例如，n型)注入到区域50N中的暴露的鳍52中。然后，可移除该掩模。n型杂质可以是前面讨论的任何n型杂质，且p型杂质可以是前面讨论的任何p型杂质。轻掺杂的源极/漏极区域可具有约1015cm-3至约1016cm-3的杂质浓度。可使用退火来激活注入的杂质。
在图11A至图11E中，在鳍52的凹槽90中形成外延源极/漏极区域92。外延源极/漏极区域92可在各个沟道区域58中施加应力，从而改善性能。在鳍52中形成外延源极/漏极区域92，使得每个虚设栅极72可设置在相应的相邻的一对外延源极/漏极区域92之间。在一些实施例中，外延源极/漏极区域92可延伸到鳍52中，且还可穿透该鳍。在一些实施例中，第一栅极间隔件80、第二栅极间隔件82和第三栅极间隔件84用于将外延源极/漏极区域92与虚设栅极72分开适当的横向距离，使得外延源极/漏极区域92不会使随后形成的FinFET的栅极短路。
可通过掩蔽区域50P(例如，PMOS区域)和蚀刻区域50N中的鳍52的源极/漏极区域以在鳍52中形成凹槽来形成区域50N(例如，NMOS区域)中的外延源极/漏极区域92。然后，在凹槽中外延生长区域50N中的外延源极/漏极区域92。外延源极/漏极区域92可包括任何可接受的材料，比如适合于n型FinFET的材料。例如，如果鳍52是硅，则区域50N中的外延源极/漏极区域92可包括在沟道区域58中施加拉伸应变的材料，比如，硅、SiC、SiCP、SiP等。区域50N中的外延源极/漏极区域92可具有从鳍52的相应表面凸起的表面，并可具有小平面。
可通过掩蔽区域50N(例如，NMOS区域)和蚀刻区域50P中的鳍52的源极/漏极区域以在鳍52中形成凹槽来形成区域50P(例如，PMOS区域)中的外延源极/漏极区域92。然后，在凹槽中外延生长区域50P中的外延源极/漏极区域92。外延源极/漏极区域92可包括任何可接受的材料，比如适合于p型FinFET的材料。例如，如果鳍52是硅，则区域50P中的外延源极/漏极区域92可包括在沟道区域58中施加压缩应变的材料，比如，SiGe、SiGeB、Ge、GeSn等。区域50P中的外延源极/漏极区域92也可具有从鳍52的相应表面凸起的表面，并可具有小平面。
可用掺杂剂注入外延源极/漏极区域92和/或鳍52以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。外延源极/漏极区域92可具有介于约1019cm-3和约1021cm-3之间的杂质浓度。源极/漏极区域的n型和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，可在生长期间原位掺杂外延源极/漏极区域92。
作为用于在区域50N和区域50P中形成外延源极/漏极区域92的外延工艺的结果，外延源极/漏极区域的上表面具有横向向外扩展而超过鳍52的侧壁的小平面。在一些实施例中，如图11C所示，这些小平面使相同FinFET的相邻外延源极/漏极区域92合并。图11D示出了外延源极/漏极区域92的合并部分的截面图，如图所示，该截面可具有大致圆形的形状，比如圆形或椭圆形。如图11C和图11D所示，可将第一栅极间隔件80、第二栅极间隔件82和第三栅极间隔件84的残留部分设置在外延源极/漏极区域92的合并部分下方。在其他实施例中，比如，在如图11E所示的实施例中，在外延工艺完成之后，相邻的外延源极/漏极区域92保持分离。
在图12A至图12D中，移除第三栅极间隔件84的一部分。可使用各向同性或各向异性蚀刻工艺来去除第三栅极间隔件84的该部分。在一些实施例中，可使用磷酸等作为蚀刻剂的湿法蚀刻工艺来去除第三栅极间隔件84的该部分。在其他实施例中，可使用氟基气体、氯基气体、HBr、He和O2的混合物或其组合等来蚀刻第三栅极间隔件84的该部分。也可移除设置在第三栅极间隔件84下方的第一栅极间隔件80和第二栅极间隔件82的部分。如图12C和图12D所示，可移除设置在外延源极/漏极区域92的合并部分外部的第三栅极间隔件84的部分，而可保留设置在外延源极/漏极区域92的合并部分之间或之下以及虚设栅极叠层76之间的第三栅极间隔件84的部分。可通过外延源极/漏极区域92来密封设置在外延源极/漏极区域92的合并部分之间或之下的第三栅极间隔件84的部分，且蚀刻剂可不穿透这些区域。第三栅极间隔件84可由具有高介电常数的材料形成，且第三栅极间隔件84的保留部分可增加寄生电容。结果，如下面将更详细所述，希望移除第三栅极间隔件84的保留部分，以减小寄生电容并改善随后形成的器件的器件速度。
在图13A至图13D中，在图12A至图12D所示的结构上沉积第一ILD 96。第一ILD 96可由介电材料形成，并可通过任何合适的方法沉积，比如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，将第一接触蚀刻停止层(CESL)94设置在第一ILD 96与外延源极/漏极区域92、掩模74、第一栅极间隔件80、第二栅极间隔件82和第三栅极间隔件84之间。第一CESL 94可包括介电材料，比如氮化硅、氧化硅、氮氧化硅等，这些材料具有与上覆的第一ILD 96的材料不同的蚀刻速率。在特定实施例中，第一CESL 94可包括碳氮化硅，第一ILD96可包括氧化硅。
可通过保形沉积方法来沉积第一CESL 94，比如CVD、ALD等。可通过外延源极/漏极区域92来密封设置在合并的外延源极/漏极区域92之间的开口，使得第一CESL 94不沉积在开口中。此外，用于沉积第一CESL的工艺可不是完全共形的，使得开口可设置在外延源极/漏极区域92和第一CESL 94的部分之间，如图13D所示。
在图14A至图14D中，可执行诸如CMP的平坦化工艺以使第一ILD 96的顶表面与虚设栅极72或掩模74的顶面齐平。平坦化工艺还可沿掩模74的侧壁来移除虚设栅极72上的掩模74以及第一栅极间隔件80和第二栅极间隔件82的部分。在平坦化工艺之后，虚设栅极72、第一栅极间隔件80、第二栅极间隔件82、第一CESL 94和第一ILD 96的顶面是齐平的。因此，通过第一ILD 96来暴露虚设栅极72的顶面。在一些实施例中，掩模74可保留，在这种情况下，平坦化工艺使第一ILD 96的顶面与掩模74的顶面齐平。
在图15A至图15D中，在蚀刻步骤中移除虚设栅极72和掩模74(如果存在的话)，从而形成凹槽100。还可移除凹槽100中的虚设介电层60的部分。在一些实施例中，仅移除虚设栅极72，而保留并通过凹槽100暴露虚设介电层60。在一些实施例中，从管芯的第一区域(例如，核心逻辑区域)中的凹槽100移除虚设介电层60，并将其保留在管芯的第二区域(例如，输入/输出区域)中的凹槽100中。在一些实施例中，通过各向异性干蚀刻工艺来移除虚设栅极72。例如，蚀刻工艺可包括使用反应气体的干法蚀刻工艺，该反应气体选择性地蚀刻虚设栅极72而不蚀刻第一ILD 96、第一CESL 94、第一栅极间隔件80或第二栅极间隔件82。每个凹槽100暴露相应鳍52的沟道区域58。将每个沟道区域58设置在相邻的外延源极/漏极区域对92之间。在移除期间，当蚀刻虚设栅极72时，可使用虚设介电层60作为蚀刻停止层。然后可在移除虚设栅极72之后可选地移除虚设介电层60。
图15A至图15D还示出了在第一ILD 96上形成硬掩模98。可通过回蚀刻第一ILD 96来形成硬掩模98。使用各向异性蚀刻工艺(例如RLE、NBE等)或各向同性蚀刻工艺(例如湿法蚀刻工艺)来回蚀刻第一ILD 96。然后可使用CVD、PECVD、ALD、溅射等将硬掩模98沉积在所得到的结构上，并使用诸如CMP的工艺进行平坦化。如图15C所示，第一ILD 96的一部分可保留在硬掩模98与下面的第一CESL 94和外延源极/漏极区域92之间。如图15D所示，在硬掩模98的平坦化之后，硬掩模98的顶面可与第一CESL 94、第一栅极间隔件80和第二栅极间隔件82的顶面齐平。可在移除虚设栅极72和掩模74之前或之后形成硬掩模98。硬掩模98可由诸如非晶硅、SiOC、SiC、碳掺杂半导体材料等的材料形成，并可具有从大约5纳米到大约10纳米的厚度，例如大约10纳米。在具体实施例中，硬掩模98可包括碳掺杂的氧化硅。可在第一ILD 96上形成硬掩模98，以便保护第一ILD 96免于受到用于移除第二栅极间隔件82和第三栅极间隔件84的蚀刻工艺(下面参考图17A至图17D讨论)的影响。
在图16A至图16E中，将栅极介电层102和栅电极104形成为替换栅极。图16E示出了图16B中的区域101的详细视图。在凹槽100中共形地沉积栅极介电层102(如图15B和图15D所示)，比如，沉积在鳍52的顶面和侧壁上以及第一栅极间隔件80的侧壁上。也可在硬掩模98、第一CESL 94和STI区域56的顶面上形成栅极介电层102。根据一些实施例，栅极介电层102包括氧化硅、氮化硅或其多层。在一些实施例中，栅极介电层102包括高k介电材料，且在这些实施例中，栅极介电层102可具有大于约7.0的k值，并可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的金属氧化物或硅酸盐。栅极介电层102的形成方法可包括分子束沉积(MBD)、ALD、PECVD等。在虚设介电层60的部分保留在凹槽100中的实施例中，栅极介电层102包括虚设介电层60的材料(例如，SiO2)。
分别在栅极介电层102上沉积栅电极104，并使该栅极介电层填充凹槽100的保留部分。栅电极104可包括含金属的材料，比如TiN、TiO、TaN、TaC、Co、Ru、Al、W或其组合或其多层。例如，尽管在图16A、图16B和图16D中示出了单层栅电极104，但是栅电极104可包括任何数量的衬里层104A、任意数量的功函数调谐层104B和填充材料104C，如图16E所示。在填充栅电极104之后，可执行诸如CMP的平坦化工艺以移除栅极介电层102的保留部分和栅电极104的材料，其中多余部分在硬掩模98的顶面上。因此，栅电极104和栅极介电层102的保留材料部分形成所得FinFET的替换栅极。栅电极104和栅极介电层102可统称为“栅极叠层”。栅极和栅极叠层可沿着鳍52的沟道区域58的侧壁延伸。
区域50N和区域50P中的栅极介电层102的形成可同时发生，使得每个区域中的栅极介电层102由相同的材料形成，且栅极104的形成可同时发生，使得每个区域中的栅极104由相同的材料形成。在一些实施例中，可通过不同的工艺形成每个区域中的栅极介电层102，使得栅极介电层102可以是不同的材料，和/或可通过不同的工艺形成每个区域中的栅电极104，使得栅电极104可以是不同的材料。当使用不同的工艺时，可使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图17A至图17D中，移除第二栅极间隔件82和第三栅极间隔件84的保留部分。可移除第二栅极间隔件82以形成暴露第三栅极间隔件84的开口，且可通过蚀刻穿过开口来移除第三栅极间隔件84。可使用任何合适的工艺(比如各向异性蚀刻工艺或各向同性蚀刻工艺)来蚀刻第二栅极间隔件82和第三栅极间隔件84。在一些实施例中，可使用干法蚀刻工艺来蚀刻第二栅极间隔件82和第三栅极间隔件84，以避免栅极叠层的腐蚀。至少在一个实施例中，可使用基于氟的蚀刻工艺(比如使用汽相氟化氢作为蚀刻剂的工艺)来用干法蚀刻工艺移除第二栅极间隔件82和第三栅极间隔件84。可在以下条件下执行干法蚀刻工艺：在约-4℃至约40℃的温度下，比如在约-4℃下；在约1托至约20托的压力下，比如在约1托下；持续约10秒至约200秒的时间，比如持续约110秒。
用于移除第二栅极间隔件82和第三栅极间隔件84的蚀刻工艺可具有高蚀刻选择性，这取决于暴露于蚀刻工艺的材料的碳浓度。具体地，可通过具有低碳浓度的材料来形成第二栅极间隔件82和第三栅极间隔件84，而通过具有较高碳浓度的材料来形成硬掩模98、第一CESL 94和第一栅极间隔件80。因此，可在不移除硬掩模98、第一CESL 94和第一栅极间隔件80的情况下移除第二栅极间隔件82和第三栅极间隔件84。可减薄暴露于蚀刻工艺的硬掩模98、第一CESL 94和第一栅极间隔件80的部分。由于第一ILD96由具有低碳浓度的氧化硅形成，所以包括硬掩模98以保护第一ILD免受蚀刻工艺的影响。
在其他实施例中，可使用两个单独的蚀刻工艺移除第二栅极间隔件82和第三栅极间隔件84。例如，可使用上述汽相氟化氢蚀刻来移除第二栅极间隔件82，而可使用磷酸等作为蚀刻剂的湿法蚀刻工艺来移除第三栅极间隔件。
在图18A至图18E中，在图17A至图17D的结构上形成第二CESL 106，该结构封闭气态间隔件108。可通过保形沉积工艺来形成第二CESL 106，比如CVD、ALD等。在具体实施例中，可通过具有低一致性的工艺来沉积第二CESL 106，比如等离子体增强CVD(PECVD)。第二CESL 106可包括介电材料，比如氮化硅、氧化硅、氮氧化硅等，这些材料具有与随后形成的第二ILD 112的材料不同的蚀刻速率(下面参考图20A和图20B所述)。在特定的实施例中，第二CESL 106包括氮化硅。尽管第二CESL 106的底面被示出为平坦的，但是第二CESL 106的底面可以是弯曲的。例如，在一些实施例中，第二CESL 106的底面可以是凸的或凹的。
由于可使用具有较差一致性的工艺来沉积第二CESL 106，所以第二CESL 106可仅部分地延伸到通过移除第二栅极间隔件82和第三栅极间隔件84而形成的开口中。第二CESL106可在开口中延伸的深度大于硬掩模98的厚度，使得在通过诸如平面化的工艺(如下面参考图19A至图19D所述)移除硬掩模98之后，可保留第二CESL 106的部分。因为开口的一部分保留而未被第二CESL 106填充，所以气态间隔件108形成在第二CESL 106下面、在第一栅极间隔件80和第一CESL 94之间。当沉积第二CESL 106时，气态间隔件108可包括存在于反应室中的任何气体。根据一个实施例，气态间隔件108可包括空气。在一些实施例中，气态间隔件108可包括氮气(N2)、氩气(Ar)、氙气(Xe)、氨气(NH3)、氯气(Cl2)或其组合等。在一些实施例中，气态间隔件108还可包括用于形成第二CESL 106的前体气体，包括硅烷(SiH4)、二氯硅烷(SiH2Cl2)、四氯化硅(SiCl4)、氨气或其组合等。气态间隔件108的厚度可在约0.5纳米和约5纳米之间或约1纳米和约10纳米之间，比如，约5纳米。气态间隔件108可具有1或接近1的介电常数(例如，k值)。
气态间隔件108具有1或接近1的低k值，该值低于可由氮化硅形成的第三栅极间隔件84和可由氧化硅形成的第二栅极间隔件82的k值，如上所述。用气态间隔件108替换第三栅极间隔件84和第二栅极间隔件82的保留部分降低了间隔件的总有效k值(例如，气态间隔件108和第一栅极间隔件80的组合)并降低了根据上述方法形成的器件中的寄生电容。这可提高根据上述方法形成的器件的电路速度、可靠性和整体器件性能。
图18E示出了平行于衬底50的主表面的截面图。如图18E所示，气态间隔件108的部分可围绕第一CESL 94和第一ILD 96的部分。可通过第一栅极间隔件80来围绕气态间隔件108。第一CESL 94和第一ILD 96可不存在于相邻的外延源极/漏极区域92之间，比如，存在外延源极/漏极区域92的合并部分之下。
在图19A至图19D中，将第二CESL 106平坦化，并移除硬掩模98。可通过诸如CMP的工艺来将第二CESL 106平坦化。可将设置在第一ILD 96上方的CESL 106、第一CESL 94和栅电极104的部分移除，并可在平坦化之后，使第二CESL 106和栅极叠层的顶面可与第一ILD96的顶面齐平。平坦化工艺还可移除硬掩模98。如上所述，可将第二CESL 106沉积在通过将第二栅极间隔件82和第三栅极间隔件84移除到比硬掩模98的厚度更大的深度而保留的开口中，使得在通过平坦化工艺移除硬掩模98之后，第二CESL 106可保留下来。尽管第二CESL106的顶面被示出为平坦的，但是在平坦化工艺之后，第二CESL 106的顶面可以是弯曲的。例如，在一些实施例中，第二CESL 106的顶面可以是凸的或凹的。
如图19B所示，与第一栅极间隔件80相邻并在沟道区域58上方的气态间隔件108的高度H2可以是约8纳米或更小。第二CESL 106和设置在第一CESL 94和第一栅极间隔件80之间的气态间隔件108的部分可具有在大约2纳米到大约4纳米之间的宽度W1。如图19D所示，与第一栅极间隔件相邻并在STI区域56上方的气态间隔件108的高度H4可以是约62纳米或更小。在平坦化工艺之后，第二CESL 106可具有约6纳米或更大的高度H3。高度H2与宽度W1的比率可在约2至约4之间；高度H3与宽度W1的比率可在约1至约5之间；高度H4与宽度W1的比值可在约15至约35之间。
在图20A至图20D中，在第一ILD 96、栅电极104、第一CESL 94、第二CESL 106和第一栅极间隔件80上沉积第二ILD 112。在一些实施例中，第二ILD 112是通过可流动CVD方法形成的可流动薄膜。第二ILD 112可由诸如PSG、BSG、BPSG、USG等的介电材料形成，并可通过任何合适的方法进行沉积，比如，CVD和PECVD。根据一些实施例，在形成第二ILD 112之前，使栅极叠层(包括栅极介电层102和栅极104)凹陷，以便在栅极叠层上方和第一栅极间隔件80的相对部分之间形成凹槽，如图20A和图20B所示。在凹槽中填充包括一层或多层介电材料(比如氮化硅、氮氧化硅等)的栅极掩模110，然后进行平坦化工艺，以移除在第一ILD 96上延伸的介电材料的多余部分。随后形成的栅极触点114(图21A和图21B)穿透栅极掩模110以接触凹陷的栅电极104的顶面。
在图21A至图21D中，根据一些实施例，形成栅极触点114和源极/漏极触点116以穿过第二ILD 112和第一ILD 96。形成用于源极/漏极触点116的开口以穿过第二ILD 112、第一ILD 96和第一CESL 94，并形成用于栅极触点114的开口以穿过第二ILD 112和栅极掩模110。可使用可接受的光刻和蚀刻技术来形成开口。可以受控的方式来形成开口，以避免暴露气态间隔件108。在开口中形成诸如扩散阻挡层、粘附层等的衬里和导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可通过诸如物理汽相沉积(PVD)、CVD等的工艺来沉积栅极触点和源极/漏极触点。可执行诸如CMP的平坦化工艺，以从第二ILD 112的表面移除多余的材料。保留的衬里和导电材料在开口中形成源极/漏极触点116和栅极触点114。可执行退火工艺以在外延源极/漏极区域92和源极/漏极触点116之间的界面处形成硅化物。将源极/漏极触点116物理地和电气地耦接至外延源极/漏极区域92，且将栅极触点114物理地和电气地耦接至栅电极104。可以不同的工艺形成或可在相同的工艺中形成源极/漏极触点116和栅极触点114。尽管示出为形成在相同的截面中，但是应当理解，可在不同的截面中形成源极/漏极触点116和栅极触点114中的每个，这可避免触点的短路。
如上所述，形成气态间隔件108降低了本申请结构中使用的间隔件的有效介电常数。这降低了寄生电容，从而增加了根据上述方法形成的器件的电路速度、可靠性和整体器件性能。
根据一个实施例中，一种方法，包括：在衬底上形成栅极叠层；在所述栅极叠层的侧壁上形成第一栅极间隔件；在所述第一栅极间隔件上形成第二栅极间隔件；移除所述第二栅极间隔件的一部分，保留所述第二栅极间隔件的至少一部分；移除所述第一栅极间隔件，以形成第一开口；以及在移除所述第一栅极间隔件后，通过所述第一开口移除所述第二栅极间隔件的所述保留部分。在一个实施例中，第二栅极间隔件包括氮化硅。在一个实施例中，第一栅极间隔件包括氧化硅。在一个实施例中，通过使用汽相氟化氢的蚀刻，移除所述第一栅极间隔件和所述第二栅极间隔件的所述保留部分。在一个实施例中，所述方法包括在所述栅极叠层的相对侧上外延生长源极/漏极区域，在所述源极/漏极区域和所述衬底之间设置所述第二栅极间隔件的所述保留部分。在一个实施例中，所述方法还包括在移除所述第二栅极间隔件的所述部分之后，在所述栅极叠层的相对侧上外延生长源极/漏极区域，在移除所述第一栅极间隔件之前，外延生长所述源极/漏极区域。在一个实施例中，所述方法还包括在移除所述第一栅极间隔件之前，用金属栅极替换所述栅极叠层。在一个实施例中，通过干法蚀刻，移除所述第一栅极间隔件和所述第二栅极间隔件的所述保留部分。
根据另一个实施例，一种方法，包括：在半导体衬底上形成栅极叠层；在所述栅极叠层的侧壁上形成栅极间隔件；在所述栅极叠层的相对侧上外延生长源极/漏极区域；移除所述栅极间隔件的至少一部分，以形成开口；以及沉积密封所述开口的介电层，并在所述栅极间隔件的侧壁上限定气态间隔件。在一个实施例中，在外延生长所述源极/漏极区域之前，移除所述栅极间隔件的第一部分，并在外延生长所述源极/漏极区域之后，移除所述栅极间隔件的第二部分。在一个实施例中，形成所述栅极间隔件包括：在所述栅极叠层上沉积第一栅极间隔件层、在所述第一栅极间隔件层上沉积第二栅极间隔件层，以及在所述第二栅极间隔件层上沉积第三栅极间隔件层，所述第一栅极间隔件层、所述第二栅极间隔件层和所述第三栅极间隔件层中的每个包括不同的材料。在一个实施例中，所述第一栅极间隔件层包括碳化硅、所述第二栅极间隔件层包括氮化硅，且所述第三栅极间隔件层包括氧化硅。在一个实施例中，所述第一部分包括所述第三栅极间隔件层的一部分。在一个实施例中，所述第二部分包括所述第二栅极间隔件层和所述第三栅极间隔层的保留部分。
根据又一个实施例，一种半导体器件，包括：栅极叠层，所述栅极叠层位于半导体衬底上；第一栅极间隔件，所述第一栅极间隔件沉积在所述栅极叠层的侧壁上；接触蚀刻停止层，所述接触蚀刻停止层靠近所述第一栅极间隔件；气态间隔件，所述气态间隔件设置在所述栅极叠层和所述接触蚀刻停止层之间；以及外延源极/漏极区域，所述外延源极/漏极区域位于所述半导体衬底中，所述气态间隔件的至少一部分延伸在所述外延源极/漏极区域和所述半导体衬底之间。在一个实施例中，所述气态间隔件包括氨(NH3)和硅烷(SiH4)、二氯硅烷(SiH2CI2)或四氯化硅(SiCl4)中的至少一种。在一个实施例中，所述半导体器件还包括第一介电层，所述第一介电层位于所述外延源极/漏极区域上，所述气态间隔件的边界的至少一部分由所述第一介电层限定。在一个实施例中，所述气态间隔件垂直设置在所述第一介电层和所述第一栅极间隔件之间，且所述气态间隔件水平设置在所述接触蚀刻停止层和所述第一栅极间隔件之间。在一个实施例中，所述第一介电层和所述接触蚀刻停止层包括硅碳氮，并且所述第一栅极间隔件包括硅碳氮。在一个实施例中，所述气态间隔件的厚度在1纳米至10纳米之间。
根据本申请的实施例，提供了一种制造半导体器件的方法，包括：在衬底上形成栅极叠层；在所述栅极叠层的侧壁上形成第一栅极间隔件；在所述第一栅极间隔件上形成第二栅极间隔件；移除所述第二栅极间隔件的一部分，其中，保留所述第二栅极间隔件的至少一部分；移除所述第一栅极间隔件，以形成第一开口；以及在移除所述第一栅极间隔件后，通过所述第一开口移除所述第二栅极间隔件的保留部分。
根据本申请的实施例，其中，所述第二栅极间隔件包括氮化硅。
根据本申请的实施例，其中，所述第一栅极间隔件包括氧化硅。
根据本申请的实施例，其中，通过使用汽相氟化氢的蚀刻，移除所述第一栅极间隔件和所述第二栅极间隔件的保留部分。
根据本申请的实施例，还包括在所述栅极叠层的相对侧上外延生长源极/漏极区域，其中，在所述源极/漏极区域和所述衬底之间设置所述第二栅极间隔件的所述保留部分。
根据本申请的实施例，还包括在移除所述第二栅极间隔件的部分之后，在所述栅极叠层的相对侧上外延生长源极/漏极区域，其中，在移除所述第一栅极间隔件之前，外延生长所述源极/漏极区域。
根据本申请的实施例，还包括在移除所述第一栅极间隔件之前，用金属栅极替换所述栅极叠层。
根据本申请的实施例，其中，通过干法蚀刻，移除所述第一栅极间隔件和所述第二栅极间隔件的保留部分。
根据本申请的实施例，提供了一种制造半导体器件的方法，包括：在半导体衬底上形成栅极叠层；在所述栅极叠层的侧壁上形成栅极间隔件；在所述栅极叠层的相对侧上外延生长源极/漏极区域；移除所述栅极间隔件的至少一部分，以形成开口；以及沉积密封所述开口的介电层，并在所述栅极间隔件的侧壁上限定气态间隔件。
根据本申请的实施例，其中，在外延生长所述源极/漏极区域之前，移除所述栅极间隔件的第一部分，并在外延生长所述源极/漏极区域之后，移除所述栅极间隔件的第二部分。
根据本申请的实施例，其中，形成所述栅极间隔件包括：在所述栅极叠层上沉积第一栅极间隔件层、在所述第一栅极间隔件层上沉积第二栅极间隔件层、以及在所述第二栅极间隔件层上沉积第三栅极间隔件层，所述第一栅极间隔件层、所述第二栅极间隔件层和所述第三栅极间隔件层中的每个包括不同的材料。
根据本申请的实施例，其中，所述第一栅极间隔件层包括氮碳化硅、所述第二栅极间隔件层包括氮化硅，且所述第三栅极间隔件层包括氧化硅。
根据本申请的实施例，其中，所述第一部分包括所述第三栅极间隔件层的一部分。
根据本申请的实施例，其中，所述第二部分包括所述第二栅极间隔件层和所述第三栅极间隔层的保留部分。
根据本申请的实施例，提供了一种半导体器件，包括：栅极叠层，所述栅极叠层位于半导体衬底上；第一栅极间隔件，所述第一栅极间隔件设置在所述栅极叠层的侧壁上；接触蚀刻停止层，所述接触蚀刻停止层靠近所述第一栅极间隔件；气态间隔件，所述气态间隔件设置在所述栅极叠层和所述接触蚀刻停止层之间；以及外延源极/漏极区域，所述外延源极/漏极区域位于所述半导体衬底中，其中，所述气态间隔件的至少一部分延伸在所述外延源极/漏极区域和所述半导体衬底之间。
根据本申请的实施例，其中，所述气态间隔件包括氨(NH3)和硅烷(SiH4)、二氯硅烷(SiH2Cl2)或四氯化硅(SiCl4)中的至少一种。
根据本申请的实施例，还包括第一介电层，所述第一介电层位于所述外延源极/漏极区域上，其中，所述气态间隔件的边界的至少一部分由所述第一介电层限定。
根据本申请的实施例，其中，所述气态间隔件垂直设置在所述第一介电层和所述第一栅极间隔件之间，并且所述气态间隔件水平设置在所述接触蚀刻停止层和所述第一栅极间隔件之间。
根据本申请的实施例，其中，所述第一介电层和所述接触蚀刻停止层包括硅碳氮，并且所述第一栅极间隔件包括硅碳氮。
根据本申请的实施例，其中，所述气态间隔件的厚度在1纳米至10纳米之间。
前述概述了若干实施例的部件，使得本领域技术人员可更好地理解本发明的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为基础来设计或修改其他用于达到与实施与本文所介绍的实施例相同目的和/或实现相同优点的工艺和结构。本领域技术人员还应该认识到，这样的等效结构不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本发明中进行各种改变、替换和变更。

Claims (20)

1.一种制造半导体器件的方法，包括：
在衬底上形成栅极叠层；
在所述栅极叠层的侧壁上形成第一栅极间隔件；
在所述第一栅极间隔件上形成第二栅极间隔件；
移除所述第二栅极间隔件的一部分，其中，保留所述第二栅极间隔件的至少一部分；
在所述第一栅极间隔件和所述第二栅极间隔件上形成接触蚀刻停止层；
移除所述第一栅极间隔件，以形成第一开口；以及
在移除所述第一栅极间隔件后，通过所述第一开口移除所述第二栅极间隔件的保留部分以限定气态间隔件，
其中，在与所述衬底的主表面平行的方向上，所述气态间隔件设置在所述栅极叠层和所述接触蚀刻停止层之间。
2.根据权利要求1所述的方法，其中，所述第二栅极间隔件包括氮化硅。
3.根据权利要求2所述的方法，其中，所述第一栅极间隔件包括氧化硅。
4.根据权利要求1所述的方法，其中，通过使用汽相氟化氢的蚀刻，移除所述第一栅极间隔件和所述第二栅极间隔件的保留部分。
5.根据权利要求1所述的方法，还包括在所述栅极叠层的相对侧上外延生长源极/漏极区域，其中，在所述源极/漏极区域和所述衬底之间设置所述第二栅极间隔件的所述保留部分。
6.根据权利要求1所述的方法，还包括在移除所述第二栅极间隔件的部分之后，在所述栅极叠层的相对侧上外延生长源极/漏极区域，其中，在移除所述第一栅极间隔件之前，外延生长所述源极/漏极区域。
7.根据权利要求1所述的方法，还包括在移除所述第一栅极间隔件之前，用金属栅极替换所述栅极叠层。
8.根据权利要求7所述的方法，其中，通过干法蚀刻，移除所述第一栅极间隔件和所述第二栅极间隔件的保留部分。
9.一种制造半导体器件的方法，包括：
在半导体衬底上形成栅极叠层；
在所述栅极叠层的侧壁上形成栅极间隔件；
在所述栅极叠层的相对侧上外延生长源极/漏极区域；
在所述栅极间隔件和所述源极/漏极区域上形成接触蚀刻停止层；
移除所述栅极间隔件的至少一部分，以形成开口；以及
沉积密封所述开口的介电层，并在所述栅极间隔件的侧壁上限定气态间隔件，其中，在与所述半导体衬底的主表面平行的方向上，所述气态间隔件设置在所述栅极叠层和所述接触蚀刻停止层之间。
10.根据权利要求9所述的方法，其中，在外延生长所述源极/漏极区域之前，移除所述栅极间隔件的第一部分，并在外延生长所述源极/漏极区域之后，移除所述栅极间隔件的第二部分。
11.根据权利要求10所述的方法，其中，形成所述栅极间隔件包括：在所述栅极叠层上沉积第一栅极间隔件层、在所述第一栅极间隔件层上沉积第二栅极间隔件层、以及在所述第二栅极间隔件层上沉积第三栅极间隔件层，所述第一栅极间隔件层、所述第二栅极间隔件层和所述第三栅极间隔件层中的每个包括不同的材料。
12.根据权利要求11所述的方法，其中，所述第一栅极间隔件层包括氮碳化硅、所述第二栅极间隔件层包括氮化硅，且所述第三栅极间隔件层包括氧化硅。
13.根据权利要求11所述的方法，其中，所述第一部分包括所述第三栅极间隔件层的一部分。
14.根据权利要求13所述的方法，其中，所述第二部分包括所述第二栅极间隔件层和所述第三栅极间隔件层的保留部分。
15.一种半导体器件，包括：
栅极叠层，所述栅极叠层位于半导体衬底上；
第一栅极间隔件，所述第一栅极间隔件设置在所述栅极叠层的侧壁上；
接触蚀刻停止层，所述接触蚀刻停止层靠近所述第一栅极间隔件；
气态间隔件，在与所述半导体衬底的主表面平行的方向上，所述气态间隔件设置在所述栅极叠层和所述接触蚀刻停止层之间；以及
外延源极/漏极区域，所述外延源极/漏极区域位于所述半导体衬底中，其中，所述气态间隔件的至少一部分延伸在所述外延源极/漏极区域和所述半导体衬底之间。
16.根据权利要求15所述的半导体器件，其中，所述气态间隔件包括氨和硅烷、二氯硅烷或四氯化硅中的至少一种。
17.根据权利要求15所述的半导体器件，还包括第一介电层，所述第一介电层位于所述外延源极/漏极区域上，其中，所述气态间隔件的边界的至少一部分由所述第一介电层限定。
18.根据权利要求17所述的半导体器件，其中，所述气态间隔件垂直设置在所述第一介电层和所述第一栅极间隔件之间，并且所述气态间隔件水平设置在所述接触蚀刻停止层和所述第一栅极间隔件之间。
19.根据权利要求18所述的半导体器件，其中，所述第一介电层和所述接触蚀刻停止层包括硅碳氮，并且所述第一栅极间隔件包括硅碳氮。
20.根据权利要求15所述的半导体器件，其中，所述气态间隔件的厚度在1纳米至10纳米之间。
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