TWI785589B - 半導體裝置及其形成方法 - Google Patents

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周沛瑜
李志鴻
李資良
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Abstract

提供一種半導體裝置的形成方法。半導體裝置包含在基板之上的閘堆疊。第一介電層在閘堆疊之上。第一介電層包含第一材料。第二介電層在第一介電層之上。第二介電層包含不同於第一材料的第二材料。第一導電特徵與閘堆疊相鄰。第二導電特徵在第一導電特徵的最頂表面之上且物理接觸第一導電特徵的最頂表面。第二導電特徵的最底表面物理接觸第二介電層的最頂表面。

Description

半導體裝置及其形成方法
本揭示內容是關於一種半導體裝置以及一種形成半導體裝置的方法。
半導體裝置被使用於各種電子應用中，例如，個人電腦、行動電話、數位攝影機及其他電子設備。通常藉由在半導體基板上方依序沉積材料的絕緣或介電層、導電層、及半導體層而製造半導體裝置，並且使用微影技術來圖案化各種材料層以在其上形成電路部件及元件。
半導體工業藉由持續減小最小特徵的尺寸來持續改進各種電子部件(例如，電晶體、二極體、電阻器、電容器等等)的整合密度，其允許將更多部件整合到給定區域中。然而，隨著最小特徵的尺寸減小，會產生額外問題，此等問題應當被解決。
本揭示內容提供一種半導體裝置，包含閘堆疊、第 一介電層、第二介電層、第一導電特徵以及第二導電特徵。閘堆疊在基板之上。第一介電層在閘堆疊之上，第一介電層包含第一材料。第二介電層在第一介電層之上，第二介電層包含不同於第一材料的第二材料。第一導電特徵與閘堆疊相鄰。第二導電特徵在第一導電特徵的最頂表面之上且物理接觸第一導電特徵的最頂表面，第二導電特徵的最底表面物理接觸第二介電層的最頂表面。
本揭示內容提供一種半導體裝置，包含閘堆疊、磊晶源極/汲極區域、第一介電層、第二介電層、第三介電層、第一導電特徵以及第二導電特徵。閘堆疊在基板之上。磊晶源極/汲極區域在與閘堆疊相鄰的基板之中。第一介電層在閘堆疊之上，第一介電層包含第一材料，第一材料不包含氧。第二介電層在第一介電層之上，第二介電層包含第二材料，第二材料是含氧的材料。第三介電層在第二介電層之上，第三介電層包含第三材料，第三材料不包含氧。第一導電特徵在磊晶源極/汲極區域之上且電接觸磊晶源極/汲極區域。第二導電特徵在第一導電特徵之上，第二導電特徵延伸穿過第三介電層，第二導電特徵物理接觸第二介電層的最頂表面以及第一導電特徵的最頂表面。
本揭示內容提供一種形成半導體裝置的方法，包含以下操作。形成閘堆疊在基板之上。凹陷閘堆疊以形成第一凹槽。在第一凹槽中的閘堆疊之上形成帽層，帽層包含在閘堆疊之上的第一材料以及在第一材料之上的第二材料，第二材料不同於第一材料。形成與閘堆疊相鄰的第一導電 特徵。形成第二導電特徵在第一導電特徵之上，第二導電特徵物理接觸帽層的最頂表面以及第一導電特徵的最頂表面。
50:基板
50N:區域
50P:區域
51:分隔符號
52:鰭片
54:絕緣材料
56:隔離區/淺溝槽隔離(STI)區域
58:通道區域
60:虛設介電層
62:虛設閘極層
64:遮罩層
72:虛設閘極
74:遮罩
80:閘極密封間隔物
82:源極/汲極區域
86:閘極間隔物
87:接觸蝕刻終止層(CESL)
88:ILD
89:區域
90:開口
91:介面層
92:閘極介電層
94:閘極
94A:襯墊層
94B:功函數調整層
94C:導體填充層
96:閘堆疊
98:凹槽
100:介電層
102:介電層
104:介電層
106:ILD
108:遮罩堆疊
108A:遮罩層
108B:遮罩層
108C:遮罩層
110:開口
112:圖案化的遮罩
114:開口
116:開口
118:開口
120:矽化物層
122:導電特徵
124:ILD
126:開口
126A:開口
128:開口
130:導電特徵
132:導電特徵
134:互連結構
136:導電特徵
140:開口
142:開口
144:開口
146:開口
148:介電層
150:開口
150A:開口
152:開口
154:導電特徵
154A:導電特徵
156:導電特徵
158:導電特徵
160:奈米結構
162:間隔物
164:氧添加製程
166:凹槽
168:介電材料
1000:FinFET裝置
1100:FinFET裝置
1200:FinFET裝置
1300:FinFET裝置
1400:FinFET裝置
1500:FinFET裝置
1600:GAA裝置
1700:GAA裝置
1800:GAA裝置
1900:GAA裝置
D1:深度
D2:第一間距
D3:第二間距
D4:距離
D5:距離
D6:深度
T1:厚度
T2:厚度
X:方向
Y:方向
AA:線
BB:線
A-A:橫截面
B-B:橫截面
C-C:橫截面
當結合隨附圖式閱讀時，自以下詳細描述將最佳地理解本揭示內容的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各個特徵的尺寸。
第1圖繪示根據一些實施方式的三維視圖中的FinFET的實施方式。
第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第10D圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第27A圖、第27B圖、第28A圖、第28B圖、第29A圖和第29B圖是根據一些實施方式在製造FinFET裝置的中間階段的 俯視圖和橫截面圖。
第30A圖和第30B圖是根據一些實施方式的FinFET裝置的橫截面圖。
第31A圖、第31B圖、第31C圖、第32A圖、第32B圖、第32C圖、第33A圖、第33B圖、第33C圖、第34A圖、第34B圖、第34C圖、第35A圖、第35B圖、第36A圖和第36B圖是根據一些實施方式在製造FinFET裝置的中間階段的俯視圖和橫截面圖。
第37A圖和第37B圖是根據一些實施方式的FinFET裝置的橫截面圖。
第38A圖、第38B圖、第39A圖、第39B圖、第40A圖、第40B圖、第41A圖和第41B圖是根據一些實施方式在製造FinFET裝置的中間階段的橫截面圖。
第42A圖和第42B圖是根據一些實施方式的FinFET裝置的橫截面圖。
第43A圖和第43B圖是根據一些實施方式的GAA裝置的橫截面圖。
第44A圖和第44B圖是根據一些實施方式的GAA裝置的橫截面圖。
第45A圖和第45B圖是根據一些實施方式的GAA裝置的橫截面圖。
第46A圖和第46B圖是根據一些實施方式的GAA裝置的橫截面圖。
第47A圖、第47B圖、第48A圖和第48B圖是根據 一些實施方式在製造含氧介電層的中間階段的橫截面圖。
第49A圖、第49B圖、第50A圖、第50B圖、第51A圖和第51B圖是根據一些實施方式在製造含氧介電層的中間階段的橫截面圖。
以下揭示內容提供許多不同實施方式或實施例，以便實施本揭示內容的不同特徵。下文描述部件及佈置的具體實施例以簡化本揭示。當然，此等僅為實施例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施方式，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施方式。此外，本揭示可在各個實施例中重複元件符號及/或字母。此重複是出於簡便性及清晰的目的且本身並不指示所論述的各個實施方式及/或構造之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「下方」、「之下」、「下部」、「之上」、「上部」及類似者)來描述諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除了諸圖所描繪的定向外，空間相對性術語意欲涵蓋使用或操作中元件的不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可同樣地解讀本文所使用的空間相對性描述詞。
將針對特定上下文描述實施方式，即半導體裝置的 接觸插塞結構及其形成方法。本文所提出的各種實施方式是在使用閘極後製程(gate-last process)形成的鰭式場效電晶體(fin field effect transistor，FinFET)裝置的背景下進行討論的。在其他實施方式中，可以使用閘極先製程(gate-first process)。然而，可以代替FinFET或與FinFET結合而將各種實施方式應用於包括其他類型的電晶體(例如，平面電晶體、閘極全環(gate-all-around，GAA)電晶體、或類似者)。在一些實施方式中，包含不同介電材料的複數個介電層形成在半導體裝置的閘堆疊之上。複數個介電層允許形成源極/汲極接觸插塞，從而減少了在源極/汲極接觸插塞和相鄰的閘堆疊之間的洩漏。通過在形成源極/汲極接觸插塞的過程中使用複數個介電層，本文討論的各種實施方式允許改善半導體裝置的電氣性能，從而根據對半導體裝置的不同應用要求，為複數個介電層選擇不同的方案，並擴大形成源極/汲極接觸插塞的刻蝕和微影製程的窗口。
第1圖繪示根據一些實施方式三維視圖中的FinFET的實施例。FinFET包含在基板50(例如，半導體基板)上的鰭片52。隔離區56設置於基板50中，且鰭片52從相鄰的隔離區56之間和上方突出。儘管隔離區56被描述/繪示為與基板50分離，但是本文所用之術語「基板」可用於僅指半導體基板或包括隔離區的半導體基板。另外，儘管鰭片52被繪示為與基板50相同的單一、連續材料，但是鰭片52和/或基板50可以包括單一材料或多 種材料。在本文中，鰭片52是指在相鄰的隔離區56之間延伸的部分。
閘極介電層92沿著鰭片52的側壁且在鰭片52的頂表面上方，而閘極94在閘極介電層92之上。相對於閘極介電層92和閘極94，源極/汲極區域82設置在鰭片52的相對側。第1圖進一步繪示在之後的附圖中所使用的參考橫截面。橫截面A-A沿著閘極94的縱軸並且在例如垂直於FinFET的源極/汲極區域82之間的電流流動方向的方向上。橫截面B-B垂直於橫截面A-A，沿著鰭片52的縱軸並且沿著例如FinFET的源極/汲極區域82之間的電流流動的方向。橫截面C-C與橫截面A-A平行，並延伸穿過FinFET的源極/汲極區域82。為了清楚起見，後續附圖參考這些參考橫截面。
第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第10D圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第27A 圖、第27B圖、第28A圖、第28B圖、第29A圖和第29B圖是根據一些實施方式在製造FinFET裝置1000的中間階段的俯視圖和橫截面圖。第2圖至第7圖繪示沿著第1圖中所示的參考橫截面A-A的橫截面圖(除了複數個鰭/FinFET)。第8A圖至第29A圖繪示沿著第1圖中所示的參考橫截面A-A(除了複數個鰭/FinFET)。第8B圖至第29B圖和第14C圖繪示沿著第1圖中所示的參考橫截面B-B(除了複數個閘極)。第10C圖和第10D圖繪示沿著第1圖中所示的參考橫截面C-C(除了複數個鰭/FinFET)。第21C圖至第25C圖繪示為俯視圖。
在第2圖中，提供了基板50。基板50可以是半導體基板，諸如塊狀半導體、絕緣體上半導體(semiconductor-on-insulator；SOI)基板、或類似者，此半導體基板可以是摻雜(例如，用p型或n型摻雜劑)或未摻雜的。基板50可以是晶圓，諸如矽晶圓。大體上，SOI基板為在絕緣體層上形成的半導體材料層。絕緣體層可是例如埋入的氧化物(buried oxide，BOX)層、氧化矽層或類似者。在基板(通常為矽或玻璃基板)上提供絕緣體層。亦可使用其他基板，諸如多層或梯度基板(gradient基板)。在一些實施方式中，基板50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括鍺矽、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；或其組合。
基板50具有區域50N和區域50P。區域50N可以用於形成n型元件，諸如NMOS電晶體，例如，n型FinFET。區域50P可以用於形成p型元件，諸如PMOS電晶體，例如，p型FinFET。區域50N可與區域50P實體分離(如由分隔符號51示出)，並且任何數量的元件特徵(例如，其他主動元件、摻雜區域、隔離結構等等)可在區域50N與區域50P之間設置。
在第3圖中，鰭片52在基板50中形成。鰭片52為半導體條帶(strip)。在一些實施方式中，鰭片52可以通過在基板50中蝕刻溝槽而形成在基板50中。蝕刻可以是任何可接受的蝕刻製程，諸如反應性離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、其組合或類似者。蝕刻可是各向異性的。
鰭片52可由任何合適的方法來形成。舉例來說，鰭片52可使用一或多個光微影製程(包括雙圖案化或多圖案化製程)來圖案化。一般來說，雙圖案化或多圖案化製程結合光微影及自對準製程，從而允許產生具有例如與可原本使用單個、直接光微影製程獲得的節距相比較小的節距的圖案。例如，在一個實施方式中，犧牲層在基板50上方形成並且使用光微影製程圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物(spacer)。隨後移除犧牲層，並且可隨後使用剩餘間隔物來當作遮罩以形成鰭片52。
在第4圖中，在基板50之上和相鄰的鰭片52之 間形成絕緣材料54。絕緣材料54可以是氧化物，諸如氧化矽、氮化物、其組合、或類似者，並且可藉由高密度電漿CVD(high-density plasma CVD，HDP-CVD)、可流動CVD(flowable CVD，FCVD)(例如，在遙控電漿系統中進行基於CVD的材料沉積，並進行後固化(post curing)以使其轉變為另一種材料，例如氧化物)、其組合、或類似者形成。可使用藉由任何可接受製程形成的其他絕緣材料。在所示出的實施方式中，絕緣材料是藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可執行退火製程。在一實施方式中，形成絕緣材料54使得過量的絕緣材料54覆蓋鰭片52。儘管將絕緣材料54示出為單層，但一些實施方式中，可利用為多層。舉例來說，在一些實施方式中，襯墊(未示出)可首先沿著基板50和鰭片52的表面形成。其後，填充材料(諸如上文論述的彼等)可在襯墊上方形成。
在第5圖中，移除製程應用到絕緣材料54以移除在鰭片52之上多餘部分的絕緣材料54。在一些實施方式中可利用平坦化製程，諸如化學機械拋光(chemical mechanical polish，CMP)、回蝕製程、其組合或類似者。在完成平坦化製程之後，平坦化製程暴露出鰭片52，使得鰭片52的頂表面和絕緣材料54的頂表面實質上共平面或齊平(在平坦化製程的製程變異內)。
在第6圖中，絕緣材料54(參照第5圖)被凹陷以形成淺溝槽隔離(shallow trench isolation；STI) 區域56。絕緣材料54被凹陷使得區域50N和50P中的鰭片52的上部部分從相鄰的STI區域56之間突出。另外，STI區域56的頂表面可具有所示出的平坦表面、凸面、凹面(諸如表面凹陷)、或其組合。STI區域56的頂表面可藉由適當蝕刻形成為平坦、凸起、及/或凹入。STI區域56可使用可接受的蝕刻製程凹陷，諸如對絕緣材料54的材料具有選擇性的蝕刻製程(例如，與鰭片52的材料相比以較快的速率蝕刻絕緣材料54的材料)。例如，可使用例如使用稀釋的氫氟酸(dilute hydrofluoric，dHF)的化學氧化物來移除。
上文關於第2圖直至第6圖描述的製程僅是如何形成鰭片52的一個實施例。在一些實施方式中，鰭片可使用磊晶生長製程來形成。例如，介電層可以在基板50的頂表面上方形成，並且溝槽可以穿過介電層而被蝕刻以暴露下層基板50。同質磊晶結構可以在溝槽中磊晶生長，並且介電層可以被凹陷，使得同質磊晶結構從介電層突起以形成鰭片。此外，在一些實施方式中，異質磊晶結構可用於鰭片。例如，在第5圖中的鰭片52可被凹陷，且與鰭片52不同的材料可以在凹陷的鰭片52之上磊晶生長。在此實施方式中，鰭片包含凹陷的材料和在凹陷的材料之上磊晶生長的材料。在另一個實施方式中，介電層可以在基板50的頂表面上方形成，並且溝槽可以穿過介電層而被蝕刻。然後可以使用與基板50不同的材料在溝槽中磊晶生長異質磊晶結構，且可以凹陷介電層使得異質磊晶結構從介電 層突出以形成鰭片。在磊晶生長同質磊晶或異質磊晶結構的實施方式中，磊晶生長的材料可以在生長期間被原位摻雜，儘管原位和佈植摻雜可以一起使用，但是可以避免先前和隨後的佈植。
此外，使區域50N中的材料與區域50P中的材料不同的磊晶生長可能是有利的。在各種實施方式中，鰭片52的上部部分可以由矽鍺(SixGe1-x，其中x可為0至1的範圍內)、碳化矽、純或基本上純的鍺、III-V族化合物半導體、II-VI族化合物半導體或類似者形成。例如，用於形成III-V族化合物半導體的可用材料包括但不限於，InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和類似者。
進一步在第6圖中，可以在鰭片52和/或基板50中形成適當的井(未示出)。在一些實施方式中，可在區域50N中形成P井且在區域50P中形成N井。在一些實施方式中，皆在區域50N和區域50P中形成P井或N井。在具有不同井類型的實施方式中，可以使用光阻劑或其他遮罩(未示出)來實現區域50N和區域50P的不同佈植步驟。舉例來說，第一光阻劑可以在區域50N和區域50P中的鰭片52和STI區域56之上形成。第一光阻劑經圖案化以暴露基板50的區域50P。可以使用旋塗技術形成第一光阻劑，並且可以使用可接受的微影技術來圖案化第一光阻劑。一旦圖案化第一光阻劑，在區域50P中執行n型雜質佈植，而第一光阻劑的其餘部分當作遮罩以實質上防 止n型雜質佈植到區域50N。n型雜質可以是在區域50P中佈植等於或小於1015cm-2劑量的磷、砷、銻或類似者，諸如在約1012cm-2和約1015cm-2之間的劑量。在一些實施方式中，n型雜質可以是佈植在約1keV至約10keV的佈植能量。在佈植之後，移除第一光阻劑，諸如藉由可接受的灰化(ashing)製程，然後進行濕式清潔製程。
在區域50P的佈植之後，在區域50P和區域50N的鰭片52和STI區域56上方形成第二光阻劑。第二光阻劑經圖案化以暴露基板50的區域50N。可以使用旋塗技術形成第二光阻劑，並且可以使用可接受的微影技術來圖案化第二光阻劑。一旦圖案化第二光阻劑，在區域50N中執行p型雜質佈植，而第二光阻劑的其餘部分當作遮罩以實質上防止p型雜質佈植到區域50P。p型雜質以是在區域50N中佈植等於或小於1015cm-2劑量的硼、氟化硼、銦、或類似者，諸如在約1012cm-2和約1015cm-2之間的劑量。在一些實施方式中，p型雜質可以是佈植在約1keV至約10keV的佈植能量。在佈植之後，移除第二光阻劑，諸如藉由可接受的灰化製程，然後進行濕式清潔製程。
在執行區域50N和區域50P的佈植之後，可執行退火製程以活化摻雜的p型及/或n型雜質。在一些實施方式中，磊晶鰭片的生長材料可在生長期間原位摻雜，儘管可一起使用原位及佈植摻雜，此舉可避免佈植。
在第7圖中，虛設介電層60形成在鰭片52上。 虛設介電層60可例如是氧化矽、氮化矽、其組合或類似者，並且可根據可接受的技術來沉積或熱生長。虛設閘極層62形成在虛設介電層60之上，且遮罩層64形成在虛設閘極層62之上。虛設閘極層62可沉積在虛設介電層60之上並且隨後經平坦化，諸如藉由CMP製程。遮罩層64可沉積在虛設閘極層62之上。虛設閘極層62可以是導電材料且可選自包括下列的群組：非晶矽、多晶矽(聚矽)、多晶鍺矽(聚SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬。虛設閘極層62可藉由物理氣相沉積(physical vapor deposition，PVD)、CVD、濺鍍沉積、或本領域已知和用於沉積導電材料的其他技術來沉積。虛設閘極層62可由與蝕刻STI區域56相比具有高蝕刻選擇性的其他材料所製成。遮罩層64可包含，例如，一層或多層矽氧化物、SiN、SiON、其組合或類似者。在一些實施方式中，遮罩層64可包含一層的矽氮化物和一層在矽氮化物之上的矽氧化物。在一些實施方式中，單個虛設閘極層62和單個遮罩層64跨越區域50N和區域50P而形成。須注意的是，僅出於說明目的，虛設介電層60示出為僅覆蓋鰭片52。在一些實施方式中，可以沉積虛設介電層60，使得虛設介電層60覆蓋STI區域56，並在虛設閘極層62和STI區域56之間延伸。
第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第10D圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A 圖、第14B圖、第14C圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第27A圖、第27B圖、第28A圖、第28B圖、第29A圖和第29B圖是根據一些實施方式在製造FinFET裝置的各種其他步驟。第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第10D圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第27A圖、第27B圖、第28A圖、第28B圖、第29A圖和第29B圖繪示在區域50N和區域50P任一者中的特徵。舉例來說，繪示在第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第10D圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第 14B圖、第14C圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第27A圖、第27B圖、第28A圖、第28B圖、第29A圖和第29B圖中的結構可同時適用於區域50N和區域50P。隨附各圖的文字描述了區域50N和區域50P在結構上的差異(如果有)。
在第8A圖和第8B圖中，可使用可接受的光微影及蝕刻技術來圖案化遮罩層64(參照第7圖)以形成遮罩74。在一些實施方式中，蝕刻技術可包含一或多個各向異性蝕刻製程，諸如反應性離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、其組合或類似者。隨後，遮罩74的圖案可被轉移至虛設閘極層62(參照第7圖)以形成虛設閘極72。在一些實施方式中，藉由可接受的蝕刻技術，遮罩74的圖案也可被轉移至虛設介電層60。虛設閘極72覆蓋鰭片52的通道區域58。遮罩74的圖案可用於從複數個相鄰虛設閘極物理分離虛設閘極72的每一者。虛設閘極72亦可具有縱向方向，此縱向方向實質上垂直於相應鰭片52的縱向方向。如下面更詳細地描述，虛設閘極72是犧牲閘極，並且隨後被替換閘極取代。因此，虛設閘極72也可以稱為犧牲閘極。在其 他實施方式中，一些虛設閘極72未被取代並且保留在FinFET裝置1000的最終結構中。
進一步在第8A圖和第8B圖中，閘極密封間隔物80可形成於虛設閘極72、遮罩74和/或鰭片52之暴露的表面上。熱氧化或沉積後進行各向異性蝕刻可形成閘極密封間隔物80。閘極密封間隔物80可包含氧化矽、氮化矽、SiCN、SiOC、SiOCN、其組合或類似者。在形成閘極密封間隔物80之後，可執行針對輕微摻雜的源極/汲極(lightly doped source/drain；LDD)區域(未明確地示出)的佈植。在具有不同裝置類型的實施例中，與上文在第6圖中論述的佈植類似，遮罩(諸如光阻劑)可在區域50N之上形成，同時暴露出區域50P，並且適當類型(例如，p型)的雜質可佈植到區域50P中的暴露的鰭片52。可隨後移除遮罩。隨後，遮罩(諸如光阻劑)可在區域50P之上形成，同時暴露出區域50N，並且適當類型的雜質(例如，n型)可佈植到區域50N中的暴露的鰭片52。可隨後移除遮罩。n型雜質可以是先前論述的n型雜質的任一者，並且p型雜質可以是先前論述的p型雜質的任一者。輕微摻雜的源極/汲極區域可具有在約1012cm-2至約1016cm-2之間的劑量的雜質。在一些實施方式中，合適的雜質可以是佈植約1keV至約10keV的佈植能量。可使用退火製程來活化摻雜的雜質。
在第9A圖和第9B圖中，閘極間隔物86形成在沿著虛設閘極72和遮罩74的側壁的閘極密封間隔物80 上。可以通過保形地沉積絕緣材料並且隨後各向異性地蝕刻絕緣材料來形成閘極間隔物86。閘極間隔物86的絕緣材料可包含氧化矽、氮化矽、SiCN、SiOC、SiOCN、其組合或類似者。在一些實施方式中，閘極間隔物86可包含複數層(未繪示)，使得每一層包含不同材料。
注意到，以上揭示內容大體描述了形成間隔物及LDD區域的製程。可使用其他製程及順序。可利用較少或額外的間隔物，可利用不同步驟順序(例如，在形成閘極間隔物86之前，可不蝕刻閘極密封間隔物80，從而產生「L形」的閘極密封間隔物，可形成和去除隔離物及/或類似者)。此外，n型及p型元件可使用不同的結構及步驟來形成。例如，n型元件的LDD區域可在形成閘極密封間隔物80之前而形成，而p型元件的LDD區域可在形成閘極密封間隔物80之後而形成。
在第10A圖和第10B圖中，在鰭片52中形成磊晶源極/汲極區域82，以在各自的通道區域58中施加應力，從而改善裝置性能。在鰭片52中形成磊晶源極/汲極區域82，使得每個虛設閘極72設置在磊晶源極/汲極區域82的各個相鄰對之間。在一些實施方式中，磊晶源極/汲極區域82可以延伸到鰭片52中，也可以穿透鰭片52。在一些實施方式中，閘極間隔物86用於將磊晶源極/汲極區域82與虛設閘極72分開適當的橫向距離，使得磊晶源極/汲極區域82不會使隨後形成的FinFET裝置1000的閘極短路。
可通過掩蔽區域50P以及蝕刻在區域50N中的鰭片52的源極/汲極區域，以在鰭片52中形成凹陷而形成在區域50N中的磊晶源極/汲極區域82。接著，在區域50N中的磊晶源極/汲極區域82磊晶地形成於凹陷中。磊晶源極/汲極區域82可包含任何可接受的材料，諸如適用於n型FinFET的材料。舉例來說，若鰭片52為矽，在區域50N中的磊晶源極/汲極區域82可包含在通道區域58中施加拉伸應變(tensile strain)的材料，諸如，矽、SiC、SiCP、SiP、其組合或類似者。在區域50N中的磊晶源極/汲極區域82可具有從鰭片52的各個表面凸起的表面，並且可能具有刻面(facet)。
可通過掩蔽區域50N以及蝕刻在區域50P中的鰭片52的源極/汲極區域，以在鰭片52中形成凹陷而形成在區域50P中的磊晶源極/汲極區域82。接著，在區域50P中的磊晶源極/汲極區域82磊晶地形成於凹陷中。磊晶源極/汲極區域82可包含任何可接受的材料，諸如適用於p型FinFET的材料。舉例來說，若鰭片52為矽，在區域50P的磊晶源極/汲極區域82可包含在通道區域58中施加壓縮應變(compressive strain)的材料，諸如，SiGe、SiGeB、Ge、GeSn、其組合或類似者。在區域50P中的磊晶源極/汲極區域82也可具有從鰭片52的各個表面凸起的表面，並且可能具有刻面。
磊晶源極/汲極區域82和/或鰭片52可以與摻雜物一起佈植以形成源極/汲極區域，類似於先前討論的形成 輕微摻雜的源極/漏極區域的製程，然後進行退火。源極/汲極區域82可具有在約1019cm-3和約1021cm-3之間的雜質濃度。用於磊晶源極/汲極區域82的n型和/或p型雜質可以是先前討論的任何雜質。在一些實施方式中，磊晶源極/汲極區域82可能在生長過程中被原位摻雜。
由於用於在區域50N和區域50P中形成磊晶源極/汲極區域82的磊晶製程，磊晶源極/汲極區域82的上表面具有刻面，此刻面橫向向外擴展超過鰭片52的側壁。在一些實施方式中，這些刻面導致同一FinFET的相鄰的磊晶源極/汲極區域82合併，如第10C圖所示。在其他實施方式中，在磊晶製程完成後，相鄰的磊晶源極/汲極區域82保持分離，如第10D圖所示。在第10C圖和第10D圖的實施方式中，形成覆蓋鰭片52的側壁的一部分的閘極間隔物86，鰭片52在STI區域56之上延伸，從而阻擋了磊晶的生長。在其他實施方式中，可以調整用於形成閘極間隔物86的間隔物蝕刻，以從鰭片52的側壁去除間隔物材料，以允許磊晶生長的區域延伸到STI區域56的表面。
在第11A圖和第11B圖中，ILD 88沉積在如第10A圖和第10B圖中所繪示的結構上。ILD 88可由介電材料形成，且可藉由任何合適的方法來沉積，諸如，CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)、FCVD、其組合或類似者。介電材料可包含磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、硼摻雜的磷矽酸鹽玻璃 (boron-doped phospho-silicate glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)、其組合或類似者。也可使用藉由任何可接受製程形成的其他絕緣材料。在一些實施方式中，接觸蝕刻終止層(contact etch stop layer，CESL)87設置於ILD 88、磊晶源極/汲極區域82、遮罩74和閘極間隔物86之間。CESL 87可包含具有與上層ILD 88的材料不同的蝕刻速率的介電材料，諸如，氮化矽、氧化矽、氮氧化矽、其組合或類似者。
在第12A圖和第12B圖中，可執行平坦化製程(諸如CMP)以使ILD 88的頂表面與虛設閘極72或遮罩74(參照第11A圖和第11B圖)的頂表面齊平。平坦化製程亦可移除在虛設閘極72上的遮罩74，以及部份的閘極密封間隔物80和沿著遮罩74的側壁的閘極間隔物86。在平坦化製程之後，虛設閘極72、閘極密封間隔物80、閘極間隔物86和ILD 88的頂表面實質上共平面或齊平於彼此(在平面化製程的製程變異內)。因此，虛設閘極72的頂表面穿過ILD 88而被暴露。在一些實施方式中，可以保留遮罩74，在這種情況下，平面化製程使ILD 88的頂表面與遮罩74的頂表面齊平。
在第13A圖和第13B圖中，在蝕刻步驟中移除虛設閘極72和遮罩74(若存在)，以形成開口90。在一些實施方式中，也可移除在開口90中部份的虛設介電層60。在其他實施方式中，只移除虛設閘極72、保留虛設介電層 60，且虛設介電層60被開口90暴露。在一些實施方式中，在晶片(例如，核心邏輯區域)的第一區域中從開口90中移除虛設介電層60，且在晶片(例如，輸入/輸出區域)的第二區域中將虛設介電層60保留在開口90中。在一些實施方式中，虛設閘極72可藉由各向異性乾蝕刻製程來移除。例如，蝕刻製程可包含乾蝕刻製程，其使用反應氣體選擇性蝕刻虛設閘極72，而不蝕刻ILD 88或閘極間隔物86。每個開口90暴露相應鰭片52的通道區域58。每個溝道區域58設置在磊晶源極/汲極區域82的相鄰對之間。在移除期間，當蝕刻虛設閘極72時，虛設介電層60可以當作蝕刻停止層。然後，在移除虛設閘極72之後，可以選擇性地移除虛設介電層60。
在第14A圖和第14B圖中，在開口90(參照第13A圖和第13B圖)中形成介面層91、閘極介電層92和閘極94以形成閘堆疊96。閘堆疊96也可以被稱為替換閘堆疊。第14C圖繪示第14B圖的區域89的詳細視圖。在一些實施方式中，在開口90(參照第13A圖和第13B圖)中形成介面層91。介面層91可包含氧化矽，且可利用化學沉積製程來形成，諸如，ALD、CVD、或類似者、或利用氧化製程來形成。在利用沉積製程來形成介面層91的一些實施方式中，介面層91沿著鰭片52、隔離區56和閘極密封間隔物80的暴露的表面延伸。在利用氧化製程來形成介面層91的一些實施方式中，介面層91沿著鰭片52的暴露的表面延伸，且不沿著隔離區56和閘極密封間隔物 80的暴露的表面。在一些實施方式中，介面層91具有小於約20Å的厚度。
在一些實施方式中，閘極介電層92沉積在介面層91之上的開口90。閘極介電層92也可以形成在ILD 88的頂表面上。根據一些實施方式，閘極介電層92包含氧化矽、氮化矽或其多層。在一些實施方式中，閘極介電層92包含高k介電材料，且在此些實施方式中，閘極介電層92可具有大於約7.0的k值，且可包含鉛、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層92的形成方法可包含分子束沉積(molecular-beam deposition；MBD)、ALD、PECVD、其組合或類似者。
進一步在第14A圖和第14B圖中，閘極94沉積在閘極介電層92之上，且填充開口90的剩餘部分(參照第13A圖和第13B圖)。儘管在第14B圖中的閘極94繪示為單層，閘極94可包含任何數量的襯墊層94A、任何數量的功函數調整層94B以及導體填充層94C，如第14C圖所示。襯墊層94A可包含TiN、TiO、TaN、TaC、其組合、其多層組合或類似者，且襯墊層94A可利用PVD、CVD、ALD、其組合或類似者來形成。在區域50N中，功函數調整層94B可包含Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、其組合、其多層組合或類似者，且功函數調整層94B可利用PVD、CVD、ALD、其組合或類似者來形成。在區域50P中，功函數調整層94B可包含TiN、WN、TaN、Ru、 Co、其組合、其多層組合或類似者，且功函數調整層94B可利用PVD、CVD、ALD、其組合或類似者來形成。在一些實施方式中，導體填充層94C可包含Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、Mn、Pd、Re、Ir、Pt、Zr、其合金、其組合、其多層組合或類似者，且導體填充層94C可利用PVD、CVD、ALD、電鍍其組合或類似者來形成。
在填充開口90(參照第13A圖和第13B圖)之後，可執行平坦化製程(例如CMP)以移除閘極介電層92、閘極94和/或介面層91在ILD 88的頂表面之上的多餘部分。於是，閘極94、閘極介電層92和介面層91的剩餘部分形成FinFET裝置1000的閘堆疊96。閘堆疊96可沿著鰭片52的通道區域58的側壁延伸。
在區域50N和區域50P中的閘極介電層92之形成可以同時發生，使得每個區域中的閘極介電層92由相同的材料形成。在其他實施方式中，每個區域中的閘極介電層92可以通過不同的製程來形成，使得不同區域的閘極介電層92可以由不同的材料來形成。在區域50N和區域50P中的導體填充層94C之形成可以同時發生，使得每個區域中的導體填充層94C由相同的材料形成。在其他實施方式中，每個區域中的導體填充層94C可以通過不同的製程來形成，使得不同區域的導體填充層94C可以由不同的材料來形成。當使用不同的製程時，可以使用各種掩蔽(masking)步驟以遮蔽和暴露適當的區域。
在第15A圖和第15B圖中，凹陷閘堆疊96至ILD 88的頂表面下方以形成凹槽98。在一些實施方式中，在ILD 88頂表面下方凹陷閘堆疊96至深度D1。在一些實施方式中，深度D1介於約10nm和約100nm之間。在一些實施方式中，使用一或多個蝕刻製程來凹陷閘堆疊96。一或多個蝕刻製程包含一或多個乾蝕刻製程、一或多個濕蝕刻製程、其組合或類似者。一或多個蝕刻製程可包含各向異性蝕刻製程。在一些實施方式中，可使用諸如Cl2、HCl、F2、HF、CF4、SiCl4、CHxFy、Ar、N2、O2、BCl3、NF3、其組合或類似者之蝕刻劑來執行一或多個蝕刻製程。
在第16A圖和第16B圖中，介電層100形成在凹槽98(參照第15A圖和第15B圖)中和ILD 88之上。在一些實施方式中，介電層100過量填充凹槽98(參照第15A圖和第15B圖)。在一些實施方式中，介電層100包含不含氧的材料。在一些實施方式中，介電層100包含氮化矽(SiN)、碳化矽(SiC)、碳氮化矽(SiCN)、其組合或類似者，且可利用ALD、CVD、其組合或類似者來形成。
在第17A圖和第17B圖中，在介電層100上執行平坦化製程以暴露ILD 88的頂表面。在平坦化製程之後，介電層100的頂表面和ILD 88頂表面實質上齊平或共平面(在平坦化製程的製程變異內)。在一些實施方式中，平坦化製程可包含CMP製程、回蝕製程、研磨製程、其組合或類似者。在平坦化製程之後，介電層100具有厚度T1。 在一些實施方式中，厚度T1介於約10nm和約100nm之間。
在第18A圖和第18B圖中，介電層102形成在凹槽98(參照第15A圖和第15B圖)中的介電層100之上。在一些實施方式中，介電層102包括含氧的材料。在一些實施方式中，介電層102包含氧化矽(SiO)、碳氧化矽(SiOC)、其組合或類似者。在一些實施方式中，形成介電層102使得介電層102的頂表面和ILD 88頂表面實質上齊平或共平面(在平坦化製程的製程變異內)。在一些實施方式中，介電層102具有在約1nm至約97nm之間的厚度T2。在一些實施方式中，厚度T2與厚度T1之比(參照第17A圖)介於約0.01和約0.97之間。在一些實施方式中，可以使用下面參考第47A圖、第47B圖、第48A圖和第48B圖描述的製程步驟來形成介電層102，並在那時提供詳細描述。在其他實施方式中，可以使用下面參考第49A圖、第49B圖、第50A圖、第50B圖、第51A圖和第51B圖描述的製程步驟來形成介電層102，並在那時提供詳細描述。介電層100和介電層102也可以稱為帽層或閘極帽層。
在第19A圖和第19B圖中，在介電層102和ILD 88之上形成介電層104。在一些實施方式中，介電層104包括不含氧的材料。在一些實施方式中，介電層104可以使用與以上參照第16A圖和第16B圖描述的介電層100類似的材料和方法來形成，並且在此不再重複描述。在一 些實施方式中，介電層100和介電層104包含相同的材料。在其他實施方式中，介電層100和介電層104包含不同的材料。
在第20A圖和第20B圖中，在介電層104之上形成ILD 106。在一些實施方式中，可以使用與以上參考第11A圖和第11B圖描述的ILD 88類似的材料和方法來形成ILD 106，並且在此不再重複描述。在一些實施方式中，ILD 88和ILD 106包含相同的材料。在其他實施方式中，ILD 88和ILD 106包含不同的材料。
在形成ILD 106之後，在ILD 106之上形成遮罩堆疊108。在一些實施方式中，遮罩堆疊108包含遮罩層108A、在遮罩層108A之上的遮罩層108B和在遮罩層108B之上的遮罩層108C。遮罩層108A可包含金屬氮化物(諸如TiN、MoN、WN或類似者)、金屬碳化物(諸如WC、WBC或類似者)、含硼材料(諸如BSi、BC、BN、BCN、或類似者)、其組合或類似者，且可利用ALD、CVD、其組合或類似者來形成。遮罩層108A也可稱為金屬硬遮罩層。遮罩層108B可包含SiOx、SiN、SiCN、SiOC、其組合、或類似者，且可利用ALD、CVD、其組合或類似者來形成。遮罩層108B也可稱為介電硬遮罩層或氧化物硬遮罩層。遮罩層108C可包含非晶矽(a-Si)、含硼材料(諸如BSi、BC、BN、BCN、或類似者)、其組合或類似者，且可利用ALD、CVD、其組合或類似者來形成。如以下更詳細地描述，遮罩堆疊108用於圖案化ILD 88 和106，且介電層104用於隨後形成的導電特徵的開口，這些導電特徵提供與磊晶源極/汲極區域82的電連接。
第21A圖、第21B圖和第21C圖繪示遮罩層108C的圖案化製程。第21C圖為俯視圖，第21A圖繪示沿著第21C圖的線AA的橫截面圖，且第21B圖繪示沿著第21C圖的線BB的橫截面圖。圖案化製程形成複數個開口110在遮罩層108C中。開口110暴露遮罩層108B的一部分。在一些實施方式中，圖案化製程可包含合適的微影和蝕刻製程。合適的蝕刻製程可包含乾蝕刻製程、濕蝕刻製程、其組合或類似者。合適的蝕刻製程可以是各向異性的。在一些實施方式中，合適的蝕刻製程可以是利用蝕刻劑來執行，諸如Cl2、HCl、F2、HF、CF4、SiCl4、CHxFy、Ar、N2、O2、BCl3、NF3、其組合或類似者。
在一些實施方式中，圖案化的遮罩層108C包含複數個沿著第一方向(諸如X方向)的細長部分，且在垂直於第一方向的第二方向上間隔開(諸如Y方向)，如第21C圖的上視圖所示。在一些實施方式中，複數個細長部分具有不均勻的間距。在其他實施方式中，複數個細長部分具有均勻的間距。在一些實施方式中，沿著第二方向(諸如Y方向)之相鄰的細長部分之間的距離設置隨後形成的導電特徵的寬度，導電特徵提供與磊晶源極/汲極區域82的電連接。在當圖案化的遮罩層108C的複數個細長部分具有不均勻間距時的實施方式中，複數個細長部分具有第一間距D2以及不同於第一間距D2的第二間距D3。在一些實 施方式中，第一間距D2介於約10nm至約1000nm之間。在一些實施方式中，第二間距D3介於約10nm至約1000nm之間。第一間距D2和第二間距D3的數值可能會根據FinFET裝置1000的設計佈局要求而有所不同。
第22A圖、第22B圖和第22C圖繪示圖案化的遮罩112之形成在遮罩層108B和圖案化的遮罩層108C之上。第22C圖繪示為上視圖，第22A圖繪示為第22C圖中沿著線AA的橫截面圖，第22B圖繪示為第22C圖中沿著線BB的橫截面圖。在一些實施方式中，圖案化的遮罩112通過在遮罩層108B和圖案化的遮罩層108C之上毯覆式沉積和圖案化合適的材料(諸如，舉例來說，光阻劑材料)而形成。
在一些實施方式中，圖案化的遮罩112包含複數個細長部分沿著第一方向(諸如Y方向)延伸且在垂直於第一方向的第二方向上間隔開(諸如Y方向)，如第22C圖的上視圖所示。細長部分的每一者在各自的閘堆疊96上方並沿著其延伸。在一些實施方式中，一或多個閘堆疊96插入在相鄰的細長部分圖案化的遮罩112之間，如第22C圖的上視圖所示。在繪示的實施方式中，圖案化的遮罩112的細長部分的每一者的寬度小於各自的閘堆疊96的寬度。在其他實施方式中，圖案化的遮罩112的細長部分的每一者的寬度可以是大於或等於各自的閘堆疊96的寬度。
第23A圖、第23B圖和第23C圖繪示遮罩層108B的圖案化製程。第23A圖繪示為上視圖，第23A 圖繪示為第23C圖沿著線AA的橫截面圖，第23B圖繪示為第23C圖沿著線BB的橫截面圖。圖案化製程形成複數個開口114在遮罩層108B中。開口114暴露遮罩層108A的一部分。在一些實施方式中，圖案化製程可包含合適的蝕刻製程，同時使用圖案化的遮罩層108C和圖案化的遮罩112(參照第22A圖、第22B圖和第22C圖)作為組合的蝕刻遮罩。合適的蝕刻製程可包含乾蝕刻製程、濕蝕刻製程、其組合或類似者。合適的蝕刻製程可以是各向異性的。在一些實施方式中，合適的蝕刻製程可以是利用蝕刻劑來執行，諸如Cl2、HBr、N2、O2、H2、CF4、CHF3、Ar、其組合或類似者。在完成遮罩層108B的圖案化製程之後，移除圖案化的遮罩112(參照第22A圖、第22B圖和第22C)。在圖案化的遮罩112包含光阻劑材料的一些實施方式中，藉由可接受的灰化製程，然後進行濕式清潔製程來移除圖案化的遮罩112。
第24A圖、第24B圖和第24C圖繪示遮罩層108A的圖案化製程。第24C圖繪示為上視圖，第24A圖繪示為第24C圖中沿著線AA的橫截面圖，第24B圖繪示為第24C圖中沿著線BB的橫截面圖。圖案化製程形成複數個開口116在遮罩層108A中。開口116暴露ILD 106的一些部分。在一些實施方式中，圖案化製程可包含合適的蝕刻製程，同時使用圖案化的遮罩層108B和圖案化的遮罩層108C(參照第23A圖、第23B圖和第23C)作為組合的蝕刻遮罩。合適的蝕刻製程可包含乾蝕刻製程， 濕蝕刻製程、其組合或類似者。合適的蝕刻製程可以是各向異性的。在一些實施方式中，合適的蝕刻製程可以是利用蝕刻劑來執行，諸如CF4、CHF3、He、H2、NF3、Ar、N2、其組合或類似者。
在完成遮罩層108A的圖案化製程之後，移除圖案化的遮罩層108C(參照第23A圖、第23B圖和第23C圖)。在一些實施方式中，圖案化的遮罩層108C透過合適的蝕刻製程來移除，合適的蝕刻製程對圖案化的遮罩層108C是選擇性的。合適的蝕刻製程可包含乾蝕刻製程、濕蝕刻製程、其組合或類似者。在一些實施方式中，合適的蝕刻製程可以是利用蝕刻劑來執行，諸如Cl2、HBr、N2、CF4、CHF3、He、其組合或類似者。
第25A圖、第25B圖和第25C圖繪示ILD 88和106、介電層104和CESL 87的圖案化製程以形成開口118。第25C圖繪示為上視圖，第25A圖繪示為第25C圖中沿著線AA的橫截面圖，第25B圖繪示為第25C圖中沿著線BB橫截面圖。開口118暴露各自的磊晶源極/汲極區域82的頂表面。在一些實施方式中，圖案化製程可包含一或多個合適的蝕刻製程，同時使用圖案化遮罩層108A和108B(參照第24A圖、第24B圖和第24C圖)作為組合的蝕刻遮罩。一或多個蝕刻製程可包含一或多個乾蝕刻製程或類似者。蝕刻製程可以是各向異性的。在一些實施方式中，一或多個蝕刻製程可以是利用蝕刻劑來執行，諸如CF4、CHF3、CH2F2、C4F6、C4F8、Ar、O2、 N2、H2、其組合或類似者。
在一些實施方式中，圖案化的製程可以完全去除圖案化的遮罩層108B，且可以部分或完全去除圖案化的遮罩層108A(參照第24A圖、第24B圖和第24C圖)。在部分或完全去除圖案化的遮罩層108A的一些實施方式中，圖案化的遮罩層108A的剩餘部分可利用合適的蝕刻製程來移除，舉例來說，對圖案化的遮罩層108A的材料具有選擇性的蝕刻製程。在一些實施方式中，蝕刻製程包含乾蝕刻製程、濕蝕刻製程、其組合或類似者。在一些實施方式中，合適的蝕刻製程可以是利用蝕刻劑來執行，諸如HCl、H2O2、其組合或類似者。
在第26A圖和第26B圖中，在形成開口118(參照第25A圖、第25B圖和第25C圖)之後，矽化物層120是通過在磊晶源極/汲極區域82之上的開口118而形成。在一些實施方式中，金屬材料沉積在開口118中。金屬材料可包含Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、其組合或類似者，且可以是利用PVD、濺鍍、其組合或類似者來形成。隨後，執行退火製程以形成矽化物層120。在磊晶源極/汲極區域82包含矽的一些實施方式中，退火製程使金屬材料與矽反應，以在金屬材料與磊晶源極/汲極區域82之間的界面處形成金屬材料的矽化物。在形成矽化物層120之後，使用合適的移除製程來移除金屬材料的未反應的部分，諸如合適的蝕刻製程。
在形成矽化物層120之後，導電特徵122形成在開口118(參照第25A圖、第25B圖和第25C圖)中。導電特徵122提供各自的磊晶源極/汲極區域82之電連接。在一些實施方式中，通過先在開口118中以及在介電層104和ILD 106(參照第25A圖、第25B圖和第25C圖)之上形成阻障層(未單獨示出)來形成導電特徵122。阻障層可以沿著開口118的底部和側壁延伸。阻障層可包含鈦、氮化鈦、鉭、氮化鉭、其組合、其多層、或類似者，且可以是藉由ALD、CVD、PVD、濺鍍、其組合或類似者來形成。隨後，在開口118之內的阻障層之上以及在介電層104和ILD 106之上形成黏著層(未單獨示出)。黏著層可包含鈷、釕、其合金、其組合、其多層、或類似者，且可以是藉由ALD、CVD、PVD、濺鍍、其組合或類似者來形成。在形成黏著層之後，在開口118中的黏著層之上以及在介電層104和ILD 106之上形成種子層(未單獨示出)。種子層可包含銅、鈦、鎳、金、錳、其組合、其多層、或類似者，且可以是藉由ALD、CVD、PVD、濺鍍、其組合或類似者而形成。隨後，導體填充材料(未單獨示出)在開口118中的種子層之上以及介電層104和ILD 106之上形成。在一些實施方式中，導體填充材料過量填充開口118。導體填充材料可包含銅，鋁、鎢、釕、鈷、其組合、其合金其多層、或類似者，且可以是利用例如電鍍、ALD、CVD、PVD或合適的方法來形成。
在形成導體填充材料之後，執行平坦化製程以移除 阻障層、黏著層、種子層的部分，且導體填充材料過量填充開口118(參照第25A圖、第25B圖和第25C圖)。阻障層、黏著層、種子層和導體填充材料的剩餘部分形成導電特徵122在開口118中。平坦化製程可包含CMP製程、回蝕製程、研磨製程、其組合、或類似者。在一些實施方式中，平坦化製程也移除ILD 106(參照第25A圖、第25B圖和第25C圖)和介電層104的一部分。在執行平坦化製程之後，導電特徵122的頂表面和介電層104頂表面實質上齊平或共平面(在平坦化製程的製程變異內)。
在第27A圖和第27B圖中，ILD 124形成在介電層104和導電特徵122之上。在一些實施方式中，ILD 124可以是使用與以上參考第11A圖和第11B圖所述的ILD 88類似的材料和方法所形成，於此不再重複描述。在一些實施方式中，ILD 124和88包含相同的材料。在其他實施方式中，ILD 124和88包含不同的材料。在一些實施方式中，ILD 124經圖案化以形成開口126在ILD 124中。開口126暴露各自的導電特徵122。在一些實施方式中，圖案化製程包含合適的微影和蝕刻製程。合適的蝕刻製程可包含一或多個乾蝕刻製程。蝕刻製程可以是各向異性的。在一些實施方式中，合適的蝕刻製程是利用蝕刻劑來執行，諸如CF4、CHF3、CH2F2、C4F6、C4F8、Ar、O2、N2、H2、其組合或類似者。
在一些實施方式中，一些開口126(某些開口126A)可以相對於下面的導電特徵122橫向偏移，使得開 口126A的中心軸相對於下面的導電特徵122橫向偏移。在一些實施方式中，由於此偏移，開口126A在下面的導電特徵122的頂表面下方延伸，延伸穿過介電層104並暴露出介電層102。如以上參考第18A圖、第18B圖、第19A圖和第19B圖更詳細地描述，介電層102和104由不同的材料所形成。在一些實施方式中，選擇介電層102的材料，使得介電層102在形成開口126A的同時用作蝕刻停止層。在此些實施方式中，開口126A不在介電層102的頂面下方延伸。因此，減少了隨後在開口126A中形成的導電特徵與相鄰的閘堆疊96之間的洩漏。在一些實施方式中，用於形成開口126A的蝕刻製程的介電層104的蝕刻速率與介電層102的蝕刻速率之比在介於約2至約10之間。
進一步在第27A圖和第27B圖中，介電層100、102和104、以及ILD 124經圖案化以形成開口128在介電層100、102和104、以及ILD 124中。開口128暴露各自的閘堆疊96。在一些實施方式中，圖案化製程包含合適的微影以及蝕刻製程。合適的蝕刻製程可包含一或多個乾蝕刻製程。蝕刻製程可以是各向異性的。在一些實施方式中，合適的蝕刻製程是利用蝕刻劑來執行，諸如CF4、CHF3、CH2F2、C4F6、C4F8、Ar、O2、N2、H2、其組合或類似者。在一些實施方式中，在形成開口126之後，形成開口128。在此些實施方式中，在形成開口128的同時，開口126被例如遮罩保護。在其他實施方式中，在形 成開口126之前，形成開口128。在此些實施方式中，在形成開口126的同時，開口128被例如遮罩保護。
在第28A圖和第28B圖中，導電特徵130形成在開口126(參照第27A圖和第27B圖)中，且導電特徵132形成在開口128(參照第27A圖和第27B圖)中。導電特徵130和各自的導電特徵122提供到各自的磊晶源極/汲極區域82的電連接。因此，導電特徵130和各自的導電特徵122的組合也可稱為源極/汲極接觸插塞。導電特徵132提供到各自的閘堆疊96的電連接。因此，導電特徵132可以是也可稱為接觸插塞。
在一些實施方式中，導電特徵130和132可以是使用與以上參考第26A圖和第26B圖所述的導電特徵122類似的材料和方法所形成，於此不再重複描述。在一些實施方式中，導電特徵130的導體填充材料相同於導電特徵132的導體填充材料，在其他實施方式中，導電特徵130導體填充材料不同於導電特徵132的導體填充材料。在一些實施方式中，導電特徵130的導體填充材料和導電特徵132的導體填充材料相同於導電特徵122的導體填充材料。在其他實施方式中，導電特徵130的導體填充材料和導電特徵132的導體填充材料不同於導電特徵122的導體填充材料。在一些實施方式中，導電特徵130和132的頂表面與ILD 124的頂表面實質上齊平或共平面。
進一步在第28A圖和第28B圖中，在開口126A(參照第27A圖和第27B圖)中形成的導電特徵130A相 對於下面的導電特徵122橫向偏移，使得導電特徵130A的中心軸線相對於下面的導電特徵122的中心軸線橫向偏移。通過如上文參考第27A圖和第27B圖所述形成開口126A，導電特徵130A的最底表面不在介電層102的頂表面下方延伸。因此，減少了在源極/汲極接觸插塞(包含導電特徵130A和122)和相鄰的閘堆疊96之間的洩漏。
在第29A圖和第29B圖中，在一些實施方式中，互連結構134形成在導電特徵130和132以及ILD 124之上。在一些實施方式中，互連結構134包含複數個介電層，諸如內金屬介電層(inter-metal dielectric，IMD)(未單獨示出)和在IMD中的導電特徵(未單獨示出)。IMD可以是使用與以上參考第11A圖和第11B圖所述的ILD 88類似的材料和方法所形成，於此不再重複描述。導電特徵包含導電線和導電通孔，且可以是利用單鑲嵌(single damascene)方法、雙鑲嵌(dual damascene)方法、其組合或類似者來形成。互連結構134的導電部件與導電特徵130和132電接觸。
第30A圖和第30B圖繪示根據一些實施方式的FinFET裝置1100的橫截面圖。第30A圖繪示沿著第1圖中所示的參考橫截面A-A(除了複數個鰭/FinFET)。第30B圖繪示沿著第1圖中所示的參考橫截面B-B(除了複數個閘極)。在一些實施方式中，FinFET裝置1100類似於FinFET裝置1000(參照第29A圖和第29B圖)，相似的特徵由相似的數字符號所標記，並且在此不再重複 描述相似的特徵。在一些實施方式中，FinFET裝置1100可以是使用了與上述第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第10D圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第27A圖、第27B圖、第28A圖、第28B圖、第29A圖和第29B圖描述的製程步驟相似的處理步驟所形成，於此不再重複描述。與藉由ILD 124將導電特徵130與導電特徵132電隔離的FinFET裝置1000相比，在FinFET裝置1100中，導電特徵130和132中的一些可以形成為使得導電特徵130中的至少一個與導電特徵132中的至少一個合併以形成組合的導電特徵136。導電特徵136通過導電特徵122將閘堆疊96電連接到各自的磊晶源極/汲極區域82。
第31A圖、第31B圖、第31C圖、第32A圖、第32B圖、第32C圖、第33A圖、第33B圖、第33C圖、第34A圖、第34B圖、第34C圖、第35A圖、第 35B圖、第36A圖和第36B圖是根據一些實施方式在製造FinFET裝置1200的中間階段的俯視圖和橫截面圖。第31A圖至第36A圖繪示沿著第1圖中所示的參考橫截面A-A(除了複數個鰭/FinFET)。第31B圖至第36B圖繪示沿著第1圖中所示的參考橫截面B-B(除了複數個閘極)。第31C圖至第34C圖繪示為上視圖。
如上文參考第20A圖和第20B圖所述，在形成遮罩堆疊108之後，第31A圖、第31B圖和第31C圖繪示遮罩層108C的圖案化製程。第31C圖繪示為上視圖，第31A圖繪示為第31C圖中沿著線AA的橫截面圖，且第31B圖繪示為橫截面圖第31C圖中沿著線BB的橫截面圖。圖案化製程形成複數個開口140在遮罩層108C中。開口140暴露遮罩層108B的一部分。在一些實施方式中，遮罩層108C使用以上參考第21A圖、第21B圖和第21C圖所述的製程步驟來圖案化，在此不再贅述。
在一些實施方式中，圖案化的遮罩層108C包含沿著第一方向(例如X方向)延伸並在垂直於第一方向的第二方向(例如Y方向)上隔開的部分，如第31C圖中的上視圖所繪示。在一些實施方式中，複數個細長部分具有不均勻的間距。在其他實施方式中，複數個細長部分具有均勻的間距。在一些實施方式中，沿著第二方向(諸如Y方向)的相鄰的細長部分之間的距離設置隨後形成的導電特徵的寬度，這些導電特徵提供與磊晶源極/汲極區域82的電連接。在繪示的實施方式中，圖案化的遮罩層108C的細長 部分的第一群組具有均勻的寬度，且圖案化的遮罩層108C的細長部分的第二群組具有不均勻的寬度。第二群組中的每個細長部分包括沿第一方向以交替方式佈置之具有均勻寬度的第一部分和具有非均勻寬度的第二部分。在一些實施方式中，在具有均勻寬度的細長部分以及具有非均勻寬度的相鄰的細長部分的非均勻寬度部分之間的距離D4在大約10nm至約1000nm之間。在一些實施方式中，在具有均勻寬度的細長部分以及具有非均勻寬度的相鄰的細長部分的非均勻寬度部分之間的距離D5在大約10nm至約1000nm之間。距離D4和距離D5的值可以根據FinFET裝置1200的設計佈局要求而變化。
第32A圖、第32B圖和第32C圖繪示遮罩層108B的圖案化製程。第32C圖繪示為上視圖，第32A圖為繪示為第32C圖中沿著線AA的橫截面圖，且第32B圖繪示為橫截面圖第31C圖中沿著線BB的橫截面圖。圖案化製程形成複數個開口142在遮罩層108B中。開口142暴露遮罩層108A的一部分。
在一些實施方式中，參考以上第22A圖、第22B圖和第22C圖之說明，在圖案化遮罩層108B之前，圖案化的光阻劑遮罩類似於圖案化的遮罩112，其形成在遮罩層108B和圖案化的遮罩層108C之上。在繪示的實施方式中，圖案化的光阻劑遮罩(參考第22A圖、第22B圖和第22C圖)的細長部分之間的距離大於FinFET裝置1200的一部份的寬度(繪示如第32A圖、第32B圖和第 32C圖中)，且圖案化的光阻劑遮罩未示出於第32A圖、第32B圖和第32C圖。
在形成圖案化的光阻劑遮罩之後，利用圖案化的遮罩層108C以及圖案化的光阻劑遮罩作為組合的蝕刻遮罩來圖案化遮罩層108B。在一些實施方式中，利用製程步驟來圖案化遮罩層108B，其可參考以上第23A圖、第23B圖和第23C圖之說明，在此不再重複描述。在完成遮罩層108B的圖案化製程之後，通過可接受的灰化製程來移除圖案化的光阻劑遮罩，然後進行濕式清潔製程。
第33A圖、第33B圖和第33C圖繪示為遮罩層108A的圖案化製程。第33C圖繪示為上視圖，第33A圖繪示為第33C圖中沿著線AA的橫截面圖，且第33B圖繪示為第33C圖中沿著線BB的橫截面圖。圖案化製程形成複數個開口144在遮罩層108A中。開口144暴露ILD 106的一部分。在一些實施方式中，利用製程步驟來圖案化遮罩層108A，其可參考以上第24A圖、第24B圖和第24C圖之說明，在此不再重複描述。
在完成遮罩層108A的圖案化製程之後，移除圖案化的遮罩層108C(參考第32A圖、第32B圖和第32C圖)。在一些實施方式中，利用製程步驟來移除圖案化的遮罩層108C，其可參考以上第24A圖、第24B圖和第24C圖之說明，在此不再重複描述。
第34A圖、第34B圖和第34C圖繪示ILD 88和106、介電層104以及CESL 87的圖案化製程以形成 開口146。第34C圖繪示為上視圖，第34A圖繪示為第34C圖中沿著線AA的橫截面圖，且第34B圖繪示為第34C圖中沿著線BB的橫截面圖。在一些實施方式中，利用製程步驟來圖案化ILD 88和106、介電層104以及CESL 87，其可參考以上第25A圖、第25B圖和第25C圖之說明，在此不再重複描述。
在一些實施方式中，圖案化製程可以完全移除圖案化的遮罩層108B，並且可以部分或完全移除圖案化的遮罩層108A(參考第33A圖、第33B圖和第33C圖)。在圖案化製程部分移除圖案化的遮罩層108A的實施方式中，移除圖案化的遮罩層108A的剩餘部分，其可參考以上第25A圖、第25B圖和第25C圖之說明，在此不再重複描述。
在第35A圖和第35B圖中，利用製程步驟(參考以上第26A圖和第26B圖之說明，在此不再重複描述)，矽化物層120通過開口146(參考第34A圖、第34B圖和第34C圖)形成在磊晶源極/汲極區域82之上。在形成矽化物層120之後，利用製程步驟(參考以上第26A圖和第26B圖之說明，在此不再重複描述)，導電特徵122形成在開口146中。
在第36A圖和第36B圖中，利用製程步驟(參考以上第27A圖和第27B圖之說明，在此不再重複描述)，ILD 124形成在介電層104和導電特徵122之上。在形成ILD 124之後，利用製程步驟(參考以上第28A圖和第 28B圖之說明，在此不再重複描述)，形成導電特徵130和132。在形成導電130和132之後，形成互連結構134在導電特徵130和132以及ILD 124之上，其製程步驟參考以上第29A圖和第29B圖之說明，在此不再重複描述。
第37A圖和第37B圖繪示根據一些實施方式的FinFET裝置1300的橫截面圖。第37A圖繪示沿著第1圖中所示的參考橫截面A-A(除了複數個鰭/FinFET)。第37B圖繪示沿著第1圖中所示的參考橫截面B-B(除了複數個閘極)。在一些實施方式中，FinFET裝置1300類似於FinFET裝置1200(參考第36A圖和第36B圖)，相似的特徵由相似的數字符號所標記，並且在此不再重複描述相似的特徵。在一些實施方式中，FinFET裝置1300可以是使用了與上述第31A圖、第31B圖、第31C圖、第32A圖、第32B圖、第32C圖、第33A圖、第33B圖、第33C圖、第34A圖、第34B圖、第34C圖、第35A圖、第35B圖、第36A圖和第36B圖描述的製程步驟相似的處理步驟所形成，於此不再重複描述。與藉由ILD 124將導電特徵130與導電特徵132電隔離的FinFET裝置1200相比，在FinFET裝置1300中，導電特徵130和132中的一些可以形成為使得導電特徵130中的至少一個與導電特徵132中的至少一個合併以形成組合的導電特徵136。導電特徵136通過導電特徵122將閘堆疊96電連接到各自的磊晶源極/汲極區域82。
第38A圖、第38B圖、第39A圖、第39B圖、第40A圖、第40B圖、第41A圖和第41B圖是根據一些實施方式在製造FinFET裝置1400的中間階段的橫截面圖。第38A圖至第41A圖繪示沿著第1圖中所示的參考橫截面A-A(除了複數個鰭/FinFET)。第38B圖至第41B圖繪示沿著第1圖中所示的參考橫截面B-B(除了複數個閘極)。
第38A圖和第38B圖繪示FinFET裝置1400的中間結構，其類似繪示於第26A圖和第26B圖中的FinFET裝置1000的中間結構，或是繪示於第35A圖和第35B圖中的FinFET裝置1200的中間結構，相似的特徵由相似的數字符號所標記，並且在此不再重複描述相似的特徵。在一些實施方式中，繪示於第38A圖和第38B圖中的FinFET裝置1400的中間結構可以是使用了與上述第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、10B圖、第10C圖、第10D圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B 圖、第25C圖、第26A圖和第26B圖描述的製程步驟相似的處理步驟所形成，於此不再重複描述。在其他實施方式中，第38A圖和第38B圖中的FinFET裝置1400的中間結構可以是使用了與上述第31A圖、第31B圖、第31C圖、第32A圖、第32B圖、第32C圖、第33A圖、第33B圖、第33C圖、第34A圖、第34B圖、第34C圖、第35A圖和第35B圖描述的製程步驟相似的處理步驟所形成，於此不再重複描述。在繪示的實施方式中，平坦化製程參考上述第26A圖和第26B圖、或第35A圖和第35B圖，使得介電層104被完全地移除。在執行平坦化製程之後，導電特徵122的頂表面以及介電層102的頂表面實質上齊平或共平面(在平坦化製程的製程變異內)。
在第39A圖和第39B圖中，介電層148形成在介電層102以及導電特徵122之上。在一些實施方式中，介電層148包括不含氧的材料。在一些實施方式中，介電層148可以使用與以上參照第16A圖和第16B圖描述的介電層100類似的材料和方法來形成，於此不再重複描述。在一些實施方式中，介電層100和介電層148包含相同的材料。在其他實施方式中，介電層100和介電層148包含不同的材料。
在形成介電層148之後，利用製程步驟(參考以上第27A圖和第27B圖之說明，在此不再重複描述)，ILD 124形成在介電層148之上。在一些實施方式中，ILD 124和介電層148經圖案化以形成開口150在ILD 124以及 介電層148中。在一些實施方式中，開口150可以參考上述第27A圖和第27B圖形成的開口126之相似的方式來形成，且於此不再重複描述。開口150暴露出各自的導電特徵122。在一些實施方式中，一些開口150(諸如開口150A)可以是相對於下面的導電特徵122橫向偏移，使得開口150A的中心軸相對於下面的導電特徵122橫向偏移。在一些實施方式中，由於偏移，開口150A暴露出介電層102，並且不延伸到介電層102的頂面下方。在一些實施方式中，選擇介電層102的材料，使得介電層102在形成開口150A的同時用作蝕刻停止層。在此些實施方式中，開口150A不延伸到介電層102的頂面下方。因此，減少了隨後在開口150A中形成的導電特徵與相鄰的閘堆疊96之間的洩漏。在一些實施方式中，用於形成開口150的蝕刻製程的介電層148的蝕刻速率與介電層102的蝕刻速率之比在約在2和約在10之間。
進一步在第39A圖和第39B圖中，介電層100、102和148以及ILD 124經圖案化以形成開口152在介電層100、102和148以及ILD 124中。開口152暴露出各自的閘堆疊96。在一些實施方式中，開口152可以參考上述第27A圖和第27B圖形成的開口128之相似的方式來形成，且於此不再重複描述。在一些實施方式中，在形成開口150之後形成開口152。在此些實施方式中，開口150在形成開口152的同時由例如遮罩所保護。在其他實施方式中，在形成開口150之前形成開口152。在此 些實施方式中，開口152在形成開口150的同時由例如遮罩所保護。
在第40A圖和第40B圖中，導電特徵154形成在開口150(參考第39A圖和第39B圖)中，且導電特徵156形成在開口152(參考第39A圖和第39B圖)中。導電特徵154和各自的導電特徵122提供電連接至各自的磊晶源極/汲極區域82。因此，導電特徵154和各自的導電特徵122的組合也可以稱為源極/汲極接觸插塞。導電特徵156提供電連接至各自的閘堆疊96。因此，導電特徵156也可以稱為閘極接觸插塞。
在一些實施方式中，導電特徵154和156可以是使用與上文參考第26A圖和第26B圖所述的導電特徵122類似的材料和方法所形成，且於此不再重複描述。在一些實施方式中，導電特徵154的導體填充材料相同於導電特徵156的導體填充材料。在其他實施方式中，導電特徵154的導體填充材料不同於導電特徵156的導體填充材料。在一些實施方式中，導電特徵154的導體填充材料以及導電特徵156的導體填充材料相同於導電特徵122的導體填充材料。在其他實施方式中，導電特徵154的導體填充材料以及導電特徵156的導體填充材料不同於導電特徵122的導體填充材料。在一些實施方式中，導電特徵154和156的頂表面以及ILD 124的頂表面實質上齊平或共平面。
進一步在第40A圖和第40B圖中，在開口150A (參考第39A圖和第39B圖)中形成的導電特徵154A相對於下面的導電特徵122橫向移動，使得導電特徵154A的中心軸線相對於下面的導電特徵122的中心軸線橫向偏移。通過如上文參考第39A圖和第39B圖所述形成開口150A，導電特徵154A的最底表面不延伸至介電層102的頂表面下方。因此，減少了源極/汲極接觸插塞(包括導電特徵154A和122)與相鄰的閘堆疊96之間的洩漏。
在第41A圖和第41B圖中，在一些實施方式中，利用製程步驟(參考以上第29A圖和第29B圖之說明，在此不再重複描述)，互連結構134形成在導電特徵154和156以及ILD 124之上。
第42A圖和第42B圖繪示根據一些實施方式的FinFET裝置1500的橫截面圖。第42A圖繪示沿著第1圖中所示的參考橫截面A-A(除了複數個鰭/FinFET)。第42B圖繪示沿著第1圖中所示的參考橫截面B-B(除了複數個閘極)。在一些實施方式中，FinFET裝置1500類似於FinFET裝置1400(參考第41A圖和第41B圖)，相似的特徵由相似的數字符號所標記，並且在此不再重複描述相似的特徵。在一些實施方式中，FinFET裝置1500可以是可以是使用與上文參考第38A圖、第38B圖、第39A圖、第39B圖、第40A圖、第40B圖、第41A圖和第41B圖所述的製程步驟類似的製程步驟所形成，且於此不再重複描述。與藉由ILD 124將導電特徵154與導電特徵156電隔離的FinFET裝置1400相比，在 FinFET裝置1500中，可以形成一些導電特徵154和156，使得導電特徵154的至少一個與導電特徵156的至少一個合併以形成組合的導電特徵158。導電特徵158通過各自的導電特徵122將閘堆疊96電連接到各自的磊晶源極/汲極區域82。
第43A圖和第43B圖是根據一些實施方式的GAA裝置1600的橫截面圖。GAA裝置1600也可稱為奈米FET裝置。GAA裝置1600類似於FinFET裝置1000(參考第29A圖和第29B圖)或FinFET裝置1200(參考第36A圖或第36B圖)，相似的特徵由相似的數字符號所標記，並且在此不再重複描述相似的特徵。在FinFET裝置1000(參考第29A圖和第29B圖)以及FinFET裝置1200(參考第36A圖或第36B圖)中，主動區域包含鰭片52。在GAA裝置1600中，主動區域包含複數個奈米結構160，使得每一個奈米結構160被各自的閘堆疊96的一部分所包圍。奈米結構160可包含奈米片(nanosheet)、奈米線或類似者。在一些實施方式中奈米結構160和基板50包含相同的半導體材料。在其他實施方式中，奈米結構160和基板50包含不同的半導體材料。在一些實施方式中，閘堆疊96的一部分插入在相鄰的奈米結構160之間。在一些實施方式中，間隔物162插入在閘堆疊96和磊晶源極/汲極區域82之間的部分，並充當在磊晶源極/汲極區域82和閘堆疊96之間的隔離特徵。在一些實施方式中，間隔物162包括諸如氮化矽或氮氧化 矽的材料，儘管可以使用任何合適的材料，諸如k值小於約3.5的低介電常數(low-k)材料。
第44A圖和第44B圖是根據一些實施方式的GAA裝置1700的橫截面圖。GAA裝置1700也可稱為奈米FET裝置。GAA裝置1700類似於FinFET裝置1100(參考第30A圖和第30B圖)或FinFET裝置1300(參考第37A圖和第37B圖)，相似的特徵由相似的數字符號所標記，並且在此不再重複描述相似的特徵。在FinFET裝置1100(參考第30A圖和第30B圖)以及FinFET裝置1300(參考第37A圖和第37B圖)中，主動區域包含鰭片52。在GAA裝置1700中，主動區域包含複數個奈米結構160，使得每一個奈米結構160被各自的閘堆疊96的一部分所包圍。奈米結構160可包含奈米片、奈米線或類似者。在一些實施方式中，奈米結構160和基板50包含相同的半導體材料。在其他實施方式中，奈米結構160和基板50包含不同的半導體材料。在一些實施方式中，閘堆疊96的一部分插入在相鄰的奈米結構160之間。在一些實施方式中，間隔物162插入在閘堆疊96和磊晶源極/汲極區域82之間的部分，並充當在磊晶源極/汲極區域82和閘堆疊96之間的隔離特徵。在一些實施方式中，間隔物162包括諸如氮化矽或氮氧化矽的材料，儘管可以使用任何合適的材料，諸如k值小於約3.5的低介電常數材料。
第45A圖和第45B圖是根據一些實施方式的 GAA裝置1800的橫截面圖。GAA裝置1800也可稱為奈米FET裝置。GAA裝置1800類似於FinFET裝置1400(參考第41A圖和第41B圖)，相似的特徵由相似的數字符號所標記，並且在此不再重複描述相似的特徵。在FinFET裝置1400(參考第41A圖和第41B圖)中，主動區域包含鰭片52。在GAA裝置1800中，主動區域包含複數個奈米結構160，使得每一個奈米結構160被各自的閘堆疊96的一部分所包圍。奈米結構160可包含奈米片、奈米線或類似者。在一些實施方式中，奈米結構160和基板50包含相同的半導體材料。在其他實施方式中，奈米結構160和基板50包含不同的半導體材料。在一些實施方式中，閘堆疊96的一部分插入在相鄰的奈米結構160之間。在一些實施方式中，間隔物162插入在閘堆疊96和磊晶源極/汲極區域82之間的部分，並充當在磊晶源極/汲極區域82和閘堆疊96之間的隔離特徵。在一些實施方式中，間隔物162包括諸如氮化矽或氮氧化矽的材料，儘管可以使用任何合適的材料，諸如k值小於約3.5的低介電常數材料。
第46A圖和第46B圖是根據一些實施方式的GAA裝置1900的橫截面圖。GAA裝置1900也可稱為奈米FET裝置。GAA裝置1900類似於FinFET裝置1500(參考第42A圖和第42B圖)，相似的特徵由相似的數字符號所標記，並且在此不再重複描述相似的特徵。在FinFET裝置1500(參考第42A圖和第42B圖)中， 主動區域包含鰭片52。在GAA裝置1900中，主動區域包含複數個奈米結構160，使得每一個奈米結構160被各自的閘堆疊96的一部分所包圍。奈米結構160可包含奈米片、奈米線或類似者。在一些實施方式中，奈米結構160和基板50包含相同的半導體材料。在其他實施方式中，奈米結構160和基板50包含不同的半導體材料。在一些實施方式中，閘堆疊96的一部分插入在相鄰的奈米結構160之間。在一些實施方式中，間隔物162插入在閘堆疊96和磊晶源極/汲極區域82之間的部分，並充當在磊晶源極/汲極區域82和閘堆疊96之間的隔離特徵。在一些實施方式中，間隔物162包括諸如氮化矽或氮氧化矽的材料，儘管可以使用任何合適的材料，諸如k值小於約3.5的低介電常數材料。
第47A圖、第47B圖、第48A圖和第48B圖是根據一些實施方式在製造含氧介電層102的中間階段的橫截面圖。第47A圖和第48A圖繪示沿著第1圖中所示的參考橫截面A-A(除了複數個鰭/FinFET)。第47B圖和第48B圖繪示沿著第1圖中所示的參考橫截面B-B(除了複數個閘極)。
在第47A圖和第47B圖中，在形成第17A圖和第17B圖的結構之後，在介電層100的上部執行氧添加製程164。在一些實施方式中，氧添加製程164將介電層100的上部的介電材料轉變成介電材料的氧化物。在一些實施方式中，氧添加製程164包含電漿處理製程、蒸氣退 火製程、臭氧退火製程、快速熱氧化製程、氧佈植製程、其組合或類似者。在氧添加製程164包含電漿處理製程的實施方式中，電漿製程是使用由包含O2、N2O、CO2、H2O、其組合或類似者的氣體混合物產生的電漿而執行。在氧添加製程164包含蒸氣退火製程的實施方式中，介電層100的上部的介電材料在約400℃至約600℃之間的溫度下經受水蒸氣的作用。在氧添加製程164包含臭氧退火製程的實施方式中，介電層100的上部的介電材料在低於約400℃的溫度下經受臭氧(O3)或臭氧混合物以及氧(O2)的作用。在氧添加製程164包含快速熱氧化製程的實施方式中，快速熱氧化製程是在約20℃至約700℃之間的溫度下進行的，持續時間約1s至約100s之間。在氧添加製程164包含氧佈植製程的實施方式中，氧佈植製程在介電層100的上部使用約1keV至約30keV之間的氧離子佈植能量所進行。
第48A圖和第48B圖繪示在執行氧添加製程164之後的第47A圖和第47B圖的結構。在一些實施方式中，氧添加製程164將介電層100的上部轉換為含氧介電層102。在一些實施方式中，含氧介電層102包含介電層100的材料的氧化物。在一些實施方式中，含氧介電層102具有在約20nm至約100nm之間的厚度。在一些實施方式中，執行氧添加製程164，使得介電層100的未氧化部分的厚度至少為3nm，以保護閘堆疊96不因氧添加製程164而被氧化。
第49A圖、第49B圖、第50A圖、第50B圖、第51A圖和第51B圖是根據一些實施方式在製造含氧介電層102的中間階段的橫截面圖。第49A圖、第50A圖和第51A圖沿著第1圖中所示的參考橫截面A-A(除了複數個鰭/FinFET)。第49B圖、第50B圖和第51B圖繪示沿著第1圖中所示的參考橫截面B-B(除了複數個閘極)。
在第49A圖和第49B圖中，在形成第17A圖和第17B圖的結構之後，介電層100在ILD 88的頂表面下方凹陷至深度D6以形成凹槽166。在一些實施方式中，深度D6在約20nm和約100nm之間。在一些實施方式中，凹陷製程包含合適的蝕刻製程。蝕刻製程可以是對介電層100的材料具有選擇性的。合適的蝕刻製程可包含乾蝕刻製程、濕蝕刻製程或其組合。合適的濕蝕刻製程可以是使用蝕刻劑來執行，諸如H3PO4或類似者。合適的乾蝕刻製程可以是利用蝕刻劑來執行，諸如CF4、CHF3、CH2F2、C4F8、Ar、O2、N2、其組合或類似者。
在第50A圖和第50B圖中，介電材料168形成在凹槽166(參考第49A圖和第49B圖)中以及在ILD 88之上。在一些實施方式中，介電材料168過度填充凹槽166。在一些實施方式中，介電材料168包括含氧的材料。在一些實施方式中，介電材料168包含氧化矽(SiO)、碳氧化矽(SiOC)、其組合或類似者，且可以是利用ALD、CVD、其組合或類似者來形成。
在第51A圖和第51B圖中，在介電材料168上執行平坦化製程以移除過度填充凹槽166(參考第49A圖和第49B圖)的介電材料168的一部分。在一些實施方式中，平坦化製程可包含CMP製程、回蝕製程、研磨製程、其組合或類似者。在凹槽166之內的介電材料168的剩餘部分形成介電層102。在平坦化製程之後，介電層102的頂表面以及ILD 88的頂表面實質上齊平或共平面(在平坦化製程的製程變異內)。
實施方式可以實現一些優點。在一些實施方式中，包含不同的介電材料的複數個介電層形成在半導體裝置的閘堆疊之上。複數個介電層允許形成源極/汲極接觸插塞，從而減少了在源極/汲極接觸插塞與相鄰的閘柵之間的洩漏。通過在形成源極/汲極接觸插塞的過程中使用複數個介電層，本文討論的各種實施方式允許改善半導體裝置的電氣性能，從而根據對半導體裝置的不同應用要求，為複數個介電層選擇不同的方案，並擴大形成源極/汲極接觸插塞的刻蝕和微影製程的窗口。
根據一實施方式，一種半導體裝置包含在基板之上的閘堆疊。第一介電層在閘堆疊之上。第一介電層包含第一材料。第二介電層在第一介電層之上。第二介電層包含不同於第一材料的第二材料。與閘堆疊相鄰的第一導電特徵。第二導電特徵在第一導電特徵的最頂表面之上且物理接觸第一導電特徵的最頂表面。第二導電特徵的最底表面物理接觸第二介電層的最頂表面。
實施方式可包含一或多個以下特徵。半導體裝置的第一導電特徵的最頂表面與第二介電層的最頂表面齊平。半導體裝置更包含在第二介電層之上的第三介電層，第三介電層包含不同於第二介電層的第三材料。半導體裝置的第二導電特徵延伸穿過第三介電層。半導體裝置的第一導電特徵的最頂表面與第三介電層的最頂表面齊平。半導體裝置的第一介電層包含氮化物材料、碳化物材料或碳氮化物材料。半導體裝置的第二材料包含氧化物材料。
根據另一實施方式，一種半導體裝置包含在基板之上的閘堆疊。磊晶源極/汲極區域在與閘堆疊相鄰的基板之中。在閘堆疊之上的第一介電層。第一介電層包含第一材料。第一材料不包含氧。在第一介電層之上的第二介電層。第二介電層包含第二材料。第二材料是含氧的材料。在第二介電層之上的第三介電層。第三介電層包含第三材料。第三材料不包含氧。第一導電特徵在磊晶源極/汲極區域之上且電接觸磊晶源極/汲極區域。在第一導電特徵之上的第二導電特徵。第二導電特徵延伸穿過第三介電層。第二導電特徵物理接觸第二介電層的最頂表面以及第一導電特徵的最頂表面。
實施方式可包含一或多個以下特徵。半導體裝置的第一導電特徵的最頂表面與第二介電層的最頂表面齊平。半導體裝置的第一導電特徵的最頂表面與第三介電層的最頂表面齊平。半導體裝置的第二導電特徵相對於第一導電特徵橫向偏移。半導體裝置更包含在閘堆疊之上的第三導 電特徵，其中第三導電特徵延伸穿過第一介電層以及第二介電層，且其中第三導電特徵物理接觸閘堆疊的最頂表面。半導體裝置的第二導電特徵的最頂表面與第三導電特徵的最頂表面齊平。
根據另一個實施方式，一種形成半導體裝置的方法包含形成閘堆疊在基板之上。閘堆疊被凹陷以形成第一凹槽。在第一凹槽中的閘堆疊之上形成帽層。帽層包含在閘堆疊之上的第一材料以及在第一材料之上的第二材料。第二材料不同於第一材料。形成與閘堆疊相鄰的第一導電特徵。形成第二導電特徵在第一導電特徵之上。第二導電特徵物理接觸帽層的最頂表面以及第一導電特徵的最頂表面。
實施方式可包含一或多個以下特徵。形成帽層的方法包含：用第一材料填充第一凹槽，凹陷第一材料以形成第二凹槽，以及用第二材料填充第二凹槽。形成帽層的方法包含：用第一材料填充第一凹槽，以及執行氧添加製程在第一材料的上部上，氧添加製程將第一材料的上部轉換為第二材料。氧添加製程的方法包含電漿處理製程、蒸氣退火製程、臭氧退火製程、快速熱氧化製程或氧佈植製程。形成半導體裝置的方法中的第一材料包含氮化物材料、碳化物材料或碳氮化物材料，且其中第二材料包含氧化物材料。形成半導體裝置的方法更包含，在形成第一導電特徵之前，形成介電層在帽層之上，介電層包含不同於第二材料的第三材料，第一導電特徵的最頂表面與介電層的最頂 表面齊平。形成半導體裝置的方法更包含，在形成第一導電特徵之後，形成介電層在帽層以及第一導電特徵之上，介電層包含不同於第二材料的第三材料，第一導電特徵的最頂表面與帽層的最頂表面齊平。
上文概述若干實施方式的特徵，使得熟習此項技術者可更好地理解本揭示的態樣。熟習此項技術者應瞭解，可輕易使用本揭示作為設計或修改其他製程及結構的基礎，以便執行本文所介紹的實施方式的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭示的精神及範疇，且可在不脫離本揭示的精神及範疇的情況下產生本文的各種變化、取代及更改。
50:基板
52:鰭片
56:隔離區/淺溝槽隔離(STI)區域
58:通道區域
91:介面層
92:閘極介電層
94:閘極
96:閘堆疊
100:介電層
102:介電層
104:介電層
124:ILD
132:導電特徵
134:互連結構
1000:FinFET裝置

Claims (10)

  1. 一種半導體裝置，包含：一閘堆疊，在一基板之上；一第一介電層，在該閘堆疊之上，該第一介電層包含一第一材料；一第二介電層，在該第一介電層之上，該第二介電層包含不同於該第一材料的一第二材料；與該閘堆疊相鄰的一第一導電特徵；以及一第二導電特徵，在該第一導電特徵的一最頂表面之上且物理接觸該第一導電特徵的該最頂表面，該第二導電特徵的一最底表面物理接觸該第二介電層的一最頂表面，其中該第二介電層的該最頂表面低於該第一導電特徵的該最頂表面。
  2. 如請求項1所述之半導體裝置，其中該第二材料包含一氧化物材料。
  3. 如請求項1所述之半導體裝置，更包含在該第二介電層之上的一第三介電層，該第三介電層包含不同於該第二介電層的一第三材料。
  4. 一種半導體裝置，包含：一閘堆疊，在一基板之上；一磊晶源極/汲極區域，在與該閘堆疊相鄰的該基板之 中；一第一介電層，在該閘堆疊之上，該第一介電層包含一第一材料，該第一材料不包含氧；一第二介電層，在該第一介電層之上，該第二介電層包含一第二材料，該第二材料是一含氧的材料；一第三介電層，在該第二介電層之上，該第三介電層包含一第三材料，該第三材料不包含氧；一第一導電特徵，在該磊晶源極/汲極區域之上且電接觸該磊晶源極/汲極區域；以及一第二導電特徵，在該第一導電特徵之上，該第二導電特徵延伸穿過該第三介電層，該第二導電特徵物理接觸該第二介電層的一最頂表面以及該第一導電特徵的一最頂表面。
  5. 如請求項4所述之半導體裝置，其中該第一導電特徵的該最頂表面與該第三介電層的一最頂表面齊平。
  6. 如請求項4所述之半導體裝置，其中該第二導電特徵相對於該第一導電特徵橫向偏移。
  7. 如請求項4所述之半導體裝置，更包含在該閘堆疊之上的一第三導電特徵，其中該第三導電特徵延伸穿過該第一介電層以及該第二介電層，且其中該第三導電 特徵物理接觸該閘堆疊的一最頂表面。
  8. 一種形成半導體裝置的方法，包含：形成一閘堆疊在一基板之上；凹陷該閘堆疊以形成一第一凹槽；在該第一凹槽中的該閘堆疊之上形成一帽層，該帽層包含在該閘堆疊之上的一第一材料以及在該第一材料之上的一第二材料，該第二材料不同於該第一材料；形成與該閘堆疊相鄰的一第一導電特徵；以及形成一第二導電特徵在該第一導電特徵之上，該第二導電特徵物理接觸該帽層的一最頂表面以及該第一導電特徵的一最頂表面。
  9. 如請求項8所述之方法，其中形成該帽層包含：用該第一材料填充該第一凹槽；凹陷該第一材料以形成一第二凹槽；以及用該第二材料填充該第二凹槽。
  10. 如請求項8所述之方法，其中形成該帽層包含：用該第一材料填充該第一凹槽；以及執行一氧添加製程在該第一材料的一上部上，該氧添加製程將該第一材料的該上部轉換為該第二材料。
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