KR20080064309A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 콘택홀 형성시 발생하는 오픈불량, 페일(Fail) 및 상부층과의 접촉면적의 불량을 방지하기 위한 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상에 패턴을 형성하는 단계, 상기 패턴을 포함하는 결과물의 전면에 식각배리어막을 형성하는 단계, 상기 식각배리어막에 전면식각을 실시하여 상기 패턴 사이의 기판을 오픈시키는 단계, 상기 오픈된 기판에 도전물질을 일부두께로 형성하는 단계, 상기 도전물질 상에 상기 패턴 사이를 모두 채우도록 층간절연막을 형성하는 단계, 상기 층간절연막을 자기정렬콘택식각하여 콘택홀을 형성하는 단계, 습식식각을 실시하여 상기 콘택홀의 상부 폭을 넓히는 단계를 포함하여 콘택홀의 오픈불량, 자기정렬콘택 페일로 인한 이웃하는 패턴가의 절연특성 열화 및 상부 도전층과의 접촉 면적 감소를 동시에 개선할 수 있는 효과가 있다.
콘택홀, 자기정렬콘택, 식각타겟

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
201 : 기판
202 : 게이트전극
203 : 게이트하드마스크
204 : 식각배리어막
205 : 도전물질
206 : 층간절연막
207 : 마스크패턴
208 : 콘택홀
209 : 콘택플러그
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택플러그 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 디자인룰(Design rule)이 감소하고, 이로 인해 포토리소그라피(Photo lithography) 공정의 도즈(Dose), 포커스(Focus) 및 얼라인 마진(Alignment margin) 부족과 식각 공정의 식각선택비의 한계에 의해 미세패턴 형성이 어려워지고 있다.
이러한 문제를 개선하기 위해 하부 막질 간의 식각선택비의 차이를 이용하고 하부의 패턴 구조를 자동으로 얼라인되도록 식각 프로파일을 얻는 자기정렬콘택(Self Align Contact, 이하 SAC라고 한다) 식각 공정이 제안되었다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(101) 상에 게이트전극(102)과 게이트하드마스크질화막(103)이 적층된 게이트패턴을 형성하고, 게이트패턴을 포함하는 기판(101) 전면에 후속 콘택홀 식각시 식각배리어 역할을 하기 위한 질화막(104)을 형성한다.
이어서, 질화막(104) 상에 층간절연 역할을 하는 산화막(105)을 형성하고, 산화막(105) 상에 콘택홀 형성지역을 오픈시키는 마스크패턴(106)을 형성한다. 여 기서, 마스크패턴(106)은 질화막으로 형성할 수 있다.
도 1b에 도시된 바와 같이, 산화막(105)을 식각한다.
이어서, 게이트패턴 사이의 질화막(104)을 식각하여 기판을 노출시키는 콘택홀(107)을 형성한다.
후속 공정으로 콘택홀(107)에 도전물질을 매립하고 평탄화하여 콘택플러그를 형성한다.
위와 같이, 종래 기술은 마스크패턴(106)과 식각배리어 역할을 하는 질화막(104)과 층간절연 역할을 하는 산화막(105)의 식각선택비를 이용하여 SAC 식각 공정을 실시하였다.
그러나, 집적도의 증가에 따른 종횡비의 증가로 SAC 식각 공정에서 콘택홀(107)의 오픈불량(Not Open), SAC 페일(Fail)로 인한 이웃하는 패턴간의 절연 특성 열화 및 상부 도전층과의 접촉면적이 좁아지는 불량이 발생하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 콘택홀 형성시 발생하는 오픈불량, 페일(Fail) 및 상부층과의 접촉면적의 불량을 방지하기 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자의 제조방법은 기판 상에 패턴을 형성하는 단계, 상기 패턴을 포함하는 결과물의 전면에 식각배리어막을 형성하는 단계, 상기 식각배리어막에 전면식각을 실시하여 상기 패턴 사이의 기판을 오픈시키는 단계, 상기 오픈된 기판에 도전물질을 일부두께로 형성하는 단계, 상기 도전물질 상에 상기 패턴 사이를 모두 채우도록 층간절연막을 형성하는 단계, 상기 층간절연막을 자기정렬콘택식각하여 콘택홀을 형성하는 단계, 습식식각을 실시하여 상기 콘택홀의 상부 폭을 넓히는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(201) 상에 게이트패턴을 형성한다. 여기서, 기판(201)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 또한, 게이트패턴은 게이트전극(202)과 게이트하드마스크(203)의 적층구조일 수 있고, 게이트전극(202)은 금속 또는 금속실리사이드일 수 있다. 또한, 본 발명에서는 게이트패턴을 도시하였지만 게이트패턴 외에 비트라인패턴 등 모든 도전패턴으로 형성할 수 있다.
이어서, 게이트패턴을 포함하는 결과물의 전면에 식각배리어막(204)을 형성한다. 여기서, 식각배리어막(204)은 후속 자기정렬콘택식각시 식각배리어 역할을 하기 위한 것으로, SiBN, SiCN 및 SiBCN의 그룹 중에서 선택된 어느 하나의 질화막 계 물질로 형성할 수 있고, 저압화학기상증착법(Low Power Chemical Vapor Deposition)으로 형성할 수 있다.
도 2b에 도시된 바와 같이, 식각배리어막(204)에 전면식각을 실시하여 게이트패턴 사이의 기판(201)을 오픈시킨다. 이때, 전면식각은 식각타겟을 50Å∼100Å으로 실시한다.
이어서, 게이트패턴 사이에 오픈된 기판(201) 상에 도전물질(205)을 일부두께로 형성한다. 여기서, 도전물질(205)은 SEG(Selective Epitaxy Growth)로 형성된 실리콘일 수 있다.
위와 같이, 도전물질(205)을 일부두께 형성함으로써 후속 자기정렬콘택식각시 층간절연막의 식각타겟을 줄일 수 있어서, 높은 식각타겟에 의한 콘택홀 오픈불량 및 자기정렬콘택 패일로 인한 이웃하는 게이트패턴 간의 절연특성이 열화되는 것을 방지할 수 있다.
도 2c에 도시된 바와 같이, 도전물질(205) 상에 게이트패턴 사이를 모두 채우도록 층간절연막(206)을 형성한다. 여기서, 층간절연막(206)은 상부층과의 층간절연 역할을 하기 위한 것으로 산화막으로 형성할 수 있다.
이어서, 층간절연막(206) 상에 마스크패턴(207)을 형성한다. 여기서, 마스크패턴(207)은 감광막패턴, 감광막패턴/반사방지막, 감광막패턴/하드마스크 및 감광막패턴/반사방지막/하드마스크의 그룹 중에서 선택된 어느 하나의 구조로 형성할 수 있다. 이때, 감광막패턴은 ArF 또는 F2의 노광원을 이용해 노광을 실시하여 패터 닝한다. 또한, 하드마스크는 유기적폴리머(Organic Polymer), 무기적폴리머(Inorganic Polymer) 및 금속(Metal)의 그룹 중에서 선택된 어느 하나일 수 있다.
이어서, 층간절연막(206)을 도전물질(205)이 오픈될때까지 자기정렬콘택식각하여 콘택홀(208)을 형성한다. 여기서, 자기정렬콘택식각은 CxFy(1≤x,y≤10)과 CaHbFc(1≤a,b,c≤10)의 혼합가스에 비활성가스를 첨가하여 실시하되, 비활성가스는 He, Ne, Ar 및 Xe 중 어느 하나를 사용할 수 있다.
이때, 자기정렬콘택식각은 도 2b에서 도전물질을 일부두께 미리 형성하였기 때문에 식각타겟이 도전물질의 두께만큼 줄어들게 되어 식각마진이 확보된다. 따라서, 콘택홀의 오픈불량 및 자기정렬콘택 페일을 방지할 수 있다.
도 2d에 도시된 바와 같이, 습식식각을 실시하여 상기 콘택홀(208)의 상부 폭을 넓힌다. 여기서, 습식식각은 100:1∼1000:1로 희석된 불산계 용액을 사용하여 실시한다. 이때, 불산계 용액은 질화막과 식각선택비를 갖기 때문에 질화막계열의 게이트하드마스크(203) 및 식각배리어막(204)에 손상을 주지 않고 콘택홀(208)의 상부폭만 선택적으로 증가시킬 수 있다.
습식식각으로 콘택홀(208) 상부의 폭이 증가됨으로써 후속 상부층과의 접촉면적 불량을 방지할 수 있다.
도 2e에 도시된 바와 같이, 마스크패턴(207)을 제거한다.
후속 공정으로, 콘택홀(208)을 매립하도록 도전물질을 형성하고 평탄화하여 콘택플러그(209)를 형성한다.
본 발명은 콘택홀(208) 형성지역에 일부두께로 도전물질(205)을 미리 형성하여 자기정렬콘택식각시 식각타겟을 낮추어 콘택홀(208) 오픈불량 및 자기정렬콘택 페일을 방지할 수 있는 장점이 있다.
또한, 콘택홀(208) 형성 후 질화막과 식각선택비를 갖는 습식식각을 실시하여 콘택홀(208) 상부의 폭을 넓힘으로써 상부층과의 접촉면적 불량을 방지할 수 있는 장점이 있다.
한편, 본 실시예는 게이트패턴에서의 응용을 설명한 것으로써, 본 발명의 기술적 사상은 게이트패턴에서 자기정렬콘택식각시 외에 다른 도전패턴 및 콘택홀 형성시에 응용될 수 있다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 콘택홀의 오픈불량, 자기정렬콘택 페일로 인한 이웃하는 패턴가의 절연특성 열화 및 상부 도전층과의 접촉 면적 감소를 동시에 개선할 수 있는 효과가 있다.

Claims (11)

  1. 기판 상에 패턴을 형성하는 단계;
    상기 패턴을 포함하는 결과물의 전면에 식각배리어막을 형성하는 단계;
    상기 식각배리어막에 전면식각을 실시하여 상기 패턴 사이의 기판을 오픈시키는 단계;
    상기 오픈된 기판 상에 도전물질을 일부두께로 형성하는 단계;
    상기 도전물질 상에 상기 패턴 사이를 모두 채우도록 층간절연막을 형성하는 단계;
    상기 층간절연막을 자기정렬콘택식각하여 콘택홀을 형성하는 단계; 및
    습식식각을 실시하여 상기 콘택홀의 상부 폭을 넓히는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 도전물질은 실리콘으로 형성하고 SEG(Selective Epitaxy Growth)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 식각배리어막은 SiBN, SiCN 및 SiBCN의 그룹 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 식각배리어막은 저압화학기상증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 층간절연막 상에 마스크패턴을 형성하는 단계; 및
    상기 마스크패턴을 식각배리어로 자기정렬콘택식각을 실시하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 마스크패턴은 감광막패턴, 감광막패턴/반사방지막, 감광막패턴/하드마스크패턴 및 감광막패턴/반사방지막/하드마스크패턴의 그룹 중에서 선택된 어느 하나의 구조인 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 하드마스크패턴은 유기적폴리머(Organic Polymer), 무기적폴리머(Inorganic Polymer) 및 금속(Metal)의 그룹 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항 또는 제5항에 있어서,
    상기 자기정렬콘택식각은 CxFy(1≤x,y≥10)과 CaHbFc(1≤a,b,c≥10)의 혼합가스에 비활성가스를 첨가하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 비활성가스는 He, Ne, Ar 및 Xe 중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 습식식각은 100:1∼1000:1로 희석된 불산계 용액을 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제1항에 있어서,
    상기 패턴은 게이트패턴 또는 비트라인패턴인 것을 특징으로 하는 반도체 소자의 제조방법.
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