KR20220050019A - 반도체 디바이스의 콘택 플러그 구조물 및 그 형성 방법 - Google Patents

반도체 디바이스의 콘택 플러그 구조물 및 그 형성 방법 Download PDF

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Abstract

반도체 디바이스 및 그 형성 방법이 제공된다. 반도체 디바이스는 기판 위의 게이트 스택을 포함한다. 제1 유전체 층이 게이트 스택 위에 있다. 제1 유전체 층은 제1 재료를 포함한다. 제2 유전체 층은 제1 유전체 층 위에 있다. 제2 유전체 층은 제1 재료와 상이한 제2 재료를 포함한다. 제1 도전성 피처가 게이트 스택에 인접해 있다. 제2 도전성 피처는 제1 도전성 피처의 최상부면 위에 있고 최상부면과 물리적으로 접촉한다. 제2 도전성 피처의 최하부면은 제2 유전체 층의 최상부면과 물리적으로 접촉한다.

Description

반도체 디바이스의 콘택 플러그 구조물 및 그 형성 방법{CONTACT PLUG STRUCTURE OF SEMICONDUCTOR DEVICE AND METHOD OF FORMING SAME}
우선권 주장 및 교차 참조
이 출원은 2020년 10월 15일자로 출원된 미국 가출원 제63/091,971호의 우선권을 청구하며, 이 가출원은 참조로서 본 명세서에 통합된다.
반도체 디바이스들은 예를 들어 개인용 컴퓨터들, 휴대 전화들, 디지털 카메라들, 및 다른 전자 장비들과 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 통상적으로 반도체 기판 위에서 절연 층들 또는 유전체 층들, 도전 층들, 및 반도체 재료 층들을 순차적으로 성막하고, 리소그래피를 이용하여 다양한 재료 층들을 패터닝하여 기판 상에서 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 계속적인 감소에 의해 계속해서 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 향상시켜왔으며, 이것은 주어진 면적 내로 보다 많은 컴포넌트들이 집적되도록 해준다. 그러나, 최소 피처 사이즈들이 감소함에 따라, 처리되어야 하는 부가적인 문제들이 발생한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예에 따른 FinFET들의 일례를 3차원 도면으로 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 27a, 도 27b, 도 28a, 도 28b, 도 29a 및 도 29b는 몇몇 실시예들에 따른 FinFET 디바이스의 제조에서 중간 단계의 평면도들 및 단면도들이다.
도 30a 및 도 30b는 몇몇 실시예들에 따른 FinFET 디바이스의 단면도들이다.
도 31a, 도 31b, 도 31c, 도 32a, 도 32b, 도 32c, 도 33a, 도 33b, 도 33c, 도 34a, 도 34b, 도 34c, 도 35a, 도 35b, 도 36a 및 도 36b는 몇몇 실시예들에 따른 FinFET 디바이스의 제조에서 중간 단계들의 평면도들 및 단면도들이다.
도 37a 및 도 37b는 몇몇 실시예들에 따른 FinFET 디바이스의 단면도들이다.
도 38a, 도 38b, 도 39a, 도 39b, 도 40a, 도 40b, 41a, 및 도 41b는 몇몇 실시예들에 따른 FinFET 디바이스의 제조에서 중간 단계들의 단면도들이다.
도 42a 및 도 42b는 몇몇 실시예들에 따른 FinFET 디바이스의 단면도들이다.
도 43a 및 도 43b는 몇몇 실시예들에 따른 GAA 디바이스의 단면도들이다.
도 44a 및 도 44b는 몇몇 실시예들에 따른 GAA 디바이스의 단면도들이다.
도 45a 및 도 45b는 몇몇 실시예들에 따른 GAA 디바이스의 단면도들이다.
도 46a 및 도 46b는 몇몇 실시예들에 따른 GAA 디바이스의 단면도들이다.
도 47a, 도 47b, 도 48a 및 도 48b는 몇몇 실시예들에 따른 산소 함유 유전체 층의 제조에서 중간 단계들의 단면도들이다.
도 49a, 도 49b, 도 50a, 도 50b, 도 51a 및 도 51b는 몇몇 실시예들에 따른 산소 함유 유전체 층의 제조에서의 중간 단계들의 단면도들이다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
실시예들은 특정 상황, 즉, 반도체 디바이스의 콘택 플러그 구조물 및 그 형성 방법과 관련하여 설명될 것이다. 본 명세서에서 제시된 다양한 실시예들은 게이트-라스트(gate-last) 프로세스를 사용하여 형성된 핀 전계 효과 트랜지스터(FinFET)들의 맥락에서 논의된다. 다른 실시예들에서, 게이트-퍼스트(gate-first) 프로세스가 사용될 수 있다. 그러나, FinFET를 대신하거나 FinFET와 조합하여, 다른 타입의 트랜지스터들(예를 들어, 평면형 트랜지스터들, GAA(gate-all-around) 트랜지스터들 등)을 포함하는 다이들에 다양한 실시예들이 적용될 수 있다. 몇몇 실시예들에서, 상이한 유전체 재료들을 포함하는 복수의 유전체 층들이 반도체 디바이스의 게이트 스택들 위에 형성된다. 소스/드레인 콘택 플러그들과 인접한 게이트 스택들 사이의 누설이 감소되도록, 복수의 유전체 층들은 소스/드레인 콘택 플러그들의 형성을 허용한다. 소스/드레인 콘택 플러그들의 형성 동안 복수의 유전체 층들을 사용함으로써, 본 명세서에 논의된 다양한 실시예들은 반도체 디바이스의 전기적 성능을 향상시키는 것, 반도체 디바이스에 대한 상이한 애플리케이션 요건들에 기초하여 복수의 유전체 층들에 대한 상이한 스킴(scheme)들을 선택하는 것, 및 소스/드레인 콘택 플러그들을 형성하기 위한 에칭 및 리소그래피 프로세스 윈도우들을 확대하는 것을 허용한다.
도 1은 몇몇 실시예에 따른 FinFET들의 일례를 3차원 도면으로 예시한다. FinFET은 기판(50)(예를 들어, 반도체 기판) 상에 핀(52)을 포함한다. 격리 영역들(56)은 기판(50)에 배치되고, 핀(52)은 인접한 격리 영역들(56) 위에서 그들 사이로부터 돌출된다. 격리 영역들(56)이 기판(50)과 분리된 것으로 설명/예시되었지만, 본 명세서에서 사용되는 용어 "기판"은 격리 영역들을 포함하는 반도체 기판 또는 단지 반도체 기판만을 지칭하기 위해 사용될 수 있다. 추가적으로, 핀(52)이 기판(50)과 같은 단일의 연속 재료들로서 예시되었지만, 핀(52) 및/또는 기판(50)은 단일 재료 또는 복수의 재료들을 포함할 수 있다. 이러한 맥락에서, 핀(52)은 이웃하는 격리 영역들(56) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체 층(92)은 측벽들을 따라 그리고 핀(52)의 상부면 위에 있고, 게이트 전극(94)은 게이트 유전체 층(92) 위에 있다. 소스/드레인 영역들(82)은 게이트 유전체 층(92) 및 게이트 전극(94)에 대하여 핀(52)의 양측에 배치된다. 도 1은 추후 도면들에서 사용되는 기준 단면들을 추가로 예시한다. 단면 A-A는 게이트 전극(94)의 종축을 따라, 예를 들어 FinFET의 소스/드레인 영역들(82) 사이의 전류 흐름 방향에 직각인 방향으로 있다. 단면 B-B는 단면 A-A에 직각이고, 핀(52)의 종축을 따라, 예를 들어 FinFET의 소스/드레인 영역들(82) 사이의 전류 흐름의 방향으로 있다. 단면 C-C는 단면 A-A와 평행하고, FinFET의 소스/드레인 영역(82)을 관통해 연장된다. 후속 도면들은 명확성을 위해 이들 기준 단면들을 참조한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 27a, 도 27b, 도 28a, 도 28b, 도 29a 및 도 29b는 몇몇 실시예들에 따른 FinFET 디바이스(1000)의 제조에서 중간 단계의 평면도들 및 단면도들이다. 도 2 내지 도 7은 다중 핀들/FinFET들을 제외하고, 도 1에 예시된 기준 단면 A-A를 따른 단면도들을 예시한다. 도 8a 내지 도 29a는 다중 핀들/FinFET들을 제외한, 도 1에 예시된 기준 단면 A-A를 따라 예시된다. 도 8b 내지 도 29b 및 도 14c는 다중 게이트들을 제외하고, 도 1에 예시된 기준 단면 B-B를 따라 예시된다. 도 10c 내지 도 10d는 다중 핀들/FinFET들을 제외하고, 도 1에 예시된 기준 단면 C-C를 따라 예시된다. 도 21c 내지 도 25c는 평면도들을 예시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 또는 도핑되지 않을 수 있는, 벌크 반도체, 반도체 온 절연체(SOI, semiconductor-on-insulator) 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(BOX, buried oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 몇몇 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는이들의 조합들을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은 NMOS 트랜지스터들, 예를 들어 n-타입 FinFET들과 같은 n-타입 디바이스들을 형성하기 위한 것일 수 있다. 영역(50P)은 PMOS 트랜지스터들, 예를 들어 p-타입 FinFET들과 같은 p-타입 디바이스들을 형성하기 위한 것일 수 있다. 영0역(50N)은 (디바이더(51)에 의해 예시된 바와 같이) 영역(50P)으로부터 물리적으로 분리될 수 있고, 영역(50N)과 영역(50P) 사이에 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)이 배치될 수 있다.
도 3에서, 핀들(52)은 기판(50)에 형성된다. 핀들(52)은 반도체 스트립들이다. 몇몇 실시예들에서, 핀들(52)은 기판(50)에서 트렌치들을 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE, reactive ion etch), 중성 빔 에칭(NBE, neutral beam etch), 이들의 조합 등과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭 프로세스는 이방성일 수 있다.
핀들(52)은 임의의 적합한 방법에 의해 형성될 수 있다. 예를 들어, 핀들(52)은 이중 패터닝 또는 다중 패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 형성될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기 정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층은 그 후 제거되고, 나머지 스페이서들은 그 후 핀들(52)을 형성하기 위해 마스크로서 사용될 수 있다.
도 4에서, 절연 재료(54)가 기판(50) 위에 그리고 이웃하는 핀들(52) 사이에 형성된다. 절연 재료(54)는 산화물, 예컨대 실리콘 산화물, 질화물, 이들의 조합 등일 수 있으며, 고밀도 플라즈마 화학 기상 증착(HDP-CVD, high density plasma chemical vapor deposition), 유동성 CVD(FCVD, flowable CVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 재료 증착, 및 산화물과 같은 다른 재료로 변환시키는 포스트(post) 경화), 이들의 조합 등에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 예시된 실시예에서, 절연 재료(54)는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 몇몇 실시예들에서, 절연 재료(54)는 초과 절연 재료(54)가 핀들(52)을 커버하도록 형성된다. 절연 재료(54)는 단일 층으로서 예시되나, 몇몇 실시예들은 다중 층들을 이용할 수 있다. 예를 들어, 몇몇 실시예들에서 라이너(미도시)가 먼저 기판(50) 및 핀들(52)의 표면들을 따라 형성될 수 있다. 그 후, 위에서 논의된 것들과 같은 충전 재료가 라이너 위에 형성될 수 있다.
도 5에서, 핀들(52) 위의 절연 재료(54)의 초과 부분들을 제거하기 위해 제거 프로세스가 절연 재료(54)에 적용된다. 몇몇 실시예들에서, 화학 기계적 연마(CMP) 프로세스, 에치백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 평탄화 프로세스가 완료된 후, 핀들(52)의 상부면들 및 절연 재료(54)의 상부면이 실질적으로 동일 평면 상에 있거나 평탄하도록(평탄화 프로세스의 프로세스 편차들 내에서), 핀들(52)을 노출시킨다.
도 6에서, 절연 재료(54)(도 5 참조)는 리세싱되어 쉘로우 트렌치 격리(STI, shallow trench isolation) 영역들(56)을 형성한다. 절연 재료(54)는 영역(50N 및 50P)의 핀들(52)의 상부 부분들이 이웃한 STI 영역들(56) 사이로부터 돌출되도록 리세싱된다. 또한, STI 영역들(56)의 상단면들은 예씨된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(디싱(dishing)과 같은), 또는 이들의 조합을 가질 수 있다. STI 영역들(56)의 상단면들은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역들(56)은 절연 재료(54)의 재료에 대해 선택적인 것과 같은 허용가능한 에칭 프로세스(예를 들어, 핀들(52)의 재료보다 빠른 속도로 절연 재료(54)의 재료를 에칭함)를 사용하여 리세스될 수 있다. 예를 들어, 희석된 불화수소(dHF, dilute hydrofluoric) 산을 사용하는 적합한 에칭 프로세스를 이용한 화학적 산화물 제거가 사용될 수 있다.
도 2 내지 도 6과 관련하여 설명된 프로세스는 단지 핀들(52)이 어떻게 형성될 수 있는지의 일례일 뿐이다. 몇몇 실시예들에서, 핀들은 에피택셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상부면 위에 형성될 수 있고, 트렌치들은 유전체 층을 통해 에칭되어 아래 놓인 기판(50)을 노출시킬 수 있다. 호모에피택셜 구조물들은 트렌치들에서 에피택셜하게 성장될 수 있고, 유전체 층은 호모에피택셜 구조물이 핀들을 형성하기 위해 유전체 층으로부터 돌출되도록 리세스될 수 있다. 추가로, 몇몇 실시예들에서, 헤테로에피택셜 구조물들은 핀들에 대해 사용될 수 있다. 예를 들어, 도 5의 핀들(52)은 리세스될 수 있고, 핀들(52)과 상이한 재료가 리세스된 핀들(52) 위에 에피택셜하게 성장될 수 있다. 이러한 실시예들에서, 핀들은 리세스된 재료뿐만 아니라 리세스된 재료 위에 배치된 에피택셜하게 성장된 재료를 포함한다. 또 다른 추가 실시예들에서, 유전체 층은 기판(50)의 상부면 위에 형성될 수 있고, 트렌치들은 유전체 층을 통해 에칭될 수 있다. 그 후, 헤테로에피택셜 구조물들은 기판(50)과 상이한 재료를 사용하여 트렌치들에서 에피택셜하게 성장될 수 있고, 유전체 층은 헤테로에피택셜 구조물들이 핀들을 형성하기 위해 유전체 층으로부터 돌출되도록 리세스될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물들이 에피택셜하게 성장되는 몇몇 실시예들에서, 에피택셜하게 성장된 재료들은 성장 동안 인 시츄 도핑될 수 있으며, 이는 이전의 주입 및 후속 주입을 배제시킬 수 있지만, 인 시튜 및 주입 도핑이 함께 사용될 수 있다.
또한, 영역(50P)의 재료와 상이한 영역(50N)의 재료를 에피 택셜 성장시키는 것이 바람직할 수 있다. 다양한 실시예들에서, 핀들(52)의 상부 부분들은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 이용가능한 재료들은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이들로 제한되는 것은 아니다.
추가로 도 6에서, 적절한 웰들(미도시)이 핀들(52) 및/또는 기판(50)에 형성될 수 있다. 몇몇 실시예들에서, 영역(50N)에 P 웰이 형성될 수 있고, 영역(50P)에 N 웰이 형성될 수 있다. 몇몇 실시예들에서, 영역(50N) 및 영역(50P) 모두에 P 웰 또는 N 웰이 형성된다. 상이한 웰 타입들을 갖는 실시예들에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 또는 다른 마스크들(미도시)을 사용하여 달성될 수 있다. 예를 들어, 제1 포토레지스트는 영역(50N) 및 영역(50P) 모두에서 핀들(52) 및 STI 영역들(56) 위에 형성될 수 있다. 제1 포토레지스트는 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 제1 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있으며, 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, 영역(50P)에 n-타입 불순물 주입이 수행되는 한편, 제1 포토레지스트의 나머지 부분은 영역(50N)에 n-타입 불순물들이 주입되는 것을 실질적으로 방지하기 위한 마스크로서 작용할 수 있다. n-타입 불순물들은 약 1012 cm-2 내지 약 1015 cm-2와 같은, 1015 cm-2 이하의 선량(dose)으로 영역(50P)에 주입된 인, 비소, 안티몬 등일 수 있다. 몇몇 실시예들에서, n 타입 불순물들은 약 1 keV 내지 약 10 keV의 주입 에너지로 주입될 수 있다. 주입 후, 예컨대 허용가능한 애싱 프로세스에 이은 습식 세정 프로세스에 의해 제1 포토레지스트가 제거된다.
영역(50P)의 주입 후에, 제2 포토레지스트가 영역(50N) 및 영역(50P) 모두에서 핀들(52) 및 STI 영역들(56) 위에 형성된다. 제2 포토레지스트는 기판(50)의 영역(50N)을 노출시키도록 패터닝된다. 제2 포토레지스트는 스핀 온 기법을 사용함으로써 형성될 수 있으며, 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 제2 포토레지스트가 패터닝되면, 영역(50N)에 p-타입 불순물 주입이 수행되는 한편, 제2 포토레지스트의 나머지 부분은 영역(50P)에 p-타입 불순물들이 주입되는 것을 실질적으로 방지하기 위한 마스크로서 작용할 수 있다. p-타입 불순물들은 약 1012 cm-2 내지 약 1015 cm-2와 같은, 1015 cm-2 이하의 선량으로 영역(50N)에 주입된 붕소, BF2, 인듐 등일 수 있다. 몇몇 실시예들에서, p-타입 불순물들은 약 1 keV 내지 약 10 keV의 주입 에너지로 주입될 수 있다. 주입 후, 예컨대 허용가능한 애싱 프로세스에 이은 습식 세정 프로세스에 의해 제2 포토레지스트가 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입의 수행 후, 주입된 p-타입 및/또는 n-타입 불순물들을 활성화시키기 위해 어닐링 프로세스가 수행될 수 있다. 몇몇 실시예들에서, 에피택셜 핀들의 성장된 재료들은 성장 동안 인 시츄 도핑될 수 있으며, 이는 주입을 배제시킬 수 있지만, 인 시튜 도핑 및 주입 도핑이 함께 사용될 수 있다.
도 7에서, 더미 유전체 층(60)이 핀들(52) 상에 형성된다. 더미 유전체 층(60)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있으며, 허용가능한 기법들에 따라 성막되거나 열적으로 성장될 수 있다. 더미 게이트 층(62)은 더미 유전체 층(60) 위에 형성되며, 마스크 층(64)은 더미 게이트 층(62) 위에 형성된다. 더미 게이트 층(62)은 더미 유전체 층(60) 위에 성막되고, 그 후 예컨대 CMP프로세스를 사용하여 평탄화될 수 있다. 마스크 층(64)은 더미 게이트 층(62) 위에 성막될 수 있다. 더미 게이트 층(62)은 도전성 재료일 수 있으며, 비정질 실리콘, 다결정-실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속성 질화물들, 금속성 실리사이드들, 금속성 산화물들, 및 금속들을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(62)은 물리 기상 증착(PVD), CVD, 스퍼터 증착, 또는 도전성 재료들을 성막하기 위해 본 기술분야에 알려지고 사용되는 다른 기법들에 의해 성막될 수 있다. 더미 게이트 층(62)은 STI 영역들(56)의 재료들보다 높은 에칭 선택도를 갖는 다른 재료들로 제조될 수 있다. 마스크 층(64)은 예를 들어, 실리콘 산화물, SiN, SiON 또는 이들의 조합 등의 하나 이상의 층을 포함할 수 있다. 몇몇 실시예들에서, 마스크 층(64)은 실리콘 질화물의 층, 및 실리콘 질화물의 층 위의 실리콘 산화물의 층을 포함할 수 있다. 몇몇 실시예들에서, 단일 더미 게이트 층(62) 및 단일 마스크 층(64)이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(60)은 단지 예시를 목적으로 핀들(52)만을 커버하는 것으로 도시되어 있음을 주목한다. 몇몇 실시예들에서, 더미 유전체 층(60)은 더미 유전체 층(60)이 더미 게이트 층(62)과 STI 영역들(56) 사이에서 연장하도록 STI 영역(56)을 커버하게끔 성막될 수 있다.
도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 27a, 도 27b, 도 28a, 도 28b, 도 29a 및 도 29b는 몇몇 실시예들에 따른 FinFET 디바이스의 제조에서의 다양한 추가 단계들을 예시한다. 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 27a, 도 27b, 도 28a, 도 28b, 도 29a 및 도 29b는 영역(50N) 및 영역(50P) 중 하나 영역 내의 피처들을 예시한다. 예를 들어, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 27a, 도 27b, 도 28a, 도 28b, 도 29a 및 도 29b에 예시된 구조물들은 영역(50N) 및 영역(50P) 양자 모두에 적용가능할 수 있다. 영역(50N) 및 영역(50P)의 구조물들에서의 차이들(만약 있다면)은 각각의 도면에 첨부된 텍스트에 설명되어 있다.
도 8a 및 도 8b에서, 마스크 층(64)(도 7 참조)은 마스크들(74)을 형성하기 위해 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 패터닝될 수 있다. 몇몇 실시예들에서, 에칭 기법들은 반응성 이온 에칭(RIE, reactive ion etch), 중성 빔 에칭(NBE, neutral beam etch), 이들의 조합 등과 같은 하나 이상의 이방성 에칭 프로세스를 포함할 수 있다. 후속하여, 마스크들(74)의 패턴은 더미 게이트들(72)을 형성하기 위하여 더미 게이트 층(62)(도 7 참조)에 전사될 수 있다. 몇몇 실시예들에서, 마스크들(74)의 패턴은 또한 허용가능한 에칭 기법에 의해 더미 유전체 층(60)에 전사될 수 있다. 더미 게이트들(72)은 핀들(52)의 채널 영역들(58)을 커버한다. 마스크들(74)의 패턴은 인접한 더미 게이트들로부터 더미 게이트들(72) 각각을 물리적으로 분리하기 위해 사용될 수 있다. 더미 게이트들(72)은 또한 핀들(52) 각각의 핀의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 하기에 더욱 상세히 설명되는 바와 같이, 더미 게이트들(72)은 희생 게이트들이며, 후속하여 대체 게이트들에 의해 대체된다. 따라서, 더미 게이트들(72)은 또한 희생 게이트들로서 지칭될 수도 있다. 다른 실시예들에서, 더미 게이트들(72) 중 일부는 대체되지 않고, FinFET 디바이스(1000)의 최종 구조물에 남아있다.
또한 도 8a 및 도 8b에서, 더미 게이트들(72), 마스크들(74) 및/또는 핀들(52)의 노출된 표면들 상에 게이트 시일(seal) 스페이서들(80)이 형성될 수 있다. 열 산화 또는 성막 이후 이방성 에칭이 게이트 시일 스페이서들(80)을 형성할 수 있다. 게이트 시일 스페이서들(80)은 실리콘 산화물, 실리콘 질화물, SiCN, SiOC, SiOCN, 이들의 조합 등을 포함할 수 있다. 게이트 시일 스페이서(80)의 형성 후, 저농도 도핑된 소스/드레인(LDD, lightly doped source/drain) 영역들(명확히 예시되지 않음)에 대한 주입이 수행될 수 있다. 도 6에서 위에서 논의된 주입들과 유사한, 상이한 디바이스 타입들을 갖는 실시예들에서, 영역(50P)을 노출시키면서, 영역(50N) 위에 포토레지스트와 같은 마스크가 형성될 수 있고, 영역(50P)에 노출된 핀들(52)에 적절한 타입(예를 들어, p-타입) 불순물들이 주입될 수 있다. 그 후 마스크는 제거될 수 있다. 후속하여, 영역(50N)을 노출시키면서, 영역(50P) 위에 포토레지스트와 같은 마스크가 형성될 수 있고, 영역(50N)에 노출된 핀들(52)에 적절한 타입의 불순물들(예를 들어, N-타입)이 주입될 수 있다. 그 후 마스크는 제거될 수 있다. n-타입 불순물들은 이전에 논의된 n-타입 불순물들 중 임의의 것일 수 있고, p-타입 불순물들은 이전에 논의된 p-타입 불순물들 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역들은 약 1012 cm-2 내지 약 1016 cm-2의 불순물들의 선량을 가질 수 있다. 몇몇 실시예들에서, 적합한 불순물들이 약 1 keV 내지 약 10 keV의 주입 에너지로 주입될 수 있다. 어닐링이 사용되어 주입된 불순물들을 활성화시킬 수 있다.
도 9a 및 도 9b에서, 게이트 스페이서들(86)은 더미 게이트들(72) 및 마스크들(74)의 측벽들을 따라 게이트 시일 스페이서들(80) 상에 형성된다. 게이트 스페이서들(86)은 절연 재료를 컨포멀하게 성막하고 후속하여 절연 재료를 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서들(86)의 절연 재료는 실리콘 산화물, 실리콘 질화물, SiCN, SiOC, SiOCN, 이들의 조합 등을 포함할 수 있다. 몇몇 실시예들에서, 게이트 스페이서들(86)은 층들이 상이한 재료들을 포함하도록 복수의 층들(미도시)을 포함할 수 있다.
상기 개시내용은 일반적으로 스페이서들 및 LDD 영역들을 형성하는 프로세스를 설명한다는 점에 유의한다. 다른 프로세스들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적은 또는 추가의 스페이서들이 이용될 수 있고, 상이한 순서의 단계들이 이용될 수 있다(예를 들어, 게이트 시일 스페이서들(80)이 게이트 스페이서들(86)의 형성 이전에 에칭되지 않을 수 있어, "L자형" 게이트 시일 스페이서들을 생성하는 것, 스페이서들이 형성되고 제거될 수 있는 것, 등) 더욱이, n-타입 및 p-타입 디바이스들은 상이한 구조물들 및 단계들을 사용하여 형성될 수 있다. 예를 들어, n-타입 디바이스 용 LDD 영역들은 게이트 시일 스페이서들(80)을 형성하기 전에 형성될 수 있는 반면, p-타입 디바이스 용 LDD 영역들은 게이트 시일 스페이서들(80)을 형성한 후에 형성될 수 있다.
도 10a 및 도 10b에서, 에피택셜 소스/드레인 영역들(82)은 각각의 채널 영역들(58)에 응력을 가하도록 핀들(52)에 형성되어, 디바이스 성능을 향상시킨다. 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역들(82)의 각각의 이웃한 쌍들 사이에 배치되도록, 에피택셜 소스/드레인 영역들(82)이 핀들(52)에 형성된다. 몇몇 실시예들에서, 에피택셜 소스/드레인 영역들(82)은 핀들(52) 내로 연장될 수 있고, 또한 핀들(52)을 관통할 수 있다. 몇몇 실시예들에서, 게이트 스페이서들(86)은 에피택셜 소스/드레인 영역들(82)을 더미 게이트들(72)로부터 적절한 측방향 거리만큼 분리시키는데 사용되어, 에피택셜 소스/드레인 영역들(82)은 FinFET 디바이스(1000)의 후속적으로 형성된 게이트들을 단락시키지 않는다.
영역(50N)의 에피택셜 소스/드레인 영역들(82)은 영역(50P)을 마스킹하고 영역(50N)의 핀들(52)의 소스/드레인 영역들을 에칭하여 핀들(52)에 리세스들을 형성함으로써 형성될 수 있다. 그 후, 영역(50N)의 에피택셜 소스/드레인 영역들(82)은 리세스들에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역들(82)은 n-타입 FinFET들에 적합한 것과 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50N) 내의 에피택셜 소스/드레인 영역들(82)은 실리콘, SiC, SiCP, SiP, 이들의 조합 등과 같이 채널 영역(58)에 인장 변형을 가하는 재료들을 포함할 수 있다. 영역(50N) 내의 에피택셜 소스/드레인 영역들(82)은 핀들(52)의 각각의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다.
영역(50P)의 에피택셜 소스/드레인 영역들(82)은 영역(50N)을 마스킹하고 영역(50P)의 핀들(52)의 소스/드레인 영역들을 에칭하여 핀들(52)에 리세스들을 형성함으로써 형성될 수 있다. 그 후, 영역(50P)의 에피택셜 소스/드레인 영역들(82)은 리세스들에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역들(82)은 p-타입 FinFET들에 적합한 것과 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50P) 내의 에피택셜 소스/드레인 영역들(82)은 SiGe, SiGeB, Ge, GeSn, 이들의 조합 등과 같이 채널 영역(58)에 압축 변형을 가하는 재료들을 포함할 수 있다. 영역(50P) 내의 에피택셜 소스/드레인 영역들(82)은 또한 핀들(52)의 각각의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다.
에피택셜 소스/드레인 영역들(82) 및/또는 핀들(52)은 도펀트들이 주입되어 소스/드레인 영역을 형성할 수 있는데, 이는 저농도로 도핑된 소스/드레인 영역들을 형성하기 위해 앞서 논의된 프로세스와 유사하게 어닐링이 이어진다. 소스/드레인 영역들(82)은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 에피택셜 소스/드레인 영역들(82)에 대한 n-타입 및/또는 p-타입 불순물들은 이전에 논의된 불순물들 중 임의 것일 수 있다. 몇몇 실시예들에서, 에피택셜 소스/드레인 영역들(82)은 성장 동안에 인 시츄 도핑될 수 있다.
영역(50N) 및 영역(50P)에서 에피택셜 소스/드레인 영역들(82)을 형성하는데 사용된 에피택시 프로세스들의 결과로, 에피택셜 소스/드레인 영역들(82)의 상부면들은 핀들(52)의 측벽들 너머 측방향으로 외측으로 확장되는 패싯들을 갖는다. 몇몇 실시예들에서, 이러한 패싯들은 도 10c에 예시된 바와 같이 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역들(82)이 병합되도록 한다. 다른 실시예들에서, 인접한 에피택셜 소스/드레인 영역들(82)은 도 10d에 예시된 바와 같이 에피택시 프로세스가 완료된 후에도 분리된 상태로 유지된다. 도 10c 및 도 10d에 예시된 실시예들에서, 게이트 스페이서들(86)은 STI 영역들(56) 위로 연장되는 핀들(52)의 측벽들의 일부를 커버하도록 형성되어 에피택셜 성장을 차단한다. 다른 실시예들에서, 게이트 스페이서들(86)을 형성하는데 사용되는 스페이서 에칭은 핀들(52)의 측벽들로부터 스페이서 재료를 제거하도록 조정되어, 에피택셜하게 성장된 영역이 STI 영역(56)의 표면으로 연장되도록 허용할 수 있다.
도 11a 및 도 11b에서, ILD(88)가 도 10a 및 도 10b에 예시된 구조물 위에 성막된다. ILD(88)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD, 이들의 조합 등과 같은 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 재료들은 포스포-실리케이트 유리(PSG, Phospho-Silicate Glass), 보로-실리케이트 유리(BSG, Boro-Silicate Glass), 붕소 도핑된 포스포-실리케이트 유리(BPSG, Boron-Doped Phospho-Silicate Glass), 비 도핑된 실리케이트 유리(USG, undoped Silicate Glass) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 또한 사용될 수 있다. 몇몇 실시예들에서, 콘택 에칭 스탑 층(CESL, contact etch stop layer)(87)은 ILD(88)와 에피택셜 소스/드레인 영역들(82), 마스크들(74), 및 게이트 스페이서들(86) 사이에 배치된다. CESL(87)은 위에 놓인 ILD(88)의 재료와 상이한 에칭 레이트를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 이들의 조합 등과 같은 유전체 재료를 포함할 수 있다.
도 12a 및 도 12b에서, CMP 프로세스와 같은 평탄화 프로세스가 ILD(88)의 상부면을 더미 게이트들(72) 또는 마스크들(74)의 상부면들과 수평하게 하기 위해 수행될 수 있다(도 11a 및 도 11b 참조). 평탄화 프로세스는 또한 더미 게이트들(72) 상의 마스크들(74) 및 마스크들(74)의 측벽들을 따른 게이트 시일 스페이서들(80) 및 게이트 스페이서들(86)의 부분들을 제거할 수 있다. 평탄화 프로세스 이후에, 더미 게이트들(72), 게이트 시일 스페이서들(80), 게이트 스페이서들(86), 및 ILD(88)의 상부면들은 평탄화 프로세스의 프로세스 편차들 내에서 실질적으로 동일 평면 상에 있거나 서로 동일한 높이이다. 따라서, 더미 게이트들(72)의 상부면들은 ILD(88)를 통해 노출된다. 몇몇 실시예들에서, 마스크들(74)은 남아있을 수 있으며, 이 경우 평탄화 프로세스는 마스크들(74)의 상부면들과 ILD(88)의 상부면을 같은 높이가 되게 한다.
도 13a 및 도 13b에서, 더미 게이트들(72) 및 존재한다면 마스크들(74)이 에칭 단계(들)에서 제거되어, 개구들(90)이 형성된다. 몇몇 실시예들에서, 개구들(90) 내의 더미 유전체 층(60)의 부분들은 또한 제거될 수 있다. 다른 실시예들에서, 더미 게이트들(72)만이 제거되며, 더미 유전체 층(60)은 남아 있고 개구들(90)에 의해 노출된다. 몇몇 실시예들에서, 더미 유전체 층(60)은 다이의 제1 영역(예를 들어, 코어 로직 영역)의 개구들(90)로부터 제거되고, 다이의 제2 영역(예를 들어, 입력/출력 영역)의 개구들(90)에 남아있다. 몇몇 실시예들에서, 더미 게이트들(72)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 ILD(88) 또는 게이트 스페이서들(86)을 에칭하지 않고 더미 게이트들(72)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 개구(90)는 각각의 핀(52)의 채널 영역(58)을 노출시킨다. 각각의 채널 영역(58)은 에피택셜 소스/드레인 영역(82)의 이웃한 쌍들 사이에 배치된다. 제거 동안, 더미 게이트들(72)이 에칭될 때 더미 유전체 층(60)은 에칭 스탑 층으로서 사용될 수 있다. 그 후, 더미 유전체 층(60)은 더미 게이트들(72)의 제거 후에 옵션적으로 제거될 수 있다.
도 14a 및 도 14b에서, 계면 층들(91), 게이트 유전체 층들(92) 및 게이트 전극들(94)은 게이트 스택들(96)을 형성하기 위해 개구들(90)(도 13a 및 도 13b 참조)에 형성된다. 게이트 스택들(96)은 또한 대체 게이트 스택들로 지칭될 수 있다. 도 14c는 도 14b의 영역(89)의 상세도를 예시한다. 몇몇 실시예들에서, 계면 층들(91)이 개구들(90)에 형성된다(도 13a 및 도 13b 참조). 계면 층들(91)은 실리콘 산화물을 포함할 수 있고, ALD, CVD 등과 같은 화학 성막 프로세스를 사용하거나 또는 산화 프로세스를 사용하여 형성될 수 있다. 계면 층들(91)이 성막 프로세스를 사용하여 형성되는 몇몇 실시예들에서, 계면 층들(91)은 핀들(52), 격리 영역들(56) 및 게이트 시일 스페이서들(80)의 노출된 표면들을 따라 연장된다. 계면 층들(91)이 산화 프로세스를 사용하여 형성되는 몇몇 실시예들에서, 계면 층들(91)은 핀들(52)의 노출된 표면들을 따라 연장되고, 격리 영역들(56) 및 게이트 시일 스페이서들(80)의 노출된 표면들을 따라 연장되지 않는다. 몇몇 실시예들에서, 계면 층들(91)은 약 20 Å 미만의 두께를 갖는다.
몇몇 실시예들에서, 게이트 유전체 층들(92)은 계면 층들(91) 위의 개구들(90)에 성막된다. 게이트 유전체 층들(92)은 또한 ILD(88)의 상부면 상에 형성될 수 있다. 몇몇 실시예들에 따르면, 게이트 유전체 층들(92)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 몇몇 실시예들에서, 게이트 유전체 층들(92)은 하이-k 유전체 재료를 포함하고, 이들 실시예들에서, 게이트 유전체 층들(92)은 약 7.0보다 큰 k 값을 가질 수 있고,하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층들(92)의 형성 방법들은 분자 빔 증착(MBD, olecular-Beam Deposition), ALD, PECVD, 이들의 조합 등을 포함할 수 있다.
또한, 도 14a 및 도 14b에서, 게이트 전극들(94)은 게이트 유전체 층들(92) 위에 성막되고, 개구들(90)의 나머지 부분들을 채운다(도 13a 및 도 13b 참조). 단일 층 게이트 전극(94)이 도 14b에 예시되어 있지만, 게이트 전극(94)은 도 14c에 의해 예시된 바와 같이 임의의 수의 라이너 층들(94A), 임의의 수의 일함수 튜닝 층들(94B), 및 도전성 충전 층(94C)을 포함할 수 있다. 라이너 층들(94A)은 TiN, TiO, TaN, TaC, 이들의 조합들, 이들의 다층들 등을 포함할 수 있고, PVD, CVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다. 영역(50N)에서, 일함수 튜닝 층들(94B)은 Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaC, TaCN, TaSiN, TaAlC, Mn, Zr, 이들의 조합들, 이들의 다층들 등을 포함할 수 있으며, PVD, CVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다. 영역(50P)에서, 일함슈 튜닝 층들(94B)은 TiN, WN, TaN, Ru, Co, 이들의 조합들, 이들의 다층들 등을 포함할 수 있고, PVD, CVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다. 몇몇 실시예들에서, 도전성 충전 층(94C)은 Co, Ru, Al, Ag, Au, W, Ni, Ti, Cu, Mn, Pd, Re, Ir, Pt, Zr, 이들의 합금들, 이들의 조합들, 다층들 등을 포함할 수 있으며, PVD, CVD, ALD, 도금, 이들의 조합 등을 사용하여 형성될 수 있다.
개구들(90)을 충전한 후(도 13a 및 도 13b 참조), CMP와 같은 평탄화 프로세스가 수행되어 게이트 유전체 층들(92), 게이트 전극들(94) 및/또는 계면 층들(91)의 초과 부분들을 제거할 수 있으며, 초과 부분들은 ILD(88)의 상부면 위에 있다. 따라서 게이트 전극들(94), 게이트 유전체 층들(92) 및 계면 층들(91)의 나머지 부분들은 FinFET 디바이스(1000)의 게이트 스택들(96)을 형성한다. 게이트 스택들(96)은 핀들(52)의 채널 영역들(58)의 측벽들을 따라 연장될 수 있다.
영역(50N) 및 영역(50P) 내의 게이트 유전체 층들(92)의 형성은 각각의 영역의 게이트 유전체 층들(92)이 동일한 재료들로 형성되도록, 동시에 발생할 수 있다. 다른 실시예들에서, 각각의 영역의 게이트 유전체 층들(92)은 상이한 영역들 내의 게이트 유전체 층들(92)이 상이한 재료들로 형성되도록, 별개의 프로세스들에 의해 형성될 수 있다. 영역(50N) 및 영역(50P) 내의 도전성 충전 층들(94C)의 형성은 각각의 영역의 도전성 충전 층들(94C)이 동일한 재료들로 형성되도록, 동시에 발생할 수 있다. 다른 실시예들에서, 각각의 영역의 도전성 충전 층들(94C)은 상이한 영역들의 도전성 충전 층들(94C)이 상이한 재료들로 형성될 수 있도록, 별개의 프로세스들에 의해 형성될 수 있다. 다양한 마스킹 단계들이 사용되어 별개의 프로세스를 사용할 때 적절한 영역들을 마스킹하고 노출시킬 수 있다.
도 15a 및 도 15b에서, 게이트 스택들(96)은 리세스들(98)을 형성하기 위해 ILD(88)의 상부면 아래에 리세스된다. 몇몇 실시예들에서, 게이트 스택들(96)은 ILD(88)의 상부면 아래에서 깊이(D1)까지 리세스된다. 몇몇 실시예들에서, 깊이(D1)는 약 10 nm 내지 약 100 nm이다. 몇몇 실시예들에서, 게이트 스택들(96)은 하나 이상의 에칭 프로세스를 사용하여 리세스된다. 하나 이상의 에칭 프로세스는 하나 이상의 건식 에칭 프로세스, 하나 이상의 습식 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 하나 이상의 에칭 프로세스는 이방성 에칭 프로세스를 포함할 수 있다. 몇몇 실시예들에서, 하나 이상의 에칭 프로세스는 Cl2, HCl, F2, HF, CF4, SiCl4, CHxFy, Ar, N2, O2, BCl3, NF3, 이들의 조합 등과 같은 에천트들을 사용하여 수행될 수 있다.
도 16a 및 도 16b에서, 유전체 층(100)은 리세스(98)(도 15a 및 도 15b 참조) 내에 그리고 ILD(88) 위에 형성된다. 몇몇 실시예들에서, 유전체 층(100)은 리세스들(98)를 과도 충전한다(도 15a 및 도 15b 참조). 몇몇 실시예들에서, 유전체 층(100)은 산소를 포함하지 않는 재료들을 포함한다. 몇몇 실시예들에서, 유전체 층(100)은 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 탄질화물(SiCN), 이들의 조합 등을 포함하고, ALD, CVD, 이들의 조합 등을 사용하여 형성될 수 있다.
도 17a 및 도 17b에서, ILD (88)의 상부면을 노출시키기 위해 유전체 층(100)에 평탄화 프로세스가 수행된다. 평탄화 프로세스 후, 유전체 층(100)의 상부면 및 ILD(88)의 상부면은 평탄화 프로세스의 프로세스 편차들 내에서 실질적으로 평탄하거나 동일 평면 상에 있다. 몇몇 실시예들에서, 평탄화 프로세스는 CMP 프로세스, 에치 백 프로세스, 그라인딩 프로세스, 이들의 조합 등을 포함할 수 있다. 평탄화 프로세스 후, 유전체 층(100)은 두께(T1)를 갖는다. 몇몇 실시예들에서, 두께(T1)는 약 10 nm 내지 약 100 nm이다.
도 18a 및 도 18b에서, 유전체 층(102)은 리세스들(98)에서 유전체 층(100) 위에 형성된다(도 15a 및 도 15b 참조). 몇몇 실시예들에서, 유전체 층(102)은 산소 함유 재료들을 포함한다. 몇몇 실시예들에서, 유전체 층(102)은 실리콘 산화물(SiO), 실리콘 산탄화물(SiOC), 이들의 조합 등을 포함한다. 몇몇 실시예들에서, 유전체 층(102)은 유전체 층(102)의 상부면 및 ILD(88)의 상부면이 형성 프로세스의 프로세스 편차들 내에서 실질적으로 평탄하거나 동일 평면 상에 있도록 형성된다. 몇몇 실시예들에서, 유전체 층(102)은 약 1nm 내지 약 97nm의 두께(T2)를 갖는다. 몇몇 실시예들에서, 두께(T1)에 대한 두께(T2)의 비율(도 17a 참조)은 약 0.01 내지 약 0.97이다. 몇몇 실시예들에서, 유전체 층(102)은 도 47a, 도 47b, 도 48a 및 도 48b를 참조하여 아래에 설명된 프로세스 단계들을 사용하여 형성될 수 있으며, 상세한 설명은 그 때 제공된다. 다른 실시예들에서, 유전체 층(102)은 도 49a, 도 49b, 도 50a, 도 50b, 도 51a 및 도 51b를 참조하여 아래에 설명된 프로세스 단계들을 사용하여 형성될 수 있으며, 상세한 설명은 그 때 제공된다. 유전체 층들(100 및 102)은 캡 층들 또는 게이트 캡 층들로도 지칭될 수 있다.
도 19a 및 도 19b에서, 유전체 층(104)은 유전체 층(102) 및 ILD(88) 위에 형성된다. 몇몇 실시예들에서, 유전체 층(104)은 산소를 포함하지 않는 재료들을 포함한다. 몇몇 실시예들에서, 유전체 층(104)은 도 16a 및 도 16b를 참조하여 상기 설명된 I유전체 층(100)과 유사한 재료들 및 방법들을 사용하여 형성될 수 있으며, 설명은 여기서 반복되지 않는다. 몇몇 실시예들에서, 유전체 층(100) 및 유전체 층(104)은 동일한 재료를 포함한다. 다른 실시예들에서, 유전체 층(100) 및 유전체 층(104)은 상이한 재료들을 포함한다.
도 20a 및 도 20b에서, ILD(106)는 유전체 층(104) 위에 형성된다. 몇몇 실시예들에서, ILD(106)는 도 11a 및 도 11b를 참조하여 상기 설명된 ILD(88)와 유사한 재료들 및 방법들을 사용하여 형성될 수 있으며, 설명은 여기서 반복되지 않는다. 몇몇 실시예들에서, ILD(88) 및 ILD(106)는 동일한 재료를 포함한다. 다른 실시예들에서, ILD(88) 및 ILD(106)는 상이한 재료들을 포함한다.
ILD (106)를 형성한 후, 마스크 스택(108)이 ILD(106) 위에 형성된다. 몇몇 실시예들에서, 마스크 스택(108)은 마스크 층(108A), 마스크 층(108A) 위의 마스크 층(108B), 및 마스크 층(108B) 위의 마스크 층(108C)을 포함한다. 마스크 층(108A)은 금속 질화물(예컨대, TiN, MoN, WN 등), 금속 탄화물(예컨대, WC, WBC 등), 붕소 함유 재료(예컨대, BSi, BC, BN, BCN 등), 이들의 조합 등을 포함할 수 있으며, ALD, CVD, 이들의 조합 등을 사용하여 형성될 수 있다. 마스크 층(108A)은 또한 금속 하드 마스크 층으로 지칭될 수 있다. 마스크 층(108B)은 SiOx, SiN, SiCN, SiOC, 이들의 조합 등을 포함할 수 있으며, ALD, CVD, 이들의 조합 등을 사용하여 형성될 수 있다. 마스크 층(108B)은 또한 유전체 하드 마스크 층 또는 산화물 하드 마스크 층으로 지칭될 수 있다. 마스크 층(108C)은 비정질 실리콘(a-Si), 붕소 함유 재료(예컨대, BSi, BC, BN, BCN 등), 이들의 조합 등을 포함할 수 있으며, ALD, CVD, 이들의 조합 등을 사용하여 형성될 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 마스크 스택(108)은 ILD(88 및 106) 및 유전체 층(104)을 패터닝하여, 에피택셜 소스/드레인 영역(82)에 전기적 연결을 제공하는 후속하여 형성된 도전성 피처들을 위한 개구들을 형성하는 데 사용된다.
도 21a, 도 21b 및 도 21c는 마스크 층(108C)의 패터닝 프로세스를 예시한다. 도 21c는 평면도를 예시하고, 도 21a는 도 21c의 라인 AA를 따른 단면도를 예시하고, 도 21b는 도 21c의 라인 BB를 따른 단면도를 예시한다. 패터닝 프로세스는 마스크 층(108C) 내에 복수의 개구들(110)을 형성한다. 개구들(110)은 마스크 층(108B)의 일부를 노출시킨다. 몇몇 실시예들에서, 패터닝 프로세스는 적합한 포토리소그래피 및 에칭 프로세스들을 포함할 수 있다. 적합한 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 적합한 에칭 프로세스는 이방성일 수 있다. 몇몇 실시예들에서, 적합한 에칭 프로세스는 Cl2, HCl, F2, HF, CF4, SiCl4, CHxFy, Ar, N2, O2, BCl3, NF3, 이들의 조합 등과 같은 에천트들을 사용하여 수행될 수 있다.
몇몇 실시예들에서, 패터닝된 마스크 층(108C)은 도 21c에 예시된 평면도에서 제1 방향(예컨대, X 방향)을 따라 연장되고 제1 방향에 수직인 제2 방향(예컨대, Y 방향)으로 이격되는 복수의 세장형(enlarged) 부분들을 포함한다. 몇몇 실시예들에서, 복수의 세장형 부분들은 불균일한 피치를 갖는다. 다른 실시예들에서, 복수의 세장형 부분들은 균일한 피치를 갖는다. 몇몇 실시예들에서, (Y 방향과 같은) 제2 방향을 따라 인접한 세장형 부분들 사이의 거리는 에피택셜 소스/드레인 영역들(82)에 전기적 연결을 제공하는 후속적으로 형성된 도전성 피처들의 폭을 설정한다. 몇몇 실시예들에서, 패터닝된 마스크 층(108C)의 복수의 세장형 부분들이 불균일한 피치를 가질 때, 복수의 세장형 부분들은 제1 간격(D2) 및 제1 간격(D2)과 상이한 제2 간격(D3)을 갖는다. 몇몇 실시예들에서, 제1 간격(D2)은 약 10nm 내지 약 1000nm이다. 몇몇 실시예들에서, 제2 간격(D3)은 약 10nm 내지 약 1000nm이다. 제1 간격(D2) 및 제2 간격(D3)의 값들은 FinFET 디바이스(1000)의 설계 레이아웃 요건들에 기초하여 달라질 수 있다.
도 22a, 도 22b 및 도 22c는 패터닝된 마스크 층(108C) 및 마스크 층(108B) 위에 패터닝된 마스크(112)의 형성을 예시한다. 도 22c는 평면도를 예시하고, 도 22a는 도 22c의 라인 AA를 따른 단면도를 예시하고, 도 22b는 도 22c의 라인 BB를 따른 단면도를 예시한다. 몇몇 실시예들에서, 패터닝된 마스크는 패터닝된 마스크 층(108C) 및 마스크 층(108B) 위의 적합한 재료(예를 들어, 포토레지스트 재료와 같은)의 블랭킷 성막 및 패터닝에 의해 형성된다.
몇몇 실시예들에서, 패터닝된 마스크(112)는 도 22c에 예시된 평면도에서 제1 방향(예컨대, Y 방향)을 따라 연장되고 제1 방향에 수직인 제2 방향(예컨대, X 방향)으로 이격되는 복수의 세장형 부분들을 포함한다. 세장형 부분들 각각은 각각의 게이트 스택(96) 위에서 그를 따라 연장된다. 몇몇 실시예들에서, 하나 이상의 게이트 스택(96)은 도 22c에 예시된 평면도에서 패터닝된 마스크(112)의 인접한 세장형 부분들 사이에 개재된다. 예시된 실시예에서, 패터닝된 마스크(112)의 세장형 부분들 각각의 폭은 각각의 게이트 스택(96)의 폭 미만이다. 다른 실시예들에서, 패터닝된 마스크(112)의 세장형 부분들 각각의 폭은 각각의 게이트 스택(96)의 폭 이상일 수 있다.
도 23a, 도 23b 및 도 23c는 마스크 층(108B)의 패터닝 프로세스를 예시한다. 도 23c는 평면도를 예시하고, 도 23a는 도 23c의 라인 AA를 따른 단면도를 예시하고, 도 23b는 도 23c의 라인 BB를 따른 단면도를 예시한다. 패터닝 프로세스는 마스크 층(108B) 내에 복수의 개구들(114)을 형성한다. 개구들(114)은 마스크 층(108A)의 일부를 노출시킨다. 몇몇 실시예들에서, 패터닝 프로세스는 결합된 에칭 마스크로서 패터닝된 마스크 층(108C) 및 패터닝된 마스크(112)(도 22a, 도 22b 및 도 22c 참조)를 사용하면서 적합한 에칭 프로세스를 포함할 수 있다. 적합한 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 적합한 에칭 프로세스는 이방성일 수 있다. 몇몇 실시예들에서, 적합한 에칭 프로세스는 Cl2, HBr, N2, O2, H2, CF4, CHF3, Ar, 이들의 조합 등과 같은 에천트들을 사용하여 수행될 수 있다. 마스크 층(108B)의 패터닝 프로세스를 완료한 후, 패터닝된 마스크(112)(도 22a, 도 22b 및 도 22c 참조)가 제거된다. 몇몇 실시예들에서, 패터닝된 마스크(112)가 포토레지스트 재료를 포함하는 경우, 패터닝된 마스크(112)는 허용가능한 애싱 프로세스에 이은 습식 세정 프로세스에 의해 제거된다.
도 24a, 도 24b 및 도 24c는 마스크 층(108A)의 패터닝 프로세스를 예시한다. 도 24c는 평면도를 예시하고, 도 24a는 도 24c의 라인 AA를 따른 단면도를 예시하고, 도 24b는 도 24c의 라인 BB를 따른 단면도를 예시한다. 패터닝 프로세스는 마스크 층(108A) 내에 복수의 개구들(116)을 형성한다. 개구들(116)은 ILD(106)의 일부를 노출시킨다. 몇몇 실시예들에서, 패터닝 프로세스는 결합된 에칭 마스크로서 패터닝된 마스크 층(108B) 및 패터닝된 마스크 층(108C)(도 23a, 도 23b 및 도 23c 참조)를 사용하면서 적합한 에칭 프로세스를 포함할 수 있다. 적합한 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 적합한 에칭 프로세스는 이방성일 수 있다. 몇몇 실시예들에서, 적합한 에칭 프로세스는 CF4, CHF3, He, H2, NF3, Ar, N2, 이들의 조합 등과 같은 에천트들을 사용하여 수행될 수 있다.
마스크 층(108A)의 패터닝 프로세스를 완료한 후, 패터닝된 마스크 층(108C)(도 23a, 도 23b 및 도 23c 참조)가 제거된다. 몇몇 실시예들에서, 패터닝된 마스크 층(108C)은 패터닝된 마스크 층(108C)의 재료에 선택적인 적합한 에칭 프로세스에 의해 제거된다. 적합한 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 몇몇 실시예들에서, 적합한 에칭 프로세스는 Cl2, HBr, N2, CF4, CHF3, He, 이들의 조합 등과 같은 에천트들을 사용하여 수행될 수 있다.
도 25a, 도 25b 및 도 25c는 개구들(118)을 형성하기 위한 ILD들(88 및 106), 유전체 층(104) 및 CESL(87)의 패터닝 프로세스를 예시한다. 도 25c는 평면도를 예시하고, 도 25a는 도 25c의 라인 AA를 따른 단면도를 예시하고, 도 25b는 도 25c의 라인 BB를 따른 단면도를 예시한다. 개구들(118)은 각각의 에피택셜 소스/드레인 영역들(82)의 상부면들을 노출시킨다. 몇몇 실시예들에서, 패터닝 프로세스는 결합된 에칭 마스크로서 패터닝된 마스크 층들(108A 및 108B)(도 24a, 도 24b 및 도 24c 참조)을 사용하면서 하나 이상의 적합한 에칭 프로세스를 포함할 수 있다. 하나 이상의 에칭 프로세스는 하나 이상의 건식 에칭 프로세스 등을 포함할 수 있다. 에칭 프로세스들은 이방성일 수 있다. 몇몇 실시예들에서, 하나 이상의 에칭 프로세스는 CF4, CHF3, CH2F2, C4F6, C4F8, Ar, O2, N2, H2, 이들의 조합 등과 같은 에천트들을 사용하여 수행될 수 있다.
몇몇 실시예들에서, 패터닝 프로세스는 패터닝된 마스크 층(108B)을 완전히 제거할 수 있고, 패터닝된 마스크 층(108A)을 부분적으로 또는 완전히 제거할 수 있다(도 24a, 도 24b 및 도 24c 참조). 패터닝 프로세스가 패터닝된 마스크 층(108A)을 부분적으로 제거하는 몇몇 실시예들에서, 패터닝된 마스크 층(108A)의 나머지 부분은 예를 들어 패터닝된 마스크 층(108A)의 재료에 선택적인 적합한 에칭 프로세스를 사용하여 제거된다. 몇몇 실시예들에서, 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 이들의 조합 등을 포함한다. 몇몇 실시예들에서, 적합한 에칭 프로세스는 HCl, H2O2, 이들의 조합 등과 같은 에천트들을 사용하여 수행될 수 있다.
도 26a 및 도 26b에서, 개구들(118)(도 25a, 도 25b 및 도 25c 참조)을 형성한 후, 실리사이드 층들(120)은 에피택셜 소스/드레인 영역들(82) 위의 개구들(118)을 관통해 형성된다. 몇몇 실시예들에서, 금속 재료가 개구들(118)에 성막된다. 금속 재료는 Ti, Co, Ni, NiCo, Pt, NiPt, Ir, PtIr, Er, Yb, Pd, Rh, Nb, 이들의 조합 등을 포함할 수 있으며, PVD, 스퍼터링, 이들의 조합 등을 사용하여 형성될 수 있다. 후속하여, 실리사이드 층들(120)을 형성하기 위해 어닐링 프로세스가 수행된다. 에피택셜 소스/드레인 영역들(82)이 실리콘을 포함하는 몇몇 실시예들에서, 어닐링 프로세스는 금속성 재료가 실리콘과 반응하여 금속성 재료와 에피택셜 소스/드레인 영역들(82) 사이의 계면들에서 금속성 재료의 실리사이드를 형성하게 한다. 실리사이드 층들(120)을 형성한 후, 금속성 재료의 미반응 부분들은 예를 들어, 적합한 에칭 프로세스와 같은 적합한 제거 프로세스를 사용하여 제거된다.
실리사이드 층들(120)을 형성한 후, 도전성 피처들(122)이 개구들(118)에 형성된다(도 25a, 도 25b 및 도 25c 참조). 도전성 피처들(122)은 각각의 에피택셜 소스/드레인 영역들(82)에 전기적 연결을 제공한다. 몇몇 실시예들에서, 도전성 피처들(122)은 먼저 개구들(118) 내에 그리고 유전체 층(104) 및 ILD(106) 위에 배리어 층(개별적으로 도시되지 않음)을 형성함으로써 형성된다(도 25a, 도 25b 및 도 25c 참조). 배리어 층은 개구들(118)의 하단 및 측벽들을 따라 연장될 수 있다. 배리어 층들은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 이들의 조합, 이들의 다층 등을 포함할 수 있고, ALD, CVD, PVD, 스퍼터링, 이들의 조합 등에 의해 형성될 수 있다. 후속하여, 접착 층(개별적으로 도시되지 않음)이 개구들(118) 내의 배리어 층 위에 그리고 유전체 층(104) 및 ILD(106) 위에 형성된다. 접착 층은 코발트, 루테늄, 이들의 합금, 이들의 조합, 이들의 다층 등을 포함할 수 있고, ALD, CVD, PVD, 스퍼터링, 이들의 조합 등에 의해 형성될 수 있다. 접착 층의 형성 후에, 시드 층(개별적으로 도시되지 않음)이 개구들(118) 내의 접착 층 위에 그리고 유전체 층(104) 및 ILD(106) 위에 형성된다. 시드 층은 구리, 티타늄, 니켈, 금, 망간, 이들의 조합, 이들의 다층 등을 포함할 수 있고, ALD, CVD, PVD, 스퍼터링, 이들의 조합 등에 의해 형성될 수 있다. 후속하여, 도전성 충전 재료(개별적으로 도시되지 않음)가 개구들(118) 내의 시드 층 위에 그리고 유전체 층(104) 및 ILD(106) 위에 형성된다. 몇몇 실시예들에서, 도전성 충전 재료는 개구들(118)을 과도 충전한다. 도전성 충전 재료는 구리, 알루미늄, 텅스텐, 루테늄, 코발트, 이들의 조합들, 이들의 합금들, 이들의 다층들 등을 포함할 수 있으며, 예를 들어, 도금, ALD, CVD, PVD, 또는 다른 적합한 방법들을 사용하여 형성될 수 있다.
도전성 충전 재료를 형성한 후, 평탄화 프로세스가 수행되어 배리어 층, 접착 층, 시드 층, 및 개구들(118)을 과도 충전하는 도전성 충전 재료의 일부를 제거한다(도 25a, 도 25b 및 도 25c 참조). 배리어 층, 접착 층, 시드 층, 및 도전성 충전 재료의 나머지 부분은 개구들(118)에서 도전성 피처들(122)을 형성한다. 평탄화 프로세스는 CMP 프로세스, 에치 백 프로세스, 그라인딩 프로세스, 이들의 조합들 등을 포함할 수 있다. 몇몇 실시예들에서, 평탄화 프로세스는 또한 ILD(106)(도 25a, 도 25b 및 도25c 참조) 및 유전체 층(104)의 일부를 제거한다. 평탄화 프로세스를 수행한 후, 도전성 피처들(122)의 상부면들 및 유전체 층(104)의 상부면은 평탄화 프로세스의 프로세스 편차들 내에서 실질적으로 평탄하거나 동일 평면 상에 있다.
도 27a 및 도 27b에서, ILD(124)는 유전체 층(104) 및 도전성 피처들(122) 위에 형성된다. 몇몇 실시예들에서, ILD(124)는 도 11a 및 도 11b를 참조하여 상기 설명된 ILD(88)와 유사한 재료들 및 방법들을 사용하여 형성될 수 있으며, 설명은 여기서 반복되지 않는다. 몇몇 실시예들에서, ILD들(124 및 88)은 동일한 재료를 포함한다. 몇몇 실시예들에서, ILD들(124 및 88)은 상이한 재료들을 포함한다. 몇몇 실시예들에서, ILD(124)는 패터닝되어 ILD(124) 내에 개구들(126)을 형성한다. 개구들(126)은 각각의 도전성 피처들(122)을 노출시킨다. 몇몇 실시예들에서, 패터닝 프로세스는 적합한 포토리소그래피 및 에칭 프로세스들을 포함한다. 적합한 에칭 프로세스는 하나 이상의 건식 에칭 프로세스를 포함할 수 있다. 에칭 프로세스는 이방성일 수 있다. 몇몇 실시예들에서, 적합한 에칭 프로세스는 CF4, CHF3, CH2F2, C4F6, C4F8, Ar, O2, N2, H2, 이들의 조합 등과 같은 에천트를 사용하여 수행된다.
몇몇 실시예들에서, 개구(126A)의 중심 축이 아래 놓인 도전성 피처(122)의 중심 축에 대해 측방향으로 이동되도록, (개구(126A)와 같은) 개구들의 일부는 아래 놓인 도전성 피처(122)에 대해 측방향으로 이동될 수 있다. 몇몇 실시예들에서, 이동으로 인해, 개구(126A)는 아래 놓인 도전성 피처(122)의 상부면 아래로 연장되고, 유전체 층(104)을 관통해 연장되고 유전체 층(102)을 노출시킨다. 도 18a, 도 18b, 도 19a 및 도 19b를 참조하여 더 상세히 위에서 설명된 바와 같이, 유전체 층들(102 및 104)은 상이한 재료들로 형성된다. 몇몇 실시예들에서, 유전체 층(102)의 재료는 유전체 층(102)이 개구(126A)를 형성하는 동안 에칭 스탑 층으로서 작용하도록 선택된다. 이러한 실시예들에서, 개구(126A)는 유전체 층(102)의 상부면 아래로 연장되지 않는다. 따라서, 개구(126A)에 후속하여 형성되는 도전성 피처와 인접한 게이트 스택(96) 사이의 누설이 감소된다. 몇몇 실시예들에서, 개구(126A)를 형성하기 위한 에칭 프로세스를 위한 유전체 층(102)의 에칭 레이트에 대한 유전체 층(104)의 에칭 레이트의 비율은 약 2 내지 약 10이다.
또한, 도 27a 및 도 27b에서, 유전체 층들(100, 102 및 104) 및 ILD(124)는 유전체 층들(100, 102 및 104) 및 ILD(124)에 개구들(128)을 형성하도록 패터닝된다. 개구들(128)은 각각의 게이트 스택들(96)을 노출시킨다. 몇몇 실시예들에서, 패터닝 프로세스는 적합한 포토리소그래피 및 에칭 프로세스들을 포함한다. 적합한 에칭 프로세스는 하나 이상의 건식 에칭 프로세스를 포함할 수 있다. 에칭 프로세스는 이방성일 수 있다. 몇몇 실시예들에서, 적합한 에칭 프로세스는 CF4, CHF3, CH2F2, C4F6, C4F8, Ar, O2, N2, H2, 이들의 조합 등과 같은 에천트를 사용하여 수행된다. 몇몇 실시예들에서, 개구들(128)은 개구들(126)을 형성한 후에 형성된다. 그러한 실시예들에서, 개구들(126)은 예를 들어, 개구들(128)을 형성하는 동안 마스크에 의해 보호된다. 다른 실시예들에서, 개구들(128)은 개구들(126)을 형성하기 전에 형성된다. 그러한 실시예들에서, 개구들(128)은 예를 들어, 개구들(126)을 형성하는 동안 마스크에 의해 보호된다.
도 28a 및 도 28b에서, 도전성 피처들(130)은 개구들(126) 내에 형성되고(도 27a 및 도 27b 참조), 도전성 피처들(132)은 개구들(128) 내에 형성된다(도 27a 및 도 27b 참조). 도전성 피처들(130) 및 각각의 도전성 피처들(122)은 각각의 에피택셜 소스/드레인 영역들(82)에 전기적 연결을 제공한다. 따라서, 도전성 피처(130)와 각각의 도전성 피처(122)의 조합은 소스/드레인 콘택 플러그로서 또한 지칭될 수 있다. 도전성 피처들(132)은 각각의 게이트 스택들(96)에 전기적 연결을 제공한다. 따라서, 도전성 피처(132)는 게이트 콘택 플러그들로서 또한 지칭될 수 있다.
몇몇 실시예들에서, 도전성 피처들(130 및 132)은 도 26a 및 도 26b를 참조하여 상기 설명된 도전성 피처들(122)과 유사한 재료들 및 방법들을 사용하여 형성될 수 있으며, 설명은 여기서 반복되지 않는다. 몇몇 실시예들에서, 도전성 피처들(130)의 도전성 충전 재료는 도전성 피처들(132)의 도전성 충전 재료와 동일하다. 다른 실시예들에서, 도전성 피처들(130)의 도전성 충전 재료는 도전성 피처들(132)의 도전성 충전 재료와 상이하다. 몇몇 실시예들에서, 도전성 피처들(130)의 도전성 충전 재료 및 도전성 피처들(132)의 도전성 충전 재료는 도전성 피처들(122)의 도전성 충전 재료와 동일하다. 다른 실시예들에서, 도전성 피처들(130)의 도전성 충전 재료 및 도전성 피처들(132)의 도전성 충전 재료는 도전성 피처들(122)의 도전성 충전 재료와 상이하다. 몇몇 실시예들에서, 도전성 피처들(130 및 132)의 상부면들 및 ILD(124)의 상부면은 실질적으로 평탄하거나 동일 평면 상에 있다.
또한, 도 28a 및 도 28b에서, 개구(126A)(도 27a 및 도 27b 참조)에 형성되는 도전성 피처(130A)는 아래 놓인 도전성 피처(122)에 대해 측방향으로 이동되어, 도전성 피처(130A)의 중심 축이 아래 놓인 도전성 피처(122)의 중심 축에 대해 측방향으로 이동된다. 도 27a 및 도 27b를 참조하여 상기 설명된 바와 같이 개구들(126A)을 형성함으로써, 도전성 피처(130A)의 최하부면은 유전체 층(102)의 상부면 아래로 연장되지 않는다. 따라서, 소스/드레인 콘택 플러그(도전성 피처들(130A 및 122)을 포함함)와 인접한 게이트 스택(96) 사이의 누설이 감소된다.
도 29a 및 도 29b에서, 몇몇 실시예들에서, 상호연결 구조물(134)은 도전성 피처들(130 및 132) 및 ILD(124) 위에 형성된다. 몇몇 실시예들에서, 상호연결 구조물(134)은 IMD들 내의 금속 간 유전체(IMD, inter-metal dielectric)들(개별적으로 예시되지 않음) 및 도전성 피처들(개별적으로 예시되지 않음)과 같은 복수의 유전체 층들을 포함한다. IMD는 도 11a 및 도 11b를 참조하여 상기 설명된 ILD(88)와 유사한 재료들 및 방법들을 사용하여 형성될 수 있으며, 설명은 여기서 반복되지 않는다. 도전성 피처들은 도전성 라인들 및 도전성 비아들을 포함하며, 단일 다마신 방법, 이중 다마신 방법, 이들의 조합 등을 사용하여 형성될 수 있다. 상호연결 구조물(134)의 도전성 피처들은 도전성 피처들(130 및 132)과 전기적으로 접촉한다.
도 30a 및 도 30b는 몇몇 실시예들에 따른 FinFET 디바이스(1100)의 단면도들을 예시한다. 도 30a는 다중 핀들/FinFET들을 제외하고, 도 1에 예시된 기준 단면 A-A를 따라 예시된다. 도 30b는 다중 게이트들을 제외하고, 도 1에 예시된 기준 단면 B-B를 따라 예시된다. 몇몇 실시예들에서, FinFET 디바이스(1100)는 FinFET 디바이스(1000)(도 29a 및 도 29b 참조)와 유사하며, 유사한 피처들은 유사한 참조 번호로 라벨링되고, 유사한 피처들에 대한 설명은 여기서 반복되지 않는다. 예를 들어, FinFET 디바이스(1100)는 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 27a, 도 27b, 도 28a, 도 28b, 도 29a 및 도 29b를 참조하여 상기 설명된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수 있으며, 설명은 여기서 반복되지 않는다. 도전성 피처들(130)이 ILD(124)에 의해 도전성 피처들(132)로부터 전기적으로 절연되는 FinFET 디바이스(1000)와 대조적으로, FinFET 디바이스(1100)에서, 도전성 피처들(130 및 132) 중 일부는, 도전성 피처들(130) 중 적어도 하나가 도전성 피처들(132) 중 적어도 하나와 병합되어 결합된 도전성 피처(136)를 형성하도록 형성될 수 있다. 도전성 피처(136)는 도전성 피처(122)를 관통해 게이트 스택(96)을 각각의 에피택셜 소스/드레인 영역(82)에 전기적으로 연결한다.
도 31a, 도 31b, 도 31c, 도 32a, 도 32b, 도 32c, 도 33a, 도 33b, 도 33c, 도 34a, 도 34b, 도 34c, 도 35a, 도 35b, 도 36a 및 도 36b는 몇몇 실시예들에 따른 FinFET 디바이스(1200)의 제조에서 중간 단계들의 평면도들 및 단면도들이다. 도 31a 내지 도 36a는 다중 핀들/FinFET들을 제외하고, 도 1에 예시된 기준 단면 A-A를 따라 예시된다. 도 31b 내지 도 36b는 다중 게이트들을 제외하고, 도 1에 예시된 기준 단면 B-B를 따라 예시된다. 도 31c 내지 도 34c는 평면도들을 예시한다.
도 31a, 도 31b 및 도 31c는 도 20a 및 도 20b에 대하여 상기 설명된 바와 같이, 마스크 스택(108)을 형성한 후의 마스크 층(108C)의 패터닝 프로세스를 예시한다. 도 31c는 평면도를 예시하고, 도 31a는 도 31c의 라인 AA를 따른 단면도를 예시하고, 도 31b는 도 31c의 라인 BB를 따른 단면도를 예시한다. 패터닝 프로세스는 마스크 층(108C) 내에 복수의 개구들(140)을 형성한다. 개구들(140)은 마스크 층(108B)의 일부를 노출시킨다. 몇몇 실시예들에서, 마스크 층(108C)은 도 21a, 도 21b 및 도 21c를 참조하여 위에서 설명된 프로세스 단계들을 사용하여 패터닝되며, 여기서 설명은 반복되지 않는다.
몇몇 실시예들에서, 패터닝된 마스크 층(108C)은 도 31c에 예시된 평면도에서 제1 방향(예컨대, X 방향)을 따라 연장되고 제1 방향에 수직인 제2 방향(예컨대, Y 방향)으로 이격되는 복수의 세장형(enlarged) 부분들을 포함한다. 몇몇 실시예들에서, 복수의 세장형 부분들은 불균일한 피치를 갖는다. 다른 실시예들에서, 복수의 세장형 부분들은 균일한 피치를 갖는다. 몇몇 실시예들에서, (Y 방향과 같은) 제2 방향을 따라 인접한 세장형 부분들 사이의 거리는 에피택셜 소스/드레인 영역들(82)에 전기적 연결을 제공하는 후속적으로 형성된 도전성 피처들의 폭을 설정한다. 예시된 실시예들에서, 패터닝된 마스크 층(108C)의 세장형 부분들의 제1 그룹은 균일한 폭을 갖고, 패터닝된 마스크 층(108C)의 세장형 부분들의 제2 그룹은 불균일한 폭을 갖는다. 제2 그룹의 세장형 부분들 각각은 제1 방향을 따라 교대로 배열된 균일한 폭의 제1 부분 및 불균일한 폭의 제2 부분을 포함한다. 몇몇 실시예들에서, 균일한 폭을 갖는 세장형 부분과 균일한 폭을 갖는 인접한 세장형 부분의 균일한 폭 부분 사이의 거리(D4)는 약 10 nm 내지 약 1000 nm이다. 몇몇 실시예들에서, 균일한 폭을 갖는 세장형 부분과 균일하지 않은 폭을 갖는 인접한 세장형 부분의 불균일한 폭 부분 사이의 거리(D5)는 약 10 nm 내지 약 1000 nm이다. 거리(D4) 및 거리(D5)의 값들은 FinFET 디바이스(1200)의 설계 레이아웃 요건들에 기초하여 달라질 수 있다.
도 32a, 도 32b 및 도 32c는 마스크 층(108B)의 패터닝 프로세스를 예시한다. 도 32c는 평면도를 예시하고, 도 32a는 도 32c의 라인 AA를 따른 단면도를 예시하고, 도 32b는 도 32c의 라인 BB를 따른 단면도를 예시한다. 패터닝 프로세스는 마스크 층(108B) 내에 복수의 개구들(142)을 형성한다. 개구들(142)은 마스크 층(108A)의 일부를 노출시킨다.
몇몇 실시예들에서, 마스크 층(108B)을 패터닝하기 전에, 도 22a, 도 22b 및 도 22c를 참조하여 상기 설명된 패터닝된 마스크(112)와 유사한 패터닝된 포토레지스트 마스크가 마스크 층(108B) 및 패터닝된 마스크 층(108C) 위에 형성된다. 예시된 실시예들에서, 패터닝된 포토레지스트 마스크(도 22a, 도 22b 및 도 22c 참조)의 세장형 부분들 사이의 거리는 도 32a, 도 32b 및 도 32c에 예시된 FinFET 디바이스(1200)의 일부의 폭보다 크고, 패터닝된 포토레지스트 마스크는 도 32a, 도 32b 및 도 32c에 도시되어 있지 않다.
패터닝된 포토레지스트 마스크를 형성한 후, 마스크 층(108B)은 패터닝된 마스크 층(108C) 및 패터닝된 포토레지스트 마스크를 결합된 에칭 마스크로서 사용하여 패터닝된다. 몇몇 실시예들에서, 마스크 층(108B)은 도 23a, 도 23b 및 도 23c를 참조하여 위에서 설명된 프로세스 단계들을 사용하여 패터닝되며, 여기서 설명은 반복되지 않는다. 마스크 층(108B)의 패터닝 프로세스를 완료한 후에, 패터닝된 포토레지스트 마스크(112)는 허용가능한 애싱 프로세스에 이은 습식 세정 프로세스에 의해 제거된다.
도 33a, 도 33b 및 도 33c는 마스크 층(108A)의 패터닝 프로세스를 예시한다. 도 33c는 평면도를 예시하고, 도 33a는 도 33c의 라인 AA를 따른 단면도를 예시하고, 도 33b는 도 33c의 라인 BB를 따른 단면도를 예시한다. 패터닝 프로세스는 마스크 층(108A) 내에 복수의 개구들(144)을 형성한다. 개구들(144)은 ILD(106)의 일부를 노출시킨다. 몇몇 실시예들에서, 마스크 층(108A)은 도 24a, 도 24b 및 도 24c를 참조하여 위에서 설명된 프로세스 단계들을 사용하여 패터닝되며, 여기서 설명은 반복되지 않는다.
마스크 층(108A)의 패터닝 프로세스를 완료한 후, 패터닝된 마스크 층(108C)(도 32a, 도 32b 및 도 32c 참조)가 제거된다. 몇몇 실시예들에서, 패터닝된 마스크 층(108C)은 도 24a, 도 24b 및 도 24c를 참조하여 위에서 설명된 프로세스 단계들을 사용하여 제거되며, 여기서 설명은 반복되지 않는다.
도 34a, 도 34b 및 도 34c는 개구들(146)을 형성하기 위한 ILD들(88 및 106), 유전체 층(104) 및 CESL(87)의 패터닝 프로세스를 예시한다. 도 34c는 평면도를 예시하고, 도 34a는 도 34c의 라인 AA를 따른 단면도를 예시하고, 도 34b는 도 34c의 라인 BB를 따른 단면도를 예시한다. 몇몇 실시예들에서, ILD들(88 및 106), 유전체 층(104) 및 CESL(87)은 도 25a, 도 25b 및 도 25c를 참조하여 위에서 설명된 프로세스 단계들을 사용하여 패터닝되며, 여기서 설명은 반복되지 않는다.
몇몇 실시예들에서, 패터닝 프로세스는 패터닝된 마스크 층(108B)을 완전히 제거할 수 있고, 패터닝된 마스크 층(108A)을 부분적으로 또는 완전히 제거할 수 있다(도 33a, 도 33b 및 도 33c 참조). 패터닝 프로세스가 패터닝된 마스크 층(108A)을 부분적으로 제거하는 몇몇 실시예들에서, 패터닝된 마스크 층(108A)의 나머지 부분은 도 25a, 도 25b 및 도 25c를 참조하여 전술한 바와 같이 제거되고, 여기서 설명은 반복되지 않는다.
도 35a 및 도 35b에서, 실리사이드 층들(120)은 도 26a 및 도 26b를 참조하여 위에서 설명된 프로세스 단계들을 사용하여 개구들(146)(도 34a, 도 34b 및 도 34c 참조)을 통해 에피택셜 소스/드레인 영역들(82) 위에 형성되고, 여기서 설명은 반복되지 않는다. 실리사이드 층들(120)을 형성한 후, 도전성 피처들(122)이 도 26a 및 도 26b를 참조하여 위에서 설명된 프로세스 단계들을 사용하여 개구들(146)에 형성되며, 여기서 설명은 반복되지 않는다.
도 36a 및 도 36b에서, ILD(124)는 도 27a 및 27b를 참조하여 위에서 설명된 프로세스 단계들을 사용하여 유전체 층(104) 및 도전성 피처들(122) 위에 형성되며, 여기서 설명은 반복되지 않는다. ILD(124)를 형성한 후, 도전성 피처들(130 및 132)이 도 28a 및 도 28b를 참조하여 위에서 설명된 프로세스 단계들을 사용하여 형성되며, 여기서 설명은 반복되지 않는다. 피처들(130 및 132)을 형성한 후, 도 29a 및 도 29b를 참조하여 위에서 설명된 프로세스 단계들을 사용하여 상호연결 구조물(134)이 도전성 피처들(130 및 132) 및 ILD(124) 위에 형성되며, 여기서 설명은 반복되지 않는다.
도 37a 및 도 37b는 몇몇 실시예들에 따른 FinFET 디바이스(1300)의 단면도들을 예시한다. 도 37a는 다중 핀들/FinFET들을 제외하고, 도 1에 예시된 기준 단면 A-A를 따라 예시된다. 도 37b는 다중 게이트들을 제외하고, 도 1에 예시된 기준 단면 B-B를 따라 예시된다. 몇몇 실시예들에서, FinFET 디바이스(1300)는 FinFET 디바이스(1200)(도 36a 및 도 36b 참조)와 유사하며, 유사한 피처들은 유사한 참조 번호로 라벨링되고, 유사한 피처들에 대한 설명은 여기서 반복되지 않는다. 몇몇 실시예들에서, FinFET 디바이스(1300)는 도 31a, 도 31b, 도 31c, 도 32a, 도 32b, 도 32c, 도 33a, 도 33b, 도 33c, 도 34a, 도 34b, 도 34c, 도 35a, 도 35b, 도 36a 및 도 36b를 참조하여 위에서 설명된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수 있으며, 여기서 설명은 반복되지 않는다. 도전성 피처들(130)이 ILD(124)에 의해 도전성 피처들(132)로부터 전기적으로 절연되는 FinFET 디바이스(1200)와 대조적으로, FinFET 디바이스(1300)에서, 도전성 피처들(130 및 132) 중 일부는, 도전성 피처들(130) 중 적어도 하나가 도전성 피처들(132) 중 적어도 하나와 병합되어 결합된 도전성 피처(136)를 형성하도록 형성될 수 있다. 도전성 피처(136)는 도전성 피처(122)를 관통해 게이트 스택(96)을 각각의 에피택셜 소스/드레인 영역(82)에 전기적으로 연결한다.
도 38a, 도 38b, 도 39a, 도 39b, 도 40a, 도 40b, 41a, 및 도 41b는 몇몇 실시예들에 따른 FinFET 디바이스(1400)의 제조에서 중간 단계들의 단면도들이다. 도 38a 내지 도 41a는 다중 핀들/FinFET들을 제외하고, 도 1에 예시된 기준 단면 A-A를 따라 예시된다. 도 38b 내지 도 41b는 다중 게이트들을 제외하고, 도 1에 예시된 기준 단면 B-B를 따라 예시된다.
도 38a 및 38b는 도 26a 및 26b에 예시된 FinFET 디바이스(1000)의 중간 구조물 또는 도 35a 및 35b에 예시된 FinFET 디바이스(1200)의 중간 구조물과 유사한 FinFET 디바이스(1400)의 중간 구조물을 예시하며, 유사한 피처들은 유사한 참조 번호들로 라벨링되고 유사한 피처들에 대한 설명은 여기서 반복되지 않는다. 몇몇 실시예들에서, 도 38a 및 도 38b에 예시된 FinFET 디바이스(1400)의 중간 구조물은 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a 및 도 26b를 참조하여 상기 설명된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수 있으며, 여기서 설명은 반복되지 않는다. 다른 실시예들에서, 도 38a 및 도 38b에 예시된 FinFET 디바이스(1400)의 중간 구조물은 도 31a, 도 31b, 도 31c, 도 32a, 도 32b, 도 32c, 도 33a, 도 33b, 도 33c, 도 34a, 도 34b, 도 34c, 도 35a 및 도 35b를 참조하여 위에서 설명된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수 있으며, 여기서 설명은 반복되지 않는다. 예시된 실시예에서, 도 26a 및 도 26b 또는 도 35a 및 도 35b를 참조하여 상기 설명된 평탄화 프로세스는 유전체 층(104)이 완전히 제거되도록 수행된다. 평탄화 프로세스를 수행한 후, 도전성 피처들(122)의 상부면들 및 유전체 층(102)의 상부면은 평탄화 프로세스의 프로세스 편차들 내에서 실질적으로 평탄하거나 동일 평면 상에 있다.
도 39a 및 도 39b에서, 유전체 층(148)은 도전성 피처들(122) 및 유전체 층(102) 위에 형성된다. 몇몇 실시예들에서, 유전체 층(148)은 산소를 포함하지 않는 재료들을 포함한다. 몇몇 실시예들에서, 유전체 층(148)은 도 16a 및 도 16b를 참조하여 상기 설명된 I유전체 층(100)과 유사한 재료들 및 방법들을 사용하여 형성될 수 있으며, 설명은 여기서 반복되지 않는다. 몇몇 실시예들에서, 유전체 층(100) 및 유전체 층(148)은 동일한 재료를 포함한다. 다른 실시예들에서, 유전체 층(100) 및 유전체 층(148)은 상이한 재료들을 포함한다.
유전체 층(148)을 형성한 후, 도 27a 및 도 27b를 참조하여 위에서 설명된 프로세스 단계들을 사용하여 ILD(124)가 유전체 층(148) 위에 형성되며, 여기서 설명은 반복되지 않는다. 몇몇 실시예들에서, ILD(124) 및 유전체 층(148)은 ILD(124) 및 유전체 층(148)에 개구들(150)을 형성하기 위해 패터닝된다. 몇몇 실시예들에서, 개구들(150)은 도 27a 및 도 27b를 참조하여 상기 설명된 개구들(126)과 유사한 방식으로 형성될 수 있으며, 설명은 여기서 반복되지 않는다. 개구들(150)은 각각의 도전성 피처들(122)을 노출시킨다. 몇몇 실시예들에서, 개구(150)의 중심 축이 아래 놓인 도전성 피처(122)의 중심 축에 대해 측방향으로 이동되도록, (개구(150A)와 같은) 개구들의 일부는 아래 놓인 도전성 피처(122)에 대해 측방향으로 이동될 수 있다. 몇몇 실시예들에서, 이동으로 인해, 개구(150A)는 유전체 층(102)을 노출시키고, 유전체 층(102)의 상부면 아래로 연장되지 않는다. 몇몇 실시예들에서, 유전체 층(102)의 재료는 유전체 층(102)이 개구(150A)를 형성하는 동안 에칭 스탑 층으로서 작용하도록 선택된다. 이러한 실시예들에서, 개구(150A)는 유전체 층(102)의 상부면 아래로 연장되지 않는다. 따라서, 개구(150A)에 후속하여 형성되는 도전성 피처와 인접한 게이트 스택(96) 사이의 누설이 감소된다. 몇몇 실시예들에서, 개구들(150)을 형성하기 위한 에칭 프로세스를 위한 유전체 층(102)의 에칭 레이트에 대한 유전체 층(148)의 에칭 레이트의 비율은 약 2 내지 약 10이다.
또한, 도 39a 및 도 39b에서, 유전체 층들(100, 102 및 148) 및 ILD(124)는 유전체 층들(100, 102 및 148) 및 ILD(124)에 개구들(152)을 형성하도록 패터닝된다. 개구들(152)은 각각의 게이트 스택들(96)을 노출시킨다. 몇몇 실시예들에서, 개구들(152)은 도 27a 및 도 27b를 참조하여 상기 설명된 개구들(128)과 유사한 방식으로 형성될 수 있으며, 설명은 여기서 반복되지 않는다. 몇몇 실시예들에서, 개구들(152)은 개구들(150)을 형성한 후에 형성된다. 그러한 실시예들에서, 개구들(150)은 예를 들어, 개구들(152)을 형성하는 동안 마스크에 의해 보호된다. 다른 실시예들에서, 개구들(152)은 개구들(150)을 형성하기 전에 형성된다. 그러한 실시예들에서, 개구들(152)은 예를 들어, 개구들(150)을 형성하는 동안 마스크에 의해 보호된다.
도 40a 및 도 40b에서, 도전성 피처들(154)은 개구들(150) 내에 형성되고(도 39a 및 도 39b 참조), 도전성 피처들(156)은 개구들(152) 내에 형성된다(도 39a 및 도 39b 참조). 도전성 피처들(154) 및 각각의 도전성 피처들(122)은 각각의 에피택셜 소스/드레인 영역(82)에 전기적 연결을 제공한다. 따라서, 도전성 피처(154)와 각각의 도전성 피처(122)의 조합은 소스/드레인 콘택 플러그로서 또한 지칭될 수 있다. 도전성 피처들(156)은 각각의 게이트 스택들(96)에 전기적 연결을 제공한다. 따라서, 도전성 피처들(156)은 게이트 콘택 플러그들로서 또한 지칭될 수 있다.
몇몇 실시예들에서, 도전성 피처들(154 및 156)은 도 26a 및 도 26b를 참조하여 상기 설명된 도전성 피처들(122)과 유사한 재료들 및 방법들을 사용하여 형성될 수 있으며, 설명은 여기서 반복되지 않는다. 몇몇 실시예들에서, 도전성 피처들(154)의 도전성 충전 재료는 도전성 피처들(156)의 도전성 충전 재료와 동일하다. 다른 실시예들에서, 도전성 피처들(154)의 도전성 충전 재료는 도전성 피처들(156)의 도전성 충전 재료와 상이하다. 몇몇 실시예들에서, 도전성 피처들(154)의 도전성 충전 재료 및 도전성 피처들(156)의 도전성 충전 재료는 도전성 피처들(122)의 도전성 충전 재료와 동일하다. 다른 실시예들에서, 도전성 피처들(154)의 도전성 충전 재료 및 도전성 피처들(156)의 도전성 충전 재료는 도전성 피처들(122)의 도전성 충전 재료와 상이하다. 몇몇 실시예들에서, 도전성 피처들(154 및 156)의 상부면들 및 ILD(124)의 상부면은 실질적으로 평탄하거나 동일 평면 상에 있다.
또한, 도 40a 및 도 40b에서, 개구(150A)(도 39a 및 도 39b 참조)에 형성되는 도전성 피처(154A)는 아래 놓인 도전성 피처(122)에 대해 측방향으로 이동되어, 도전성 피처(154A)의 중심 축이 아래 놓인 도전성 피처(122)의 중심 축에 대해 측방향으로 이동된다. 도 39a 및 도 39b를 참조하여 상기 설명된 바와 같이 개구들(150A)을 형성함으로써, 도전성 피처(154A)의 최하부면은 유전체 층(102)의 상부면 아래로 연장되지 않는다. 따라서, 소스/드레인 콘택 플러그(도전성 피처들(154A 및 122)을 포함함)와 인접한 게이트 스택(96) 사이의 누설이 감소된다.
도 41a 및 도 41b에서, 몇몇 실시예들에서, 도 29a 및 도 29b를 참조하여 위에서 설명된 프로세스 단계들을 사용하여 상호연결 구조물(134)이 도전성 피처들(154 및 156) 및 ILD(124) 위에 형성되며, 여기서 설명은 반복되지 않는다.
도 42a 및 도 42b는 몇몇 실시예들에 따른 FinFET 디바이스(1500)의 단면도들을 예시한다. 도 42a는 다중 핀들/FinFET들을 제외하고, 도 1에 예시된 기준 단면 A-A를 따라 예시된다. 도 42b는 다중 게이트들을 제외하고, 도 1에 예시된 기준 단면 B-B를 따라 예시된다. 몇몇 실시예들에서, FinFET 디바이스(1500)는 FinFET 디바이스(1400)(도 41a 및 도 41b 참조)와 유사하며, 유사한 피처들은 유사한 참조 번호로 라벨링되고, 유사한 피처들에 대한 설명은 여기서 반복되지 않는다. 몇몇 실시예들에서, FinFET 디바이스(1500)는 도 38a, 도 38b, 도 39a, 도 39b, 도 40a, 도 40b, 도 41a 및 도 41b를 참조하여 위에서 설명된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수 있으며, 여기서 설명은 반복되지 않는다. 도전성 피처들(154)이 ILD(124)에 의해 도전성 피처들(156)로부터 전기적으로 절연되는 FinFET 디바이스(1400)와 대조적으로, FinFET 디바이스(1500)에서, 도전성 피처들(154 및 156) 중 일부는, 도전성 피처들(154) 중 적어도 하나가 도전성 피처들(156) 중 적어도 하나와 병합되어 결합된 도전성 피처(158)를 형성하도록 형성될 수 있다. 도전성 피처(158)는 각각의 도전성 피처(122)를 관통해 게이트 스택(96)을 각각의 에피택셜 소스/드레인 영역(82)에 전기적으로 연결한다.
도 43a 및 도 43b는 몇몇 실시예들에 따른 GAA 디바이스(1600)의 단면도들이다. GAA 디바이스(1600)는 또한 나노-FET 디바이스로서 지칭될 수 있다. GAA 디바이스(1600)는 FinFET 디바이스(1000)(도 29a 및 도 29b 참조) 또는 FinFET 디바이스(1200)(도 36a 및 도 36b 참조)와 유사하며, 유사한 피처들은 유사한 참조 번호로 라벨링되고, 유사한 피처들에 대한 설명은 여기서 반복되지 않는다. FinFET 디바이스(1000)(도 29a 및 도 29b 참조) 및 FinFET 디바이스(1200)(도 36a 및 36b 참조)에서, 활성 영역들은 핀들(52)을 포함한다. GAA 디바이스(1600)에서, 활성 영역들은 각각의 나노구조물들(160)이 각각의 게이트 스택(96)의 일부에 의해 둘러싸여 있도록 복수의 나노구조물들(160)을 포함한다. 나노구조물들(160)은 나노시트들, 나노와이어들 등을 포함할 수 있다. 몇몇 실시예들에서, 나노구조물들(160) 및 기판(50)은 동일한 반도체 재료를 포함한다. 다른 실시예들에서, 나노구조물들(160) 및 기판(50)은 상이한 반도체 재료들을 포함한다. 몇몇 실시예들에서, 게이트 스택들(96)의 일부는 인접한 나노구조물들(160) 사이에 개재된다. 몇몇 실시예들에서, 스페이서들(162)은 게이트 스택들(96)의 부분과 에피택셜 소스/드레인 영역들(82) 사이에 개재되고, 에피택셜 소스/드레인 영역들(82)과 게이트 스택들(96) 사이의 격리 피처로서 작용한다. 몇몇 실시예들에서, 약 3.5 미만인 k-값을 갖는 저 유전 상수(로우-k) 재료들과 같은 임의의 적합한 재료가 이용될 수 있으나, 스페이서들(162)은 실리콘 질화물 또는 실리콘 산질화물과 같은 재료를 포함한다.
도 44a 및 도 44b는 몇몇 실시예들에 따른 GAA 디바이스(1700)의 단면도들이다. GAA 디바이스(1700)는 또한 나노-FET 디바이스로서 지칭될 수 있다. GAA 디바이스(1700)는 FinFET 디바이스(1100)(도 30a 및 도 30b 참조) 또는 FinFET 디바이스(1300)(도 37a 및 도 37b 참조)와 유사하며, 유사한 피처들은 유사한 참조 번호로 라벨링되고, 유사한 피처들에 대한 설명은 여기서 반복되지 않는다. FinFET 디바이스(1100)(도 30a 및 도 30b 참조) 및 FinFET 디바이스(1300)(도 37a 및 37b 참조)에서, 활성 영역들은 핀들(52)을 포함한다. GAA 디바이스(1700)에서, 활성 영역들은 각각의 나노구조물들(160)이 각각의 게이트 스택(96)의 일부에 의해 둘러싸여 있도록 복수의 나노구조물들(160)을 포함한다. 나노구조물들(160)은 나노시트들, 나노와이어들 등을 포함할 수 있다. 몇몇 실시예들에서, 나노구조물들(160) 및 기판(50)은 동일한 반도체 재료를 포함한다. 다른 실시예들에서, 나노구조물들(160) 및 기판(50)은 상이한 반도체 재료들을 포함한다. 몇몇 실시예들에서, 게이트 스택들(96)의 일부는 인접한 나노구조물들(160) 사이에 개재된다. 몇몇 실시예들에서, 스페이서들(162)은 게이트 스택들(96)의 부분과 에피택셜 소스/드레인 영역들(82) 사이에 개재되고, 에피택셜 소스/드레인 영역들(82)과 게이트 스택들(96) 사이의 격리 피처로서 작용한다. 몇몇 실시예들에서, 약 3.5 미만인 k-값을 갖는 저 유전 상수(로우-k) 재료들과 같은 임의의 적합한 재료가 이용될 수 있으나, 스페이서들(162)은 실리콘 질화물 또는 실리콘 산질화물과 같은 재료를 포함한다.
도 45a 및 도 45b는 몇몇 실시예들에 따른 GAA 디바이스(1800)의 단면도들이다. GAA 디바이스(1800)는 또한 나노-FET 디바이스로서 지칭될 수 있다. GAA 디바이스(1800)는 FinFET 디바이스(1400)(도 41a 및 도 41b 참조)와 유사하며, 유사한 피처들은 유사한 참조 번호로 라벨링되고, 유사한 피처들에 대한 설명은 여기서 반복되지 않는다. FinFET 디바이스(1400)(도 41a 및 도 41b 참조)에서, 활성 영역들은 핀들(52)을 포함한다. GAA 디바이스(1800)에서, 활성 영역들은 각각의 나노구조물들(160)이 각각의 게이트 스택(96)의 일부에 의해 둘러싸여 있도록 복수의 나노구조물들(160)을 포함한다. 나노구조물들(160)은 나노시트들, 나노와이어들 등을 포함할 수 있다. 몇몇 실시예들에서, 나노구조물들(160) 및 기판(50)은 동일한 반도체 재료를 포함한다. 다른 실시예들에서, 나노구조물들(160) 및 기판(50)은 상이한 반도체 재료들을 포함한다. 몇몇 실시예들에서, 게이트 스택들(96)의 일부는 인접한 나노구조물들(160) 사이에 개재된다. 몇몇 실시예들에서, 스페이서들(162)은 게이트 스택들(96)의 부분과 에피택셜 소스/드레인 영역들(82) 사이에 개재되고, 에피택셜 소스/드레인 영역들(82)과 게이트 스택들(96) 사이의 격리 피처로서 작용한다. 몇몇 실시예들에서, 약 3.5 미만인 k-값을 갖는 저 유전 상수(로우-k) 재료들과 같은 임의의 적합한 재료가 이용될 수 있으나, 스페이서들(162)은 실리콘 질화물 또는 실리콘 산질화물과 같은 재료를 포함한다.
도 46a 및 도 46b는 몇몇 실시예들에 따른 GAA 디바이스(1900)의 단면도들이다. GAA 디바이스(1900)는 또한 나노-FET 디바이스로서 지칭될 수 있다. GAA 디바이스(1900)는 FinFET 디바이스(1500)(도 42a 및 도 42b 참조)와 유사하며, 유사한 피처들은 유사한 참조 번호로 라벨링되고, 유사한 피처들에 대한 설명은 여기서 반복되지 않는다. FinFET 디바이스(1500)(도 42a 및 도 42b 참조)에서, 활성 영역들은 핀들(52)을 포함한다. GAA 디바이스(1900)에서, 활성 영역들은 각각의 나노구조물들(160)이 각각의 게이트 스택(96)의 일부에 의해 둘러싸여 있도록 복수의 나노구조물들(160)을 포함한다. 나노구조물들(160)은 나노시트들, 나노와이어들 등을 포함할 수 있다. 몇몇 실시예들에서, 나노구조물들(160) 및 기판(50)은 동일한 반도체 재료를 포함한다. 다른 실시예들에서, 나노구조물들(160) 및 기판(50)은 상이한 반도체 재료들을 포함한다. 몇몇 실시예들에서, 게이트 스택들(96)의 일부는 인접한 나노구조물들(160) 사이에 개재된다. 몇몇 실시예들에서, 스페이서들(162)은 게이트 스택들(96)의 부분과 에피택셜 소스/드레인 영역들(82) 사이에 개재되고, 에피택셜 소스/드레인 영역들(82)과 게이트 스택들(96) 사이의 격리 피처로서 작용한다. 몇몇 실시예들에서, 약 3.5 미만인 k-값을 갖는 저 유전 상수(로우-k) 재료들과 같은 임의의 적합한 재료가 이용될 수 있으나, 스페이서들(162)은 실리콘 질화물, 실리콘 산질화물과 같은 재료를 포함한다.
도 47a, 도 47b, 도 48a 및 도 48b는 몇몇 실시예들에 따른 산소 함유 유전체 층(102)의 제조에서의 중간 단계들의 단면도들이다. 도 47a 및 도 48a는 다중 핀들/FinFET들을 제외하고, 도 1에 예시된 기준 단면 A-A를 따라 예시된다. 도 47b 및 도 48b는 다중 게이트들을 제외하고, 도 1에 예시된 기준 단면 B-B를 따라 예시된다.
도 47a 및 도 47b에서, 도 17a 및 도 17b의 구조물을 형성한 후, 산소 첨가 프로세스(164)가 유전체 층(100)의 상부 부분에 수행된다. 몇몇 실시예들에서, 산소 첨가 프로세스(164)는 유전체 층(100)의 상부 부분의 유전체 재료를 유전체 재료의 산화물로 변환한다. 몇몇 실시예들에서, 산소 첨가 프로세스(164)는 플라즈마 처리 프로세스, 스팀 어닐링 프로세스, 오존 어닐링 프로세스, 급속 열 산화 프로세스, 산소 주입 프로세스, 이들의 조합 등을 포함한다. 몇몇 실시예들에서, 산소 첨가 프로세스(164)가 플라즈마 처리 프로세스를 포함하는 경우, 플라즈마 프로세스는 O2, N2O, CO2, H2O, 이들의 조합 등을 포함하는 가스 혼합물로부터 생성된 플라즈마를 사용하여 수행된다. 몇몇 실시예들에서, 산소 첨가 프로세스(164)이 스팀 어닐링 프로세스를 포함하는 경우, 유전체 층(100)의 상부 부분의 유전체 재료는 약 400 ℃ 내지 약 600 ℃의 온도에서 수증기에 노출된다. 몇몇 실시예들에서, 산소 첨가 프로세스(164)가 오존 어닐링 프로세스를 포함하는 경우, 유전체 층(100)의 상부 부분의 유전체 재료는 약 100 ℃ 미만의 온도에서 오존(O3), 또는 오존(O3)과 산소(O2)의 혼합물에 노출된다. 몇몇 실시예들에서, 산소 첨가 프로세스(164)가 급속 열 산화 프로세스를 포함하는 경우, 급속 열 산화 프로세스는 약 1 초 내지 약 100 초의 지속기간 동안 약 20 ℃ 내지 약 700 ℃의 온도에서 수행된다. 몇몇 실시예들에서, 산소 첨가 프로세스(164)가 산소 주입 프로세스를 포함하는 경우, 산소 주입 프로세스는 약 1 keV 내지 약 30 keV의 주입 에너지를 갖는 산소 이온을 사용하여 유전체 층(100)의 상부 부분에 수행된다.
도 48a 및 도 48b는 산소 첨가 프로세스(164)를 수행한 후의 도 47a 및 도 47b의 구조물을 예시한다. 몇몇 실시예들에서, 산소 첨가 프로세스(164)는 유전체 층(100)의 상부 부분을 산소 함유 유전체 층(102)으로 변환한다. 몇몇 실시예들에서, 산소 함유 유전체 층(102)은 유전체 층(100)의 재료의 산화물을 포함한다. 몇몇 실시예들에서, 산소 함유 유전체 층(102)은 약 20 nm 내지 약 100 nm의 두께를 갖는다. 몇몇 실시예들에서, 게이트 스택(96)이 산소 첨가 프로세스(164)로 인해 산화되는 것을 방지하기 위해 유전체 층(100)의 산화되지 않은 부분의 두께가 적어도 3 nm가 되도록, 산소 첨가 프로세스(164)가 수행된다.
도 49a, 도 49b, 도 50a, 도 50b, 도 51a 및 도 51b는 몇몇 실시예들에 따른 산소 함유 유전체 층(102)의 제조에서의 중간 단계들의 단면도들이다. 도 49a, 도 50a 및 도 51a는 다중 핀들/FinFET들을 제외하고, 도 1에 예시된 기준 단면 A-A를 따라 예시된다. 도 49b, 도 50b 및 도 51b는 다중 게이트들을 제외하고, 도 1에 예시된 기준 단면 A-A를 따라 예시된다.
도 49a 및 도 49b에서, 도 17a 및 도 17b의 구조물을 형성한 후, 유전체 층(100)은 ILD(88)의 상부면 아래로 깊이(D6)까지 리세스되어 리세스들(166)을 형성한다. 몇몇 실시예들에서, 깊이(D6)는 약 20 nm 내지 약 100 nm이다. 몇몇 실시예들에서, 리세싱 프로세스는 적합한 에칭 프로세스를 포함한다. 에칭 프로세스는 유전체 층(100)의 재료에 대해 선택적일 수 있다. 적합한 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 이들의 조합을 포함할 수 있다. 적합한 습식 에칭 프로세스는 H3PO4 등과 같은 에천트들을 사용하여 수행될 수 있다. 적합한 건식 에칭 프로세스는 CF4, CHF3, CH2F2, C4F8, Ar, O2, N2, 이들의 조합 등과 같은 에천트들을 사용하여 수행될 수 있다.
도 50a 및 도 50b에서, 유전체 층(168)은 리세스들(166)(도 49a 및 도 49b 참조) 내에 그리고 ILD(88) 위에 형성된다. 몇몇 실시예들에서, 유전체 재료(168)는 리세스들(166)을 과도 충전한다. 몇몇 실시예들에서, 유전체 재료(168)는 산소 함유 재료들을 포함한다. 몇몇 실시예들에서, 유전체 재료(168)는 실리콘 산화물(SiO), 실리콘 산탄화물(SiOC), 이들의 조합 등을 포함하고, ALD, CVD, 이들의 조합 등을 사용하여 형성될 수 있다.
도 51a 및 도 51b에서, 리세스들(166)(도 49a 및 도 49b 참조)을 과도 충전하는 유전체 재료(168)의 부분들을 제거하기 위하여 유전체 재료(168)에 평탄화 프로세스가 수행된다. 몇몇 실시예들에서, 평탄화 프로세스는 CMP 프로세스, 에치 백 프로세스, 그라인딩 프로세스, 이들의 조합 등을 포함할 수 있다. 리세스들(166) 내의 유전체 재료(168)의 나머지 부분들은 유전체 층(102)을 형성한다. 평탄화 프로세스 후, 유전체 층(102)의 상부면 및 ILD(88)의 상부면은 평탄화 프로세스의 프로세스 편차들 내에서 실질적으로 평탄하거나 동일 평면 상에 있다.
실시예들은 장점들을 달성할 수 있다. 몇몇 실시예들에서, 상이한 유전체 재료들을 포함하는 복수의 유전체 층들이 반도체 디바이스의 게이트 스택들 위에 형성된다. 소스/드레인 콘택 플러그들과 인접한 게이트 스택들 사이의 누설이 감소되도록, 복수의 유전체 층들은 소스/드레인 콘택 플러그들의 형성을 허용한다. 소스/드레인 콘택 플러그들의 형성 동안 복수의 유전체 층들을 사용함으로써, 본 명세서에 논의된 다양한 실시예들은 반도체 디바이스의 전기적 성능을 향상시키는 것, 반도체 디바이스에 대한 상이한 애플리케이션 요건들에 기초하여 복수의 유전체 층들에 대한 상이한 스킴(scheme)들을 선택하는 것, 및 소스/드레인 콘택 플러그들을 형성하기 위한 에칭 및 리소그래피 프로세스 윈도우들을 확대하는 것을 허용한다.
실시예에 따라, 디바이스는 기판 위의 게이트 스택을 포함한다. 제1 유전체 층이 게이트 스택 위에 있다. 제1 유전체 층은 제1 재료를 포함한다. 제2 유전체 층은 제1 유전체 층 위에 있다. 제2 유전체 층은 제1 재료와 상이한 제2 재료를 포함한다. 제1 도전성 피처가 게이트 스택에 인접해 있다. 제2 도전성 피처는 제1 도전성 피처의 최상부면 위에 있고 최상부면과 물리적으로 접촉한다. 제2 도전성 피처의 최하부면은 제2 유전체 층의 최상부면과 물리적으로 접촉한다.
실시예들은 하기의 피처들 중 하나 이상을 포함할 수 있다. 제1 도전성 피처의 최상부면이 제2 유전체 층의 최상부면과 동일한 높이인 디바이스. 제2 유전체 층 위의 제3 유전체 층을 더 포함하며, 제3 유전체 층은 제2 재료와 상이한 제3 재료를 포함하는 디바이스. 제2 도전성 피처가 제3 유전체 층을 관통해 연장되는 디바이스. 제1 도전성 피처의 최상부면이 제3 유전체 층의 최상부면과 동일한 높이인 디바이스. 제1 유전체 층이 질화물 재료, 탄화물 재료, 또는 탄질화물 재료를 포함하는 디바이스. 제2 재료가 산화물 재료를 포함하는 디바이스.
다른 실시예에 따라, 디바이스는 기판 위의 게이트 스택을 포함한다. 에피택셜 소스/드레인 영역이 게이트 스택에 인접한 기판 내에 있다. 제1 유전체 층이 게이트 스택 위에 있다. 제1 유전체 층은 제1 재료를 포함한다. 제1 재료는 산소를 포함하지 않는다. 제2 유전체 층은 제1 유전체 층 위에 있다. 제2 유전체 층은 제2 재료를 포함한다. 제2 재료는 산소 함유 재료이다. 제3 유전체 층은 제2 유전체 층 위에 있다. 제3 유전체 층은 제3 재료를 포함한다. 제3 재료는 산소를 포함하지 않는다. 제1 도전성 피처는 에피택셜 소스/드레인 영역 위에 있고, 에피택셜 소스/드레인 영역과 전기적으로 접촉한다. 제2 도전성 피처는 제1 도전성 피처 위에 있다. 제2 도전성 피처가 제3 유전체 층을 관통해 연장되는 디바이스. 제2 도전성 피처는 제2 유전체 층의 최상부면 및 제1 도전성 피처의 최상부면과 물리적으로 접촉한다.
실시예들은 하기의 피처들 중 하나 이상을 포함할 수 있다. 제1 도전성 피처의 최상부면이 제2 유전체 층의 최상부면과 동일한 높이인 디바이스. 제1 도전성 피처의 최상부면이 제3 유전체 층의 최상부면과 동일한 높이인 디바이스. 제2 도전성 피처가 제1 도전성 피처에 대하여 측방향으로 이동되는 디바이스. 게이트 스택 위의 제3 도전성 피처를 더 포함하며, 제3 도전성 피처는 제1 유전체 층 및 제2 유전체 층을 관통해 연장되고, 제3 도전성 피처는 게이트 스택의 최상부면과 물리적으로 접촉하는, 디바이스. 제2 도전성 피처의 최상부면이 제3 도전성 피처의 최상부면과 동일한 높이인 디바이스.
또 다른 실시예에 따라, 방법은 기판 위에 게이트 스택을 형성하는 단계를 포함한다. 게이트 스택이 제1 리세스를 형성하기 위해 리세싱된다. 제1 리세스 내에서 게이트 스택 위에 캡 층이 형성된다. 캡 층은 게이트 스택 위의 제1 재료 및 제1 재료 위의 제2 재료를 포함한다. 제2 재료는 제1 재료와 상이하다. 제1 도전성 피처가 게이트 스택에 인접하여 형성된다. 제2 도전성 피처는 제1 도전성 피처 위에 형성된다. 제2 도전성 피처는 캡 층의 최상부면 및 제1 도전성 피처의 최상부면과 물리적으로 접촉한다.
실시예들은 하기의 피처들 중 하나 이상을 포함할 수 있다. 캡 층을 형성하는 단계는: 제1 재료로 제1 리세스를 충전하는(filling) 단계; 제2 리세스를 형성하기 위해 제1 재료를 리세싱하는 단계; 및 제2 재료로 제2 리세스를 충전하는 단계를 포함하는, 방법. 캡 층을 형성하는 단계는: 제1 재료로 제1 리세스를 충전하는 단계; 및 제1 재료의 상부 부분에 산소 첨가 프로세스를 수행하는 단계 ― 산소 첨가 프로세스는 제1 재료의 상부 부분을 제2 재료로 변환함 ― 를 포함하는, 방법. 산소 첨가 프로세스는 플라즈마 처리 프로세스, 스팀 어닐링 프로세스, 오존 어닐링 프로세스, 급속 열 산화 프로세스, 또는 산소 주입 프로세스를 포함하는 방법. 제1 재료는 질화물 재료, 탄화물 재료, 또는 탄질화물 재료를 포함하고, 제2 재료는 산화물 재료를 포함하는 방법. 제1 도전성 피처를 형성하기 전에, 캡 층 위에 유전체 층을 형성하는 단계를 더 포함하며, 유전체 층은 제2 재료와 상이한 제3 재료를 포함하고, 제1 도전성 피처의 최상부면은 유전체 층의 최상부면과 동일한 높이인 방법. 제1 도전성 피처를 형성한 후에, 캡 층 및 제1 도전성 피처 위에 유전체 층을 형성하는 단계를 더 포함하며, 유전체 층은 제2 재료와 상이한 제3 재료를 포함하고, 제1 도전성 피처의 최상부면은 캡 층의 최상부면과 동일한 높이인 방법.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 디바이스에 있어서,
기판 위의 게이트 스택;
상기 게이트 스택 위에 있고, 제1 재료를 포함하는 제1 유전체 층;
상기 제1 유전체 층 위에 있고, 상기 제1 재료와 상이한 제2 재료를 포함하는 제2 유전체 층;
상기 게이트 스택에 인접한 제1 도전성 피처; 및
상기 제1 도전성 피처의 최상부면 위에 있고 상기 최상부면과 물리적으로 접촉하는 제2 도전성 피처 ― 상기 제2 도전성 피처의 최하부면은 상기 제2 유전체 층의 최상부면과 물리적으로 접촉함 ―
를 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 도전성 피처의 최상부면은 상기 제2 유전체 층의 최상부면과 동일한 높이인 것인, 디바이스.
실시예 3. 실시예 1에 있어서,
상기 제2 유전체 층 위의 제3 유전체 층을 더 포함하며, 상기 제3 유전체 층은 상기 제2 재료와 상이한 제3 재료를 포함하는 것인, 디바이스.
실시예 4. 실시예 3에 있어서,
상기 제2 도전성 피처는 상기 제3 유전체 층을 관통해 연장되는 것인, 디바이스.
실시예 5. 실시예 3에 있어서,
상기 제1 도전성 피처의 최상부면은 상기 제3 유전체 층의 최상부면과 동일한 높이인 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 제1 유전체 층은 질화물 재료, 탄화물 재료, 또는 탄질화물 재료를 포함하는 것인, 디바이스.
실시예 7. 실시예 1에 있어서,
상기 제2 재료는 산화물 재료를 포함하는 것인, 디바이스.
실시예 8. 디바이스에 있어서,
기판 위의 게이트 스택;
상기 게이트 스택에 인접한, 상기 기판 내의 에피택셜 소스/드레인 영역;
상기 게이트 스택 위에 있고, 제1 재료를 포함하는 제1 유전체 층 ― 상기 제1 재료는 산소를 포함하지 않음 ― ;
상기 제1 유전체 층 위에 있고, 제2 재료를 포함하는 제2 유전체 층 ― 상기 제2 재료는 산소 함유 재료임 ― ;
상기 제2 유전체 층 위에 있고, 제3 재료를 포함하는 제3 유전체 층 ― 상기 제3 재료는 산소를 포함하지 않음 ― ;
상기 에피택셜 소스/드레인 영역 위에 있고, 상기 에피택셜 소스/드레인 영역과 전기적으로 접촉하는 제1 도전성 피처; 및
상기 제1 도전성 피처 위에 있고, 상기 제3 유전체 층을 관통해 연장되는 제2 도전성 피처 ― 상기 제2 도전성 피처는 상기 제2 유전체 층의 최상부면 및 상기 제1 도전성 피처의 최상부면과 물리적으로 접촉함 ―
를 포함하는, 디바이스.
실시예 9. 실시예 8에 있어서,
상기 제1 도전성 피처의 최상부면은 상기 제2 유전체 층의 최상부면과 동일한 높이인 것인, 디바이스.
실시예 10. 실시예 8에 있어서,
상기 제1 도전성 피처의 최상부면은 상기 제3 유전체 층의 최상부면과 동일한 높이인 것인, 디바이스.
실시예 11. 실시예 8에 있어서,
상기 제2 도전성 피처는 상기 제1 도전성 피처에 대하여 측방향으로 이동되는 것인, 디바이스.
실시예 12. 실시예 8에 있어서,
상기 게이트 스택 위의 제3 도전성 피처를 더 포함하며, 상기 제3 도전성 피처는 상기 제1 유전체 층 및 상기 제2 유전체 층을 관통해 연장되고, 상기 제3 도전성 피처는 상기 게이트 스택의 최상부면과 물리적으로 접촉하는 것인, 디바이스.
실시예 13. 실시예 12에 있어서,
상기 제2 도전성 피처의 최상부면은 상기 제3 도전성 피처의 최상부면과 동일한 높이인 것인, 디바이스.
실시예 14. 방법에 있어서,
기판 위에 게이트 스택을 형성하는 단계;
제1 리세스를 형성하기 위해 상기 게이트 스택을 리세싱하는 단계;
상기 제1 리세스 내에서 상기 게이트 스택 위에 캡 층을 형성하는 단계 ― 상기 캡 층은 상기 게이트 스택 위의 제1 재료 및 상기 제1 재료 위의 제2 재료를 포함하고, 상기 제2 재료는 상기 제1 재료와 상이함 ― ;
상기 게이트 스택에 인접하여 제1 도전성 피처를 형성하는 단계; 및
상기 제1 도전성 피처 위에 제2 도전성 피처를 형성하는 단계 ― 상기 제2 도전성 피처는 상기 캡 층의 최상부면 및 상기 제1 도전성 피처의 최상부면과 물리적으로 접촉함 ―
를 포함하는, 방법.
실시예 15. 실시예 14에 있어서,
상기 캡 층을 형성하는 단계는:
상기 제1 재료로 상기 제1 리세스를 충전하는(filling) 단계;
상기 제2 리세스를 형성하기 위해 상기 제1 재료를 리세싱하는 단계; 및
상기 제2 재료로 상기 제2 리세스를 충전하는 단계
를 포함하는 것인, 방법.
실시예 16. 실시예 14에 있어서,
상기 캡 층을 형성하는 단계는:
상기 제1 재료로 상기 제1 리세스를 충전하는 단계; 및
상기 제1 재료의 상부 부분에 산소 첨가 프로세스를 수행하는 단계 ― 상기 산소 첨가 프로세스는 상기 제1 재료의 상부 부분을 상기 제2 재료로 변환함 ―
를 포함하는 것인, 방법.
실시예 17. 실시예 16에 있어서,
상기 산소 첨가 프로세스는 플라즈마 처리 프로세스, 스팀 어닐링 프로세스, 오존 어닐링 프로세스, 급속 열 산화 프로세스, 또는 산소 주입 프로세스를 포함하는 것인, 방법.
실시예 18. 실시예 14에 있어서,
상기 제1 재료는 질화물 재료, 탄화물 재료, 또는 탄질화물 재료를 포함하고, 상기 제2 재료는 산화물 재료를 포함하는 것인, 방법.
실시예 19. 실시예 14에 있어서,
상기 제1 도전성 피처를 형성하기 전에, 상기 캡 층 위에 유전체 층을 형성하는 단계를 더 포함하며, 상기 유전체 층은 상기 제2 재료와 상이한 제3 재료를 포함하고, 상기 제1 도전성 피처의 최상부면은 상기 유전체 층의 최상부면과 동일한 높이인 것인, 방법.
실시예 20. 실시예 14에 있어서,
상기 제1 도전성 피처를 형성한 후에, 상기 캡 층 및 상기 제1 도전성 피처 위에 유전체 층을 형성하는 단계를 더 포함하며, 상기 유전체 층은 상기 제2 재료와 상이한 제3 재료를 포함하고, 상기 제1 도전성 피처의 최상부면은 상기 캡 층의 최상부면과 동일한 높이인 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    기판 위의 게이트 스택;
    상기 게이트 스택 위에 있고, 제1 재료를 포함하는 제1 유전체 층;
    상기 제1 유전체 층 위에 있고, 상기 제1 재료와 상이한 제2 재료를 포함하는 제2 유전체 층;
    상기 게이트 스택에 인접한 제1 도전성 피처; 및
    상기 제1 도전성 피처의 최상부면 위에 있고 상기 최상부면과 물리적으로 접촉하는 제2 도전성 피처 ― 상기 제2 도전성 피처의 최하부면은 상기 제2 유전체 층의 최상부면과 물리적으로 접촉함 ―
    를 포함하는, 디바이스.
  2. 제1항에 있어서,
    상기 제1 도전성 피처의 최상부면은 상기 제2 유전체 층의 최상부면과 동일한 높이인 것인, 디바이스.
  3. 제1항에 있어서,
    상기 제2 유전체 층 위의 제3 유전체 층을 더 포함하며, 상기 제3 유전체 층은 상기 제2 재료와 상이한 제3 재료를 포함하는 것인, 디바이스.
  4. 제3항에 있어서,
    상기 제2 도전성 피처는 상기 제3 유전체 층을 관통해 연장되는 것인, 디바이스.
  5. 제3항에 있어서,
    상기 제1 도전성 피처의 최상부면은 상기 제3 유전체 층의 최상부면과 동일한 높이인 것인, 디바이스.
  6. 제1항에 있어서,
    상기 제1 유전체 층은 질화물 재료, 탄화물 재료, 또는 탄질화물 재료를 포함하는 것인, 디바이스.
  7. 제1항에 있어서,
    상기 제2 재료는 산화물 재료를 포함하는 것인, 디바이스.
  8. 디바이스에 있어서,
    기판 위의 게이트 스택;
    상기 게이트 스택에 인접한, 상기 기판 내의 에피택셜 소스/드레인 영역;
    상기 게이트 스택 위에 있고, 제1 재료를 포함하는 제1 유전체 층 ― 상기 제1 재료는 산소를 포함하지 않음 ― ;
    상기 제1 유전체 층 위에 있고, 제2 재료를 포함하는 제2 유전체 층 ― 상기 제2 재료는 산소 함유 재료임 ― ;
    상기 제2 유전체 층 위에 있고, 제3 재료를 포함하는 제3 유전체 층 ― 상기 제3 재료는 산소를 포함하지 않음 ― ;
    상기 에피택셜 소스/드레인 영역 위에 있고, 상기 에피택셜 소스/드레인 영역과 전기적으로 접촉하는 제1 도전성 피처; 및
    상기 제1 도전성 피처 위에 있고, 상기 제3 유전체 층을 관통해 연장되는 제2 도전성 피처 ― 상기 제2 도전성 피처는 상기 제2 유전체 층의 최상부면 및 상기 제1 도전성 피처의 최상부면과 물리적으로 접촉함 ―
    를 포함하는, 디바이스.
  9. 제8항에 있어서,
    상기 게이트 스택 위의 제3 도전성 피처를 더 포함하며, 상기 제3 도전성 피처는 상기 제1 유전체 층 및 상기 제2 유전체 층을 관통해 연장되고, 상기 제3 도전성 피처는 상기 게이트 스택의 최상부면과 물리적으로 접촉하는 것인, 디바이스.
  10. 방법에 있어서,
    기판 위에 게이트 스택을 형성하는 단계;
    제1 리세스를 형성하기 위해 상기 게이트 스택을 리세싱하는 단계;
    상기 제1 리세스 내에서 상기 게이트 스택 위에 캡 층을 형성하는 단계 ― 상기 캡 층은 상기 게이트 스택 위의 제1 재료 및 상기 제1 재료 위의 제2 재료를 포함하고, 상기 제2 재료는 상기 제1 재료와 상이함 ― ;
    상기 게이트 스택에 인접하여 제1 도전성 피처를 형성하는 단계; 및
    상기 제1 도전성 피처 위에 제2 도전성 피처를 형성하는 단계 ― 상기 제2 도전성 피처는 상기 캡 층의 최상부면 및 상기 제1 도전성 피처의 최상부면과 물리적으로 접촉함 ―
    를 포함하는, 방법.
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