KR20170112941A - 상이한 깊이들을 갖는 트렌치들을 형성하는 방법 - Google Patents

상이한 깊이들을 갖는 트렌치들을 형성하는 방법 Download PDF

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KR20170112941A
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Abstract

반도체 디바이스를 제조하는 방법은, 게이트 구조물을 포함하는 기판 위에 제 1 유전체 층을 형성하는 단계, 제 1 유전체 층 내에 제 1 트렌치를 형성하는 단계, 제 1 트렌치의 측벽들을 따라 유전체 스페이서들을 형성하는 단계, 유전체 스페이서들의 일부를 제거하여 측벽들의 일부를 노출시키는 단계, 제 1 트렌치 내에서, 유전체 스페이서들의 다른 부분 위에 그리고 제 1 트렌치의 측벽들의 노출된 부분들을 따라 제 1 금속 피처를 형성하는 단계, 제 1 금속 피처 및 게이트 구조물 위에 제 2 유전체 층을 형성하는 단계, 동일한 에칭 프로세스에서, 제 2 유전체 층을 관통하여 제 2 트렌치를 형성해서 제 1 금속 피처의 일부를 노출시키고, 제 2 유전체 층 및 제 1 유전체 층을 관통하여 제 3 트렌치를 형성해서 게이트 구조물의 일부를 노출시키는 단계를 포함한다.

Description

상이한 깊이들을 갖는 트렌치들을 형성하는 방법{A METHOD OF FORMING TRENCHES WITH DIFFERENT DEPTHS}
본 출원은 상이한 깊이들을 갖는 트렌치들을 형성하는 방법에 관한 것이다.
본 출원은 2016년 3월 25일에 출원된 미국 특허 가출원 제 62/313,472 호의 우선권을 주장하며, 이로써 이 가출원의 전체 개시는 참조로서 본원에 포함된다.
반도체 집적 회로(integrated circuit; IC) 산업은 급성장을 경험해왔다. IC 설계 및 재료에 있어서의 기술적 진보들은 각 세대가 이전의 세대들보다 보다 작고 보다 복잡한 회로들을 갖는 IC 세대들을 양산해왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호연결된 디바이스들의 개수)는 일반적으로 증가되어 온 반면에, 기하학적 사이즈[즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인)]는 감소되어 왔다.
이러한 스케일링 다운 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이익들을 제공한다. 그러한 스케일링 다운은 또한 IC 프로세싱 및 제조의 복잡성을 증가시켜왔다. 이러한 진보들이 실현되기 위해, IC 프로세싱 및 제조에 있어서의 유사한 개발들이 필요하다. 한 분야는 트랜지스터들과 다른 디바이스들 사이의 배선, 또는 상호연결부들이다. IC 디바이스들을 제조하는 기존의 방법들이 일반적으로 그 방법들의 의도된 목적들에 적합하지만, 그 방법들이 모든 면에서 전적으로 만족스럽지는 않았다. 예를 들어, 다양한 깊이들을 갖는 트렌치들을 형성하기 위한 견고한 프로세스들을 개발하는데 있어서 도전과제들이 발생한다.
본 개시의 양태들은 첨부 도면들과 연관하여 읽혀질 때 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 도면들 내의 다양한 피처들이 축척대로 도시되지 않았음을 유념한다. 실제로, 예시된 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따라 구축된 반도체 디바이스를 제조하기 위한 예시적인 방법의 흐름도이다.
도 2는 몇몇 실시예들에 따른 예시적인 초기 구조물의 단면도이다.
도 3, 도 4, 도 5, 도 6a, 도 6b, 도 7, 도 8, 도 9, 도 10a, 도 10b, 도 11, 도 12, 도 13, 도 14a, 도 14b, 도 15a, 도 15b, 및 도 16은 몇몇 실시예들에 따른 예시적인 반도체 디바이스의 단면도들이다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적으로 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제 1 및 제 2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 및 제 2 피처들 사이에 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
도 1은 몇몇 실시예들에 따른 하나 이상의 반도체 디바이스를 제조하는 방법(100)의 흐름도이다. 방법(100)은 예시에 불과하며, 청구범위에서 명시적으로 인용된 것을 넘어서까지 본 개시를 한정시키려는 의도가 있는 것은 아니다. 방법(100) 전에, 그 동안에, 및 그 후에 추가적인 동작들이 제공될 수 있고, 설명되는 몇몇 동작들은 방법의 추가적인 실시예들을 위해 대체되거나, 제거되거나, 또는 재위치될 수 있다. 방법(100)은, 도 2에 도시된 반도체 디바이스(200)의 초기 구조물(205) 및 도 3 내지 도 16에 도시된 반도체 디바이스(200)를 참조하여, 아래에서 상세히 논의된다.
보여질 바와 같이, 디바이스(200)는 평면형 FET 디바이스이다. 이는, 실시예들을 임의의 유형들의 디바이스들, 임의의 개수의 디바이스들, 임의의 개수의 영역들, 또는 임의의 구성의 구조물들 또는 영역들에 반드시 한정하는 것은 아니다. 예를 들어, 제공되는 발명내용은 FinFET 디바이스들 및 다른 유형의 다중 게이트(multi-gate) FET 디바이스들을 제조하는데 적용될 수 있다. 또한, 디바이스(200)는, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및/또는 다른 논리 회로들, 저항기들, 캐패시터들 및 인덕터들과 같은 수동 컴포넌트들 및 p형 FET(p-type FET; PFET)들, n형 FET(n-type FET; NFET)들, FinFET들, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET)들, 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터들, 바이폴라 트랜지스터들, 고전압 트랜지스터들, 고주파수 트랜지스터들, 다른 메모리 셀들과 같은 능동 컴포넌트들, 및 이들의 조합들을 포함할 수 있는 IC, 또는 그 일부의 프로세싱 동안 제조되는 중간 디바이스일 수 있다.
도 1 및 도 2를 참조하면, 방법(100)은 단계(102)에서 시작하여 반도체 디바이스(200)의 초기 구조물(205)을 수용한다. 초기 구조물(205)은 기판(210)을 포함한다. 기판(210)은 벌크 실리콘 기판일 수 있다. 대안적으로, 기판(210)은, 결정질(crystalline) 구조물 내의 실리콘 또는 게르마늄과 같은 원소(elementary) 반도체; 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬(antimonide)과 같은 화합물 반도체; 또는 이들의 조합들을 포함할 수 있다. 기판(210)이 또한 실리콘 온 절연체(silicon-on-insulator; SOI) 기판을 포함하는 것이 가능하다. SOI 기판들은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 다른 적절한 방법들을 사용하여 제조된다.
몇몇 예시적인 기판들(210)은 또한 절연체 층을 포함한다. 절연체 층은 실리콘 산화물, 사파이어, 및/또는 이들의 조합들을 포함하는 임의의 적절한 재료를 포함한다. 예시적인 절연체 층은 매립 산화물 층(buried oxide layer; BOX)일 수 있다. 절연체는 주입(예를 들어, SIMOX), 산화, 퇴적과 같은 임의의 적절한 프로세스, 및/또는 다른 적절한 프로세스에 의해 형성된다. 몇몇 예시적인 기판(210)에서, 절연체 층은 실리콘 온 절연체 기판의 컴포넌트(예를 들어, 층)이다.
기판(210)은 또한 다양한 도핑 영역들을 포함할 수 있다. 도핑 영역들은 붕소 또는 BF2와 같은 p형 도펀트들; 인 또는 비소와 같은 n형 도펀트들; 또는 이들의 조합들로 도핑될 수 있다. 도핑 영역들은 기판(210) 바로 위에, P웰(P-well) 구조물 내에, N웰(N-well) 구조물 내에, 이중웰(dual-well) 구조물 내에, 또는 융기형(raised) 구조물을 사용하여 형성될 수 있다. 기판(210)은 N형 금속 산화물 반도체 트랜지스터 디바이스를 위해 구성되는 영역들 및 P형 금속 산화물 반도체 트랜지스터 디바이스를 위해 구성되는 영역들과 같은 다양한 활성 영역들을 더 포함할 수 있다.
기판(210)은 또한 다양한 격리 피처들(220)을 포함할 수 있다. 격리 피처들(220)은 기판(210) 내의 다양한 디바이스 영역들을 분리한다. 격리 피처들(220)은 상이한 프로세싱 기술들을 사용하여 형성되는 상이한 구조물들을 포함한다. 예를 들어, 격리 피처들(220)은 얕은 트렌치 격리(shallow trench isolation; STI) 피처들을 포함할 수 있다. STI의 형성은 기판(210) 내에 트렌치를 에칭하는 단계, 및 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물과 같은 절연체 재료들로 트렌치 내를 채우는 단계를 포함할 수 있다. 채워지는 트렌치는, 트렌치를 채우는 실리콘 질화물을 갖는 열 산화물 라이너(liner) 층과 같은 다중층(multi-layer) 구조물을 가질 수 있다. 과잉 절연체 재료들을 폴리싱 백하고 격리 피처들(220)의 최상면을 평탄화하기 위해 화학적 기계적 폴리싱(chemical mechanical polishing; CMP)이 수행될 수 있다.
초기 구조물(205)은 또한 기판(210) 위에 복수의 제 1 도전성 피처들(230A, 230B 및 230C)을 포함한다. 몇몇 실시예들에서, 제 1 도전성 피처들(230A, 230B 및 230C)은 하이 k/금속 게이트[HK(high-k)/MG(metal gate)] 스택들을 포함하는 게이트 구조물들일 수 있다. 대안적으로, 몇몇 실시예에서, 제 1 도전성 피처들(230A, 230B 및 230C)은 또한 접촉부, 금속 비아, 및/또는 금속 라인과 같은 상호연결 구조물 중 일부를 포함할 수 있다. 일 실시예에서, 제 1 도전성 피처들(230A, 230B 및 230C)은 전극들, 캐패시터들, 저항기들 및/또는 저항기 중 일부를 포함할 수 있다. 간략화 및 명확화의 목적을 위해, 제 1 도전성 피처들(230A, 230B 및 230C)은 HK/MG들(230A, 230B 및 230C)로 칭해진다.
HK/MG들(230A, 230B 및 230C)은 계면 층들, 게이트 유전체 층들, 일 함수(work function) 금속 층들 및 채움 층들을 포함할 수 있다. 계면 층들은 실리콘 산화물 또는 실리콘 산화질화물과 같은 유전체 재료를 포함할 수 있고, 화학적 산화, 열 산화, ALD, CVD, 및/또는 다른 적절한 유전체에 의해 형성될 수 있다. 게이트 유전체 층은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란타늄 산화물(La2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 스트론튬 티탄산염(SrTiO3), 다른 적절한 금속 산화물들, 또는 이들의 조합들과 같은 하이 k 유전체 층을 포함할 수 있다. 게이트 유전체 층들은 ALD 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 일 함수 금속 층들은 NFET들을 위한 n형 일 함수 층 또는 PFET들을 위한 p형 일 함수 층일 수 있고, CVD, PVD, 및/또는 다른 적절한 프로세스에 의해 퇴적될 수 있다. p형 일 함수 층은, 비제한적인 예시로서 티타늄 질화물(titanium nitride; TiN), 탄탈륨 질화물(tantalum nitride; TaN), 루테늄(Ru), 몰리브데늄(Mo), 텅스텐(W), 백금(Pt), 또는 이들의 조합들의 그룹으로부터 선택되는, 충분히 큰 유효 일 함수를 갖는 금속을 포함한다. n형 일 함수 층은, 비제한적인 예시로서 티타늄(Ti), 알루미늄(Al), 탄탈륨 카바이드(tantalum carbide; TaC), 탄탈륨 카바이드 질화물(tantalum carbide nitride; TaCN), 탄탈륨 실리콘 질화물(tantalum silicon nitride; TaSiN), 또는 이들의 조합들의 그룹으로부터 선택되는, 충분히 낮은 유효 일 함수를 갖는 금속을 포함한다. 채움 층들은 알루미늄(Al), 텅스텐(W), 또는 구리(Cu) 및/또는 다른 적절한 재료들을 포함할 수 있고, CVD, PVD, 도금, 및/또는 다른 적절한 프로세스들에 의해 형성될 수 있다. HK/MG 스택들(230A, 230B 및 230C)로부터 과잉 재료들을 제거하기 위해, 그리고 초기 구조물(205)의 최상면을 평탄화하기 위해 CMP 프로세스가 수행될 수 있다.
몇몇 실시예에서, 더미 게이트 스택들이 제일먼저 형성되고 이어서 HK/MG들(230A, 230B 및 230C)에 의해 나중에 대체되며, 그 후 소스들/드레인들 형성 동안 열 프로세스들과 같은 고온 열 프로세스들이 수행된다. 더미 게이트 스택은 더미 게이트 유전체 층 및 폴리실리콘 층을 포함할 수 있고, 퇴적, 패터닝 및 에칭 프로세스들에 의해 형성될 수 있다.
몇몇 실시예들에서, 게이트 하드 마스크(gate hard mask; GHM)(235)가 HK/MG들(230A, 230B 및 230C) 각각의 최상단 상에 형성된다. GHM(235)은 티타늄(Ti), 티타늄 산화물, TiN, TiSiN, 탄탈륨(Ta), 탄탈륨 산화물, TaN, TaSiN, 실리콘 질화물, 실리콘 산화물, 실리콘 카바이드, 실리콘 카바이드 질화물, 망간(Mn), 코발트(Co), 루테늄(Ru), WN, 알루미늄 질화물, 알루미늄 산화물, 및/또는 다른 적절한 재료를 포함할 수 있다. GHM(235)은 퇴적, 리소그래피 패터닝 및 에칭 프로세스들에 의해 형성될 수 있다.
몇몇 실시예들에서, 게이트 스페이서(spacer)들(240)이 HK/MG들(230A, 230B 및 230C)의 측벽들을 따라 형성될 수 있다. 게이트 스페이서들(240)은 실리콘 질화물과 같은 유전체 재료를 포함할 수 있다. 대안적으로, 게이트 스페이서들(240)은 실리콘 카바이드, 실리콘 산화질화물, 및/또는 다른 적절한 재료를 포함할 수 있다. 게이트 스페이서들(240)은 게이트 스페이서 층을 퇴적시키고 이어서 게이트 스페이서 층을 이방성(anisotropic) 건식 에칭함으로써 형성될 수 있다.
초기 구조물(205)은 또한 기판(210) 위에 제 2 도전성 피처들(250)을 포함할 수 있다. 제 2 도전성 피처(250)의 최상면은 HK/MG 스택들(230A, 230B 및 230C)과 동일한 수평 레벨에 있지 않을 수 있다. 예를 들어, 제 2 도전성 피처(250)의 최상면은 실질적으로 HK/MG 스택들(230A, 230B 및 230C)의 최상면 아래에 있다. 제 2 도전성 피처(250)는 퇴적, 포토리소그래피 및 에칭과 같은 프로세스들에 의해 형성될 수 있다. 몇몇 실시예들에서, 제 2 도전성 피처들(250)은, HK/MG(230A) 옆에 있고 HK/MG(230A)에 의해 분리되는 소스/드레인[S(source)/D(drain)] 피처들이다. 대안적으로, 몇몇 실시예에서, 제 2 도전성 피처(250)는 또한 접촉부, 금속 비아, 또는 금속 라인과 같은 상호연결 구조물 중 일부를 포함할 수 있다. 일 실시예에서, 제 2 도전성 피처들(250)은 전극들, 캐패시터들, 저항기들 또는 저항기 중 일부를 포함한다. 간략화 및 명확화의 목적을 위해, 제 2 도전성 피처(250)는 이후부터 S/D 피처(250)로 칭해진다.
여기서, S/D 피처들(250) 중 하나의 S/D 피처는 소스 피처이고, S/D 피처들(250) 중 다른 하나의 S/D 피처는 드레인 피처이다. 일 실시예에서, HK/MG(230A) 옆에 있는 기판(210)의 일부가 리세싱되어 S/D 리세스들을 형성하고, 이어서 S/D 리세스들 위에 CVD, VPE 및/또는 UHV-CVD, 분자 빔 에피택시(molecular beam epitaxy)와 같은 애피택셜 성장 프로세스들, 및/또는 다른 적절한 프로세스들에 의해 S/D 피처들(250)이 형성된다. S/D 피처들(250)은 게르마늄(Ge), 실리콘(Si), 갈륨 비소(gallium arsenide; GaAs), 알루미늄 갈륨 비소(aluminum gallium arsenide; AlGaAs), 실리콘 게르마늄(silicon germanium; SiGe), 갈륨 비소 인(gallium arsenide phosphide; GaAsP), 갈륨 안티몬(gallium antimony; GaSb), 인듐 안티몬(indium antimony; InSb), 인듐 갈륨 비소(indium gallium arsenide; InGaAs), 인듐 비소(indium arsenide; InAs), 또는 다른 적절한 재료들을 포함할 수 있다. S/D 피처들(250)은 CVD 퇴적 기술들[예를 들어, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD)], 분자 빔 에피택시와 같은 에피택셜 성장 프로세스들, 및/또는 다른 적절한 프로세스들에 의해 형성될 수 있다. S/D 피처들(250)은 에피택셜 프로세스들 동안 인시츄(in-situ) 도핑될 수 있다. 대안적으로, S/D 피처(250)가 인시츄 도핑되지 않을 때, S/D 피처(250)를 도핑하기 위해 주입 프로세스(예를 들어, 접합 주입 프로세스)가 수행된다. 도펀트들을 활성화하기 위해 하나 이상의 어닐링 프로세스들이 수행될 수 있다.
본 실시예에서, 초기 구조물(205)은 HK/MG들(230B 및 230C) 사이의 공간들 내를 완전히 채우는 것을 포함하여 기판(210) 위에 퇴적되는 제 1 유전체 층(260)을 포함한다. 제 1 유전체 층(260)은 테트라에틸오소실리케이트(tetraethylorthosilicate; TEOS) 산화물, 도핑되지 않은 실리케이트 글래스, 또는 보로포스포실리케이트 글래스(borophosphosilicate glass; BPSG), 용융 실리카 글래스(fused silica glass; FSG), 포스포실리케이트 글래스(phosphosilicate glass; PSG), 붕소 도핑된 실리콘 글래스(boron doped silicon glass; BSG)와 같은 도핑된 실리콘 산화물, 및/또는 다른 적절한 유전체 재료들을 포함할 수 있다. 제 1 유전체 층(260)은 또한 열 실리콘 산화물보다 낮은 유전 상수(k)를 갖는 유전체 재료(따라서, 로우 k 유전체 재료 층으로 칭해짐)를 포함할 수 있다. 로우 k 유전체 재료는 탄소 함유 재료들, 유기 실리케이트 글래스(organo-silicate glass; OSG), 포로겐(porogen) 함유 재료들, 수소 실세스퀴옥산(hydrogen silsesquioxane; HSQ) 유전체 재료, 메틸실세스퀴옥산(MethylSilsesQuioxane; MSQ) 유전체 재료, 탄소 도핑된 산화물(carbon doped oxide; CDO) 유전체 재료, 수소와 화합된 실리콘 산소 카바이드(hydrogenated silicon oxy-carbide; SiCOH) 유전체 재료, 벤조사이클로부텐(benzocyclobutene; BCB) 유전체 재료, 아릴사이클로부텐(arylcyclobutene)계 유전체 재료, 폴리페닐렌(polyphenylene)계 유전체 재료, 다른 적절한 재료들, 및/또는 이들의 조합을 포함할 수 있다. 제 1 유전체 층(260)은 단일 층 또는 다중 층들을 포함할 수 있다. 제 1 유전체 층(260)은 CVD, ALD, 스핀온 코팅(spin-on coating), 및/또는 다른 적절한 기술들에 의해 퇴적될 수 있다.
초기 구조물(205)은 또한 각각의 S/D 피처들(250) 위에 제 3 도전성 피처들(270)을 포함할 수 있다. 본 실시예에서, 제 3 도전성 피처들(270)은 S/D 접촉 금속부들이다. 도시된 바와 같이, S/D 접촉 금속부들(270)은 각각의 S/D 피처들(250)로 연장된다. S/D 접촉 금속부(270)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 구리, 구리 마그네슘(copper magnesium; CuMn), 구리 알루미늄(copper aluminum; CuAl) 또는 구리 실리콘(copper silicon; CuSi), 및/또는 다른 적절한 도전성 재료를 포함할 수 있다. S/D 접촉 금속부들(270)의 형성은 트렌치들을 형성하고 트렌치들을 금속 층으로 채우는 단계; 및 최상면을 평탄화하고 과잉 금속 층을 제거하기 위해 화학적 기계적 폴리싱(CMP) 프로세스를 수행하는 단계를 포함할 수 있다.
도 1 및 도 3을 참조하면, 초기 구조물(205)이 수용되면, 방법(100)은 단계(104)로 진행하여 HK/MG 스택들(230A, 230B 및 230C), 제 1 유전체 층(260) 및 S/D 접촉 금속부들(270) 위를 포함하여, 초기 구조물(205) 위에 제 2 유전체 층(310)을 형성한다. 제 2 유전체 층(310)은 여기서 논의된 재료들을 포함하여 도 2와 연관하여 위에서 논의된 제 1 유전체 층(260)에 대한 많은 사항들에 있어서 유사하게 형성된다.
일반적으로, 제 2 유전체 층(310) 위에 하나 이상의 막 층들이 형성될 수 있고, 이어서 막 층들의 상이한 수평 레벨들(깊이들)에 위치한 각각의 피처들에 도달하도록 트렌치들이 형성된다. 프로세스 간략화 및 비용 감소를 달성하기 위해, 동일한 에칭 프로세스 동안(즉, 동시에) 상이한 깊이들을 갖는 트렌치들을 형성하는 것이 바람직하다. 이와 같이 하기 위해, 제 1 트렌치가 설계된 깊이/피처에 도달한 반면 제 2 트렌치가 설계된 깊이/피처에 도달하지 않았을 때, 제 1 트렌치 내에서 에칭 프로세스가 중단되는 반면 제 2 트렌치를 더 연장하기 위해 에칭 프로세스가 지속되는 것이 필요하다. 그러나, 제 1 트렌치 내에서 에칭을 중단시키는 반면 제 2 트랜치 내에서 에칭을 지속하는데 있어서 도전과제들이 발생한다. 본 개시는, 필요한 제 2 트렌치의 지속적인 에칭 동안 제 1 트렌치의 지속적인 에칭을 회피하면서, 동일한 에칭 프로세스 동안 제 1 깊이(즉, 얕은 트렌치)를 갖는 제 1 트렌치 및 제 2 깊이(즉, 깊은 트렌치)를 갖는 제 2 트렌치를 형성하는 방법을 제공한다.
도 1 및 도 4를 참조하면, 방법(100)은 단계(106)로 진행하여 제 2 유전체 층(310) 위에 복수의 제 1 개구부들(420)을 갖는 패터닝된 제 1 HM(410)을 형성한다. 제 1 개구부들(420)은 그 위에 형성될 트렌치들에 대한 영역들을 규정한다. 본 실시예에서, 제 1 개구부들(420)은 각각의 접촉 금속부들(270), 및 HK/MG(230B)와 HK/MG(230C) 사이의 제 1 유전체 층(260)의 일부에 정렬된다.
몇몇 실시예들에서, 패터닝된 제 1 HM(410)은 패터닝된 포토레지스트 층이며 리소그래피 프로세스에 의해 형성된다. 예시적인 리소그래피 프로세스는 포토레지스트 층을 형성하는 단계, 포토레지스트 층을 리소그래피 노광 프로세스에 의해 노광하는 단계, 노광 후 베이크(post-exposure bake) 프로세스를 수행하는 단계, 및 포토레지스트 층을 현상하여 패터닝된 레지스트 층을 형성하는 단계를 포함할 수 있다. 대안적으로, 패터닝된 제 1 HM(410)은 HM 층을 퇴적시키고, 리소그래피 프로세스에 의해 HM 층 위에 패터닝된 포토레지스트 층을 형성하고, 패터닝된 포토레지스트 층을 통해 HM 재료 층을 에칭하여 패터닝된 제 1 HM(410)을 형성함으로써 형성될 수 있다.
도 1 및 도 5를 참조하면, 방법(100)은 단계(108)로 진행하여 제 1 개구부들(420)을 통해 제 2 유전체 층(310)을 에칭하여 제 2 유전체 층(310) 내에 제 1 트렌치들(430)을 형성한다. 환언하면, 제 2 유전체 층(310)의 부분들이 제 1 트렌치들(430)을 규정한다. 일 실시예에서, 제 1 트렌치들(430) 각각은 수직 프로파일을 갖도록 형성된다. 다른 실시예에서, 제 1 트렌치들(430) 각각은 테이퍼(taper) 프로파일을 갖도록 형성된다. 몇몇 실시예들에서, S/D 접촉 피처들(270) 및 제 1 유전체 층(260)의 일부가 각각의 제 1 트렌치들(430) 내에서 노출된다. 트렌치 에칭은 습식 에칭, 건식 에칭, 및/또는 이들의 조합을 포함할 수 있다. 예시로서, 트렌치 에칭은 CF4, SF6, CH2F2, CHF3, 및/또는 C2F6과 같은 불소계 화학물을 사용하는 플라즈마 건식 에칭 프로세스를 포함한다. 다른 예시로서, 습식 에칭 프로세스는 희석된 불화수소산(diluted hydrofluoric acid; DHF); 수산화칼륨(potassium hydroxide; KOH) 용액; 암모니아; 불화수소산(hydrofluoric acid; HF), 질산(HNO3), 및/또는 아세트산(CH3COOH) 을 포함하는 용액; 및/또는 다른 적절한 습식 에천트 내에서의 에칭을 포함할 수 있다.
제 1 트렌치들(430)을 형성한 후, 패터닝된 제 1 HM(410)이 다른 에칭 프로세스에 의해 제거된다. 패터닝된 제 1 HM(410)이 포토레지스트 패턴인 일 예시에서, 패터닝된 제 1 HM(410)은 습식 스트리핑(stripping) 및/또는 플라즈마 애싱(ashing)에 의해 제거된다.
도 1, 도 6a, 및 도 6b를 참조하면, 방법(100)은 단계(110)로 진행하여 제 1 트렌치들(430)의 측벽들을 따라 유전체 스페이서들(510)을 형성한다. 몇몇 실시예에서, 유전체 스페이서들(510)은 도 6a에 도시된 바와 같이 제 1 트렌치들(430)의 측벽들을 따라 유전체 스페이서 층(505)을 퇴적시키고, 이어서 도 6b에 도시된 바와 같이 이방성 건식 에칭 프로세스에 의해 유전체 스페이서 층(505)을 에칭하여 유전체 스페이서들(510)을 형성함으로써 형성된다. 몇몇 실시예들에서, 유전체 스페이서 층(505)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물, 로우 k 질화물, 및/또는 이들의 조합을 포함할 수 있다. 유전체 스페이서 층(505)은 실리콘 산화물 막 및 실리콘 질화물 막과 같은 다중 막들을 포함할 수 있다. 유전체 스페이서들(510)의 형성은 퇴적 및 이방성 에칭을 포함할 수 있다. 몇몇 예시들에서, 퇴적은 CVD, ALD, 및/또는 다른 적절한 방법들을 포함할 수 있다. 몇몇 예시들에서, 이방성 에칭은 바이어스, 및 CF4, SF6, NF3, CH2F2 및/또는 이들의 조합과 같은 적절한 에천트를 이용하는 플라즈마 에칭과 같은 건식 에칭을 포함할 수 있다. 에칭 프로세스에서, 제 1 트렌치들(430)의 바닥부에 있는 유전체 스페이서 층(505)이 또한 제거된다. 그 결과로서, S/D 접촉 금속부(270)의 부분들은 제 1 트렌치들(430)의 제 1 서브셋(subset)[제 1 서브셋 트렌치(430A)로 칭해짐] 내에서 노출되고, 제 1 유전체 층(260)의 일부는 제 1 트렌치들(430)의 다른 서브셋[제 2 서브셋 트렌치(430B)로 칭해짐] 내에서 노출된다.
도 1 및 도 7을 참조하면, 방법(100)은 단계(112)로 진행하여 제 1 및 제 2 서브셋 트렌치들(430A 및 430B) 내를 채우는 것을 포함하여 기판(210) 위에 희생 층(610)을 형성한다. 희생 층(610)은 스핀온 글래스, 실리콘 산화물, 실리콘 질화물, 산화질화물, 실리콘 카바이드, 및/또는 다른 적절한 재료들을 포함할 수 있다. 몇몇 실시예들에서, 희생 층(610)은 후속 에칭들에서의 에칭 선택비(selectivity)를 달성하기 위해 유전체 스페이서들(510), 제 2 유전체 층(310) 및 제 1 유전체 층(260)과는 상이한 재료를 포함한다. 희생 층(610)은 CVD, PVD, ALD, 스핀온 코팅, 또는 다른 적절한 기술들에 의해 퇴적될 수 있다. 추가적으로, 과잉 희생 층(610)을 폴리싱 백하고 희생 층(610)의 최상면을 평탄화하기 위해 CMP가 수행될 수 있다.
도 1 및 도 8을 참조하면, 방법(100)은 단계(114)로 진행하여 희생 층(610) 위에 패터닝된 제 2 HM(620)을 형성한다. 본 실시예에서, 패터닝된 제 2 HM(620)은 제 2 서브셋 트렌치들(430B)과 정렬되는 제 2 개구부(625)를 갖는다. 패터닝된 제 2 HM(620)은 여기서 논의된 재료들을 포함하여 도 4와 연관하여 위에서 논의된 패터닝된 제 1 HM(410)에 대한 많은 사항들과 유사하게 형성된다.
도 1 및 도 9를 참조하면, 방법(100)은 단계(116)로 진행하여 제 2 개구부(625)를 통해 희생 층(610)을 리세싱하여 제 2 서브셋 트렌치들(430B)의 측벽들을 따르는 유전체 스페이서들(510)의 최상 부분들을 노출시키는 반면, 제 1 서브셋 트렌치들(430A) 내의 희생 층(610)은 패터닝된 제 2 HM(620)에 의해 커버된다. 에칭 프로세스는 습식 에칭, 건식 에칭, 및/또는 이들의 조합을 포함할 수 있다. 예시로서, 건식 에칭 프로세스는 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 다른 적절한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합들을 구현할 수 있다. 몇몇 실시예들에서, 에칭 프로세스는 유전체 스페이서들(510)을 에칭하지 않고 희생 층(610)을 선택적으로 에칭하도록 선택된다. 본 실시예에서, 제 2 서브셋 트렌치(430B) 내의 희생 층(610)은 희생 층(610)의 일부가 남도록 리세싱된다.
도 1 및 도 10a를 참조하면, 방법(100)은 단계(118)로 진행하여 제 2 서브셋 트렌치(430B) 내의 유전체 스페이서들(510)을 리세싱[풀링백(pulling-back)]하는 반면, 제 1 서브셋 트렌치들(430A) 내의 희생 층(610)은 패터닝된 제 2 HM(610)에 의해 커버된다. 리세싱된 유전체 스페이서들(510)은 참조 번호 510'에 의해 식별된다. 따라서, 유전체 스페이서들(510)은 제 1 높이(h1)를 갖고, 리세싱된 유전체 스페이서들(510')은 제 1 높이(h1)보다 작은 제 2 높이(h2)를 갖는다. 에칭 프로세스는 습식 에칭, 건식 에칭, 및/또는 이들의 조합을 포함할 수 있다. 본 실시예들에서, 에칭 프로세스는 남아있는 희생 층(610)을 실질적으로 에칭하지 않고 유전체 스페이서들(510)을 선택적으로 에칭하도록 선택된다. 실시예에서, 리세싱된 유전체 스페이서들(510')의 최상면들은 제 2 서브셋 트렌치(430B) 내의 남아있는 희생 층(610)의 최상면과 동일 평면이다.
제 2 서브셋 트렌치(430B) 내의 유전체 스페이서들(510)을 리세싱한 후, 패터닝된 제 2 HM(620)이 적절한 에칭 프로세스에 의해 제거된다. 패터닝된 제 2 HM(620)이 레지스트 패턴인 일 예시에서, 패터닝된 제 2 HM(620)은 그 후 도 10b에 도시된 바와 같이 습식 스트리핑 및/또는 플라즈마 애싱에 의해 제거된다.
도 1 및 도 11을 참조하면, 방법(100)은 단계(120)로 진행하여 제 1 및 제 2 서브셋 트렌치들(430A 및 430B)로부터 희생 층(610)을 제거한다. 에칭 프로세스는 습식 에칭, 건식 에칭, 및/또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 에칭 프로세스는 유전체 스페이서들(510 및 510'), 제 1 유전체 층(260) 및 S/D 접촉 금속부(270)를 실질적으로 에칭하지 않고 희생 층(610)을 선택적으로 에칭하도록 선택된다. 그 결과로서, 제 1 서브셋 트렌치들(430A) 내에서, 유전체 스페이서들(510)이 측벽들의 전체 길이를 따라 배치되는 반면[즉, 제 2 유전체 층(310)의 부분들에 의해 규정됨], 제 2 서브셋 트렌치(430B) 내에서, 리세싱된 유전체 스페이서들(510')이 측벽들의 하단 부분들을 따라 배치되고 상단 부분들을 따라서는 부재한다(absent)[즉, 제 2 유전체 층(310)의 부분들에 의해 규정됨]. 본 실시예에서, 제 2 서브셋 트렌치(430B)는 그 상단 부분에서 제 1 폭(w1) 및 그 하단 부분에서 제 1 폭(w1)보다 작은 제 2 폭(w2)을 갖는다.
도 1 및 도 12를 참조하면, 방법(100)은 단계(122)로 진행하여 제 1 및 제 2 서브셋 트렌치들(430A 및 430B) 내에 제 1 금속 층(710)을 퇴적시킨다. 몇몇 실시예들에서, 제 1 금속 층(710)을 퇴적시키기 전에, 재료 접착력(adhesion)을 증대시키기 위해 제 1 및 제 2 서브셋 트렌치들(430A 및 430B) 내에 접착제(glue) 층이 퇴적된다. 접착제 층은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(tungsten nitride; WN), 티타늄 실리콘 질화물(titanium silicon nitride; TiSiN) 또는 탄탈륨 실리콘 질화물(TaSiN)을 포함할 수 있다. 제 1 금속 층(710)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 구리, 구리 마그네슘(CuMn), 구리 알루미늄(CuAl) 또는 구리 실리콘(CuSi), 또는 다른 적절한 도전성 재료를 포함할 수 있다. 실시예에서, 제 1 금속 층(710)은 텅스텐을 포함한다. 접착제 층 및 제 1 금속 층(710)은 PVD, CVD, 금속 유기 화학적 기상 증착(metal-organic chemical vapor deposition; MOCVD), 또는 도금에 의해 퇴적될 수 있다. 몇몇 실시예들에서, 과잉 제 1 금속 층(710)을 제거하기 위해 CMP 프로세스가 수행된다. 제 1 및 제 2 서브셋 트렌치들(430A 및 430B) 내의 남아있는 제 1 금속 층(710)은 제 1 및 제 2 금속 피처들(720 및 730)을 각각 형성한다.
그 결과로서, 제 1 금속 피처(720)가 그 측벽들을 따르는 유전체 스페이서들(510)을 갖는 반면, 제 2 금속 피처(730)는 그 측벽들의 하단 부분을 따르는 리세싱된 유전체 스페이서들(510')을 갖고 제 2 유전체 층(310)의 일부가 그 측벽들의 상단 부분을 규정한다. 도시된 바와 같이, 제 2 금속 피처(730)의 상단 부분은 리세싱된 유전체 스페이서들(510')의 최상단 상에 있다. 따라서, 제 2 금속 피처(730)는 그 상단 부분에서 제 1 폭(w1) 및 그 하단 부분에서 제 2 폭(w2)을 갖는 반면, 제 1 금속 피처(720)는 균일한 폭을 갖는다.
본 실시예에서, 유전체 스페이서들(510 및 510')은 각각의 제 1 및 제 2 금속 피처들(720 및 730)과 HK/MG 스택들(230A 및 230B) 사이의 전기 절연성을 증대시킨다. 몇몇 실시예들에서, 제 1 및 제 2 금속 피처들(720 및 730)은 수직의 그리고 수평의 전기적 라우팅을 제공한다. 예를 들어, 제 1 금속 피처들(720)은 S/D 접촉 금속부(270)를 통해 S/D 피처(250)와 전기적으로 연결되는 반면, 제 2 금속 피처들(730)은 수평의 전기적 루틴을 위한 금속 라인을 제공한다.
도 1 및 도 13을 참조하면, 방법(100)은 단계(124)로 진행하여 제 2 유전체 층(310), 및 제 1 및 제 2 금속 피처들(720 및 730) 위에 제 3 유전체 층(810)을 형성한다. 제 3 유전체 층(810)은 여기서 논의된 재료들을 포함하여 도 2와 연관하여 위에서 논의된 제 1 유전체 층(260)에 대한 많은 사항들에 있어서 유사하게 형성된다.
도 1 및 도 14a를 참조하면, 방법(100)은 단계(126)로 진행하여 제 3 유전체 층(810) 위에 패터닝된 제 3 HM(820)을 형성한다. 본 실시예에서, 패터닝된 제 3 HM(820)은 HK/MG 스택(230A)과 정렬되는 제 3 개구부(825) 및 제 2 금속 피처(730)와 정렬되는 제 4 개구부(826)를 갖는다. 패터닝된 제 3 HM(820)은 여기서 논의된 재료들을 포함하여 도 4와 연관하여 위에서 논의된 패터닝된 제 1 HM(410)에 대한 많은 사항들과 유사하게 형성된다.
본 실시예에서, 제 2 금속 피처(730)의 상단 폭[제 1 폭(w1)]이 넓을수록, 제 2 금속 피처(730)에 대한 제 4 개구부(826)의 중심을 벗어난(off-center) 정렬이 [도 14b에 도시된 바와 같이, 제 4 개구부(826)가 유전체 스페이서(510')의 일 측부에 정렬되는 것과 같이] 허용가능해진다. 이는, 특히 디바이스(200)가 스케일 다운되어 제 1 및 제 2 금속 피처들(720 및 730)의 폭들이 점점 더 작아질 때, 리소그래피 프로세스 해상도(resolution) 제약들을 완화하고, 제 4 개구부(826)를 형성하는 패터닝 프로세스에서 프로세스 윈도우를 확대하는 것과 같은 이점들을 제공한다.
도 1 및 도 15a를 참조하면, 방법(100)은 단계(128)로 진행하여 제 3 개구부(825)를 통해 제 3 유전체 층(810), 제 2 유전체 층(310) 및 GHM(235)을 에칭하여 제 2 트렌치(830)를 형성하고, 제 4 개구부(826)를 통해 제 3 유전체 층(810)을 에칭하여 제 3 트렌치(840)를 형성한다. 도 15a에 도시된 바와 같이, [제 3 유전체 층들(810), 제 2 유전체 층들(310) 둘 다 및 GHM(235)을 관통하여 연장되는] 제 2 트렌치(830)는 [제 3 유전체 층(810)을 관통하여 연장되는] 제 3 트렌치(840)보다 깊다.
이전에 언급된 바와 같이, 제 2 트렌치(830) 및 제 3 트렌치(840)를 동일한 에칭 프로세스에서, 또는 환언하면 동시에 형성하는 것이 바람직하다. 이를 달성하기 위해, 제 2 금속 피처(730)는 제 3 트렌치(840)가 더 에칭되는 것을 방지하는 에칭 저지 층(etch-stop-layer; ESL)으로서 역할하는 반면, 제 2 트렌치(830)는 제 2 유전체 층(310) 및 GHM(235)을 관통하여 지속적으로 연장되어 HK/MG 스택(230A)에 도달한다. 에칭 프로세스는 선택적인 습식 에칭, 선택적인 건식 에칭, 및/또는 이들의 조합을 포함할 수 있다. [제 2 금속 피처(730)와 같은] 금속 층이 [제 2 유전체 층(310) 및 GHM(235)을 에칭하는 것과 같은] 유전체 에칭 프로세스에서 통상적으로 잘 견디기 때문에, 적절한 선택비를 위해 에천트를 선택하는 에칭 프로세스 제약들이 완화되고, 에칭 프로세스 유연성이 획득된다. 실시예에서, 건식 에칭 프로세스는 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6)를 사용하는 것을 포함한다.
도 15b를 참조하면, (도 14b에 도시된 바와 같이) 제 4 개구부(826)가 리세싱된 유전체 스페이서(510')의 일 측부와 정렬되는 것과 같이, 제 4 개구부(826)가 제 2 금속 피처(730)에 중심을 벗어나 정렬된 환경들에 대해서, 보다 넓은 폭[즉, 제 1 폭(w1)]을 갖는 제 2 금속 피처(740)의 상단 부분은, 제 2 트렌치(830)가 HK/MG 스택들(230A)까지 연장되는 동안, 리세싱된 유전체 스페이서들(510')이 에칭되는 것을 보호한다. 리세싱된 유전체 스페이서(510'), 제 2 유전체 층(310) 및 GHM(235)이 모두 유전체 재료들로 형성되는 것이 디바이스 제조에 있어서 매우 통상적이기 때문에, 특히 2개의 상이한 깊이들을 갖는 2개의 상이한 트렌치들을 동시에 형성할 때, 유전체 재료들 사이의 적절한 에칭 선택비를 갖는 에칭 프로세스들을 갖는 것이 도전과제이다. 위에서 언급된 바와 같이, 본 실시예에서 [제 2 금속 피처(730)와 같은] 금속 층이 ESL로서 역할하므로, 적절한 에칭 선택비가 획득되고, 리세싱된 유전체 스페이서(510')에서의 부정적인 에칭 관통(etch-through)이 방지된다.
제 2 및 제 3 트렌치들(830 및 840)을 형성한 후, 패터닝된 제 3 HM(820)이 적절한 에칭 프로세스에 의해 제거된다. 패터닝된 제 3 HM(820)이 레지스트 패턴인 일 예시에서, 패터닝된 제 3 HM(820)은 그 후 습식 스트리핑 및/또는 플라즈마 애싱에 의해 제거된다.
도 1 및 도 16을 참조하면, 방법(100)은 단계(130)로 진행하여 제 2 및 제 3 트렌치들(830 및 840) 내에 제 2 금속 층(910)을 형성한다. 몇몇 실시예들에서, 제 2 금속 층(910)은 W, Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, 및/또는 다른 적절한 재료들 또는 이들의 조합을 포함할 수 있다. 제 2 금속 층(910)은 ALD, PVD, CVD, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 대안적으로, 과잉 제 2 금속 층(910)을 제거하기 위해 CMP 프로세스가 수행된다. CMP 프로세스는 제 2 금속 층(910) 및 제 3 유전체 층(810)에 실질적으로 평탄한 최상면을 제공한다. 제 2 트렌치(830) 및 제 3 트렌치(840) 내의 남아있는 제 2 금속 층(910)은 제 3 금속 피처(915) 및 제 4 금속 피처(916)를 각각 형성한다.
제 2 트렌치(830) 내에서 제 3 금속 피처(915)가 HK/MG 스택(230A)과 물리적으로 접촉하는 반면, 제 3 트렌치(840) 내에서 제 4 금속 피처(916)가 제 3 금속 피처(730)와 물리적으로 접촉한다. 몇몇 실시예들에서, S/D 접촉 금속부(270), 제 1 금속 피처(720), 제 2 금속 피처(730), 제 3 금속 피처(915) 및 제 4 금속 피처(916)가 다양한 다중층 상호연결 구조물들을 형성해서, [S/D 피처들(250), HK/MG 스택(230A), 및/또는 수동 디바이스들과 같은] 다양한 디바이스들 피처들을 커플링하기 위한 수직의 그리고 수평의 전기적 라우팅을 제공하여 기능적 회로를 형성한다.
반도체 디바이스들(200)은 후속 프로세싱에 의해 형성될 수 있는 추가적인 피처들을 포함할 수 있다. 방법(100) 전에, 그 동안에, 및 그 후에 추가적인 단계들이 제공될 수 있고, 설명되는 단계들 중 몇몇은 방법(100)의 추가적인 실시예들을 위해 대체되거나, 제거되거나, 또는 각처로 이동될 수 있다. 예를 들어, 실시예에서, 단계(116)[제 2 서브셋 트렌치(430B) 내의 희생 층(610)을 리세싱하는 단계] 및 단계(118)[제 2 서브셋 트렌치(430B) 내의 유전체 스페이서들(510)을 풀링백하는 단계]는, 희생 층(610) 및 유전체 스페이서(510)가 제 2 개구부(625)를 통해 함께 풀링백되도록 한 단계에서 구현된다. 에칭 프로세스는 습식 에칭, 건식 에칭, 및/또는 이들의 조합을 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는 산소 함유 가스, 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6)를 구현할 수 있다.
위에 기반하면, 본 개시가 상이한 깊이들을 갖는 트렌치들을 하나의 에칭 프로세스에서 형성하는 방법들을 제공한다는 점을 알 수 있다. 방법은 보다 깊은 트렌치들을 지속적으로 에칭하는 동안 얕은 트렌치들에서 에칭을 저지하기 위해 얕은 트렌치들에 대해 금속 에칭 저지 층(ESL) 구조물을 형성하는 단계를 이용한다. 방법은 또한 금속 ESL 구조물의 보다 넓은 상단 부분을 형성하여 측벽 스페이서들을 보호하고 프로세스 제약들을 완화하기 위해 측벽 스페이서들을 풀링백하는 단계를 이용한다. 방법은 얕은 트렌치 에칭 관통 문제를 억제하는 것을 입증한다. 방법은 향상된 프로세스 윈도우로 견고한 트렌치 형성 프로세스를 제공한다.
본 개시는 기존의 접근법들에 대해 하나 이상의 향상점을 제공하는 반도체 디바이스를 제조하는 많은 상이한 실시예들을 제공한다. 일 실시예에서, 반도체 디바이스를 제조하기 위한 방법은 게이트 구조물을 포함하는 기판 위에 제 1 유전체 층을 형성하는 단계, 제 1 유전체 층 내에 제 1 트렌치를 형성하는 단계, 제 1 트렌치의 측벽들 - 제 1 트렌치의 측벽들은 제 1 유전체 층에 의해 규정됨 - 을 따라 유전체 스페이서들을 형성하는 단계, 및 유전체 스페이서들의 일부를 제거하여 제 1 유전체 층에 의해 규정되는 제 1 트렌치의 측벽들의 일부를 노출시키는 단계를 포함한다. 유전체 스페이서들의 일부를 제거한 후, 유전체 스페이서들의 다른 부분은 제 1 트렌치 내에 배치된 채로 남아있다. 방법은 또한 제 1 트렌치 내에서, 유전체 스페이서들의 다른 부분 위에 그리고 제 1 트렌치의 측벽들의 노출된 부분들을 따라 제 1 금속 피처를 형성하는 단계, 제 1 금속 피처 및 게이트 구조물 위에 제 2 유전체 층을 형성하는 단계, 및 제 2 유전체 층을 관통하여 제 2 트렌치를 형성해서 제 1 금속 피처의 일부를 노출시키고 제 2 유전체 층 및 제 1 유전체 층을 관통하여 제 3 트렌치를 형성해서 게이트 구조물의 일부를 노출시키는 단계를 포함한다. 제 2 트렌치 및 제 3 트렌치는 동일한 에칭 프로세스에서 형성된다.
또 다른 실시예에서, 방법은 기판 위에 제 1 유전체 층을 형성하는 단계를 포함한다. 제 1 유전체 층은 기판 위에 배치된 게이트 구조물을 둘러싼다. 방법은 또한 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계, 제 2 유전체 층을 관통하여 제 1 유전체 층까지 연장되는 제 1 트렌치를 형성하는 단계, 제 1 트렌치의 측벽 - 제 1 트렌치의 측벽들은 제 2 유전체 층에 의해 규정됨 - 을 따라 제 1 유전체 스페이서를 형성하는 단계, 및 제 1 유전체 스페이서의 제 1 부분을 제거하여 제 2 유전체 층에 의해 규정되는 제 1 트렌치의 측벽의 일부를 노출시키는 단계를 포함한다. 제 1 유전체 스페이서의 제 1 부분을 제거한 후, 제 1 유전체 스페이서의 제 2 부분은 제 1 트렌치 내에 배치된 채로 남아있다. 방법은 또한 제 1 트렌치 내에서, 제 1 트렌치의 측벽들의 노출된 부분들을 따라 그리고 제 1 유전체 스페이서 상에 제 1 금속 피처를 형성하는 단계, 제 1 금속 피처 및 게이트 구조물 위에 제 3 유전체 층을 형성하는 단계, 및 동일한 에칭 프로세스 동안 제 2 유전체 층을 관통하여 제 1 금속 피처까지 연장되는 제 2 트렌치 및 제 3 유전체 층 및 제 2 유전체 층을 관통하여 게이트 구조물까지 연장되는 제 3 트렌치를 형성하는 단계를 포함한다.
또 다른 실시예에서, 반도체 디바이스는 기판 위에 배치되는 게이트 구조물, 게이트 구조물 위를 포함하여 기판 위에 배치되는 제 1 유전체 층을 포함한다. 디바이스는 또한 제 1 유전체 층 내에 배치되는 제 1 금속 피처를 포함하고, 제 1 금속 피처는 제 1 폭을 갖는 상단 부분 및 제 1 폭과는 상이한 제 2 폭을 갖는 하단 부분을 갖는다. 디바이스는 또한 제 1 금속 피처의 하단 부분을 따라 배치되는 유전체 스페이서를 포함한다. 제 1 금속 피처의 상단 부분은 유전체 스페이서 위에 배치된다. 디바이스는 또한 제 1 금속 피처 위를 포함하여 제 1 유전체 층 위에 배치되는 제 2 유전체 층을 포함한다. 디바이스는 또한 제 2 유전체 층을 관통하여 연장되어 제 1 금속 피처와 물리적으로 접촉하는 제 2 금속 피처, 및 제 2 유전체 층 및 제 1 유전체 층을 관통하여 연장되어 게이트 구조물과 물리적으로 접촉하는 제 3 금속 피처를 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예들과 동일한 목적들을 실행하거나 및/또는 동일한 장점들을 달성하도록, 다른 프로세스들 및 구조들을 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 점을 또한 자각해야 한다.

Claims (10)

  1. 방법에 있어서,
    게이트 구조물을 포함하는 기판 위에 제 1 유전체 층을 형성하는 단계;
    상기 제 1 유전체 층 내에 제 1 트렌치를 형성하는 단계;
    상기 제 1 트렌치의 측벽들 - 상기 제 1 트렌치의 측벽들은 상기 제 1 유전체 층에 의해 규정됨 - 을 따라 유전체 스페이서(spacer)들을 형성하는 단계;
    상기 유전체 스페이서들의 일부를 제거하여, 상기 제 1 유전체 층에 의해 규정된 상기 제 1 트렌치의 측벽들의 일부를 노출시키는 단계 - 상기 유전체 스페이서들의 일부를 제거한 후, 상기 유전체 스페이서들의 다른 부분은 상기 제 1 트렌치 내에 배치된 채로 남아있음 - ;
    상기 제 1 트렌치 내에서, 상기 유전체 스페이서들의 상기 다른 부분 위에 그리고 상기 제 1 트렌치의 측벽들의 노출된 부분들을 따라 제 1 금속 피처를 형성하는 단계;
    상기 제 1 금속 피처 및 상기 게이트 구조물 위에 제 2 유전체 층을 형성하는 단계; 및
    상기 제 2 유전체 층을 관통하여 제 2 트렌치를 형성해서 상기 제 1 금속 피처의 일부를 노출시키고, 상기 제 2 유전체 층 및 상기 제 1 유전체 층을 관통하여 제 3 트렌치를 형성 - 상기 제 2 트렌치 및 상기 제 3 트렌치는 동일한 에칭 프로세스에서 형성됨 - 해서 상기 게이트 구조물의 일부를 노출시키는 단계를 포함하는 방법.
  2. 제 1 항에 있어서, 상기 유전체 스페이서들의 일부를 제거하여 상기 제 1 유전체 층에 의해 규정된 상기 제 1 트렌치의 측벽들의 일부를 노출시키는 단계는,
    상기 제 1 트렌치 내에 희생 층을 형성하는 단계;
    상기 제 1 트렌치 내의 상기 희생 층을 리세싱하는 단계;
    상기 유전체 스페이서들을 리세싱하는 단계 - 상기 유전체 스페이서들을 리세싱한 후, 남아있는 유전체 스페이서들의 최상면들은 상기 제 1 트렌치 내의 리세싱된 희생 층의 최상면과 동일 평면임 - ; 및
    상기 리세싱된 희생 층을 제거하는 단계를 포함하는 것인 방법.
  3. 제 1 항에 있어서, 상기 유전체 스페이서들의 상기 다른 부분은 제 1 유전체 스페이서 및 제 2 유전체 스페이서를 포함하고,
    상기 제 1 트렌치 내에서, 상기 유전체 스페이서들의 상기 다른 부분 위에 그리고 상기 제 1 트렌치의 측벽들의 노출된 부분들을 따라 상기 제 1 금속 피처를 형성하는 단계는, 상기 제 1 유전체 스페이서와 상기 제 2 유전체 스페이서 사이에 상기 제 1 금속 피처를 형성하는 단계를 더 포함하는 것인 방법.
  4. 제 1 항에 있어서, 상기 기판 위에 상기 제 1 유전체 층을 형성하는 단계 전에, 상기 기판 위에 제 3 유전체 층을 형성하는 단계를 더 포함하고,
    상기 제 1 유전체 층 내에 상기 제 1 트렌치를 형성하는 단계 후, 상기 제 3 유전체 층은 상기 제 1 트렌치에 의해 노출되는 것인 방법.
  5. 제 1 항에 있어서, 상기 제 1 유전체 층 내에 상기 제 1 트렌치를 형성하는 단계는, 상기 제 1 유전체 층 내에 소스/드레인 접촉 금속부까지 연장되는 제 4 트렌치를 형성하는 단계를 포함하는 것인 방법.
  6. 제 5 항에 있어서, 상기 유전체 스페이서들의 일부를 제거하여 상기 제 1 유전체 층에 의해 규정된 상기 제 1 트렌치의 측벽들의 일부를 노출시키는 단계 동안, 상기 제 4 트렌치를 하드 마스크로 커버하는 단계를 더 포함하는 방법.
  7. 제 5 항에 있어서, 상기 제 1 트렌치의 측벽들을 따라 유전체 스페이서들을 형성하는 단계는, 상기 제 4 트렌치의 측벽들을 따라 유전체 스페이서들을 형성하는 단계를 포함하는 것인 방법.
  8. 제 7 항에 있어서, 상기 제 1 트렌치 내에 상기 제 1 금속 피처를 형성하는 단계는, 상기 제 4 트렌치의 측벽들을 따라 배치된 상기 유전체 스페이서들에 인접한 제 2 금속 피처를 상기 제 4 트렌치 내에 형성하는 단계를 포함하는 것인 방법.
  9. 방법에 있어서,
    기판 위에 제 1 유전체 층 - 상기 제 1 유전체 층은 상기 기판 위에 배치된 게이트 구조물을 둘러쌈 - 을 형성하는 단계;
    상기 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계;
    상기 제 2 유전체 층을 관통하여 상기 제 1 유전체 층까지 연장되는 제 1 트렌치를 형성하는 단계;
    상기 제 1 트렌치의 측벽들 - 상기 제 1 트렌치의 측벽들은 상기 제 2 유전체 층에 의해 규정됨 - 을 따라 제 1 유전체 스페이서를 형성하는 단계;
    상기 제 1 유전체 스페이서의 제 1 부분을 제거하여, 상기 제 2 유전체 층에 의해 규정된 상기 제 1 트렌치의 측벽의 일부를 노출시키는 단계 - 상기 제 1 유전체 스페이서의 제 1 부분을 제거한 후, 상기 제 1 유전체 스페이서의 제 2 부분은 상기 제 1 트렌치 내에 배치된 채로 남아있음 - ;
    상기 제 1 트렌치 내에, 상기 제 1 트렌치의 측벽들의 노출된 부분들을 따라, 그리고 상기 제 1 유전체 스페이서 상에 제 1 금속 피처를 형성하는 단계;
    상기 제 1 금속 피처 및 상기 게이트 구조물 위에 제 3 유전체 층을 형성하는 단계; 및
    동일한 에칭 프로세스 동안, 상기 제 2 유전체 층을 관통하여 상기 제 1 금속 피처까지 연장되는 제 2 트렌치, 및 상기 제 3 유전체 층 및 상기 제 2 유전체 층을 관통하여 상기 게이트 구조물까지 연장되는 제 3 트렌치를 형성하는 단계를 포함하는 방법.
  10. 디바이스에 있어서,
    기판 위에 배치된 게이트 구조물;
    상기 게이트 구조물 위를 포함하여, 상기 기판 위에 배치된 제 1 유전체 층;
    상기 제 1 유전체 층 내에 배치된 제 1 금속 피처 - 상기 제 1 금속 피처는 제 1 폭을 갖는 상단 부분 및 상기 제 1 폭과는 상이한 제 2 폭을 갖는 하단 부분을 가짐 - ;
    상기 제 1 금속 피처의 하단 부분을 따라 배치된 유전체 스페이서 - 상기 제 1 금속 피처의 상단 부분은 상기 유전체 스페이서 위에 배치됨 - ;
    상기 제 1 금속 피처 위를 포함하여, 상기 제 1 유전체 층 위에 배치된 제 2 유전체 층;
    상기 제 2 유전체 층을 관통하여 연장되어 상기 제 1 금속 피처와 물리적으로 접촉하는 제 2 금속 피처; 및
    상기 제 2 유전체 층 및 상기 제 1 유전체 층을 관통하여 연장되어 상기 게이트 구조물과 물리적으로 접촉하는 제 3 금속 피처를 포함하는 디바이스.
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