JP2014011384A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】セルフアラインによるコンタクトホール形成の制御性を向上させる。
【解決手段】半導体基板１にはメモリセル部ＲＡおよび周辺回路部ＲＢが設けられ、ゲート電極４１Ａ、４１Ｂの周囲は有機系絶縁層１９にて覆われ、有機系絶縁層１９上にはストッパ膜９およびハードマスク層１０が設けられ、コンタクトホールＫ７Ａがゲート電極４１Ａ間にセルフアラインに形成され、ゲート電極４１Ｂ上にコンタクトホールＫ７Ｂが形成され、不純物拡散層２Ｂ上にコンタクトホールＫ７Ｃが形成され、コンタクトホールＫ７Ａ、Ｋ７Ｂ、Ｋ７Ｃにコンタクト電極１１Ａ、１１Ｂ、１１Ｃをそれぞれ一括的に埋め込む。
【選択図】図１

Description

本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
半導体製造プロセスにおける微細化が進むにつれ、コンタクトのピッチは狭くなり、リソグラフィーによるホールパターンの位置合わせが困難になっている。そのため、ゲートのハードマスクをエッチングマスクとして、コンタクトホールをセルフアライン（自己整合的）に形成する技術が用いられることがある。
特開２０１２−５４３４２号公報
本発明の一つの実施形態は、セルフアラインによるコンタクトホール形成の制御性を向上させることが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
本発明の一つの実施形態によれば、ゲート電極と、不純物拡散層と、側壁絶縁膜と、有機系絶縁層と、無機系絶縁層と、コンタクト電極とを備える。ゲート電極は、半導体基板上に設けられている。不純物拡散層は、前記ゲート電極下の前記半導体基板に形成されるチャネル領域を挟むように配置されている。側壁絶縁膜は、前記ゲート電極の側壁に設けられている。有機系絶縁層は、前記ゲート電極の周囲を覆う。無機系絶縁層は、前記ゲート電極上および前記有機系絶縁層上に設けられている。コンタクト電極は、前記無機系絶縁層および前記有機系絶縁層に埋め込まれ、前記不純物拡散層に接続されている。
図１（ａ）は、第１の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図１（ｂ）は、第１の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。 図２（ａ）は、第２の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図２（ｂ）は、第２の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。 図３（ａ）は、第３の実施形態に係る半導体装置のセルアレイ部の製造方法を示す断面図、図３（ｂ）は、第３の実施形態に係る半導体装置の周辺回路部の製造方法を示す断面図である。 図４（ａ）は、第３の実施形態に係る半導体装置のセルアレイ部の製造方法を示す断面図、図４（ｂ）は、第３の実施形態に係る半導体装置の周辺回路部の製造方法を示す断面図である。 図５（ａ）は、第３の実施形態に係る半導体装置のセルアレイ部の製造方法を示す断面図、図５（ｂ）は、第３の実施形態に係る半導体装置の周辺回路部の製造方法を示す断面図である。 図６（ａ）および図６（ｂ）は、第３の実施形態に係る半導体装置のセルアレイ部のビットコンタクト形成に用いられるレジストパターン形状を示す平面図である。 図７（ａ）は、第３の実施形態に係る半導体装置のセルアレイ部の製造方法を示す断面図、図７（ｂ）は、第３の実施形態に係る半導体装置の周辺回路部の製造方法を示す断面図である。 図８（ａ）は、第３の実施形態に係る半導体装置のセルアレイ部の製造方法を示す断面図、図８（ｂ）は、第３の実施形態に係る半導体装置の周辺回路部の製造方法を示す断面図である。 図９（ａ）は、第３の実施形態に係る半導体装置のセルアレイ部の製造方法を示す断面図、図９（ｂ）は、第３の実施形態に係る半導体装置の周辺回路部の製造方法を示す断面図である。 図１０（ａ）は、第３の実施形態に係る半導体装置のセルアレイ部の製造方法を示す断面図、図１０（ｂ）は、第３の実施形態に係る半導体装置の周辺回路部の製造方法を示す断面図である。 図１１（ａ）は、第３の実施形態に係る半導体装置のセルアレイ部の製造方法を示す断面図、図１１（ｂ）は、第３の実施形態に係る半導体装置の周辺回路部の製造方法を示す断面図である。 図１２（ａ）は、第３の実施形態に係る半導体装置のセルアレイ部の製造方法を示す断面図、図１２（ｂ）は、第３の実施形態に係る半導体装置の周辺回路部の製造方法を示す断面図である。 図１３（ａ）は、第３の実施形態に係る半導体装置のセルアレイ部の製造方法を示す断面図、図１３（ｂ）は、第３の実施形態に係る半導体装置の周辺回路部の製造方法を示す断面図である。 図１４（ａ）は、第３の実施形態に係る半導体装置のセルアレイ部の製造方法を示す断面図、図１４（ｂ）は、第３の実施形態に係る半導体装置の周辺回路部の製造方法を示す断面図である。 図１５（ａ）は、第４の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図１５（ｂ）は、第４の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。 図１６（ａ）は、第５の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図１６（ｂ）は、第５の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。 図１７（ａ）および図１７（ｂ）は、第６の実施形態に係る半導体装置のセルアレイ部のビットコンタクト形成に用いられるレジストパターン形状を示す平面図である。 図１８（ａ）は、第６の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図１８（ｂ）は、第６の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。 図１９（ａ）は、第６の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図１９（ｂ）は、第６の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。 図２０（ａ）は、第６の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図２０（ｂ）は、第６の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。 図２１（ａ）は、第６の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図２１（ｂ）は、第６の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。 図２２（ａ）は、第６の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図２２（ｂ）は、第６の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。 図２３（ａ）は、第６の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図２３（ｂ）は、第６の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。 図２４（ａ）は、第６の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図２４（ｂ）は、第６の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。 図２５（ａ）は、第６の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図２５（ｂ）は、第６の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。 図２６（ａ）は、第６の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図２６（ｂ）は、第６の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。 図２７（ａ）は、第６の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図２７（ｂ）は、第６の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。 図２８（ａ）は、第６の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図２８（ｂ）は、第６の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。
以下に添付図面を参照して、実施形態に係る半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１（ａ）は、第１の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図１（ｂ）は、第１の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。なお、第１の実施形態では、半導体装置としてＤＲＡＭを例にとった。
図１（ａ）および図１（ｂ）において、半導体基板１にはメモリセル部ＲＡおよび周辺回路部ＲＢが設けられている。なお、半導体基板１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＩｎＡｓＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。メモリセル部ＲＡには、メモリセルをロウ方向およびカラム方向にマトリックス状に配置することができる。周辺回路部ＲＢには、ロウデコータ、カラムデコーダおよびセンスアンプなどの周辺回路を配置することができる。
そして、メモリセル部ＲＡにおいて、半導体基板１上にはゲート絶縁膜３Ａを介してゲート電極４１Ａが形成されている。なお、ゲート絶縁膜３Ａの材料は、例えば、ＳｉＯ２、ＨｆＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＳｉＯＮおよびＬａ２Ｏ３などから選択することができる。また、ゲート電極４１Ａは、多結晶シリコン層４Ａとタングステン層５Ａとの２層構造にて構成することができる。
半導体基板１には、ゲート電極４１Ａ下の半導体基板１に形成されるチャネル領域を挟むように不純物拡散層２Ａが配置されている。なお、不純物拡散層２Ａは、メモリセル部ＲＡのトランジスタのソース／ドレインとして用いることができる。ゲート電極４１Ａ上には、ハードマスク層６Ａが設けられている。なお、ハードマスク層６Ａの材料は、例えば、ＳｉＯ２を用いることができる。このハードマスク層６Ａは、ゲート電極４１Ａをパターン形成するためのエッチングマスクとして用いることができる。
ゲート電極４１Ａおよびハードマスク層６Ａの側壁には側壁絶縁膜７Ａが設けられ、側壁絶縁膜７Ａの側面にはストッパ膜８Ａが設けられている。なお、側壁絶縁膜７Ａの材料は、例えば、ＳｉＯ２などの無機系絶縁膜を用いることができる。ストッパ膜８Ａの材料は、例えば、Ｓｉ３Ｎ４などの無機系絶縁膜を用いることができる。
また、半導体基板１上において、ゲート電極４１Ａおよびハードマスク層６Ａの周囲には有機系絶縁層１９が設けられている。なお、有機系絶縁層１９は、カーボンを主要成分とし、例えば、ポリアリルエーテル（ＰＡＥ：Ｐｏｌｙ Ａｒｙｌｅｎｅ Ｅｔｈｅｒ）膜などのｌｏｗ−ｋ膜を用いることができる。有機系絶縁層１９は、ポリシロキサン（Ｐｏｌｙｓｉｌｏｘａｎｅ）、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、フルオロポリマー（Ｆｌｕｏｒｏｐｏｌｙｍｅｒ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）などの塗布系ｌｏｗ−ｋ膜などでもよい。
有機系絶縁層１９およびハードマスク層６Ａ上にはストッパ膜９が設けられ、ストッパ膜９上にはハードマスク層１０が設けられている。ストッパ膜９の材料は、例えば、Ｓｉ３Ｎ４を用いることができる。ハードマスク層１０の材料は、例えば、ＳｉＯ２を用いることができる。
ハードマスク層１０には開口部Ｋ２Ａが設けられ、ストッパ膜９には開口部Ｋ６Ａが設けられている。なお、開口部Ｋ２Ａ、Ｋ６Ａは、ゲート電極４１Ａ間に埋め込まれた有機系絶縁層１９上に配置されている。有機系絶縁層１９には、不純物拡散層２Ａを露出させるコンタクトホールＫ７Ａが設けられている。なお、コンタクトホールＫ７Ａは開口部Ｋ２Ａ、Ｋ６Ａの直下に配置されている。そして、開口部Ｋ２Ａ、Ｋ６ＡおよびコンタクトホールＫ７Ａには、不純物拡散層２Ａに接続されたコンタクト電極１１Ａが埋め込まれている。なお、コンタクト電極１１Ａの材料は、ＷまたはＣｕなどの金属を用いることができる。
コンタクト電極１１Ａおよびハードマスク層１０上には層間絶縁層１２が形成されている。層間絶縁層１２上にはビット線１４が形成され、層間絶縁層１２にはプラグ電極１３が埋め込まれている。そして、ビット線１４は、プラグ電極１３およびコンタクト電極１１Ａを介して不純物拡散層２Ａのドレイン側に接続されている。ビット線１４および層間絶縁層１２上には層間絶縁層１５が形成されている。層間絶縁層１５上にはプレート線１８が形成され、層間絶縁層１５にはキャパシタ１７が埋め込まれ、層間絶縁層１２にはプラグ電極１６が埋め込まれている。なお、キャパシタ１７には、対向配置された容量電極１７Ａ、１７Ｂが設けられている。そして、容量電極１７Ａはプラグ電極１６およびコンタクト電極１１Ａを介して不純物拡散層２Ａのソース側に接続されている。容量電極１７Ｂはプレート線１８に接続されている。
一方、周辺回路部ＲＢにおいて、半導体基板１上にはゲート絶縁膜３Ｂを介してゲート電極４１Ｂが形成されている。なお、ゲート絶縁膜３Ｂの材料は、例えば、ＳｉＯ２、ＨｆＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＳｉＯＮおよびＬａ２Ｏ３などから選択することができる。また、ゲート電極４１Ｂは、多結晶シリコン層４Ｂとタングステン層５Ｂとの２層構造にて構成することができる。
半導体基板１には、ゲート電極４１Ｂ下の半導体基板１に形成されるチャネル領域を挟むように不純物拡散層２Ｂが配置されている。なお、不純物拡散層２Ｂは、周辺回路部ＲＢのトランジスタのソース／ドレインとして用いることができる。ゲート電極４１Ｂ上には、ハードマスク層６Ｂが設けられている。なお、ハードマスク層６Ｂの材料は、例えば、ＳｉＯ２を用いることができる。このハードマスク層６Ｂは、ゲート電極４１Ｂをパターン形成するためのエッチングマスクとして用いることができる。
ゲート電極４１Ｂおよびハードマスク層６Ｂの側壁には側壁絶縁膜７Ｂが設けられ、側壁絶縁膜７Ｂの側面にはストッパ膜８Ｂが設けられている。なお、側壁絶縁膜７Ｂの材料は、例えば、ＳｉＯ２などの無機系絶縁膜を用いることができる。ストッパ膜８Ｂの材料は、例えば、Ｓｉ３Ｎ４などの無機系絶縁膜を用いることができる。
また、半導体基板１上において、ゲート電極４１Ｂおよびハードマスク層６Ｂの周囲には有機系絶縁層１９が設けられている。有機系絶縁層１９およびハードマスク層６Ｂ上にはストッパ膜９が設けられ、ストッパ膜９上にはハードマスク層１０が設けられている。
ハードマスク層１０には開口部Ｋ５Ｂ、Ｋ５Ｃが設けられ、ストッパ膜９には開口部Ｋ６Ｂ、Ｋ６Ｃが設けられている。なお、開口部Ｋ５Ｂ、Ｋ６Ｂは、ゲート電極４１Ｂ上に配置されている。開口部Ｋ５Ｃ、Ｋ６Ｃは、ゲート電極４１Ｂの周辺の有機系絶縁層１９上に配置されている。ハードマスク層６Ｂには、ゲート電極４１Ｂを露出させるコンタクトホールＫ７Ｂが設けられている。有機系絶縁層１９には、不純物拡散層２Ｂを露出させるコンタクトホールＫ７Ｃが設けられている。なお、コンタクトホールＫ７Ｂは開口部Ｋ５Ｂ、Ｋ６Ｂの直下に配置されている。コンタクトホールＫ７Ｃは開口部Ｋ５Ｃ、Ｋ６Ｃの直下に配置されている。そして、開口部Ｋ５Ｂ、Ｋ６ＢおよびコンタクトホールＫ７Ｂには、ゲート電極４１Ｂに接続されたコンタクト電極１１Ｂが埋め込まれている。開口部Ｋ５Ｃ、Ｋ６ＣおよびコンタクトホールＫ７Ｃには、不純物拡散層２Ｂに接続されたコンタクト電極１１Ｃが埋め込まれている。なお、コンタクト電極１１Ｂ、１１Ｃの材料は、ＷまたはＣｕなどの金属を用いることができる。
コンタクト電極１１Ｂ、１１Ｃおよびハードマスク層１０上には層間絶縁層１２が形成されている。層間絶縁層１２上には配線３２Ｂ、３２Ｃが形成され、層間絶縁層１２にはプラグ電極３１Ｂ、３１Ｃが埋め込まれている。そして、配線３２Ｂは、プラグ電極３１Ｂを介してコンタクト電極１１Ｂに接続されている。配線３２Ｃは、プラグ電極３１Ｃを介してコンタクト電極１１Ｃに接続されている。配線３２Ｂ、３２Ｃおよび層間絶縁層１２上には層間絶縁層１５が形成されている。
ここで、ゲート電極４１Ａ、４１Ｂの周囲を有機系絶縁層１９にて覆うことにより、ゲート電極４１Ａ、４１Ｂの周囲を無機系絶縁層で覆った場合に比べて、側壁絶縁膜７Ａ、７Ｂおよびストッパ膜８Ａ、８Ｂに対するエッチング選択比を上げることができる。このため、コンタクトホールＫ７Ａをゲート電極４１Ａ間にセルフアラインに形成することができ、メモリセル部ＲＡのメモリセルの微細化に対応することができる。
また、ストッパ膜９およびハードマスク層１０を有機系絶縁層１９上に設けることにより、有機系絶縁層１９を保護しつつ、ゲート電極４１Ｂ上にコンタクトホールＫ７Ｂを形成することが可能となるとともに、不純物拡散層２Ｂ上にコンタクトホールＫ７Ｃを形成してから、コンタクトホールＫ７Ａをゲート電極４１Ａ間にセルフアラインに形成することができる。このため、コンタクトホールＫ７Ａ、Ｋ７Ｂ、Ｋ７Ｃにコンタクト電極１１Ａ、１１Ｂ、１１Ｃをそれぞれ一括的に埋め込むことが可能となり、メモリセル部ＲＡと周辺回路部ＲＢとでコンタクト電極１１Ａ、１１Ｂ、１１Ｃを別工程で形成する必要がなくなることから、コンタクト形成の工程数を削減することができる。
（第２の実施形態）
図２（ａ）は、第２の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図２（ｂ）は、第２の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。なお、第２の実施形態では、半導体装置としてＭＲＡＭを例にとった。
図２（ａ）および図２（ｂ）において、この第２の実施形態では、記憶素子として図１（ａ）のキャパシタ１７の代わりに磁気トンネル接合素子２７が用いられている点を除いては図１（ａ）および図１（ｂ）の構成と同様である。
すなわち、メモリセル部ＲＡにおいて、コンタクト電極１１Ａおよびハードマスク層１０上には層間絶縁層１２が形成されている。層間絶縁層１２上にはビット線２４が形成され、層間絶縁層１２にはプラグ電極２３が埋め込まれている。そして、ビット線２４は、プラグ電極２３およびコンタクト電極１１Ａを介して不純物拡散層２Ａのドレイン側に接続されている。ビット線２４および層間絶縁層１２上には層間絶縁層１５が形成されている。層間絶縁層１５上にはプレート線２８が形成され、層間絶縁層１２、１５には磁気トンネル接合素子２７が埋め込まれている。そして、磁気トンネル接合素子２７の一方の端子はコンタクト電極１１Ａを介して不純物拡散層２Ａのソース側に接続され、磁気トンネル接合素子２７の他方の端子はプレート線２８に接続されている。
（第３の実施形態）
図３（ａ）〜図５（ａ）および図７（ａ）〜図１４（ａ）は、第３の実施形態に係る半導体装置のセルアレイ部の製造方法を示す断面図、図３（ｂ）〜図５（ｂ）および図７（ｂ）〜図１４（ｂ）は、第３の実施形態に係る半導体装置の周辺回路部の製造方法を示す断面図、図６（ａ）図６（ｂ）は、第３の実施形態に係る半導体装置のセルアレイ部のビットコンタクト形成に用いられるレジストパターン形状を示す平面図である。なお、この第３の実施形態では、図１（ａ）、図１（ｂ）、図２（ａ）および図２（ｂ）のコンタクト電極１１Ａ、１１Ｂ、１１Ｃまでの製造方法を示し、キャパシタ１７または磁気トンネル接合素子２７の製造方法は省略した。
図３（ａ）および図３（ｂ）において、熱酸化などの方法にて半導体基板１上のメモリセル部ＲＡおよび周辺回路部ＲＢにゲート絶縁膜３Ａ、３Ｂをそれぞれ形成する。そして、ＣＶＤまたはスパッタなどの方法にて多結晶シリコン層４Ａ、４Ｂ、タングステン層５Ａ、５Ｂおよびハードマスク層６Ａ、６Ｂをメモリセル部ＲＡおよび周辺回路部ＲＢにそれぞれ成膜する。そして、リソグラフィー技術およびドライエッチング技術にてハードマスク層６Ａ、６Ｂをパターニングした後、ハードマスク層６Ａ、６Ｂを通して多結晶シリコン層４Ａ、４Ｂおよびタングステン層５Ａ、５Ｂをパターニングすることにより、ハードマスク層６Ａ、６Ｂがそれぞれ積層されたゲート電極４１Ａ、４１Ｂをメモリセル部ＲＡおよび周辺回路部ＲＢにそれぞれ形成する。
次に、ＣＶＤなどの方法にて側壁絶縁膜７Ａ、７Ｂをメモリセル部ＲＡおよび周辺回路部ＲＢにそれぞれ成膜する。そして、ＲＩＥなどの方法にて側壁絶縁膜７Ａ、７Ｂの異方性エッチングを行うことにより、ゲート電極４１Ａ、４１Ｂの側壁に側壁絶縁膜７Ａ、７Ｂを残しつつ、半導体基板１およびハードマスク層６Ａ、６Ｂの表面を露出させる。その後、ＣＶＤなどの方法にてストッパ膜８Ａ、８Ｂをメモリセル部ＲＡおよび周辺回路部ＲＢにそれぞれ成膜する。さらに、ゲート電極４１Ａ、４１Ｂをマスクとして半導体基板１に不純物をイオン注入することにより、不純物拡散層２Ａ、２Ｂをメモリセル部ＲＡおよび周辺回路部ＲＢにそれぞれ形成する。
次に、図４（ａ）および図４（ｂ）に示すように、スピンコートなどの方法にて有機系絶縁層１９をメモリセル部ＲＡおよび周辺回路部ＲＢに成膜する。そして、ＣＭＰなどの方法にて有機系絶縁層１９を平坦化することにより、ゲート電極４１Ａ、４１Ｂの周囲が有機系絶縁層１９にて覆われるようにしてハードマスク層６Ａ、６Ｂの表面を露出させる。
次に、図５（ａ）および図５（ｂ）に示すように、ＣＶＤなどの方法にてストッパ膜９およびハードマスク層１０をハードマスク層６Ａ、６Ｂおよび有機系絶縁層１９上に順次成膜する。
次に、図６（ａ）および図６（ｂ）に示すように、リソグラフィー技術にてレジストパターンＲ１をハードマスク層１０上に形成する。ここで、レジストパターンＲ１には、ゲート電極４１Ａ間のコンタクトホールＫ７Ａに対応した開口部Ｋ１が設けられている。
次に、図７（ａ）および図７（ｂ）に示すように、ＲＩＥなどの方法にて開口部Ｋ１を通してハードマスク層１０をエッチングすることにより、開口部Ｋ１が転写された開口部Ｋ２Ａをハードマスク層１０に形成する。この時、ハードマスク層１０のエッチングはストッパ膜９にて止めることができる。次に、アッシングなどの方法にてレジストパターンＲ１をハードマスク層１０上から除去する。ここで、有機系絶縁層１９上にストッパ膜９を設けることにより、レジストパターンＲ１をハードマスク層１０上から除去する時に有機系絶縁層１９がエッチングされるのを防止することができる。
次に、図８（ａ）および図８（ｂ）に示すように、スピンコートなどの方法にて開口部Ｋ２Ａが埋め込まれるようにしてハードマスク層１０上にスタックマスク層ＭＴを形成する。なお、スタックマスク層ＭＴは、例えば、レジスト層５１、ハードマスク層５２およびレジスト層５３の３層構造を採ることができる。ハードマスク層５２は、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜を用いることができる。そして、リソグラフィー技術にてコンタクトホールＫ７Ｂ、Ｋ７Ｃにそれぞれ対応した開口部Ｋ３Ｂ、Ｋ３Ｃをレジスト層５３に形成する。
次に、図９（ａ）および図９（ｂ）に示すように、開口部Ｋ３Ｂ、Ｋ３Ｃをハードマスク層５２に転写し、そのハードマスク層５２を介してレジスト層５１をエッチングすることにより、レジスト層５１に開口部Ｋ４Ｂ、Ｋ４Ｃを形成する。さらに、開口部Ｋ４Ｂ、Ｋ４Ｃを通してハードマスク層１０をエッチングすることにより、開口部Ｋ４Ｂ、Ｋ４Ｃが転写された開口部Ｋ５Ｂ、Ｋ５Ｃをハードマスク層１０に形成する。
次に、図１０（ａ）および図１０（ｂ）に示すように、開口部Ｋ４Ｂ、Ｋ４Ｃが設けられたレジスト層５１をマスクとしてストッパ膜９をエッチングすることにより、開口部Ｋ４Ｂ、Ｋ４Ｃが転写された開口部Ｋ６Ｂ、Ｋ６Ｃをストッパ膜９に形成する。さらに、開口部Ｋ４Ｂ、Ｋ４Ｃが設けられたレジスト層５１をマスクとしてハードマスク層６Ｂをエッチングすることにより、開口部Ｋ４Ｂが転写された開口部Ｋ７Ｂをハードマスク層６Ｂに形成する。ここで、ハードマスク層６Ｂは無機系材料、レジスト層５１および有機系絶縁層１９は有機系材料にて構成することができる。このため、レジスト層５１および有機系絶縁層１９に比べてエッチング選択比を大きくすることができ、レジスト層５１および有機系絶縁層１９のエッチングを抑制しつつ、ハードマスク層６Ｂをエッチングすることができる。
次に、図１１（ａ）および図１１（ｂ）に示すように、ハードマスク層１０の開口部Ｋ５Ｃを通して有機系絶縁層１９をエッチングすることにより、開口部Ｋ５Ｃが転写されたコンタクトホールＫ７Ｃを有機系絶縁層１９に形成するとともに、ハードマスク層１０上からレジスト層５１を除去する。
次に、図１２（ａ）および図１２（ｂ）に示すように、ハードマスク層１０の開口部Ｋ２Ａを通してストッパ膜９をエッチングすることにより、開口部Ｋ２Ａが転写された開口部Ｋ６Ａをストッパ膜９に形成する。さらに、開口部Ｋ２Ａ、Ｋ６Ａを通して有機系絶縁層１９をエッチングすることにより、開口部Ｋ２Ａが転写されたコンタクトホールＫ７Ａを有機系絶縁層１９に形成する。この時、有機系絶縁層１９上にストッパ膜９およびハードマスク層１０を設けることにより、周辺回路部ＲＢの有機系絶縁層１９がエッチングされるのを防止することができ、コンタクトホールＫ７Ｂ、Ｋ７Ｃの形状を保つことができる。
次に、図１３（ａ）および図１３（ｂ）に示すように、ＣＶＤまたはスパッタなどの方法にて開口部Ｋ２Ａ、Ｋ５Ｂ、Ｋ５Ｃ、Ｋ６Ａ、Ｋ６Ｂ、Ｋ６ＣおよびコンタクトホールＫ７Ａ、Ｋ７Ｂ、Ｋ７Ｃに電極材５４を埋め込む。
次に、図１４（ａ）および図１４（ｂ）に示すように、ＣＭＰなどの方法にて電極材５４を平坦化することによりハードマスク層１０の表面を露出させ、コンタクトホールＫ７Ａ、Ｋ７Ｂ、Ｋ７Ｃにそれぞれ埋め込まれたコンタクト電極１１Ａ、１１Ｂ、１１Ｃを一括的に形成する。ここで、有機系絶縁層１９上にストッパ膜９およびハードマスク層１０を残したままにすることにより、有機系絶縁層１９の形成後のレジスト膜のアッシング工程において有機系絶縁層１９がエッチングされるのを防止することができ、図１（ａ）および図１（ｂ）のプラグ電極１３、１６、３１Ｂ、３１Ｃ、ビット線１４および配線３２Ｂ、３２Ｃなどを有機系絶縁層１９上に精度良く形成することができる。
（第４の実施形態）
図１５（ａ）は、第４の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図１５（ｂ）は、第４の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。なお、第４の実施形態では、半導体装置としてＤＲＡＭを例にとった。
図１５（ａ）および図１５（ｂ）において、この第４の実施形態では、ストッパ膜９およびハードマスク層１０が除去されるとともに、有機系絶縁層１９と層間絶縁層１２との間に無機系絶縁層２０が設けられている点を除いては図１（ａ）および図１（ｂ）の構成と同様である。なお、無機系絶縁層２０の材料は、例えば、ＳｉＯ２またはＳｉ３Ｎ４などを用いることができる。
ここで、有機系絶縁層１９上に無機系絶縁層２０を設けることにより、コンタクトホールＫ７Ａ、Ｋ７Ｂ、Ｋ７Ｃにコンタクト電極１１Ａ、１１Ｂ、１１Ｃをそれぞれ埋め込んだ後に、ストッパ膜９およびハードマスク層１０を除去した場合においても、有機系絶縁層１９を無機系絶縁層２０にて保護することができる。このため、有機系絶縁層１９の形成後のレジスト膜のアッシング工程において有機系絶縁層１９がエッチングされるのを防止することができ、プラグ電極１３、１６、３１Ｂ、３１Ｃ、ビット線１４および配線３２Ｂ、３２Ｃなどを有機系絶縁層１９上に精度良く形成することができる。
（第５の実施形態）
図１６（ａ）は、第５の実施形態に係る半導体装置のセルアレイ部の概略構成を示す断面図、図１６（ｂ）は、第５の実施形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。なお、第５の実施形態では、半導体装置としてＭＲＡＭを例にとった。
図１６（ａ）および図１６（ｂ）において、この第５の実施形態では、ストッパ膜９およびハードマスク層１０が除去されるとともに、有機系絶縁層１９と層間絶縁層１２との間に無機系絶縁層２０が設けられている点を除いては図２（ａ）および図２（ｂ）の構成と同様である。
（第６の実施形態）
図１７（ａ）および図１７（ｂ）は、第６の実施形態に係る半導体装置のセルアレイ部のビットコンタクト形成に用いられるレジストパターン形状を示す平面図、図１８（ａ）〜図２８（ａ）は、第６の実施形態に係る半導体装置のセルアレイ部の製造方法を示す断面図、図１８（ｂ）〜図２８（ｂ）は、第６の実施形態に係る半導体装置の周辺回路部の製造方法を示す断面図である。なお、この第６の実施形態では、図１５（ａ）、図１５（ｂ）、図１６（ａ）および図１６（ｂ）の無機系絶縁層２０までの製造方法を示し、キャパシタ１７または磁気トンネル接合素子２７の製造方法は省略した。
この第６の実施形態において、図３（ａ）〜図５（ａ）および図３（ｂ）〜図５（ｂ）と同様の工程を行う。
次に、図１７（ａ）および図１７（ｂ）に示すように、リソグラフィー技術にてレジストパターンＲ１１をハードマスク層１０上に形成する。ここで、レジストパターンＲ１１には、ゲート電極４１Ａと直交する溝Ｚ１が設けられている。
次に、図１８（ａ）および図１８（ｂ）に示すように、ＲＩＥなどの方法にて溝Ｚ１を通してハードマスク層１０をエッチングすることにより、溝Ｚ１が転写された溝Ｚ２をハードマスク層１０に形成する。この時、ハードマスク層１０のエッチングはストッパ膜９にて止めることができる。次に、アッシングなどの方法にてレジストパターンＲ１１をハードマスク層１０上から除去する。
次に、図１９（ａ）および図１９（ｂ）に示すように、スピンコートなどの方法にて溝Ｚ２が埋め込まれるようにしてハードマスク層１０上にスタックマスク層ＭＴを形成する。なお、スタックマスク層ＭＴは、例えば、レジスト層５１、ハードマスク層５２およびレジスト層５３の３層構造を採ることができる。そして、リソグラフィー技術にてコンタクトホールＫ７Ｂ、Ｋ７Ｃにそれぞれ対応した開口部Ｋ３Ｂ、Ｋ３Ｃをレジスト層５３に形成する。
次に、図２０（ａ）および図２０（ｂ）に示すように、開口部Ｋ３Ｂ、Ｋ３Ｃをハードマスク層５２に転写し、そのハードマスク層５２を介してレジスト層５１をエッチングすることにより、レジスト層５１に開口部Ｋ４Ｂ、Ｋ４Ｃを形成する。さらに、開口部Ｋ４Ｂ、Ｋ４Ｃを通してハードマスク層１０をエッチングすることにより、開口部Ｋ４Ｂ、Ｋ４Ｃが転写された開口部Ｋ５Ｂ、Ｋ５Ｃをハードマスク層１０に形成する。
次に、図２１（ａ）および図２１（ｂ）に示すように、開口部Ｋ４Ｂ、Ｋ４Ｃが設けられたレジスト層５１をマスクとしてストッパ膜９をエッチングすることにより、開口部Ｋ４Ｂ、Ｋ４Ｃが転写された開口部Ｋ６Ｂ、Ｋ６Ｃをストッパ膜９に形成する。さらに、開口部Ｋ４Ｂ、Ｋ４Ｃが設けられたレジスト層５１をマスクとしてハードマスク層６Ｂをエッチングすることにより、開口部Ｋ４Ｂが転写された開口部Ｋ７Ｂをハードマスク層６Ｂに形成する。
次に、図２２（ａ）および図２２（ｂ）に示すように、ハードマスク層１０の開口部Ｋ５Ｃを通して有機系絶縁層１９をエッチングすることにより、開口部Ｋ５Ｃが転写されたコンタクトホールＫ７Ｃを有機系絶縁層１９に形成するとともに、ハードマスク層１０上からレジスト層５１を除去する。
次に、図２３（ａ）および図２３（ｂ）に示すように、ハードマスク層１０の溝Ｚ２を通してストッパ膜９をエッチングすることにより、溝Ｚ２が転写された溝Ｚ３をストッパ膜９に形成する。さらに、溝Ｚ２、Ｚ３を通して有機系絶縁層１９をエッチングすることにより、ゲート電極４１Ａ間の有機系絶縁層１９を溝Ｚ２、Ｚ３に沿って除去し、ゲート電極４１Ａに配置されたコンタクトホールＫ７Ａを有機系絶縁層１９に形成する。この時、有機系絶縁層１９上にストッパ膜９およびハードマスク層１０を設けることにより、周辺回路部ＲＢの有機系絶縁層１９がエッチングされるのを防止することができ、コンタクトホールＫ７Ｂ、Ｋ７Ｃの形状を保つことができる。また、ゲート電極４１Ａ間に有機系絶縁層１９を埋め込むことにより、側壁絶縁膜７Ａを残したまま有機系絶縁層１９を除去することができる。このため、側壁絶縁膜７Ａをレジスト膜で覆うことなく、ゲート電極４１Ａ間にコンタクトホールＫ７Ａを形成することができ、コンタクトホールＫ７Ａをセルフアラインに形成することができる。
次に、図２４（ａ）および図２４（ｂ）に示すように、ＣＶＤまたはスパッタなどの方法にて溝Ｚ２、Ｚ３、開口部Ｋ５Ｂ、Ｋ５Ｃ、Ｋ６Ｂ、Ｋ６ＣおよびコンタクトホールＫ７Ａ、Ｋ７Ｂ、Ｋ７Ｃに電極材５４を埋め込む。
次に、図２５（ａ）および図２５（ｂ）に示すように、ＣＭＰなどの方法にて電極材５４を平坦化するとともに、ハードマスク層１０およびストッパ膜９を除去することにより、ハードマスク層６Ａおよび有機系絶縁層１９の表面を露出させ、コンタクトホールＫ７Ａ、Ｋ７Ｂ、Ｋ７Ｃにそれぞれ埋め込まれたコンタクト電極１１Ａ、１１Ｂ、１１Ｃを一括的に形成する。
次に、図２６（ａ）および図２６（ｂ）に示すように、ＲＩＥなどの方法にて有機系絶縁層１９をエッチバックすることにより、有機系絶縁層１９の上部を除去し、ゲート電極４１Ａ、４１Ｂに対して段差を形成する。
次に、図２７（ａ）および図２７（ｂ）に示すように、ＣＶＤなどの方法にて有機系絶縁層１９の除去された部分が埋め込まれるようにしてハードマスク層６Ａ、コンタクト電極１１Ａ、１１Ｂ、１１Ｃおよび有機系絶縁層１９上に無機系絶縁層２０を形成する。無機系絶縁層２０の材料は、例えば、ＳｉＯ２またはＳｉ３Ｎ４などを用いることができる。
次に、図２８（ａ）および図２８（ｂ）に示すように、ＣＭＰなどの方法にて無機系絶縁層２０を平坦化することにとり、ハードマスク層６Ａおよびコンタクト電極１１Ａ、１１Ｂ、１１Ｃの表面を露出させ、ハードマスク層６Ａおよびコンタクト電極１１Ａ、１１Ｂ、１１Ｃおよび無機系絶縁層２０の高さを揃える。
ここで、有機系絶縁層１９上に無機系絶縁層２０を設けることにより、有機系絶縁層１９の形成後のレジスト膜のアッシング工程において有機系絶縁層１９がエッチングされるのを防止することができ、図１５（ａ）および図１５（ｂ）のプラグ電極１３、１６、３１Ｂ、３１Ｃ、ビット線１４および配線３２Ｂ、３２Ｃなどを有機系絶縁層１９上に精度良く形成することができる。
なお、上述した実施形態では、半導体装置としてＤＲＡＭやＭＲＡＭなどの半導体記憶装置を例にとったが、ＡＳＩＣ、プロセッサまたは論理回路などの半導体装置に適用してもよい。また、ＤＲＡＭやＭＲＡＭ以外にも、ＮＡＮＤフラッシュメモリに適用してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＲＡ メモリセル部、ＲＢ 周辺回路部、１ 半導体基板、２Ａ、２Ｂ 不純物拡散層３Ａ、３Ｂ ゲート絶縁膜、４１Ａ、４１Ｂ ゲート電極、６Ａ、６Ｂ、１０ ハードマスク層、７Ａ、７Ｂ 側壁絶縁膜、８Ａ、８Ｂ、９ ストッパ膜、１１Ａ〜１１Ｃ コンタクト電極、１２、１５ 層間絶縁層、１３、２３、３１ プラグ電極、３２ 配線、１４、２４ ビット線、１７ キャパシタ、１８、２８ プレート線、１９ 有機系絶縁層、２０ 無機系絶縁層、２７ 磁気トンネル接合素子

Claims (5)

  1. 半導体基板上に設けられたゲート電極と、
    前記ゲート電極下の前記半導体基板に形成されるチャネル領域を挟むように配置された不純物拡散層と、
    前記ゲート電極の側壁に設けられた側壁絶縁膜と、
    前記ゲート電極の周囲を覆う有機系絶縁層と、
    前記ゲート電極上および前記有機系絶縁層上に設けられた無機系絶縁層と、
    前記無機系絶縁層および前記有機系絶縁層に埋め込まれ、前記不純物拡散層に接続されたコンタクト電極とを備え、
    前記ゲート電極は、
    前記半導体基板上のメモリセル部に設けられた第１のゲート電極と、
    前記半導体基板上の周辺回路部に設けられた第２のゲート電極とを備え、
    前記不純物拡散層は、
    前記第１のゲート電極下の前記半導体基板に形成されるチャネル領域を挟むように配置された第１の不純物拡散層と、
    前記第２のゲート電極下の前記半導体基板に形成されるチャネル領域を挟むように配置された第２の不純物拡散層とを備え、
    前記側壁絶縁膜は、
    前記第１のゲート電極の側壁に設けられた第１の側壁絶縁膜と、
    前記第２のゲート電極の側壁に設けられた第２の側壁絶縁膜とを備え、
    前記コンタクト電極は、
    前記第１の不純物拡散層に接続された第１のコンタクト電極と、
    前記第２の不純物拡散層に接続された第２のコンタクト電極とを備え、
    前記無機系絶縁層および前記有機系絶縁層に埋め込まれ、前記第２のゲート電極に接続された第３のコンタクト電極をさらに備えることを特徴とする半導体装置。
  2. 半導体基板上に設けられたゲート電極と、
    前記ゲート電極下の前記半導体基板に形成されるチャネル領域を挟むように配置された不純物拡散層と、
    前記ゲート電極の側壁に設けられた側壁絶縁膜と、
    前記ゲート電極の周囲を覆う有機系絶縁層と、
    前記ゲート電極上および前記有機系絶縁層上に設けられた無機系絶縁層と、
    前記無機系絶縁層および前記有機系絶縁層に埋め込まれ、前記不純物拡散層に接続されたコンタクト電極とを備えることを特徴とする半導体装置。
  3. 半導体基板上に設けられたゲート電極と、
    前記ゲート電極下の前記半導体基板に形成されるチャネル領域を挟むように配置された不純物拡散層と、
    前記ゲート電極の側壁に設けられた側壁絶縁膜と、
    前記ゲート電極の周囲を覆う有機系絶縁層と、
    前記有機系絶縁層上に設けられた無機系絶縁層と、
    前記側壁絶縁膜との間に前記有機系絶縁層が残らないようにして前記無機系絶縁層および前記有機系絶縁層に埋め込まれ、前記不純物拡散層に接続されたコンタクト電極とを備えることを特徴とする半導体装置。
  4. 第１のハードマスクが積層された第１のゲート電極を半導体基板上のメモリセル部に形成するとともに、第２のハードマスクが積層された第２のゲート電極を前記半導体基板上の周辺回路部に形成する工程と、
    前記第１のゲート電極の側壁に第１の側壁絶縁膜を形成するとともに、前記第２のゲート電極の側壁に第２の側壁絶縁膜を形成する工程と、
    前記第１のゲート電極の側方に配置された第１の不純物拡散層を前記半導体基板に形成するとともに、前記第２のゲート電極の側方に配置された第２の不純物拡散層を前記半導体基板に形成する工程と、
    前記第１および第２のゲート電極と前記第１および第２のハードマスクの周囲を覆う有機系絶縁層を前記半導体基板上に形成する工程と、
    前記第１および第２のハードマスク上および前記有機系絶縁層上にストッパ膜を形成する工程と、
    前記ストッパ膜上に第３のハードマスクを形成する工程と、
    前記第１のゲート電極の周囲を覆う有機系絶縁層上に配置された第１の開口部を前記第３のハードマスクに形成する工程と、
    前記第１の開口部が形成された前記第３のハードマスク上にレジスト層を形成する工程と、
    前記第２のゲート電極上および前記第２のゲート電極の周囲を覆う有機系絶縁層上に配置された第２の開口部を前記レジスト層に形成する工程と、
    前記第２の開口部を通して前記第３のハードマスク、前記ストッパ膜および前記第２のハードマスクをエッチングすることにより、前記第２のゲート電極上に第１のコンタクトホールを形成するとともに、前記第２のゲート電極の周囲を覆う有機系絶縁層上に第３の開口部を形成する工程と、
    前記第３の開口部を通して前記有機系絶縁層をエッチングすることにより、前記第２の不純物拡散層上に第２のコンタクトホールを形成するとともに、前記レジスト層を除去する工程と、
    前記第１の開口部を通して前記ストッパ膜および前記有機系絶縁層をエッチングすることにより、前記第１の不純物拡散層上に第３のコンタクトホールを形成する工程と、
    前記第１から第３のコンタクトホールに第１から第３のコンタクト電極をそれぞれ埋め込む工程とを備えることを特徴とする半導体装置の製造方法。
  5. 第１のハードマスクが積層された第１のゲート電極を半導体基板上のメモリセル部に形成するとともに、第２のハードマスクが積層された第２のゲート電極を前記半導体基板上の周辺回路部に形成する工程と、
    前記第１のゲート電極の側壁に第１の側壁絶縁膜を形成するとともに、前記第２のゲート電極の側壁に第２の側壁絶縁膜を形成する工程と、
    前記第１のゲート電極の側方に配置された第１の不純物拡散層を前記半導体基板に形成するとともに、前記第２のゲート電極の側方に配置された第２の不純物拡散層を前記半導体基板に形成する工程と、
    前記第１および第２のゲート電極と前記第１および第２のハードマスクの周囲を覆う有機系絶縁層を前記半導体基板上に形成する工程と、
    前記第１および第２のハードマスク上および前記有機系絶縁層上にストッパ膜を形成する工程と、
    前記ストッパ膜上に第３のハードマスクを形成する工程と、
    前記第１のゲート電極と直交する溝を前記第３のハードマスクに形成する工程と、
    前記溝が形成された前記第３のハードマスク上にレジスト層を形成する工程と、
    前記第２のゲート電極上および前記第２のゲート電極の周囲を覆う有機系絶縁層上に配置された第１の開口部を前記レジスト層に形成する工程と、
    前記第１の開口部を通して前記第３のハードマスク、前記ストッパ膜および前記第２のハードマスクをエッチングすることにより、前記第２のゲート電極上に第１のコンタクトホールを形成するとともに、前記第２のゲート電極の周囲を覆う有機系絶縁層上に第２の開口部を形成する工程と、
    前記第２の開口部を通して前記有機系絶縁層をエッチングすることにより、前記第２の不純物拡散層上に第２のコンタクトホールを形成するとともに、前記レジスト層を除去する工程と、
    前記溝を通して前記ストッパ膜および前記有機系絶縁層をエッチングすることにより、前記第１の不純物拡散層上に第３のコンタクトホールを形成する工程と、
    前記第１から第３のコンタクトホールに第１から第３のコンタクト電極をそれぞれ埋め込むとともに、前記第３のハードマスクおよび前記ストッパ膜を除去する工程と、
    前記有機系絶縁層の上部を除去する工程と、
    前記有機系絶縁層の除去された部分に無機系絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614143B2 (en) 2015-06-09 2017-04-04 Qualcomm Incorporated De-integrated trench formation for advanced MRAM integration
DE102016114724B4 (de) 2016-03-25 2021-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zum Ausbilden von Gräben mit unterschiedlichen Tiefen und Vorrichtung
US9779984B1 (en) * 2016-03-25 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming trenches with different depths
CN112736035B (zh) * 2019-10-14 2022-05-06 长鑫存储技术有限公司 半导体器件的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1079492A (ja) * 1996-07-12 1998-03-24 Toshiba Corp 半導体装置及びその製造方法
JP2001267561A (ja) * 2000-03-21 2001-09-28 Sony Corp 半導体装置の製造方法及び半導体装置
US20030119329A1 (en) * 2001-12-14 2003-06-26 Sung-Kwon Lee Method for fabricating semiconductor device capable of improving process margin of self align contact
JP2004063632A (ja) * 2002-07-26 2004-02-26 Renesas Technology Corp 半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100325383B1 (ko) * 1996-07-12 2002-04-17 니시무로 타이죠 반도체 장치 및 그 제조 방법
JP4822792B2 (ja) * 2005-10-04 2011-11-24 株式会社東芝 半導体装置およびその製造方法
JP4764288B2 (ja) * 2006-08-22 2011-08-31 株式会社東芝 半導体記憶装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1079492A (ja) * 1996-07-12 1998-03-24 Toshiba Corp 半導体装置及びその製造方法
JP2001267561A (ja) * 2000-03-21 2001-09-28 Sony Corp 半導体装置の製造方法及び半導体装置
US20030119329A1 (en) * 2001-12-14 2003-06-26 Sung-Kwon Lee Method for fabricating semiconductor device capable of improving process margin of self align contact
JP2003197775A (ja) * 2001-12-14 2003-07-11 Hynix Semiconductor Inc 半導体素子の製造方法
JP2004063632A (ja) * 2002-07-26 2004-02-26 Renesas Technology Corp 半導体装置の製造方法

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