JPH1079492A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH1079492A
JPH1079492A JP9186192A JP18619297A JPH1079492A JP H1079492 A JPH1079492 A JP H1079492A JP 9186192 A JP9186192 A JP 9186192A JP 18619297 A JP18619297 A JP 18619297A JP H1079492 A JPH1079492 A JP H1079492A
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film
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gate
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Hirosuke Koyama
裕亮 幸山
Nobuo Hayasaka
伸夫 早坂
Katsuya Okumura
勝弥 奥村
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Abstract

(57)【要約】 【課題】ゲート電極に対して自己整合的に隣接するコン
タクトホールを形成することができる半導体装置及びそ
の製造方法である。 【解決手段】半導体基板１１上にゲート絶縁膜１２を形
成し、このゲート絶縁膜１２上にゲート電極１３を形成
し、ソース／ドレイン拡散層１４を形成し、ゲート電極
１３の側壁に窒化シリコン膜１６を形成し、全面に酸化
シリコン膜１７を形成し、この酸化シリコン膜１７をゲ
ート電極１３と同じ高さまでエッチバックして表面を平
坦化し、ゲート電極１３の表面を所定の厚みだけエッチ
ングして酸化シリコン膜１７との段差１８を形成し、こ
の段差１８をタングステン膜２０で充填し、このタング
ステン膜２０の表面を所定の厚みだけエッチングして段
差２１を形成し、この段差２１を窒化シリコン膜２２で
充填する工程とを具備している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、特に高集積ＤＲＡＭのゲート電極
とビットコンタクトの構造及びその製造方法に関する。
【０００２】
【従来の技術】従来のメタルゲート電極のＭＯＳトラン
ジスタの製造方法を図１９を用いて説明する。
【０００３】Ｐ型半導体基板２１１上にゲート絶縁膜２
１２を形成し、続いてポリシリコン膜２１３、ポリシリ
コンとタングステン膜との反応を押さえるためのバリア
メタル２１４及びタングステン膜２１５を堆積する。次
に周知のリソグラフィ法及びＲＩＥ（Reactive Ion Etc
hing）法を用いてゲート電極をパターニングする。次
に、ゲート電極をマスクに、イオン注入法を用いてＮ型
不純物を打ち込み、半導体基板２１１にソース／ドレイ
ン拡散領域２１６を形成する（図１９（ａ））。
【０００４】次に窒化シリコン膜２１７を全面に堆積
し、ＲＩＥ法でエッチバックして、ゲート電極の側壁に
窒化シリコン膜２１７からなるサイドウォールスペーサ
を形成する（図１９（ｂ））。
【０００５】
【発明が解決しようとする課題】このような従来の製造
方法では、ゲート電極に対して自己整合的に隣接するコ
ンタクトホールを形成することができない。すなわち、
コンタクトホールを形成するには、図１９（ｃ）に示す
ように、全面に絶縁膜２１８を堆積した後に、図示しな
いマスクを用いてこの絶縁膜２１８に対してコンタクト
ホール２１９を形成する必要がある。さらに、ゲート電
極形成後（図１９（ｂ））は、その一部にタングステン
膜が露出している。このため、ゲート側壁を酸化するこ
とができず、ＲＩＥダメージあるいはイオン注入ダメー
ジを回復させることができない。さらにサイドウォール
スペーサである窒化シリコン膜２１７の形成に際して、
メタル上に堆積した窒化シリコン膜は絶縁膜上あるいは
ポリシリコン上に堆積した窒化シリコン膜より膜質が劣
化することが分かっており、良質なサイドウォールを形
成することができない、等の問題があった。
【０００６】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ゲート電極に対して自
己整合的に隣接するコンタクトホールを形成することが
できる半導体装置及びその製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法は、半導体基板上にゲート絶縁膜を形成す
る工程と、上記ゲート絶縁膜上に第１導電膜からなるゲ
ート電極を形成する工程と、上記半導体基板に所定の間
隔でソース／ドレイン拡散層を形成する工程と、上記ゲ
ート電極の側壁に第１絶縁膜からなるスペーサを形成す
る工程と、全面に第２絶縁膜を形成し、この第２絶縁膜
を上記ゲート電極と同じ高さまでエッチバックして表面
を平坦化する工程と、上記ゲート電極を深さ方向に所定
の厚みだけエッチングして上記第１絶縁膜との第１段差
を形成する工程と、上記第１段差を第２導電膜で充填す
る工程と、上記第２導電膜を深さ方向に所定の厚みだけ
エッチングして上記第１絶縁膜との第２段差を形成する
工程と、上記第２段差を第３絶縁膜で充填する工程とを
具備したことを特徴とする。
【０００８】請求項２に係る半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を形成する工程と、上記ゲ
ート絶縁膜上に第１導電膜からなるゲート電極を形成す
る工程と、上記半導体基板に所定の間隔でソース／ドレ
イン拡散層を形成する工程と、上記ゲート電極の側壁に
第１絶縁膜からなるスペーサを形成する工程と、全面に
第２絶縁膜を形成し、この第２絶縁膜を上記ゲート電極
と同じ高さまでエッチバックして表面を平坦化する工程
と、上記ゲート電極を深さ方向に所定の厚みだけエッチ
ングして上記第１絶縁膜との第１段差を形成する工程
と、上記第１段差を第２導電膜で充填する工程と、上記
第２導電膜を深さ方向に所定の厚みだけエッチングして
上記第１絶縁膜との第２段差を形成する工程と、上記第
２段差を第３絶縁膜で充填する工程と、上記第３絶縁膜
をマスクとして用いた選択エッチング法によって上記第
２絶縁膜をエッチングし、上記ゲート電極に隣接するコ
ンタクトホールを形成する工程とを具備したことを特徴
とする。
【０００９】請求項６に係る半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を形成する工程と、上記ゲ
ート絶縁膜上に第１導電膜を形成する工程と、上記第１
導電膜上にダミー膜を形成する工程と、上記ダミー膜及
び上記第１導電膜をパターニングしてゲート電極を形成
する工程と、上記半導体基板に所定の間隔でソース／ド
レイン拡散層を形成する工程と、上記ダミー膜及び上記
第１導電膜の側壁に第１絶縁膜からなるスペーサを形成
する工程と、全面に第２絶縁膜を形成し、この第２絶縁
膜を上記ゲート電極と同じ高さまでエッチバックして表
面を平坦化する工程と、上記ダミー膜をエッチングして
第１絶縁膜との第１段差を形成する工程と、上記第１段
差を第２導電膜で充填する工程と、上記第２導電膜を深
さ方向に所定の厚みだけエッチングして上記第１絶縁膜
との第２段差を形成する工程と、上記第２段差を第３絶
縁膜で充填する工程とを具備したことを特徴とする。
【００１０】請求項７に係る半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を形成する工程と、上記ゲ
ート絶縁膜上に第１導電膜を形成する工程と、上記第１
導電膜上にダミー膜を形成する工程と、上記ダミー膜及
び上記第１導電膜をパターニングしてゲート電極を形成
する工程と、上記半導体基板に所定の間隔でソース／ド
レイン拡散層を形成する工程と、上記ダミー膜及び上記
第１導電膜の側壁に第１絶縁膜からなるスペーサを形成
する工程と、全面に第２絶縁膜を形成し、この第２絶縁
膜を上記ゲート電極と同じ高さまでエッチバックして表
面を平坦化する工程と、上記ダミー膜をエッチングして
第１絶縁膜との第１段差を形成する工程と、上記第１段
差を第２導電膜で充填する工程と、上記第２導電膜を深
さ方向に所定の厚みだけエッチングして上記第１絶縁膜
との第２段差を形成する工程と、上記第２段差を第３絶
縁膜で充填する工程と、上記第３絶縁膜をマスクとして
用いた選択エッチング法によって上記第２絶縁膜をエッ
チングして上記ゲート電極に隣接するコンタクトホール
を形成する工程とを具備したことを特徴とする。
【００１１】請求項１６に係る半導体装置の製造方法
は、半導体基板上にゲート絶縁膜を形成する工程と、上
記ゲート絶縁膜上に第１導電膜からなるゲート電極を形
成する工程と、上記半導体基板に所定の間隔でソース／
ドレイン拡散層を形成する工程と、上記ゲート電極の側
壁に第１絶縁膜からなるスペーサを形成する工程と、全
面に第２絶縁膜を形成し、この第２絶縁膜を上記ゲート
電極と同じ高さまでエッチバックして表面を平坦化する
工程と、上記ゲート電極を深さ方向に所定の厚みだけエ
ッチングして上記第１絶縁膜との第１段差を形成する工
程と、上記第１段差を第２導電膜で充填する工程と、上
記第２導電膜を深さ方向に所定の厚みだけエッチングし
て上記第１絶縁膜との第２段差を形成する工程と、上記
第２段差を第３絶縁膜で充填する工程と、上記第３絶縁
膜をマスクにした選択エッチング法により上記第２絶縁
膜をエッチングして、上記ゲート電極に隣接するコンタ
クトホールを形成する工程と、上記コンタクトホール内
を第３導電膜で充填してビット線もしくはストレージノ
ードコンタクトを形成する工程を具備したことを特徴と
する。
【００１２】請求項２０に係る半導体装置は、半導体基
板と、上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたシリコン系の第１導電
膜からなる下部電極及びメタル系の第２導電膜からなる
上部電極とで構成されたゲート電極と、上記ゲート電極
に隣接するように形成された自己整合コンタクトと、上
記ゲート電極の上記下部電極と上記自己整合コンタクト
との間に形成された酸化シリコン系の第１絶縁膜及び窒
化シリコン系の第２絶縁膜と、上記上部電極と上記自己
整合コンタクトとの間に形成された窒化シリコン系の第
３絶縁膜とを具備したことを特徴とする。
【００１３】請求項２１に係る半導体装置は、半導体基
板と、上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたシリコン系の第１導電
膜からなる下部電極及びメタル系の第２導電膜からなる
上部電極とで構成されたゲート電極と、上記ゲート電極
に隣接するように形成された自己整合コンタクトと、上
記ゲート電極の上記下部電極と上記自己整合コンタクト
との間に形成された酸化シリコン系の第１絶縁膜及び窒
化シリコン系の第２絶縁膜と、上記上部電極と上記自己
整合コンタクトとの間に形成された窒化シリコン系の第
３絶縁膜及び窒化シリコン系の第４絶縁膜とを具備した
ことを特徴とする。
【００１４】請求項２２に係る半導体装置は、半導体基
板と、上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたシリコン系の第１導電
膜からなる下部電極及びメタル系の第２導電膜からなる
上部電極とで構成されたゲート電極と、上記ゲート電極
に隣接するように形成された自己整合コンタクトと、上
記ゲート電極の上記下部電極と上記自己整合コンタクト
との間に形成された酸化シリコン系の第１絶縁膜、窒化
シリコン系の第２絶縁膜及び窒化シリコン系の第３絶縁
膜と、上記上部電極と上記自己整合コンタクトとの間に
形成された窒化シリコン系の第４絶縁膜とを具備したこ
とを特徴とする。
【００１５】請求項２３に係るダイナミック型半導体記
憶装置は、請求項２０ないし２２のいずれか１つに記載
の半導体装置をメモリセル部に含むことを特徴とする。
【００１６】請求項２５に係る半導体装置は、それぞれ
半導体基板上に形成されたゲート絶縁膜と、このゲート
絶縁膜上に形成されたシリコン系の第１導電膜からなる
下部電極及びメタル系の第２導電膜からなる上部電極と
で構成されたゲート電極を有する第１、第２トランジス
タを具備し、上記第２トランジスタの上部電極の膜厚が
上記第１トランジスタの上部電極の膜厚よりも厚くされ
ていることを特徴とする。
【００１７】請求項２８に係るダイナミック型半導体記
憶装置は、請求項２５ないし２７のいずれか１つに記載
の半導体装置における前記第１トランジスタをメモリセ
ル部に含み、前記第２トランジスタを周辺回路部に含む
ことを特徴とする。
【００１８】請求項３０に係るダイナミック型半導体記
憶装置は、半導体基板に形成された素子分離絶縁膜と、
上記半導体基板にゲート絶縁膜を介して設けられ、シリ
コン系の第１導電膜からなる下部電極及びメタル系の第
２導電膜からなる上部電極とで構成されたゲート電極
と、上記半導体基板に設けられたソース、ドレイン拡散
層からなるＭＯＳＦＥＴと、上記ＭＯＳＦＥＴを被覆す
るように形成された第１絶縁膜と、それぞれ上記ゲート
電極に隣接するように上記第１絶縁膜に形成された第
１、第２自己整合コンタクトと、上記ゲート電極の上記
下部電極と上記第１、第２自己整合コンタクトそれぞれ
との間に形成された酸化シリコン系の第１絶縁膜及び窒
化シリコン系の第２絶縁膜と、上記上部電極と上記第
１、第２自己整合コンタクトそれぞれとの間に形成され
た窒化シリコン系の第３絶縁膜と、上記第１、第２自己
整合コンタクトのいずれか一方と電気的に接続されたビ
ット線と、ストレージ電極、キャパシタ絶縁膜及びプレ
ート電極からなり、上記第１、第２自己整合コンタクト
の他方と電気的に接続されたキャパシタとを具備したこ
とを特徴とする。
【００１９】請求項３１に係る半導体装置は、半導体基
板と、上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたシリコン系の第１導電
膜からなる下部電極及びメタル系の第２導電膜からなる
上部電極とで構成されたゲート電極と、上記下部電極の
側壁に形成された酸化シリコン系の第１絶縁膜とを具備
し、上記第１絶縁膜の上部には上記上部電極の一部が形
成されていることを特徴とする。
【００２０】請求項３５に係る半導体装置の製造方法
は、半導体基板上にゲート絶縁膜を形成する工程と、上
記ゲート絶縁膜上に第１導電膜からなるゲート電極を形
成する工程と、上記半導体基板に所定の間隔でソース／
ドレイン拡散層を形成する工程と、全面に第１絶縁膜を
形成し、上記ゲート電極と同じ高さまでエッチバックし
て表面を平坦化する工程と、上記ゲート電極を深さ方向
に所定の厚みだけエッチングして、上記第１絶縁膜との
段差を形成する工程と、上記段差を第２導電膜で充填す
る工程とを具備したことを特徴とする。
【００２１】請求項３８に係る半導体装置は、半導体基
板と、上記半導体基板上に形成されたゲート絶縁膜、こ
のゲート絶縁膜上に形成されたシリコン系の第１導電膜
からなる下部電極及びメタル系の第２導電膜からなる上
部電極とで構成されたゲート電極と、上記下部電極の側
壁に形成された酸化シリコン系の第１絶縁膜とを具備し
たことを特徴とする。
【００２２】請求項３９に係る半導体装置の製造方法
は、半導体基板上に、半導体基板とは逆導電型の不純物
を含む第１絶縁膜を所定の間隔で形成する工程と、上記
第１絶縁膜に含まれる不純物を上記半導体基板内に導入
してソース／ドレイン拡散層を形成する工程と、上記半
導体基板の表面上を含む全面にゲート絶縁膜を堆積する
工程と、上記第１絶縁膜相互間を上記ゲート絶縁膜を介
して第１導電膜で埋め込む工程と、上記埋め込まれた上
記第１導電膜を深さ方向に所定の厚みだけエッチングし
て上記第１絶縁膜との段差を形成する工程と、上記段差
を第２絶縁膜で充填する工程と、上記第１絶縁膜上のゲ
ート絶縁膜及びその下部の第１絶縁膜を除去して上記ソ
ース／ドレイン拡散層の表面に通じるコンタクトホール
を形成する工程とを具備したことを特徴とする。
【００２３】請求項４１に記載の半導体装置の製造方法
は、半導体基板上に第１絶縁膜を所定の間隔で形成する
工程と、上記半導体基板の表面上を含む全面にゲート絶
縁膜を堆積する工程と、上記第１絶縁膜相互間を上記ゲ
ート絶縁膜を介してゲート電極で埋め込む工程とを具備
したことを特徴とする。
【００２４】請求項４２に係る半導体装置は、半導体基
板と、上記半導体基板上に形成されたゲート絶縁膜と、
上記このゲート絶縁膜上に形成されたゲート電極と、上
記ゲート電極の側壁に形成され、上記ゲート絶縁膜と同
一材料で構成された第１絶縁膜とを具備したことを特徴
とする。
【００２５】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。
【００２６】図１（ａ）〜（ｊ）は、この発明に係る半
導体装置の製造方法をＭＯＳＦＥＴの製造に実施した、
この発明の第１の実施の形態による工程を示している。
【００２７】まず、Ｐ型のシリコン半導体基板１１上に
ゲート絶縁膜１２を形成し、続いてＮ型不純物がドープ
されたポリシリコン膜１３を全面に堆積した後、周知の
リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法
を用いてゲート電極をパターニングする。次に、上記ゲ
ート電極をマスクに、イオン注入法を用いてＰ、Ａｓ等
のＮ型不純物を打ち込み、半導体基板１１にソース／ド
レイン拡散層１４を形成する（図１（ａ））。
【００２８】次に、ＲＩＥダメージあるいはイオン注入
ダメージの回復のために酸化を行い、ゲート電極の露出
面に酸化シリコン膜１５を形成する（図１（ｂ））。
【００２９】次に、窒化シリコン膜１６を全面に堆積し
た後、ＲＩＥ法によるエッチバックを行って、ゲート電
極の側壁に窒化シリコン膜１６からなるサイドウォール
スペーサを形成する（図１（ｃ））。
【００３０】次に、全面に酸化シリコン膜１７を堆積
し、ＣＭＰ（Chemical Mechanical Polishing ）法を用
いてゲート電極が露出するまで酸化シリコン膜１７を削
り、表面を平坦化する（図１（ｄ））。
【００３１】次に、ＲＩＥ法を用いてポリシリコン膜１
３を深さ方向に選択エッチングし、酸化シリコン膜１７
との段差１８を形成する。このとき、ポリシリコン膜１
３の側壁に存在している酸化シリコン膜１５を、希ＨＦ
処理液等を用いてポリシリコン膜１３と同程度の深さま
でエッチングする（図１（ｅ））。
【００３２】次に、上記段差１８を完全に埋め込まない
程度の厚みに、ＴｉＮまたはＷＮ等からなるバリアメタ
ル１９をスパッタリング法を用いて全面に堆積し、続い
て高融点金属膜、例えばタングステン膜２０をＣＶＤ
（Chemical Vapor Deposition）法を用いて全面に堆積
し、段差１８を完全に充填する。そして、次にＣＭＰ法
を用いて酸化シリコン膜１７が露出するまでタングステ
ン膜２０及びバリアメタル１９を削り、表面を平坦化す
る（図１（ｆ））。
【００３３】その後、ＲＩＥ法を用いて上記タングステ
ン膜２０及びバリアメタル１９をエッチングし、酸化シ
リコン膜１７との段差２１を形成する（図１（ｇ））。
【００３４】次に、全面に窒化シリコン膜２２を堆積し
て段差２１を充填し、さらにＣＭＰ法を用いて酸化シリ
コン膜１７が露出するまで窒化シリコン膜２２を削り、
表面を平坦化する（図１（ｈ））。
【００３５】次に、所定のコンタクトホールパターンを
用い、窒化シリコン膜２２、１６に対して選択比の高い
条件を用いて酸化シリコン膜１７をＲＩＥ法によりエッ
チングすることにより、ゲート電極に隣接したコンタク
トホール２３を形成する（図１（ｉ））。
【００３６】次に、Ｎ型不純物がドープされたポリシリ
コン膜２４を堆積してコンタクトホール２３を充填し、
この後にＣＭＰ法を用いて酸化シリコン膜１７及び窒化
シリコン膜２２が露出するまでポリシリコン膜２４を削
り、表面を平坦化する（図１（ｊ））。
【００３７】このようにして、ゲート電極に対して自己
整合的に隣接するコンタクト（ポリシリコン膜２４）を
形成することができる。ここで、ゲート電極にメタル材
料（タングステン膜）を用いているので、ポリシリコン
電極等と比べてシート抵抗が小さくなり、ゲート遅延の
小さな高性能なトランジスタを製造することができる。
さらに、ゲート電極の側壁を酸化することができるの
で、ＲＩＥダメージあるいはイオン注入ダメージを回復
させることができるという効果も得られる。
【００３８】またさらに、サイドウォールスペーサであ
る窒化シリコン膜１６の形成に際して、従来ではメタル
上に堆積させていたが、この実施の形態ではポリシリコ
ン膜１３上の酸化シリコン膜１５上に堆積するので、窒
化シリコン膜１６の劣化を引き起こすことなく、良質な
サイドウォールスペーサを形成することができる。
【００３９】図２（ａ）〜（ｊ）は、この発明に係る半
導体装置の製造方法をＭＯＳＦＥＴの製造に実施した、
この発明の第２の実施の形態による工程を示している。
【００４０】まず、Ｐ型のシリコン半導体基板１１上に
ゲート絶縁膜１２を形成し、続いてＮ型不純物がドープ
されたポリシリコン膜１３を全面に堆積し、このポリシ
リコン膜１３の表面を酸化して酸化シリコン膜３１を形
成する。続いてポリシリコン膜３２を全面に堆積する。
ここで、上層のポリシリコン膜３２はダミー膜として使
用される。次に、周知のリソグラフィ法及びＲＩＥ法を
用いてゲート電極をパターニングする。次に、上記ゲー
ト電極をマスクに、イオン注入法を用いてＰ、Ａｓ等の
Ｎ型不純物を打ち込み、半導体基板１１にソース／ドレ
イン拡散層１４を形成する（図２（ａ））。
【００４１】次に、ＲＩＥダメージあるいはイオン注入
ダメージの回復のために酸化を行い、ゲート電極の露出
面に酸化シリコン膜１５を形成する（図２（ｂ））。
【００４２】次に、窒化シリコン膜１６を全面に堆積
し、この後、ＲＩＥ法によるエッチバックで、ゲート電
極の側壁に窒化シリコン膜１６からなるサイドウォール
スペーサを形成する（図２（ｃ））。
【００４３】次に、全面に酸化シリコン膜１７を堆積
し、ＣＭＰ法を用いてゲート電極が露出するまで酸化シ
リコン膜１７を削り、表面を平坦化する（図２
（ｄ））。
【００４４】次に、ＲＩＥ法あるいは等方性エッチング
であるＣＤＥ（Chemical Dry Etching）法を用いてポリ
シリコン膜３２をエッチング除去し、さらに酸化シリコ
ン膜３１、１５をエッチングし、酸化シリコン膜１７と
の段差１８を形成する（図２（ｅ））。このとき、ゲー
ト電極の一部（下部電極）となるポリシリコン膜１３の
膜厚は、先の第１の実施の形態ではＲＩＥ法によるエッ
チング量で制御されるが、この実施の形態ではポリシリ
コン膜１３の堆積膜厚で制御されるために、制御性が良
いという利点がある。
【００４５】次に、上記段差１８を完全に埋め込まない
程度の厚みに、Ｔｉをスパッタリング法を用いて堆積
し、熱処理を施し、ポリシリコン膜１３と反応させ、Ｔ
ｉＳｉ2 膜を形成し、未反応のＴｉを除去することによ
りポリシリコンとタングステン膜の反応防止層（バリア
メタル１９）を、ポリシリコン膜１３上に選択的に形成
する。続いてタングステン膜２０を全面に堆積して段差
１８を完全に充填した後、ＣＭＰ法を用いて酸化シリコ
ン膜１７が露出するまでタングステン膜２０及びバリア
メタル１９を削り、表面を平坦化する（図２（ｆ））。
もちろん、第１の実施の形態と同様に、バリアメタルと
タングステンを連続して堆積する方法を用いても良い。
【００４６】その後の工程は第１の実施の形態の場合と
同様なので説明は省略する。なお、図２（ｇ）〜図２
（ｊ）は、図１（ｇ）〜図１（ｊ）に対応している。
【００４７】この実施の形態による方法でも、ゲート電
極に対して自己整合的に隣接するコンタクトを形成する
ことができる。また、ゲート電極にメタル材料を用いて
いるので、ポリシリコン電極等と比べてシート抵抗が小
さくなり、ゲート遅延の小さな高性能なトランジスタを
製造することができる。さらに、ゲート電極の側壁を酸
化することができるので、ＲＩＥダメージあるいはイオ
ン注入ダメージを回復させることができるという効果も
同様に得られる。
【００４８】またさらに、サイドウォールスペーサであ
る窒化シリコン膜１６をポリシリコン膜１３上の酸化シ
リコン膜１５上に堆積するので、窒化シリコン膜１６の
劣化を引き起こすことなく、良質なサイドウォールスペ
ーサが形成できるという効果も同様に得られる。
【００４９】図３（ａ）、（ｂ）はこの発明の第３の実
施の形態による一部の工程を示している。
【００５０】この第３の実施の形態に係る方法もこの発
明をＭＯＳＦＥＴの製造に実施したものであり、図２
（ａ）〜（ｅ）までの工程は第２の実施の形態と同様な
のでその説明は省略する。そして、前記図２（ｅ）の工
程において段差１８を形成した後は、窒化シリコン膜３
３を全面に堆積し、次にＲＩＥ法によるエッチバックで
段差１８の内壁に窒化シリコン膜３３からなるサイドウ
ォールスペーサを形成する（図３（ａ））。
【００５１】その後は、第２の実施の形態の場合と同様
の方法により、自己整合コンタクト（ポリシリコン膜２
４）を有するメタルゲート電極のトランジスタが完成す
る（図３（ｂ））。
【００５２】この第３の実施の形態に係る方法では、第
２の実施の形態と同様の効果が得られる他に、ゲート電
極の上部電極であるタングステン膜２０と自己整合コン
タクト（ポリシリコン膜２４）との間には窒化シリコン
膜１６、３３が存在しているので、ゲート電極とポリシ
リコン膜２４の短絡確率を著しく減少させることができ
るという効果が得られる。
【００５３】図４（ａ）〜（ｇ）は、この発明に係る半
導体装置の製造方法をＭＯＳＦＥＴの製造に実施した、
この発明の第４の実施の形態による工程を示している。
【００５４】この実施の形態において、前記図２（ａ）
〜（ｅ）までの工程は第２の実施の形態と同様なのでそ
の説明は省略する。そして、前記図２（ｅ）の工程にお
いて段差１８を形成した後は、窒化シリコン膜１６を熱
リン酸溶液等を用いてエッチングし、ポリシリコン膜１
３と同程度の深さとする（図４（ａ））。
【００５５】次に、上記段差１８を完全に埋め込まない
程度の厚みに、バリアメタル１９をスパッタリング法を
堆積し、続いてタングステン膜２０を全面に堆積して段
差１８を完全に充填した後、ＣＭＰ法を用いて酸化シリ
コン膜１７が露出するまでタングステン膜２０及びバリ
アメタル１９を削り、表面を平坦化する（図４
（ｂ））。
【００５６】その後、ＲＩＥ法を用いてタングステン膜
２０を深さ方向に途中までエッチングし、段差２１を形
成する（図４（ｃ））。
【００５７】次に、全面に窒化シリコン膜２２を堆積し
て段差２１を充填し、さらにＣＭＰ法を用いて酸化シリ
コン膜１７が露出するまで窒化シリコン膜２２を削り、
表面を平坦化する（図４（ｄ））。
【００５８】次に、所定のコンタクトホールパターンを
用い、窒化シリコン膜２２に対して選択比の高い条件を
用いて酸化シリコン膜１７をＲＩＥ法によりエッチング
することにより、ゲート電極に隣接したコンタクトホー
ル２３を形成する（図４（ｅ））。
【００５９】次に、窒化シリコン膜３４を全面に堆積
し、ＲＩＥ法によりエッチバックして、コンタクトホー
ル２３の内壁に窒化シリコン膜３４からなるサイドウォ
ールスペーサを形成する（図４（ｆ））。
【００６０】次に、Ｎ型不純物がドープされたポリシリ
コン膜２４を堆積してコンタクトホール２３を充填し、
この後にＣＭＰ法を用いて酸化シリコン膜１７及び窒化
シリコン膜２２が露出するまでポリシリコン膜２４を削
り、表面を平坦化する（図４（ｇ））。
【００６１】この実施の形態による方法でも、先の第２
の実施の形態の方法と同様の効果を得ることができる。
さらに、ゲート電極の一部となるタングステン膜２０は
窒化シリコン膜１６の真上にも形成されるため、チャネ
ル長を維持したままでゲート幅を広く形成することがで
きる。従って、ゲート電極のシート抵抗がさらに小さく
なり、ゲート遅延の小さいより高性能なトランジスタを
製造することができる。
【００６２】図５（ａ）、（ｂ）は、この発明に係る半
導体装置の製造方法をＭＯＳＦＥＴの製造に実施した、
この発明の第５の実施の形態による工程を示している。
【００６３】この実施の形態において、前記図２（ａ）
〜（ｆ）までの工程は第２の実施の形態と同様なのでそ
の説明は省略する。そして、前記図２（ｆ）の工程の後
に、周知のリソグラフィ法を用いて、自己整合コンタク
トの無い領域を覆うようなパターンを有するレジスト４
１を形成する。ＤＲＡＭの場合、自己整合コンタクトの
ある領域はメモリセル部に該当し、自己整合コンタクト
の無い領域は周辺回路部に該当する。次に、レジスト４
１をマスクにＲＩＥ法を用いてタングステン膜２０を深
さ方向に途中までエッチングし、上記メモリセル部のみ
に前記段差２１を形成する（図５（ａ））。
【００６４】その後は、第２の実施の形態と同様の方法
でメモリセル部に自己整合コンクトを有するメタルゲー
ト電極のトランジスタが完成する（図５（ｂ））。
【００６５】この実施の形態による方法でも、先の第２
の実施の形態の方法と同様の効果を得ることができる。
さらに、周辺回路部においては、ゲート電極の一部とな
るタングステン膜２０の膜厚が厚く形成されるため、周
辺回路部におけるトランジスタのゲート電極のシート抵
抗がさらに小さくなり、ゲート遅延の小さいより高性能
なトランジスタを製造することができる。
【００６６】次にこの発明の第６の実施の形態について
説明する。この第６の実施の形態は、この発明を高集積
ＤＲＡＭに実施したものである。高集積ＤＲＡＭの一例
として、「L. Nesbit et al., ”A 0.6 μm 256Mb Tren
ch DRAM Cell With Self-Aligned Buried Strap “ , 1
993 IEDM Technical Digest, pp.627-630 」及び「G.Br
onner et al.,”A Fully Planarized 0.25 μm CMOS Te
chnology Digest ofTechnical Papers, pp.15-16, 199
5」に記載されているＢＥＳＴ（BuriEd STrap）セルが
挙げられる。
【００６７】図６、図７、図８及び図９は、このような
ＢＥＳＴセルの製造にこの発明を実施した第６の実施の
形態に係るパターン平面図及び断面図であり、図７、図
８及び図９はそれぞれ図６中のＡ−Ａ′線に沿った断面
を示している。なお、図６のパターン平面図中の符号と
図７、図８及び図９の断面図中の符号とは対応してい
る。
【００６８】まず、半導体基板に埋め込みＮ型ウエル
（Ｎ−ｗｅｌｌ）５１を形成し、周知のリソグラフィ法
及びＲＩＥ法を用いて半導体基板に達するようなトレン
チ５２を形成する。この後、トレンチ５２から基板に対
してＮ型の不純物、例えばＡｓを拡散させてＮ＋拡散層
（図示せず）を形成する。次に、トレンチ５２の内壁に
ＯＮ膜５３を形成し、ポリシリコン膜５４で充填した
後、ポリシリコン膜５４をトレンチ中部までエッチバッ
クする（図７（ａ））。
【００６９】次に、トレンチ５２の内壁に沿って酸化膜
カラー５５を形成する（図７（ｂ））。
【００７０】次に、トレンチ５２をポリシリコン膜５６
で再度充填した後、ポリシリコン膜５６をエッチバック
して、酸化膜カラー５５上部の一部を露出させる。そし
て、次に、露出した酸化膜カラー５５をエッチングし
て、側壁コンタクトホール５７を形成する（図８
（ａ））。
【００７１】次に、ポリシリコン膜５８を埋め込み、表
面までエッチバックし、熱処理を施して埋め込みストラ
ップ５９を形成する（図８（ｂ））。
【００７２】続いて、所定の位置にＳＴＩ（Shallow Tr
ench Isolation）６０を形成し、イオン注入法によりＰ
型ウエル（Ｐ−ｗｅｌｌ）６１を形成する（図８
（ｃ））。
【００７３】この後は、先の第２の実施の形態と同様に
方法でゲート酸化膜１２、ゲート電極、ソース／ドレイ
ン拡散層１４、サイドウォールスペーサからなるＭＯＳ
ＦＥＴ６２を形成する（図８（ｄ））。
【００７４】さらに、ゲート電極上に自己整合的に形成
されたビット線コンタクト及びビット線６３を形成する
（図９）。以下、周知の方法で配線層を形成してＤＲＡ
Ｍが完成する。
【００７５】このような方法によれば、半導体基板に形
成されたＰ型ウエル６１上に、ゲート酸化膜、ポリシリ
コン膜、バリアメタル、タングステン膜、窒化シリコン
膜が積層されたゲート電極、ソース／ドレイン拡散層、
サイドウォールスペーサより構成されるＭＯＳＦＥＴ６
２が形成されている。このＭＯＳＦＥＴ近傍にはトレン
チ５２が形成され、トレンチ下部において、埋め込みＮ
型ウエル５１、ＯＮ膜５３、ポリシリコン膜５４より構
成されるキャパシタが形成されている。また、トレンチ
中部には、内壁に沿って酸化膜カラー５５が形成され、
内部にはポリシリコン膜５６が形成されている。ＭＯＳ
ＦＥＴの一方のソース／ドレイン拡散層は埋め込みスト
ラップ５９と接続し、トレンチ上部に形成された側壁コ
ンタクトホール５７を介してポリシリコン膜５８と接続
している。ポリシリコン膜５４、５６及び５８は互いに
接続され、トレンチを充填している。トレンチ上部にお
いて、埋め込みストラップ５９と対向するように素子分
離領域であるＳＴＩ６０が形成されている。基板上に
は、ソース／ドレイン拡散層と電気的に接続されたビッ
ト線６３が形成されている。
【００７６】ところで、ＤＲＡＭの集積化は３年で４倍
のスピードで進んでおり、最近ではメモリセルの微細化
がリソグラフィの進歩を追い越しているのが実情であ
る。その結果、リソグラフィ限界を打破する種々の自己
整合技術が開発されている。特に、ビット線コンタクト
をゲート電極に対して自己整合的に形成する技術は６４
Ｍ−ＤＲＡＭ以降は必須であると言われている。
【００７７】一方、微細化が進むにつれ、メタル配線の
加工技術が著しく難しくなってきており、また微細配線
の信頼性を確保することも困難な状況になりつつある。
そこで、例えば、「K. Noda et al., ”A Boosted Dual
Word-line Decoding Schemefor 256Mb DRAMs“ 1992 S
yposium on VLSI Circuits Digest of Technical Paper
s, pp.112-113, 1992」に記載されているように、デコ
ーダ構成を工夫することでメタル配線のピッチを緩和す
る試みが注目されている。
【００７８】図１０は、上記文献に記載されているＤＲ
ＡＭのデコーダ部分の構成を示している。ロウデコーダ
７１は相補なメインワード線ＭＷＬ０、／ＭＷＬ０をド
ライブするための信号を出力する。一方、ワードドライ
ブデコーダ７２からの昇圧出力が与えられるノードと接
地との間には２個のＮチャネルＭＯＳＦＥＴ７３、７４
が直列に接続されている。そして、上記メインワード線
ＭＷＬ０、／ＭＷＬ０の一方の信号は、ゲートが昇圧電
圧のノードに接続されたＮチャネルＭＯＳＦＥＴ７５を
介して上記一方のＮチャネルＭＯＳＦＥＴ７３のゲート
に供給され、メインワード線ＭＷＬ０、／ＭＷＬ０の他
方の信号は上記他方のＮチャネルＭＯＳＦＥＴ７４のゲ
ートに供給される。そして、上記２個のＮチャネルＭＯ
ＳＦＥＴ７３、７４の直列接続の信号がサブワード線Ｓ
ＷＬに供給される。
【００７９】ここで、上記サブワード線ＳＷＬであるメ
モリセルのゲート電極のシート抵抗が問題となり、より
シート抵抗の小さな電極材料が望まれる。そこで、前記
のようにメタルをゲート電極材料として用いたトランジ
スタを図１０のＤＲＡＭのメモリセルとして使用するこ
とにより、ゲート電極のシート抵抗を十分に低減するこ
とができる。
【００８０】さらに、例えば「S. Miyano et al. ,”A
1.6Gbyte/s Data Transfer Rate 8Mb Embedded DRAM
“ IEEE Journal of Solid-state Circuit, Vol.30, N
o.11,pp.1281-1285, 1995」に記載されているように、
ＤＲＡＭとロジックとを一つのチップに混載する技術が
ある。図１１はこの文献に記載されたＤＲＡＭのチップ
構成を示しており、チップ８１内にはＤＲＡＭ部８２と
ロジック部８３とが形成されている。
【００８１】この場合、ロジック部８３のトランジスタ
パフォーマンスを確保するためにトランジスタのゲート
電極は低抵抗が望まれる。このような背景を考慮する
と、前記のようなメタルをゲート電極材料として用いた
トランジスタで図１１中のロジック部８３を構成するこ
とにより、ロジック部８３のトランジスタパフォーマン
スを十分に確保することができる。
【００８２】次に、この発明の第７の実施の形態を図１
２（ａ）〜（ｄ）、図１３（ａ）〜（ｃ）、図１４
（ａ）〜（ｄ）、図１５（ａ）〜（ｆ）及び図１６を用
いて説明する。
【００８３】この第７の実施の形態は、この発明をＳＴ
Ｃ型ＤＲＡＭセルの製造に適用したものであり、図１２
（ａ）〜（ｄ）及び図１３（ａ）〜（ｃ）は使用される
マスクパターンを、図１４（ａ）〜（ｄ）、図１５
（ａ）〜（ｆ）及び図１６は工程途中の図１２（ａ）〜
（ｄ）及び図１３（ａ）〜（ｃ）中の各断面をそれぞれ
示している。
【００８４】まず、図１２（ａ）に示すアクティブ領域
パターン９１を用いて、周知のＳＴＩ（Shallow Trench
Isolation）法で、Ｐ型シリコン半導体基板１０１の表
面に素子分離酸化膜１０２を形成する（図１４
（ａ））。
【００８５】次に、半導体基板１０１の表面にゲート酸
化膜１０３を形成した後、先の第２の実施の形態の場合
と同様の方法及び図１２（ｂ）に示すゲート電極パター
ン９２を用いて、ポリシリコン膜１０４、バリアメタル
１０５、タングステン膜１０６及び窒化シリコン膜１０
７の積層膜からなるゲート電極をパターニングする。続
いて、ゲート電極をマスクにＮ型不純物をイオン注入
し、ソース／ドレイン拡散層１０８を形成する。続い
て、ゲート電極の側壁に窒化シリコン膜１０９を形成
（図１４（ｂ））。
【００８６】次に、全面に酸化シリコン膜１１０を堆積
し、ＣＭＰ法を用いて窒化シリコン膜３６が露出するま
で酸化シリコン膜１１０を削り、表面を平坦化する（図
１４（ｃ））。
【００８７】次に、図１２（ｃ）に示すポリプラグパタ
ーン９３を用いて、窒化シリコン膜１０７、１０９に対
して高選択な条件で酸化シリコン膜１１０をエッチング
し、ゲート電極に自己整合的にコンタクトホールを形成
した後、全面にポリシリコン膜１１１を堆積し、コンタ
クトホールを完全に埋め込み、その後、ＣＭＰ法で窒化
シリコン膜１０７が露出するまでポリシリコン膜１１１
を削り、表面を平坦化する（図１４（ｄ））。
【００８８】次に、全面に酸化シリコン膜１１２を形成
し、図１２（ｄ）に示すビット線コンタクトパターン９
４を用いて、コンタクトホール１１３を形成する（図１
５（ａ）、（ｂ））。
【００８９】次に、図１３（ａ）に示すビット線パター
ン９５を用いて、周知の Damascene法で上記酸化シリコ
ン膜１１２に溝を形成し、その後、窒化シリコン膜１１
４をその溝が埋まらない程度の膜厚で堆積し、続いて全
面をＲＩＥ法を用いてエッチバックし、溝の側壁に窒化
シリコン膜１１４からなるサイドウォールを形成する。
次に、バリアメタル１１５及びタングステン膜１１６を
堆積して溝を充填する。次に、ＣＭＰ法を用いて酸化シ
リコン膜１１２が露出するまでタングステン膜１１６及
びバリアメタル１１５を削り、表面を平坦化すると同時
にタングステン膜１１６からなるビット線を形成する。
その後、ＲＩＥ法を用いてタングステン膜１１６及びバ
リアメタル１１５を選択的にエッチングして前記第２の
実施の形態と同様の段差を形成する。次に、窒化シリコ
ン膜１１７を堆積してこの段差を充填し、その後、ＣＭ
Ｐ法を用いて、酸化シリコン膜１１２が露出するまで窒
化シリコン膜１１７を削り、表面を平坦化する（図１５
（ｃ）、（ｄ））。
【００９０】次に、図１３（ｂ）に示すストレージノー
ドコンタクトパターン９６を用いて、窒化シリコン膜１
１７に対して選択比の高い条件を用いて酸化シリコン膜
１１２をＲＩＥ法によりエッチングし、コンタクトホー
ル１１８を形成する。次に、窒化シリコン膜１１９を堆
積し、全面を同様のＲＩＥ法を用いてエッチバックし、
コンタクトホール１１８の側壁に窒化シリコン膜１１９
からなるサイドウォールを形成する。次に、バリアメタ
ル１２０及びタングステン膜１２１を順次堆積し、コン
タクトホール１１８を充填する。次に、ＣＭＰ法を用い
て酸化シリコン膜１１１２及び窒化シリコン膜１１７が
露出するまでタングステン膜１２１及びバリアメタル１
２０を削り、表面を平坦化する（図１５（ｅ）、
（ｆ））。
【００９１】次に、キャパシタの下部電極となるルテニ
ウム膜１２２をスパッタリング法で堆積し、図１３
（ｃ）に示すストレージノードパターン９７を用いて、
ルテニウム膜１２２からなるストレージノード電極を形
成する。続いて、キャパシタ絶縁膜であるＢＳＴＯ（バ
リウム・ストロンチウム・チタンオキサイド）膜１２３
及び上部電極となるルテニウム膜１２４を堆積し、メモ
リキャパシタが形成される（図１６）。これ以降は、周
知の方法で配線層を形成し、ＤＲＡＭが完成する。
【００９２】この第７の実施の形態でも、第６の実施の
形態の場合と同様の効果が得られ、さらにＳＴＣキャパ
シタ型のＤＲＡＭと組み合わせれば、メモリセル部と周
辺回路部の段差があるために、格別の効果がある旨が、
先の文献「K. Noda et al.,”A Boosted Dual Word-lin
e Decoding Scheme for 256Mb DRAMs“ 1992 Syposium
on VLSI Circuits Digest of Technical Papers, pp.11
2-113, 1992」に記載されている。
【００９３】次に、この発明の第８の実施の形態を図１
７を用いて説明する。
【００９４】この実施の形態に係る方法では、まず、Ｐ
型のシリコン半導体基板１１上にゲート絶縁膜１２を形
成し、続いてＮ型不純物がドープされたポリシリコン膜
１３を全面に堆積した後、周知のリソグラフィ法及びＲ
ＩＥ法を用いてゲート電極をパターニングする（図１７
（ａ））。
【００９５】次に、ゲート電極をマスクにイオン注入法
を用いてＰ、Ａｓ等のＮ型不純物を打ち込み、半導体基
板１１にソース／ドレイン拡散層１４を形成する。続い
て、ＲＩＥダメージあるいはイオン注入ダメージの回復
のために酸化を行い、ゲート電極の露出面に酸化膜１５
を形成する（図１７（ｂ））。
【００９６】次に、酸化シリコン膜１７を全面に堆積し
た後、ＣＭＰ法を用いてゲート電極が露出するまで酸化
シリコン膜１７を研磨し、表面を平坦化する（図１７
（ｃ））。
【００９７】次に、ＲＩＥ法を用いてポリシリコン膜１
３を選択的にエッチングし、酸化シリコン膜１７との段
差１８を形成する。（図１７（ｄ））。
【００９８】次に、上記段差１８を完全に埋め込まない
程度の厚みに、ＴｉＮまたはＷＮ等からなるバリアメタ
ル１９をスパッタリング法を用いて全面に堆積し、続い
て高融点金属膜、例えばタングステン膜２０をＣＶＤ法
を用いて全面に堆積し、段差１８を完全に充填する。そ
して、次にＣＭＰ法を用いて酸化シリコン膜１７が露出
するまでタングステン膜２０及びバリアメタル１９を削
り、表面を平坦化する（図１７（ｅ））。
【００９９】このようにして、ゲート電極にメタルを用
いることによってシート抵抗の低減が図られたメタルゲ
ートトランジスタが形成される。
【０１００】次に、この発明の第９の実施の形態を図１
８を用いて説明する。
【０１０１】この実施の形態に係る方法では、まず、Ｐ
型のシリコン半導体基板１５０上に、Ｎ型不純物がドー
プされたシリコン酸化膜（例えばＡｓＳＧ、ＰＳＧ）１
５１を所定の厚みに堆積し、このシリコン酸化膜１５１
を所定のマスクパターンを用いてパターニングし、所定
の間隔を隔てた複数のシリコン酸化膜１５１を形成す
る。続いて、これら各シリコン酸化膜１５１に含まれる
Ｎ型不純物を半導体基板１５０内に拡散させてソース／
ドレイン拡散層１５２を形成する（図１８（ａ））。
【０１０２】次に、全面に、ＳｉＮ、Ｔａ2 Ｏ5 、
ＳＴＯ（ＳｒＴｉＯ3 ）、ＢＳＴＯ（Ｂａx Ｓr
1-x ＴｉＯ3 ）のいずれかからなるゲート絶縁膜１５
３を所定の膜厚に堆積する（図１８（ｂ））。
【０１０３】次に全面にタングステン膜１５４を堆積
し、ＣＭＰ法を用いて平坦化する（図１８（ｃ））。こ
れにより、シリコン酸化膜１５１相互間がタングステン
膜１５４によって埋め込まれる。
【０１０４】次にタングステン膜１５４を深さ方向に所
定の厚みだけエッチングしてシリコン酸化膜１５１との
段差を形成した後、全面に窒化シリコン膜１５５を堆積
して上記段差を充填し、さらにＣＭＰ法を用いて窒化シ
リコン膜１５５を削り、表面を平坦化することによりゲ
ート電極を形成する（図１８（ｄ））。
【０１０５】次に、所定のコンタクトホールパターンを
用い、窒化シリコン膜１５５に対して選択比の高い条件
を用いてゲート絶縁膜１５３及びその下部のシリコン酸
化膜１５１をＲＩＥ法によりエッチングすることによ
り、ゲート電極に隣接したコンタクトホール１５６を形
成する（図１８（ｅ））。
【０１０６】この後は、例えば前記図１（ｊ）の工程と
同様に、上記コンタクトホール１５６内を例えば不純物
がドープされたポリシリコン膜で充填し、ＣＭＰ法で平
坦化する。
【０１０７】この方法により形成される半導体装置で
は、ゲート電極にメタル（タングステン膜１５４）を用
いることでシート抵抗の低減が図られる。
【０１０８】しかも、この実施の形態による方法では、
ゲート絶縁膜１５３の端部、すなわちソース／ドレイン
拡散層１５２と接する符号１５７の部分における膜厚が
他の部分よりも厚くなるので、端部における絶縁破壊耐
圧を向上させることができる。さらに、上記コンタクト
ホール１５６を形成する際に、窒化シリコン膜１５５と
接するゲート絶縁膜１５３上部も一部エッチングされ、
丸くなる。このため、次の工程でコンタクトホール１５
６内をポリシリコン膜で充填する際に、ポリシリコン膜
を十分に充填させることができるという効果も得られ
る。
【０１０９】
【発明の効果】以上説明したようにこの発明によれば、
ゲート電極に対して自己整合的に隣接するコンタクトホ
ールを形成することができる半導体装置及びその製造方
法を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態によるＭＯＳＦＥ
Ｔの製造工程を示す断面図。
【図２】この発明の第２の実施の形態によるＭＯＳＦＥ
Ｔの製造工程を示す断面図。
【図３】この発明の第３の実施の形態によるＭＯＳＦＥ
Ｔの製造工程の一部を示す断面図。
【図４】この発明の第４の実施の形態によるＭＯＳＦＥ
Ｔの製造工程を示す断面図。
【図５】この発明の第５の実施の形態によるＭＯＳＦＥ
Ｔの製造工程の一部を示す断面図。
【図６】この発明の第６の実施の形態によるＭＯＳＦＥ
Ｔの製造工程で使用されるマスクのパターン平面図。
【図７】この発明の第６の実施の形態によるＭＯＳＦＥ
Ｔの製造工程を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】図８に続く製造工程を示す断面図。
【図１０】ＤＲＡＭのデコーダ部分の構成を示す回路
図。
【図１１】ＤＲＡＭとロジックとを混載したチップを示
すブロック図。
【図１２】この発明の第７の実施の形態によるＭＯＳＦ
ＥＴの製造工程で使用されるマスクのパターン平面図。
【図１３】この発明の第７の実施の形態によるＭＯＳＦ
ＥＴの製造工程で使用されるマスクのパターン平面図。
【図１４】この発明の第７の実施の形態によるＭＯＳＦ
ＥＴの製造工程を示す断面図。
【図１５】図１４に続く製造工程を示す断面図。
【図１６】図１５に続く製造工程を示す断面図。
【図１７】この発明の第８の実施の形態によるＭＯＳＦ
ＥＴの製造工程を示す断面図。
【図１８】この発明の第９の実施の形態によるＭＯＳＦ
ＥＴの製造工程を示す断面図。
【図１９】従来のメタルゲート電極のＭＯＳトランジス
タの製造工程を示す断面図。
【符号の説明】
１１…Ｐ型のシリコン半導体基板、 １２…ゲート絶縁膜、 １３…ポリシリコン膜、 １４…ソース／ドレイン拡散層、 １５…酸化膜、 １６…窒化シリコン膜、 １７…酸化シリコン膜、 １８…段差、 １９…バリアメタル、 ２０…タングステン膜、 ２１…段差、 ２２…窒化シリコン膜、 ２３…コンタクトホール、 ２４…ポリシリコン膜、 ３１…酸化シリコン膜、 ３２…ポリシリコン膜、 ３３…窒化シリコン膜、 ３４…窒化シリコン膜、 ４１…レジスト、 ５１…Ｎ型ウエル（Ｎ−ｗｅｌｌ）、 ５２…トレンチ、 ５３…ＯＮ膜、 ５４…ポリシリコン膜、 ５５…酸化膜カラー、 ５６…ポリシリコン膜、 ５７…側壁コンタクトホール、 ５８…ポリシリコン膜、 ５９…埋め込みストラップ、 ６０…ＳＴＩ（Shallow Trench Isolation）、 ６１…Ｐ型ウエル（Ｐ−ｗｅｌｌ）、 ６２…ＭＯＳＦＥＴ、 ６３…ビット線、 ７１…ロウデコーダ、 ７２…ワードドライブデコーダ、 ７３，７４，７５…ＮチャネルＭＯＳＦＥＴ、 ８１…チップ、 ８２…ＤＲＡＭ部、 ８３…ロジック部、 ９１…アクティブ領域パターン、 ９２…ゲート電極パターン、 ９３…ポリプラグパターン、 ９４…ビット線コンタクトパターン、 ９５…ビット線パターン、 ９６…ストレージノードコンタクトパターン、 １０１…半導体基板、 １０２…素子分離酸化膜、 １０３…ゲート酸化膜、 １０４…ポリシリコン膜、 １０５…バリアメタル、 １０６…タングステン膜、 １０７…窒化シリコン膜、 １０８…ソース／ドレイン拡散層、 １０９…窒化シリコン膜、 １１０…酸化シリコン膜、 １１１…ポリシリコン膜、 １１２…酸化シリコン膜、 １１３…コンタクトホール、 １１４…窒化シリコン膜、 １１５…バリアメタル、 １１６…タングステン膜、 １１７…窒化シリコン膜、 １１８…コンタクトホール、 １１９…窒化シリコン膜、 １２０…バリアメタル、 １２１…タングステン膜、 １２２…ルテニウム膜、 １２３…ＢＳＴＯ（バリウム・ストロンチウム・チタン
オキサイド）膜、 １２４…ルテニウム膜、 ＭＷＬ０，／ＭＷＬ０…メインワード線、 ＳＷＬ…サブワード線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１Ｘ

Claims (42)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にゲート絶縁膜を形成する
    工程と、 上記ゲート絶縁膜上に第１導電膜からなるゲート電極を
    形成する工程と、 上記半導体基板に所定の間隔でソース／ドレイン拡散層
    を形成する工程と、 上記ゲート電極の側壁に第１絶縁膜からなるスペーサを
    形成する工程と、 全面に第２絶縁膜を形成し、この第２絶縁膜を上記ゲー
    ト電極と同じ高さまでエッチバックして表面を平坦化す
    る工程と、 上記ゲート電極を深さ方向に所定の厚みだけエッチング
    して上記第１絶縁膜との第１段差を形成する工程と、 上記第１段差を第２導電膜で充填する工程と、 上記第２導電膜を深さ方向に所定の厚みだけエッチング
    して上記第１絶縁膜との第２段差を形成する工程と、 上記第２段差を第３絶縁膜で充填する工程とを具備した
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 半導体基板上にゲート絶縁膜を形成する
    工程と、 上記ゲート絶縁膜上に第１導電膜からなるゲート電極を
    形成する工程と、 上記半導体基板に所定の間隔でソース／ドレイン拡散層
    を形成する工程と、 上記ゲート電極の側壁に第１絶縁膜からなるスペーサを
    形成する工程と、 全面に第２絶縁膜を形成し、この第２絶縁膜を上記ゲー
    ト電極と同じ高さまでエッチバックして表面を平坦化す
    る工程と、 上記ゲート電極を深さ方向に所定の厚みだけエッチング
    して上記第１絶縁膜との第１段差を形成する工程と、 上記第１段差を第２導電膜で充填する工程と、 上記第２導電膜を深さ方向に所定の厚みだけエッチング
    して上記第１絶縁膜との第２段差を形成する工程と、 上記第２段差を第３絶縁膜で充填する工程と、 上記第３絶縁膜をマスクとして用いた選択エッチング法
    によって上記第２絶縁膜をエッチングし、上記ゲート電
    極に隣接するコンタクトホールを形成する工程とを具備
    したことを特徴とする半導体装置の製造方法。
  3. 【請求項３】 前記第２絶縁膜が酸化シリコン系の膜で
    あり、前記第１、第３絶縁膜が窒化シリコン系の膜であ
    ることを特徴とする請求項１または２に記載の半導体装
    置の製造方法。
  4. 【請求項４】 前記第１導電膜がシリコン系の膜であ
    り、前記第２導電膜が金属系の膜であることを特徴とす
    る請求項１または２に記載の半導体装置の製造方法。
  5. 【請求項５】 前記第１導電膜からなる前記ゲート電極
    の側壁を酸化する工程をさらに具備したことを特徴とす
    る請求項１ないし４のいずれか１つに記載の半導体装置
    の製造方法。
  6. 【請求項６】 半導体基板上にゲート絶縁膜を形成する
    工程と、 上記ゲート絶縁膜上に第１導電膜を形成する工程と、 上記第１導電膜上にダミー膜を形成する工程と、 上記ダミー膜及び上記第１導電膜をパターニングしてゲ
    ート電極を形成する工程と、 上記半導体基板に所定の間隔でソース／ドレイン拡散層
    を形成する工程と、 上記ダミー膜及び上記第１導電膜の側壁に第１絶縁膜か
    らなるスペーサを形成する工程と、 全面に第２絶縁膜を形成し、この第２絶縁膜を上記ゲー
    ト電極と同じ高さまでエッチバックして表面を平坦化す
    る工程と、 上記ダミー膜をエッチングして第１絶縁膜との第１段差
    を形成する工程と、 上記第１段差を第２導電膜で充填する工程と、 上記第２導電膜を深さ方向に所定の厚みだけエッチング
    して上記第１絶縁膜との第２段差を形成する工程と、 上記第２段差を第３絶縁膜で充填する工程とを具備した
    ことを特徴とする半導体装置の製造方法。
  7. 【請求項７】 半導体基板上にゲート絶縁膜を形成する
    工程と、 上記ゲート絶縁膜上に第１導電膜を形成する工程と、 上記第１導電膜上にダミー膜を形成する工程と、 上記ダミー膜及び上記第１導電膜をパターニングしてゲ
    ート電極を形成する工程と、 上記半導体基板に所定の間隔でソース／ドレイン拡散層
    を形成する工程と、 上記ダミー膜及び上記第１導電膜の側壁に第１絶縁膜か
    らなるスペーサを形成する工程と、 全面に第２絶縁膜を形成し、この第２絶縁膜を上記ゲー
    ト電極と同じ高さまでエッチバックして表面を平坦化す
    る工程と、 上記ダミー膜をエッチングして第１絶縁膜との第１段差
    を形成する工程と、 上記第１段差を第２導電膜で充填する工程と、 上記第２導電膜を深さ方向に所定の厚みだけエッチング
    して上記第１絶縁膜との第２段差を形成する工程と、 上記第２段差を第３絶縁膜で充填する工程と、 上記第３絶縁膜をマスクとして用いた選択エッチング法
    によって上記第２絶縁膜をエッチングして上記ゲート電
    極に隣接するコンタクトホールを形成する工程とを具備
    したことを特徴とする半導体装置の製造方法。
  8. 【請求項８】 前記第２絶縁膜が酸化シリコン系の膜で
    あり、前記第１、第３絶縁膜が窒化シリコン系の膜であ
    ることを特徴とする請求項６または７に記載の半導体装
    置の製造方法。
  9. 【請求項９】 前記第１導電膜がシリコン系の膜であ
    り、前記第２導電膜が金属系の膜であることを特徴とす
    る請求項６または７に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記ゲート電極の側壁を酸化する工程
    をさらに具備したことを特徴とする請求項６ないし９の
    いずれか１つに記載の半導体装置の製造方法。
  11. 【請求項１１】 前記第１段差の内側に第４絶縁膜から
    なるスペーサを形成する工程をさらに具備したことを特
    徴とする請求項１ないし１０のいずれか１つに記載の半
    導体装置の製造方法。
  12. 【請求項１２】 前記第４絶縁膜が窒化シリコン系の膜
    であることを特徴とする請求項１１に記載の半導体装置
    の製造方法。
  13. 【請求項１３】 前記第１段差の形成後に、第１絶縁膜
    からなるスペーサの一部をエッチング除去する工程をさ
    らに具備したことを特徴とする請求項１、３ないし６、
    ８ないし１０のいずれか１つに記載の半導体装置の製造
    方法。
  14. 【請求項１４】 前記第３絶縁膜をマスクとして用いた
    選択エッチング法によって前記第２絶縁膜をエッチング
    して前記ゲート電極に隣接するコンタクトホールを形成
    する工程と、 上記コンタクトホール内に第５絶縁膜からなるスペーサ
    を形成する工程とをさらに具備したことを特徴とする請
    求項１３に記載の半導体装置の製造方法。
  15. 【請求項１５】 前記第１段差を第２導電膜で充填した
    後、選択的にレジストを形成する工程と、 上記レジストをマスクに上記第２導電膜をエッチングし
    て第２段差を形成する工程とをさらに具備したことを特
    徴とする請求項１ない１４のいずれか１つに記載の半導
    体装置の製造方法。
  16. 【請求項１６】 半導体基板上にゲート絶縁膜を形成す
    る工程と、 上記ゲート絶縁膜上に第１導電膜からなるゲート電極を
    形成する工程と、 上記半導体基板に所定の間隔でソース／ドレイン拡散層
    を形成する工程と、 上記ゲート電極の側壁に第１絶縁膜からなるスペーサを
    形成する工程と、 全面に第２絶縁膜を形成し、この第２絶縁膜を上記ゲー
    ト電極と同じ高さまでエッチバックして表面を平坦化す
    る工程と、 上記ゲート電極を深さ方向に所定の厚みだけエッチング
    して上記第１絶縁膜との第１段差を形成する工程と、 上記第１段差を第２導電膜で充填する工程と、 上記第２導電膜を深さ方向に所定の厚みだけエッチング
    して上記第１絶縁膜との第２段差を形成する工程と、 上記第２段差を第３絶縁膜で充填する工程と、 上記第３絶縁膜をマスクにした選択エッチング法により
    上記第２絶縁膜をエッチングして、上記ゲート電極に隣
    接するコンタクトホールを形成する工程と、 上記コンタクトホール内を第３導電膜で充填してビット
    線もしくはストレージノードコンタクトを形成する工程
    を具備したことを特徴とする半導体記憶装置の製造方
    法。
  17. 【請求項１７】 前記第２絶縁膜が酸化シリコン系の膜
    であり、前記第１、第３絶縁膜が窒化シリコン系の膜で
    あることを特徴とする請求項１６に記載の半導体記憶装
    置の製造方法。
  18. 【請求項１８】 前記第１、第３導電膜がシリコン系の
    膜であり、前記第２導電膜が金属系の膜であることを特
    徴とする請求項１６に記載の半導体記憶装置の製造方
    法。
  19. 【請求項１９】 前記第１導電膜からなるゲート電極の
    側壁を酸化する工程をさらに具備したことを特徴とする
    請求項１６ないし１８のいずれか１つに記載の半導体記
    憶装置の製造方法。
  20. 【請求項２０】 半導体基板と、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に形成されたシリコン系の第１導電
    膜からなる下部電極及びメタル系の第２導電膜からなる
    上部電極とで構成されたゲート電極と、 上記ゲート電極に隣接するように形成された自己整合コ
    ンタクトと、 上記ゲート電極の上記下部電極と上記自己整合コンタク
    トとの間に形成された酸化シリコン系の第１絶縁膜及び
    窒化シリコン系の第２絶縁膜と、 上記上部電極と上記自己整合コンタクトとの間に形成さ
    れた窒化シリコン系の第３絶縁膜とを具備したことを特
    徴とする半導体装置。
  21. 【請求項２１】 半導体基板と、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に形成されたシリコン系の第１導電
    膜からなる下部電極及びメタル系の第２導電膜からなる
    上部電極とで構成されたゲート電極と、 上記ゲート電極に隣接するように形成された自己整合コ
    ンタクトと、 上記ゲート電極の上記下部電極と上記自己整合コンタク
    トとの間に形成された酸化シリコン系の第１絶縁膜及び
    窒化シリコン系の第２絶縁膜と、 上記上部電極と上記自己整合コンタクトとの間に形成さ
    れた窒化シリコン系の第３絶縁膜及び窒化シリコン系の
    第４絶縁膜とを具備したことを特徴とする半導体装置。
  22. 【請求項２２】 半導体基板と、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に形成されたシリコン系の第１導電
    膜からなる下部電極及びメタル系の第２導電膜からなる
    上部電極とで構成されたゲート電極と、 上記ゲート電極に隣接するように形成された自己整合コ
    ンタクトと、 上記ゲート電極の上記下部電極と上記自己整合コンタク
    トとの間に形成された酸化シリコン系の第１絶縁膜、窒
    化シリコン系の第２絶縁膜及び窒化シリコン系の第３絶
    縁膜と、 上記上部電極と上記自己整合コンタクトとの間に形成さ
    れた窒化シリコン系の第４絶縁膜とを具備したことを特
    徴とする半導体装置。
  23. 【請求項２３】 請求項２０ないし２２のいずれか１つ
    に記載の半導体装置をメモリセル部に含むことを特徴と
    するダイナミック型半導体記憶装置。
  24. 【請求項２４】 前記メモリセル部に含まれる前記半導
    体装置の前記ゲート電極が、メインワード線とサブワー
    ド線とを有する２重ワード線構造のダイナミック型半導
    体記憶装置のサブワード線を構成することを特徴とする
    請求項２３に記載のダイナミック型半導体記憶装置。
  25. 【請求項２５】 それぞれ半導体基板上に形成されたゲ
    ート絶縁膜と、このゲート絶縁膜上に形成されたシリコ
    ン系の第１導電膜からなる下部電極及びメタル系の第２
    導電膜からなる上部電極とで構成されたゲート電極を有
    する第１、第２トランジスタを具備し、 上記第２トランジスタの上部電極の膜厚が上記第１トラ
    ンジスタの上部電極の膜厚よりも厚くされていることを
    特徴とする半導体装置。
  26. 【請求項２６】 前記第１トランジスタの上部電極上に
    は、窒化シリコン系の第１絶縁膜が形成されていること
    を特徴とする請求項２５に記載の半導体装置。
  27. 【請求項２７】 前記第１トランジスタに隣接する自己
    整合コンタクトが形成されていることを特徴とする請求
    項２５または２６に記載の半導体装置。
  28. 【請求項２８】 請求項２５ないし２７のいずれか１つ
    に記載の半導体装置における前記第１トランジスタをメ
    モリセル部に含み、前記第２トランジスタを周辺回路部
    に含むことを特徴とするダイナミック型半導体記憶装
    置。
  29. 【請求項２９】 前記メモリセル部に含まれる前記第１
    トランジスタの前記ゲート電極が、メインワード線とサ
    ブワード線とを有する２重ワード線構造のダイナミック
    型半導体記憶装置のサブワード線を構成することを特徴
    とする請求項２８に記載のダイナミック型半導体記憶装
    置。
  30. 【請求項３０】 半導体基板に形成された素子分離絶縁
    膜と、 上記半導体基板にゲート絶縁膜を介して設けられ、シリ
    コン系の第１導電膜からなる下部電極及びメタル系の第
    ２導電膜からなる上部電極とで構成されたゲート電極
    と、上記半導体基板に設けられたソース、ドレイン拡散
    層からなるＭＯＳＦＥＴと、 上記ＭＯＳＦＥＴを被覆するように形成された第１絶縁
    膜と、 それぞれ上記ゲート電極に隣接するように上記第１絶縁
    膜に形成された第１、第２自己整合コンタクトと、 上記ゲート電極の上記下部電極と上記第１、第２自己整
    合コンタクトそれぞれとの間に形成された酸化シリコン
    系の第１絶縁膜及び窒化シリコン系の第２絶縁膜と、 上記上部電極と上記第１、第２自己整合コンタクトそれ
    ぞれとの間に形成された窒化シリコン系の第３絶縁膜
    と、 上記第１、第２自己整合コンタクトのいずれか一方と電
    気的に接続されたビット線と、 ストレージ電極、キャパシタ絶縁膜及びプレート電極か
    らなり、上記第１、第２自己整合コンタクトの他方と電
    気的に接続されたキャパシタとを具備したことを特徴と
    するダイナミック型半導体記憶装置。
  31. 【請求項３１】 半導体基板と、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に形成されたシリコン系の第１導電
    膜からなる下部電極及びメタル系の第２導電膜からなる
    上部電極とで構成されたゲート電極と、 上記下部電極の側壁に形成された酸化シリコン系の第１
    絶縁膜とを具備し、 上記第１絶縁膜の上部には上記上部電極の一部が形成さ
    れていることを特徴とする半導体装置。
  32. 【請求項３２】 前記上部電極の幅が前記下部電極の幅
    よりも大きくされていることを特徴とする請求項３１に
    記載の半導体装置。
  33. 【請求項３３】 前記下部電極とこの下部電極の両側壁
    に形成された前記第１絶縁膜とを合わせた幅が、前記上
    部電極の幅とほぼ等しくされていることを特徴とする請
    求項３１に記載の半導体装置。
  34. 【請求項３４】 前記下部電極の側壁に形成された第１
    絶縁膜の下部電極との接触面とは反対側の側面が、前記
    上部電極の側面とほぼ同一面内にあることを特徴とする
    請求項３１に記載の半導体装置。
  35. 【請求項３５】 半導体基板上にゲート絶縁膜を形成す
    る工程と、 上記ゲート絶縁膜上に第１導電膜からなるゲート電極を
    形成する工程と、 上記半導体基板に所定の間隔でソース／ドレイン拡散層
    を形成する工程と、 全面に第１絶縁膜を形成し、上記ゲート電極と同じ高さ
    までエッチバックして表面を平坦化する工程と、 上記ゲート電極を深さ方向に所定の厚みだけエッチング
    して、上記第１絶縁膜との段差を形成する工程と、 上記段差を第２導電膜で充填する工程とを具備したこと
    を特徴とする半導体装置の製造方法。
  36. 【請求項３６】 前記第１導電膜がシリコン系の膜であ
    り、前記第２導電膜がメタル系の膜であることを特徴と
    する請求項３５に記載の半導体装置の製造方法。
  37. 【請求項３７】 前記ゲート電極の側壁を酸化する工程
    をさらに具備したことを特徴とする請求項３５に記載の
    半導体装置の製造方法。
  38. 【請求項３８】 半導体基板と、 上記半導体基板上に形成されたゲート絶縁膜、このゲー
    ト絶縁膜上に形成されたシリコン系の第１導電膜からな
    る下部電極及びメタル系の第２導電膜からなる上部電極
    とで構成されたゲート電極と、 上記下部電極の側壁に形成された酸化シリコン系の第１
    絶縁膜とを具備したことを特徴とする半導体装置。
  39. 【請求項３９】 半導体基板上に、半導体基板とは逆導
    電型の不純物を含む第１絶縁膜を所定の間隔で形成する
    工程と、 上記第１絶縁膜に含まれる不純物を上記半導体基板内に
    導入してソース／ドレイン拡散層を形成する工程と、 上記半導体基板の表面上を含む全面にゲート絶縁膜を堆
    積する工程と、 上記第１絶縁膜相互間を上記ゲート絶縁膜を介して第１
    導電膜で埋め込む工程と、 上記埋め込まれた上記第１導電膜を深さ方向に所定の厚
    みだけエッチングして上記第１絶縁膜との段差を形成す
    る工程と、 上記段差を第２絶縁膜で充填する工程と、 上記第１絶縁膜上のゲート絶縁膜及びその下部の第１絶
    縁膜を除去して上記ソース／ドレイン拡散層の表面に通
    じるコンタクトホールを形成する工程とを具備したこと
    を特徴とする半導体装置の製造方法。
  40. 【請求項４０】 前記ゲート絶縁膜がＳｉＮ、Ｔａ2
    Ｏ5 、ＳＴＯ（ＳｒＴｉＯ3 ）、ＢＳＴＯ（Ｂａx
    Ｓr 1-x ＴｉＯ3 ）のいずれかであることを特徴と
    する請求項３９に記載の半導体装置の製造方法。
  41. 【請求項４１】 半導体基板上に第１絶縁膜を所定の間
    隔で形成する工程と、 上記半導体基板の表面上を含む全面にゲート絶縁膜を堆
    積する工程と、 上記第１絶縁膜相互間を上記ゲート絶縁膜を介してゲー
    ト電極で埋め込む工程とを具備したことを特徴とする半
    導体装置の製造方法。
  42. 【請求項４２】 半導体基板と、 上記半導体基板上に形成されたゲート絶縁膜と、 上記このゲート絶縁膜上に形成されたゲート電極と、 上記ゲート電極の側壁に形成され、上記ゲート絶縁膜と
    同一材料で構成された第１絶縁膜とを具備したことを特
    徴とする半導体装置。
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