KR100325383B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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유스께 고우야마
노부오 하야사까
가츠야 오꾸무라
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니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

게이트 전극에 대해 자기 정합적으로 인접하는 콘택트홀을 형성할 수 있는 반도체 장치 및 그 제조 방법이다.
반도체 기판(11)상에 게이트 절연막(12)을 형성하고, 이 게이트 절연막(12)상에 게이트 전극(13)을 형성하며, 소스/드레인 확산층(14)을 형성하고, 게이트 전극(13)의 측벽에 질화 실리콘막(16)을 형성하며, 전면(全面)에 산화 실리콘막(17)을 형성하고, 이 산화 실리콘막(17)을 게이트 전극(13)과 같은 높이까지 에치백하여 표면을 평탄화하며, 게이트 전극(13)의 표면을 소정의 두께만큼 에칭하여 산화 실리콘막(17)과의 단차(18)를 형성하고, 이 단차(18)를 텅스텐막(20)으로 충전하며, 이 텅스텐막(20)의 표면을 소정의 두께만큼 에칭하여 단차(21)를 형성하고, 이 단차(21)를 질화 실리콘막(22)으로 충전하는 공정을 구비하고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 고집적 DRAM의 게이트 전극과 비트 콘택트의 구조 및 그 제조 방법에 관한 것이다.
종래의 금속 게이트 전극의 MOS 트랜지스터의 제조 방법을 도 18을 이용해 설명한다.
P형 반도체 기판(211)상에 게이트 절연막(212)을 형성하고, 이어서 폴리실리콘막(213), 폴리실리콘과 텅스텐막과의 반응을 막기 위한 배리어 메탈(214) 및 텅스텐막(215)을 퇴적한다. 다음에, 이미 알고 있는 리소그래피법 및 RIE(Reaction Ion Etching)법을 이용해 게이트 전극을 패터닝한다. 다음에, 게이트 전극을 마스크로 이온 주입법을 이용해 N형 불순물을 집어넣고, 반도체 기판(211)에 소스/드레인 확산 영역(216)을 형성한다(도 18a).
다음에, 질화 실리콘막(217)을 전면(全面)에 퇴적하고, RIE법으로 에치백하여 게이트 전극의 측벽에 질화 실리콘막(217)으로 이루어지는 사이드월 스페이서를 형성한다(도 18b).
이와 같은 종래의 제조 방법에서는, 게이트 전극에 대해 자기(自己) 정합적(整合的)으로 인접하는 콘택트홀을 형성할 수 없다. 즉, 도 18c에 도시하는 바와 같이, 전면(全面)에 절연막(218)을 퇴적한 후 도시하지 않은 마스크를 이용해 본 절연막(218)에 대해 콘택트홀(219)을 형성할 필요가 있다. 또한, 게이트 전극 형성 후는, 그 일부에 텅스텐막이 노출하고 있다. 이 때문에, 게이트 측벽을 산화시킬 수 없어 RIE 손상 혹은 이온 주입 손상을 회복시킬 수 없다. 또한, 사이드월 스페이서인 질화 실리콘막(217)의 형성에 즈음하여 금속상에 퇴적한 질화 실리콘막은 절연막 위 혹은 폴리실리콘 위에 퇴적한 질화 실리콘막보다 막질이 열화한다는 것이 알려져 있어 양질의 사이드월을 형성할 수 없다는 등의 문제가 있었다.
본 발명은 상기와 같은 사정을 고려하여 이루어진 것으로, 그 목적은 게이트 전극에 대해 자기 정합적으로 인접하는 콘택트홀을 형성할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
청구항 1에 따른 반도체 장치의 제조 방법은, 반도체 기판상에 게이트 절연막을 형성하는 공정과; 상기 게이트 절연막상에 제1 도전막으로 이루어지는 게이트 전극을 형성하는 공정과; 상기 반도체 기판에 소정의 간격으로 소스/드레인 확산층을 형성하는 공정과; 상기 게이트 전극의 측벽에 제1 절연막으로 이루어지는 스페이서를 형성하는 공정과; 전면(全面)에 제2 절연막을 형성하고, 이 제2 절연막을 상기 게이트 전극과 같은 높이까지 에치백하여 표면을 평탄화하는 공정과; 상기 게이트 전극의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제1 단차를 형성하는 공정과; 상기 제1 단차를 금속을 함유한 제2 도전막으로 충전하는 공정과; 상기 제2 도전막의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제2 단차를 형성하는 공정; 및 상기 제2 단차를 제3 절연막으로 충전하는 공정을 구비하고 있다.
청구항 2에 따른 반도체 장치의 제조 방법은, 반도체 기판상에 게이트 절연막을 형성하는 공정과; 상기 게이트 절연막상에 제1 도전막으로 이루어지는 게이트 전극을 형성하는 공정과; 상기 반도체 기판에 소정의 간격으로 소스/드레인 확산층을 형성하는 공정과; 상기 게이트 전극의 측벽에 제1 절연막으로 이루어지는 스페이서를 형성하는 공정과; 전면(全面)에 제2 절연막을 형성하고, 이 제2 절연막을 상기 게이트 전극과 같은 높이까지 에치백하여 표면을 평탄화하는 공정과; 상기 게이트 전극의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제1 단차를 형성하는 공정과; 상기 제1 단차를 제2 도전막으로 충전하는 공정과; 상기 제2 도전막의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제2 단차를 형성하는 공정과; 상기 제2 단차를 제3 절연막으로 충전하는 공정; 및 상기 제3 절연막을 마스크로서 이용한 선택적 에칭법에 의해 상기 제2 절연막을 에칭하고, 상기 게이트 전극에 인접하는 콘택트홀을 형성하는 공정을 구비하고 있다.
청구항 3에 따른 반도체 장치의 제조 방법은, 청구항 1에 있어서, 상기 제2절연막이 산화 실리콘계의 막이고, 상기 제1, 제3 절연막이 질화 실리콘계의 막이다.
청구항 4에 따른 반도체 장치의 제조 방법은, 청구항 1에 있어서, 상기 제1 도전막이 실리콘계의 막이고, 상기 제2 도전막이 금속계의 막이다.
청구항 5에 따른 반도체 장치의 제조 방법은, 청구항 1에 있어서, 상기 제1 도전막으로 이루어지는 상기 게이트 전극의 측벽을 산화하는 공정을 더 구비하고 있다.
청구항 6에 따른 반도체 장치의 제조 방법은, 청구항 2에 있어서, 상기 제2 절연막이 산화 실리콘계의 막이고, 상기 제1, 제3 절연막이 질화 실리콘계의 막이다.
청구항 7에 따른 반도체 장치의 제조 방법은, 청구항 2에 있어서, 상기 제1 도전막이 실리콘계의 막이고, 상기 제2 도전막이 금속계의 막이다.
청구항 8에 따른 반도체 장치의 제조 방법은, 청구항 2에 있어서, 상기 제1 도전막으로 이루어지는 상기 게이트 전극의 측벽을 산화하는 공정을 더 구비하고 있다.
청구항 9에 따른 반도체 장치의 제조 방법은, 반도체 기판상에 게이트 절연막을 형성하는 공정과; 상기 게이트 절연막상에 제1 도전막을 형성하는 공정과; 상기 제1 도전막상에 더미(dummy)막을 형성하는 공정과; 상기 더미막 및 상기 제1 도전막을 패터닝하여 게이트 전극을 형성하는 공정과; 상기 반도체 기판에 소정의 간격으로 소스/드레인 확산층을 형성하는 공정과; 상기 더미막 및 상기 제1 도전막의측벽에 제1 도전막으로 이루어지는 스페이서를 형성하는 공정과; 전면(全面)에 제2 절연막을 형성하고, 이 제2 절연막을 상기 게이트 전극과 같은 높이까지 에치백하여 표면을 평탄화하는 공정과; 상기 더미막을 에칭하여 제1 절연막과의 제1 단차를 형성하는 공정과; 상기 제1 단차를 제2 도전막으로 충전하는 공정과; 상기 제2 도전막의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제2 단차를 형성하는 공정; 및 상기 제2 단차를 제3 절연막으로 충전하는 공정을 구비하고 있다.
청구항 10에 따른 반도체 장치의 제조 방법은, 반도체 기판상에 게이트 절연막을 형성하는 공정과; 상기 게이트 절연막상에 제1 도전막을 형성하는 공정과; 상기 제1 도전막상에 더미막을 형성하는 공정과; 상기 더미막 및 상기 제1 도전막을 패터닝하여 게이트 전극을 형성하는 공정과; 상기 반도체 기판에 소정의 간격으로 소스/드레인 확산층을 형성하는 공정과; 상기 더미막 및 상기 제1 도전막의 측벽에 제1 절연막으로 이루어지는 스페이서를 형성하는 공정과; 전면(全面)에 제2 절연막을 형성하고, 이 제2 절연막을 상기 게이트 전극과 같은 높이까지 에치백하여 표면을 평탄화하는 공정과; 상기 더미막을 에칭하여 제1 절연막과의 제1 단차를 형성하는 공정과; 상기 제1 단차를 제2 도전막으로 충전하는 공정과; 상기 제2 도전막의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제2 단차를 형성하는 공정과; 상기 제2 단차를 제3 절연막으로 충전하는 공정; 및 상기 제3 절연막을 마스크로서 이용한 선택적 에칭법에 의해 상기 제2 절연막을 에칭하여 상기 게이트 전극에 인접하는 콘택트홀을 형성하는 공정을 구비하고 있다.
청구항 11에 따른 반도체 장치의 제조 방법은, 청구항 9에 있어서, 상기 제2절연막이 산화 실리콘계의 막이고, 상기 제1, 제3 절연막이 질화 실리콘계의 막이다.
청구항 12에 따른 반도체 장치의 제조 방법은, 청구항 1에 있어서, 상기 제1 도전막이 실리콘계의 막이고, 상기 제2 도전막이 금속계의 막이다.
청구항 13에 따른 반도체 장치의 제조 방법은 청구항 9에 있어서, 상기 게이트 전극의 측벽을 산화하는 공정을 더 구비하고 있다.
청구항 14에 따른 반도체 장치의 제조 방법은, 청구항 10에 있어서, 상기 제2 절연막이 산화 실리콘계의 막이고, 상기 제1, 제3 절연막이 질화 실리콘계의 막이다.
청구항 15에 따른 반도체 장치의 제조 방법은, 청구항 2에 있어서, 상기 제1 도전막이 실리콘계의 막이고, 상기 제2 도전막이 금속계의 막이다.
청구항 16에 따른 반도체 장치의 제조 방법은, 청구항 10에 있어서, 상기 게이트 전극의 측벽을 산화하는 공정을 더 구비하고 있다.
청구항 17에 따른 반도체 장치의 제조 방법은, 청구항 1에 있어서, 상기 제1 단차의 내측에 제4 절연막으로 이루어지는 스페이서를 형성하는 공정을 더 구비하고 있다.
청구항 18에 따른 반도체 장치의 제조 방법은, 청구항 2에 있어서, 상기 제1 단차의 내측에 제4 절연막으로 이루어지는 스페이서를 형성하는 공정을 더 구비하고 있다.
청구항 19에 따른 반도체 장치의 제조 방법은, 청구항 9에 있어서, 상기 제1단차의 내측에 제4 절연막으로 이루어지는 스페이서를 형성하는 공정을 더 구비하고 있다.
청구항 20에 따른 반도체 장치의 제조 방법은, 청구항 10에 있어서, 상기 제1 단차의 내측에 제4 절연막으로 이루어지는 스페이서를 형성하는 공정을 더 구비하고 있다.
청구항 21에 따른 반도체 장치의 제조 방법은, 청구항 17에 있어서, 상기 제4 절연막이 질화 실리콘계의 막이다.
청구항 22에 따른 반도체 장치의 제조 방법은, 청구항 18에 있어서, 상기 제4 절연막이 질화 실리콘계의 막이다.
청구항 23에 따른 반도체 장치의 제조 방법은, 청구항 19에 있어서, 상기 제4 절연막이 질화 실리콘계의 막이다.
청구항 24에 따른 반도체 장치의 제조 방법은, 청구항 20에 있어서, 상기 제4 절연막이 질화 실리콘계의 막이다.
청구항 25에 따른 반도체 장치의 제조 방법은, 청구항 1에 있어서, 상기 제1 단차의 형성 후에 제1 절연막으로 이루어지는 스페이서의 일부를 에칭 제거하는 공정을 더 구비하고 있다.
청구항 26에 따른 반도체 장치의 제조 방법은, 청구항 9에 있어서, 상기 제1 단차의 형성 후에 제1 절연막으로 이루어지는 스페이서의 일부를 에칭 제거하는 공정을 더 구비하고 있다.
청구항 27에 따른 반도체 장치의 제조 방법은, 청구항 25에 있어서, 상기제3 절연막을 마스크로서 이용한 선택적 에칭법에 의해 상기 제2 절연막을 에칭하여 상기 게이트 전극에 인접하는 콘택트홀을 형성하는 공정; 및 상기 콘택트홀 내에 제5 절연막으로 이루어지는 스페이서를 형성하는 공정을 더 구비하고 있다.
청구항 28에 따른 반도체 장치의 제조 방법은, 청구항 26에 있어서, 상기 제3 절연막을 마스크로서 이용한 선택적 에칭법에 의해 상기 제2 절연막을 에칭하여 상기 게이트 전극에 인접하는 콘택트홀을 형성하는 공정; 및 상기 콘택트홀 내에 제5 절연막으로 이루어지는 스페이서를 형성하는 공정을 더 구비하고 있다.
청구항 29에 따른 반도체 장치의 제조 방법은, 청구항 1에 있어서, 상기 제1 단차를 제2 도전막으로 충전한 후 선택적으로 레지스트를 형성하는 공정; 및 상기 레지스트를 마스크로 상기 제2 도전막을 에칭하여 제2 단차를 형성하는 공정을 더 구비하고 있다.
청구항 30에 따른 반도체 장치의 제조 방법은, 청구항 2에 있어서, 상기 제1 단차를 제2 도전막으로 충전한 후 선택적으로 레지스트를 형성하는 공정; 및 상기 레지스트를 마스크로 상기 제2 도전막을 에칭하여 제2 단차를 형성하는 공정을 더 구비하고 있다.
청구항 31에 따른 반도체 장치의 제조 방법은, 청구항 9에 있어서, 상기 제1 단차를 제2 도전막으로 충전한 후 선택적으로 레지스트를 형성하는 공정; 및 상기 레지스트를 마스크로 상기 제2 도전막을 에칭하여 제2 단차를 형성하는 공정을 더 구비하고 있다.
청구항 32에 따른 반도체 장치의 제조 방법은, 청구항 10에 있어서, 상기제1 단차를 제2 도전막으로 충전한 후 선택적으로 레지스트를 형성하는 공정; 및 상기 레지스트를 마스크로 상기 제2 도전막을 에칭하여 제2 단차를 형성하는 공정을 더 구비하고 있다.
청구항 33에 따른 반도체 기억 장치의 제조 방법은, 반도체 기판상에 게이트 절연막을 형성하는 공정과; 상기 게이트 절연막상에 제1 도전막으로 이루어지는 게이트 전극을 형성하는 공정과; 상기 반도체 기판에 소정의 간격으로 소스/드레인 확산층을 형성하는 공정과; 상기 게이트 전극의 측벽에 제1 절연막으로 이루어지는 스페이서를 형성하는 공정과; 전면(全面)에 제2 절연막을 형성하고, 이 제2 절연막을 상기 게이트 전극과 같은 높이까지 에치백하여 표면을 평탄화하는 공정과; 상기 게이트 전극의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제1 단차를 형성하는 공정과; 상기 제1 단차를 제2 도전막으로 충전하는 공정과; 상기 제2 도전막의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제2 단차를 형성하는 공정과; 상기 제2 단차를 제3 절연막으로 충전하는 공정과; 상기 제3 절연막을 마스크로 한 선택 에칭법에 의해 상기 제2 절연막을 에칭하여 상기 게이트 전극에 인접하는 콘택트홀을 형성하는 공정; 및 상기 콘택트홀 내를 제3 도전막으로 충전하여 비트선 혹은 저장 노드 콘택트를 형성하는 공정을 구비하고 있다.
청구항 34에 따른 반도체 기억 장치의 제조 방법은, 청구항 33에 있어서, 상기 제2 절연막이 산화 실리콘계의 막이고, 상기 제1, 제3 절연막이 질화 실리콘막이다.
청구항 35에 따른 반도체 기억 장치의 제조 방법은, 청구항 33에 있어서, 상기 제1, 제3 도전막이 실리콘계의 막이고, 상기 제2 도전막이 금속계의 막이다.
청구항 36에 따른 반도체 기억 장치의 제조 방법은, 청구항 33에 있어서, 상기 제1 도전막으로 이루어지는 게이트 전극의 측벽을 산화하는 공정을 더 구비하고 있다.
본원의 제1 양상에 따른 반도체 장치는, 반도체 기판과; 상기 반도체 기판상에 형성된 게이트 절연막과; 상기 게이트 절연막상에 형성된 실리콘계의 제1 도전막으로 이루어지는 하부 전극 및 금속계의 제2 도전막으로 이루어지는 상부 전극으로 구성된 게이트 전극과; 상기 게이트 전극에 인접하도록 형성된 자기 정합 콘택트와; 상기 게이트 전극의 상기 하부 전극과 상기 자기 정합 콘택트와의 사이에 형성된 산화 실리콘계의 제1 절연막 및 질화 실리콘계의 제2 절연막; 및 상기 상부 전극과 자기 정합 콘택트와의 사이에 형성된 질화 실리콘계의 제3 절연막을 구비하고 있다.
본원의 제2 양상에 따른 반도체 장치는, 반도체 기판과; 상기 반도체 기판상에 형성된 게이트 절연막과; 상기 게이트 절연막상에 형성된 실리콘계의 제1 도전막으로 이루어지는 하부 전극 및 금속계의 제2 도전막으로 이루어지는 상부 전극으로 구성된 게이트 전극과; 상기 게이트 전극에 인접하도록 형성된 자기 정합 콘택트와; 상기 게이트 전극의 상기 하부 전극과 상기 자기 정합 콘택트와의 사이에 형성된 산화 실리콘계의 제1 절연막 및 질화 실리콘계의 제2 절연막; 및 상기 상부 전극과 자기 정합 콘택트와의 사이에 형성된 질화 실리콘계의 제3 절연막 및 질화 실리콘계의 제4 절연막을 구비하고 있다.
본원의 제3 양상에 따른 반도체 장치는, 반도체 기판과; 상기 반도체 기판상에 형성된 게이트 절연막과; 상기 게이트 절연막상에 형성된 실리콘계의 제1 도전막으로 이루어지는 하부 전극 및 금속계의 제2 도전막으로 이루어지는 상부 전극으로 구성된 게이트 전극과; 상기 게이트 전극에 인접하도록 형성된 자기 정합 콘택트와; 상기 게이트 전극의 상기 하부 전극과 상기 자기 정합 콘택트와의 사이에 형성된 산화 실리콘계의 제1 절연막, 질화 실리콘계의 제2 절연막 및 질화 실리콘계의 제3 절연막; 및 상기 상부 전극과 자기 정합 콘택트와의 사이에 형성된 질화 실리콘계의 제4 절연막을 구비하고 있다.
본원의 제1 양상에 따른 다이나믹형 반도체 기억 장치는, 상기 제1 양상의 반도체 장치를 메모리 셀부에 포함하고 있다.
본원의 제2 양상에 따른 다이나믹형 반도체 기억 장치는, 상기 제2 양상의 반도체 장치를 메모리 셀부에 포함하고 있다.
본원의 제3 양상에 따른 다이나믹형 반도체 기억 장치는, 상기 제3 양상의 반도체 장치를 메모리 셀부에 포함하고 있다.
상기 본원의 제1 양상에 따른 다이나믹형 반도체 기억 장치는, 상기 메모리 셀부에 포함되는 상기 반도체 장치의 상기 게이트 전극이, 메인 워드선과 서브 워드선을 갖는 2중 워드선 구조의 다이나믹형 반도체 기억 장치의 서브 워드선을 구성하고 있다.
상기 본원의 제2 양상에 따른 다이나믹형 반도체 기억 장치는, 상기 메모리 셀부에 포함되는 상기 반도체 장치의 상기 게이트 전극이, 메인 워드선과 서브 워드선을 갖는 2중의 워드선 구조의 다이나믹형 반도체 기억 장치의 서브 워드선을 구성하고 있다.
상기 본원의 제3 양상에 따른 다이나믹형 반도체 기억 장치는, 상기 메모리 셀부에 포함되는 상기 반도체 장치의 상기 게이트 전극이, 메인 워드선과 서브 워드선을 갖는 2중의 워드선 구조의 다이나믹형 반도체 기억 장치의 서브 워드선을 구성하고 있다.
본원의 제4 양상에 따른 반도체 장치는, 각각 반도체 기판상에 형성된 게이트 절연막과, 이 게이트 절연막상에 형성된 실리콘계의 제1 도전막으로 이루어지는 하부 전극 및 금속계의 제2 도전막으로 이루어지는 상부 전극으로 구성된 게이트 전극을 갖는 제1, 제2 트랜지스터를 구비하고, 상기 제2 트랜지스터의 상부 전극의 막두께는 상기 제1 트랜지스터의 상부 전극의 막두께보다도 두껍게 되어 있다.
상기 본원의 제4 양상에 따른 반도체 장치에서, 상기 제1 트랜지스터의 상부 전극상에는, 질화 실리콘계의 제1 절연막이 형성되어 있다.
상기 본원의 제4 양상에 따른 반도체 장치에는, 상기 제1 트랜지스터에 인접하는 자기 정합 콘택트가 형성되어 있다.
본원의 제4 양상에 따른 다이나믹형 반도체 기억 장치는, 상기 제4 양상에 따른 반도체 장치에서의 상기 제1 트랜지스터를 메모리셀부에 포함하고, 상기 제2 트랜지스터를 주변 회로부에 포함하고 있다.
상기 본원의 제4 양상에 따른 다이나믹형 반도체 기억 장치는, 상기 메모리셀부에 포함되는 상기 제1 트랜지스터의 상기 게이트 전극이, 메인 워드선과 서브워드선을 갖는 2중 워드선 구조의 다이나믹형 반도체 기억 장치의 서브 워드선을 구성하고 있다.
상기 제5 양상에 따른 다이나믹형 반도체 기억 장치는, 반도체 기판에 형성된 소자 분리 절연막과, 상기 반도체 기판에 게이트 절연막을 사이에 두고 설치되고, 실리콘계의 제1 도전막으로 이루어지는 하부 전극 및 금속계의 제2 도전막으로 이루어지는 상부 전극으로 구성된 게이트 전극과, 상기 반도체 기판에 설치된 소스, 드레인 확산층으로 이루어지는 MOSFET와, 상기 MOSFET를 피복하도록 형성된 제1 절연막과, 각각 상기 게이트 전극에 인접하도록 상기 제1 절연막에 형성된 제1, 제2 자기 정합 콘택트와, 상기 게이트 전극의 상기 하부 전극과 상기 제1, 제2 자기 정합 콘택트 각각의 사이에 형성된 산화 실리콘계의 제1 절연막 및 질화 실리콘계의 제2 절연막과, 상기 상부 전극과 상기 제1, 제2 자기 정합 콘택트 각각의 사이에 형성된 질화 실리콘계의 제3 절연막과, 상기 제1, 제2 자기 정합 콘택트의 어느 한쪽과 전기적으로 접속된 비트선과, 저장 전극, 캐패시터 절연막 및 플레이트 전극으로 이루어지고 상기 제1, 제2 자기 정합 콘택트의 다른쪽과 전기적으로 접속된 캐패시터를 구비하고 있다.
본원의 제5 양상에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 실리콘계의 제1 도전막으로 이루어지는 하부 전극 및 금속계의 제2 도전막으로 이루어지는 상부 전극으로 구성된 게이트 전극과, 상기 하부 전극의 측벽에 형성된 산화 실리콘계의 제1 절연막을 구비하고, 상기 제1 절연막의 상부에는 상기 상부 전극의 일부가 형성되어 있다.
상기 제5 양상에 따른 반도체 장치는, 상기 상부 전극의 폭이 상기 하부 전극의 폭보다도 크게 되어 있다.
상기 제5 양상에 따른 반도체 장치는, 상기 하부 전극과 이 하부 전극의 양측벽에 형성된 상기 제1 절연막을 합한 폭이 상기 상부 전극의 폭과 거의 같게 되어 있다.
상기 제5 양상에 따른 반도체 장치는, 상기 하부 전극의 측벽에 형성된 제1 절연막의 하부 전극과 접촉면과는 반대측의 측면이, 상기 상부 전극의 측면과 거의 동일면 내에 있다.
청구항 56에 따른 반도체 장치의 제조 방법은, 반도체 기판상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 제1 도전막으로 이루어지는 게이트 전극을 형성하는 공정과, 상기 반도체 기판에 소정 간격으로 소스/드레인 확산층을 형성하는 공정과, 전면(全面)에 제1 절연막을 형성하고, 상기 게이트 전극과 동일 높이까지 에치백하여 표면을 평탄화하는 공정과, 상기 게이트 전극의 표면을 소정의 두께만큼 에칭하여, 상기 제1 절연막과의 단차를 형성하는 공정과, 상기 단차를 제2 도전막으로 충전하는 공정을 구비하고 있다.
청구항 57에 따른 반도체 장치의 제조 방법은, 청구항 56에 있어서, 상기 제1 도전막이 실리콘계의 막이고, 상기 제2 도전막이 금속계의 막이다.
청구항 58에 따른 반도체 장치의 제조 방법은, 청구항 56에 있어서, 상기 게이트 전극의 측벽을 산화하는 공정을 더 구비하고 있다.
본원의 제6 양상에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 게이트 절연막, 이 게이트 절연막상에 형성된 실리콘계의 제1 도전막으로 이루어지는 하부 전극 및 금속계의 제2 도전막으로 이루어지는 상부 전극으로 구성된 게이트 전극과, 상기 하부 전극의 측벽에 형성된 산화 실리콘계의 제1 절연막을 구비하고 있다.
도 1a∼도 1j는 본 발명의 제1 실시 형태에 따른 MOSFET의 제조 공정을 도시하는 단면도.
도 2a∼도 2j는 본 발명의 제2 실시 형태에 따른 MOSFET의 제조 공정을 도시하는 단면도.
도 3a 및 도 3b는 본 발명의 제3 실시 형태에 따른 MOSFET의 제조 공정의 일부를 도시하는 단면도.
도 4a∼도 4g는 본 발명의 제4 실시 형태에 따른 MOSFET의 제조 공정을 도시하는 단면도.
도 5a 및 도 5b는 본 발명의 제5 실시 형태에 따른 MOSFET의 제조 공정의 일부를 도시하는 단면도.
도 6은 본 발명의 제6 실시 형태에 따른 MOSFET의 제조 공정에서 사용되는 마스크의 패턴 평면도.
도 7a 및 도 7b는 본 발명의 제6 실시 형태에 따른 MOSFET의 제조 공정을 도시하는 단면도.
도 8a∼도 8d는 도 7에 도시한 공정에 이은 제조 공정을 도시하는 단면도.
도 9는 도 8에 도시한 공정에 이은 제조 공정을 도시하는 단면도.
도 10은 DRAM의 디코더 부분의 구성을 도시하는 회로도.
도 11은 DRAM과 로직을 혼재한 칩을 도시하는 블록도.
도 12a∼도 12d는 본 발명의 제7 실시 형태에 따른 MOSFET의 제조 공정에서 사용되는 마스크의 패턴 평면도.
도 13a∼도 13c는 본 발명의 제7 실시 형태에 따른 MOSFET의 제조 공정에서 사용되는 마스크의 패턴 평면도.
도 14a∼도 14d는 본 발명의 제7 실시 형태에 따른 MOSFET의 제조 공정을 도시하는 단면도.
도 15a∼도 15f는 도 14에 도시한 공정에 이은 제조 공정을 도시하는 단면도.
도 16은 도 15에 도시한 공정에 이은 제조 공정을 도시하는 단면도.
도 17a∼도 17e는 본 발명의 제8 실시 형태에 따른 MOSFET의 제조 공정을 도시하는 단면도.
도 18a∼도 18c는 종래의 금속 게이트 전극의 MOS 트랜지스터의 제조 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : P형 실리콘 반도체 기판
12 : 게이트 절연막
13 : 폴리실리콘막
14 : 소스/드레인 확산층
15 : 산화막
16 : 질화 실리콘막
17 : 산화 실리콘막
18 : 단차(段差)
19 : 배리어 메탈
20 : 텅스텐막
21 : 단차
22 : 질화 실리콘막
23 : 콘택트홀
24 : 폴리실리콘막
31 : 산화 실리콘막
32 : 폴리실리콘막
33 : 질화 실리콘막
34 : 질화 실리콘막
41 : 레지스트
51 : N형 웰(N-well)
52 : 트랜치
53 : ON막
54 : 폴리실리콘막
55 : 산화막 칼라
56 : 폴리실리콘막
57 : 측벽 콘택트홀
58 : 폴리실리콘막
59 : 매립 스트랩(strap)
60 : STI(Shallow Trench Isolation)
61 : P형 웰(P-well)
62 : MOSFET
63 : 비트선
71 : 로우 디코더
72 : 워드 드라이브 디코더
73, 74, 75 : N채널 MOSFET
81 : 칩
82 : DRAM부
83 : 로직부
91 : 액티브 영역 패턴
92 : 게이트 전극 패턴
93 : 폴리플러그(poly plug) 패턴
94 : 비트선 콘택트 패턴
95 : 비트선 패턴
96 : 저장 노드 콘택트 패턴
101 : 반도체 기판
102 : 소자 분리 산화막
103 : 게이트 산화막
104 : 폴리실리콘막
105 : 배리어 메탈
106 : 텅스텐막
107 : 질화 실리콘막
108 : 소스/드레인 확산층
109 : 질화 실리콘막
110 : 산화 실리콘막
111 : 폴리실리콘막
112 : 산화 실리콘막
113 : 콘택트홀
114 : 질화 실리콘막
115 : 배리어 메탈
116 : 텅스텐막
117 : 질화 실리콘막
118 : 콘택트홀
119 : 질화 실리콘막
120 : 배리어 메탈
121 : 텅스텐막
122 : 루테늄막
123 : BSTO(바륨·스트론튬·티탄 옥사이드)막
124 : 루테늄막
MWLO, /MWLO : 메인 워드선
SWL : 서브 워드선
이하, 도면을 참조하여 본 발명을 실시 형태에 의해 설명한다.
도 1a∼도 1j는 본 발명에 따른 반도체 장치의 제조 방법을 MOSFET의 제조에 실시한, 본 발명의 제1 실시 형태에 따른 공정을 도시하고 있다.
먼저, P형 실리콘 반도체 기판(11)상에 게이트 절연막(12)을 형성하고, 이어서 N형 불순물이 도프된 폴리실리콘막(13)을 전면(全面)에 퇴적한 후, 이미 알고 있는 리소그래피법 및 RIE(Reactive Ion Etching)법을 이용해 게이트 전극을 패터닝한다. 다음에, 상기 게이트 전극을 마스크로 이온 주입법을 이용하여 P, As 등의 N형 불순물을 집어넣고, 반도체 기판(11)에 소스/드레인 확산층(14)을 형성한다(도 1a).
다음에, RIE 손상 혹은 이온 주입 손상의 회복을 위해 산화를 행하여, 게이트 전극의 노출면에 산화 실리콘막(15)을 형성한다(도 1b).
다음에, 질화 실리콘막(16)을 전면(全面)에 퇴적한 후, RIE법에 의한 에치백을 행하여 게이트 전극의 측벽에 질화 실리콘막(16)으로 이루어지는 사이드월 스페이서를 형성한다(도 1c).
다음에, 전면(全面)에 산화 실리콘막(17)을 퇴적하고, CMP(Chemical Mechanical Polishing)법을 이용해 게이트 전극이 노출하기까지 산화 실리콘막(17)을 없애 표면을 평탄화한다(도 1d).
다음에, RIE법을 이용해 폴리실리콘막(13)의 표면을 선택적으로 에칭하고, 산화 실리콘막(17)과의 단차(18)를 형성한다. 이 때, 폴리실리콘막(13)의 측벽에 존재하고 있는 산화 실리콘막(15)을 묽은 HF 처리액 등을 이용해 폴리실리콘막(13)과 같은 정도의 깊이까지 에칭한다(도 1e).
다음에, 상기 단차(18)가 완전히 매립되지 않을 정도의 두께로 TiN 또는 WN 등으로 이루어지는 배리어 메탈(19)을 스퍼터링법을 이용해 전면(全面)에 퇴적하고, 이어서 고융점 금속막, 예를 들어 텅스텐막(20)을 CVD(Chemical Vapor Deposition)법을 이용해 전면(全面)에 퇴적하여 단차(18)를 완전히 충전한다. 그리고, 다음에 CMP법을 이용해 산화 실리콘막(17)이 노출하기까지 텅스텐막(20) 및 배리어 메탈(19)을 제거하여 표면을 평탄화한다(도 1f).
그 후, RIE법을 이용해 상기 텅스텐막(20) 및 배리어 메탈(19)을 에칭하여 산화 실리콘막(17)과의 단차(21)를 형성한다(도 1g).
다음에, 전면(全面)에 질화 실리콘막(22)을 퇴적하여 단차(21)를 충전하고, 또한 CMP법을 이용해 산화 실리콘막(17)이 노출하기까지 질화 실리콘막(22)을 없애 표면을 평탄화한다(도 1h).
다음에, 소정의 콘택트홀 패턴을 이용하고, 질화 실리콘막(22, 16)에 대해 선택비가 높은 조건을 이용해 산화 실리콘막(17)을 RIE법에 의해 에칭함으로써 게이트 전극에 인접한 콘택트홀(23)을 형성한다(도 1i).
다음에, N형 불순물이 도프된 폴리실리콘막(24)을 퇴적하여 콘택트홀(23)을 충전하고, 이 후에 CMP법을 이용해 산화 실리콘막(17) 및 질화 실리콘막(22)이 노출하기까지 폴리실리콘막(24)을 없애 표면을 평탄화한다(도 1j).
이와 같이 하여, 게이트 전극에 대해 자기 정합적으로 인접하는 콘택트(폴리실리콘막(24))를 형성할 수 있다. 여기서, 게이트 전극에 금속 재료(텅스텐막)를 이용하고 있기 때문에 폴리실리콘 전극 등과 비해서 시트 저항이 작게 되어 게이트 지연이 작은 고성능의 트랜지스터를 제조할 수 있다. 또한, 게이트 전극의 측벽을 산화할 수 있기 때문에, RIE 손상 혹은 이온 주입 손상을 회복시킬 수 있다는 효과도 얻어진다.
또한, 사이드월 스페이서인 질화 실리콘막(16)의 형성에 즈음하여, 종래에는 금속 상에 퇴적시키고 있었지만, 본 실시 형태에서는 폴리실리콘막(13)상의 산화 실리콘막(15)상에 퇴적하기 때문에 질화 실리콘막(16)의 열화를 일으키는 일없이 양질의 사이드월 스페이서를 형성할 수 있다.
도 2a∼도 2j는 본 발명에 따른 반도체 장치의 제조 방법을 MOSFET의 제조에 실시한, 본 발명의 제2 실시 형태에 따른 공정을 도시하고 있다.
먼저, P형의 실리콘 반도체 기판(11)상에 게이트 절연막(12)을 형성하고, 이어서 N형 불순물이 도프된 폴리실리콘막(13)을 완전하게 퇴적하며, 이 폴리실리콘막(13)의 표면을 산화하여 산화 실리콘막(13)을 형성한다. 이어서, 폴리실리콘막(32)을 전면(全面)에 퇴적한다. 여기서, 상층의 폴리실리콘막(32)은더미막으로서 사용된다. 다음에, 이미 알고 있는 리소그래피법 및 RIE법을 이용해 게이트 전극을 패터닝한다. 다음에, 상기 게이트 전극을 마스크로 이온 주입법을 이용해 P, As 등의 N형 불순물을 집어넣어 반도체 기판(11)에 소스/드레인 확산층(14)을 형성한다(도 2a).
다음에, RIE 손상 혹은 이온 주입 손상의 회복을 위해 산화를 행하여 게이트 전극의 노출면에 산화 실리콘막(15)을 형성한다(도 2b).
다음에, 질화 실리콘막(16)을 전면(全面)에 퇴적하고, 이 후 RIE법에 의한 에치백으로 게이트 전극의 측벽에 질화 실리콘막(16)으로 이루어지는 사이드월 스페이서를 형성한다(도 2c).
다음에, 전면(全面)에 산화 실리콘막(17)을 퇴적하고, CMP법을 이용해 게이트 전극이 노출하기까지 산화 실리콘막(17)을 없애고 표면을 평탄화한다(도 2d).
다음에, RIE법 혹은 등방성 에칭인 CDE(Chemical Dry Etching)법을 이용해 폴리실리콘막(32)을 에칭 제거하고, 또한 산화 실리콘막(31, 15)을 에칭하여 산화 실리콘막(17)과의 단차(18)를 형성한다(도 2e). 이 때, 게이트 전극의 일부(하부 전극)로 되는 폴리실리콘막(13)의 막 두께는 앞의 제1 실시 형태에서는 RIE법에 의한 에칭량으로 제어되지만, 본 실시 형태에서는 폴리실리콘막(13)의 퇴적 막 두께로 제어되기 때문에 제어성이 좋다는 이점이 있다.
다음에, 상기 단차(18)가 완전히 매립되지 않을 정도의 두께로 Ti를 스퍼터링법을 이용해 퇴적하고, 열처리를 실시하며, 폴리실리콘막(13)과 반응시켜 TiSi2막을 형성하고, 미반응의 Ti를 제거함으로써 폴리실리콘과 텅스텐막의 반응 방지층을 폴리실리콘막(13)상에 선택적으로 형성한다. 이어서, 텅스텐막(20)을 전면(全面)에 퇴적하여 단차(18)를 완전히 충전한 후 CMP법을 이용해 산화 실리콘막(17)이 노출하기까지 텅스텐막(20) 및 배리어 메탈(19)을 없애 표면을 평탄화한다(도 2f). 물론, 제1 실시 형태와 마찬가지로, 배리어 메탈과 텅스텐을 연속하여 퇴적하는 방법을 이용해도 된다.
그 후의 공정은 제1 실시 형태의 경우와 마찬가지이기 때문에 설명은 생략한다. 또한, 도 2g∼도 2j는 도 1g∼도 1j에 대응하고 있다.
본 실시 형태에 의한 방법에서도, 게이트 전극에 대해 자기 정합적으로 인접하는 콘택트를 형성할 수 있다. 또한, 게이트 전극에 금속 재료를 이용하고 있기 때문에, 폴리실리콘 전극 등에 비해 시트 저항이 작게 되고, 게이트 지연이 작은 고성능인 트랜지스터를 제조할 수 있다. 또한, 게이트 전극의 측벽을 산화시킬 수 있기 때문에 RIE 손상 혹은 이온 주입 손상을 회복시킬 수 있다는 효과도 마찬가지로 얻어진다.
또한, 사이드월 스페이서인 질화 실리콘막(16)을 폴리실리콘막(13)상의 산화 실리콘막(15)상에 퇴적하기 때문에, 질화 실리콘막(16)의 열화를 일으키는 일없이 양질인 사이드월 스페이서를 형성할 수 있다는 효과도 마찬가지로 얻어진다.
도 3a 및 도 3b는 본 발명의 제3 실시 형태에 따른 일부 공정을 도시하고 있다.
본 제3 실시 형태에 따른 방법도 본 발명을 MOSFET의 제조에 실시한 것으로,도 2e까지의 공정은 제2 실시 형태와 마찬가지이기 때문에 그 설명은 생략한다. 그리고, 상기 도 2e의 공정에 있어서 단차(18)를 형성한 후는, 질화 실리콘막(33)을 전면(全面)에 퇴적하고, 다음에 RIE법에 의한 에치백으로 단차(18)의 내벽에 질화 실리콘막(33)으로 이루어지는 사이드월 스페이서를 형성한다(도 3a).
그 후는, 제2 실시 형태의 경우와 마찬가지의 방법에 의해, 자기 정합 콘택트(폴리실리콘막(24))를 갖는 금속 게이트 전극의 트랜지스터를 완성한다(도 3b).
본 제3 실시 형태에 따른 방법에서는, 제2 실시 형태와 마찬가지의 효과가 얻어지는 것 외에, 게이트 전극의 상부 전극인 텅스텐막(20)과 자기 정합 콘택트(폴리실리콘막(24))과의 사이에는 질화 실리콘막(26, 33)이 존재하고 있기 때문에 게이트 전극과 폴리실리콘막(24)의 단락 확률을 현저하게 감소시킬 수 있다는 효과를 얻을 수 있다.
도 4a∼도 4g는 본 발명에 따른 반도체 장치의 제조 방법을 MOSFET의 제조에 실시한 본 발명의 제4 실시 형태에 따른 공정을 도시하고 있다.
본 실시 형태에 있어서, 상기 도 2e까지의 공정은 제2 실시 형태와 마찬가지이기 때문에 그 설명은 생략한다. 그리고, 상기 도 2e의 공정에 있어서 단차(18)를 형성한 후는 질화 실리콘막(16)을 열 인산 용액 등을 이용해 에칭하여 폴리실리콘막(13)과 같은 정도의 깊이로 한다(도 4a).
다음에, 상기 단차(18)가 완전히 매립되지 않을 정도의 두께로 배리어 메탈(19)을 스퍼터링법을 이용해 퇴적하고, 이어서 텅스텐막(20)을 전면(全面)에 퇴적하여 단차(18)를 완전하게 충전한 후 CMP법을 이용해 산화 실리콘막(17)이 노출하기까지 텅스텐막(20) 및 배리어 메탈(19)을 없애 표면을 평탄화한다(도 4b).
그 후, RIE법을 이용해 선택적으로 텅스텐막(20)을 에칭하여 단차(21)를 형성한다(도 4c).
다음에, 전면(全面)에 질화 실리콘막(22)을 퇴적하여 단차(21)를 충전하고, 또한 CMP법을 이용해 산화 실리콘막(17)이 노출하기까지 질화 실리콘막(22)을 없애 표면을 평탄화한다(도 4d).
다음에, 소정의 콘택트홀 패턴을 이용하고, 질화 실리콘막(22)에 대해 선택비가 높은 조건을 이용해 산화 실리콘막(17)을 RIE법에 의해 에칭함으로써 게이트 전극에 인접한 콘택트홀(23)을 형성한다(도 4e).
다음에, 질화 실리콘막(34)을 전면(全面)에 퇴적하고, RIE법에 의해 에치백하여 콘택트홀(23)의 내벽에 질화 실리콘막(34)으로 이루어지는 사이드월 스페이서를 형성한다(도 4f).
다음에, N형 불순물이 도프된 폴리실리콘막(24)을 퇴적하여 콘택트홀(23)을 충전하고, 이 후에 CMP법을 이용해 산화 실리콘막(17) 및 질화 실리콘막(22)이 노출하기까지 폴리실리콘막(24)을 없애 표면을 평탄화한다(도 4g).
본 실시 형태에 따른 방법에서도, 앞의 제2 실시 형태의 방법과 마찬가지의 효과를 얻을 수 있다. 또한, 게이트 전극의 일부로 되는 텅스텐막(20)은 질화 실리콘막(16)의 바로 위에도 형성되기 때문에, 채널 길이를 유지한 채 게이트 폭을 넓게 형성할 수 있다. 따라서, 게이트 전극의 시트 저항이 더 작아져서, 게이트 지연이 작은 보다 고성능의 트랜지스터를 제조할 수 있다.
도 5a 및 도 5b는 본 발명에 따른 반도체 장치의 제조 방법을 MOSFET의 제조에 실시한, 본 발명의 제5 실시 형태에 따른 공정을 도시하고 있다.
본 실시 형태에 있어서, 상기 도 2f까지의 공정은 제2 실시 형태와 마찬가지이기 때문에 그 설명은 생략한다. 그리고, 상기 도 2f의 공정 후에 이미 알고 있는 리소그래피법을 이용해 자기 정합 콘택트가 없는 영역을 덮는 것과 같은 패턴을 갖는 레지스트(41)를 형성한다. DRAM의 경우, 자기 정합 콘택트가 있는 영역은 메모리 셀부에 해당하고, 자기 정합 콘택트가 없는 영역은 주변 회로부에 해당한다. 다음에, 레지스트(41)를 마스크로 RIE법을 이용해 텅스텐막(20)을 선택적으로 에칭하여 상기 메모리 셀부에만 상기 단차(21)를 형성한다(도 5a).
그 후는, 제2 실시 형태와 마찬가지의 방법으로 메모리 셀부에 자기 정합 콘택트를 갖는 금속 게이트 전극의 트랜지스터를 완성한다(도 5b).
본 실시 형태에 따른 방법에서도, 앞의 제2 실시 형태의 방법과 마찬가지의 효과를 얻을 수 있다. 또한, 주변 회로부에 있어서는, 게이트 전극의 일부로 되는 텅스텐막(20)의 막 두께가 두껍게 형성되기 때문에 주변 회로부에서의 트랜지스터 게이트 전극의 시트 저항이 더 작게 되어 게이트 지연이 작은 보다 고성능의 트랜지스터를 제조할 수 있다.
다음에 본 발명의 제6 실시 형태에 대해서 설명한다. 본 제6 실시 형태는 본 발명을 고집적 DRAM에 실시한 것이다. 고집적 DRAM의 일례로서 「L. Nesbit et al.,“A 0.6㎛ 256Mb Trench DRAM Cell With Self-Aligned Buried Strap”, 1993 TEDM Technical Digest, pp. 627-630」 및 「G. Bronner et al., “A FullyPlanarized 0.25㎛ CMOS Technology Digest of Technical Papers, pp. 15-16, 1995」에 기재되어 있는 BEST(BuriEd STrap) 셀이 권장된다.
도 6, 도 7, 도 8 및 도 9는 이와 같은 BEST 셀의 제조에 본 발명을 실시한 제6 실시 형태에 따른 패턴 평면도 및 단면도로서, 도 7, 도 8 및 도 9는 각각 도 6중의 A-A′선에 따른 단면을 도시하고 있다. 또한, 도 6의 패턴 평면도중 참조 번호와 도 7, 도 8 및 도 9의 단면도중 참조 번호는 대응하고 있다.
먼저, 반도체 기판에 매립 N형 웰(N-well; 51)을 형성하고, 이미 알고 있는 리소그래피법 및 RIE법을 이용해 반도체 기판에 도달하도록 트랜치(52)를 형성한다. 이 후, 트랜치(52)로부터 기판에 대해 N형 불순물, 예를 들어 As를 확산시켜 N+ 확산층(도시하지 않음)을 형성한다. 다음에, 트랜치(52)의 내벽에 ON막(53)을 형성하고, 폴리실리콘막(54)으로 충전한 후 폴리실리콘막(54)을 트랜치 중부까지 에치백한다(도 7a).
다음에, 트랜치(52)의 내벽을 따라 산화막 칼라(55)를 형성한다(도 7b).
다음에, 트랜치(52)를 폴리실리콘막(56)으로 다시 충전한 후 폴리실리콘막(56)을 에치백하여 산화막 칼라(55) 상부의 일부를 노출시킨다. 그리고, 다음에 노출한 산화막 칼라(55)를 에칭하여 측벽 콘택트홀(57)을 형성한다(도 8a).
다음에, 폴리실리콘막(58)을 매립하고, 표면까지 에치백하며, 열처리를 실시하여 매립 스트랩(59)을 형성한다(도 8b).
이어서, 소정의 위치에 STI(Shallow Trench Isolation; 60)를 형성하고, 이온 주입법에 의해 P형 웰(P-well; 61)을 형성한다(도 8c).
이후는, 앞의 제2 실시 형태와 마찬가지의 방법으로 게이트 산화막(12)과, 게이트 전극, 소스/드레인 확산층(14) 및, 사이드월 스페이서로 이루어지는 MOSFET(62)를 형성한다(도 8d).
또한, 게이트 전극상에 자기 정합적으로 형성된 비트선 콘택트 및 비트선(63)을 형성한다(도 9). 이하, 이미 알고 있는 방법으로 산화층을 형성하여 DRAM을 완성한다.
이와 같은 방법에 의하면, 반도체 기판에 형성된 P형 웰(61)상에 게이트 산화막과, 폴리실리콘막, 배리어 메탈, 텅스텐막, 질화 실리콘막이 적층된 게이트 전극, 소스/드레인 확산층 및, 사이드월 스페이서로서 구성되는 MOSFET(62)가 형성되어 있다. 이 MOSFET 근방에는 트랜치(52)가 형성되고, 트랜치 하부에 있어서 매립 N형 웰(51)과, ON막(53), 및 폴리실리콘막(54)으로 구성되는 캐패시터가 형성되어 있다. 또한, 트랜치 중부에는 내벽에 따라 산화막 칼라(55)가 형성되고, 내부에는 폴리실리콘막(56)이 형성되어 있다. MOSFET의 한쪽 소스/드레인 확산층은 매립 스트랩(59)과 접속하고, 트랜치 상부에 형성된 측벽 콘택트홀(57)을 통해 폴리실리콘막(58)과 접속하고 있다. 폴리실리콘막(54, 56 및 58)은 서로 접속되어 트랜치를 충전하고 있다. 트랜치 상부에 있어서 매립 스트랩(59)과 마주하도록 소자 분리 영역인 STI(60)가 형성되어 있다. 기판 상에는 소스/드레인 확산층과 전기적으로 접속된 비트선(63)이 형성되어 있다.
그런고로, DRAM의 집적화는 3년에 4배의 속도로 진행하고 있고, 최근에는 메모리 셀의 미세화가 리소그래피의 진보를 추월하고 있는 것이 실정이다. 그 결과, 리소그래피 한계를 타파하는 여러가지의 자기 정합 기술이 개발되고 있다. 특히, 비트선 콘택트를 게이트 전극에 대하여 자기 정합적으로 형성하는 기술은 64M-DRAM 이후는 필수적이라고 말하여지고 있다.
한편, 미세화가 진행됨에 따라 금속 배선의 가공 기술이 현저하게 어렵워지고 있고, 또한 미세 배선의 신뢰성을 확보하는 것도 곤란한 상황으로 되고 있다. 그래서, 예를 들어 「K. Noda et al., “A Boosted Dual Word-line Decoding Scheme for 256Mb DRAMs”1992 Syposium on VLSI Circuits Digest of Technical Papers, pp. 112-113, 1992」에 기재되어 있는 바와 같이 디코더 구성을 고안하는 것으로 금속 배선의 피치를 완화(緩和)하는 실험이 주목되고 있다.
도 10은 상기 문헌에 기재되어 있는 DRAM의 디코더 부분의 구성을 도시하고 있다. 로우 디코더(71)는 상보인 메인 워드선(MWLO, /MWLO)을 구동하기 위한 신호를 출력한다. 한편, 워드 구동 디코더(72)로부터의 승압 출력이 제공되는 노드와 접지와의 사이에는 2개의 N채널 MOSFET(73, 74)가 직렬로 접속되어 있다. 그리고, 상기 메인 워드선(MWLO, /MWLO)의 한쪽 신호는 게이트가 승압 전압의 노드에 접속된 N채널 MOSFET(75)를 통해 상기 한쪽의 N채널 MOSFET(73)의 게이트로 공급되고, 메인 워드선(MWLO, /MWLO)의 다른쪽의 신호는 상기 다른쪽 N채널 MOSFET(74)의 게이트로 공급된다. 그리고, 상기 2개의 N채널 MOSFET(73, 74)는 직렬 접속의 신호가 서브 워드선(SWL)으로 공급된다.
여기서, 상기 서브 워드선(SWL)인 메모리 셀의 게이트 전극의 시트 저항이문제로 되므로, 보다 시트 저항이 작은 전극 재료가 바람직하다. 그래서, 상기와 같이 금속을 게이트 전극 재료로서 이용한 트랜지스터를 도 10의 DRAM의 메모리 셀로서 사용하면 게이트 전극의 시트 저항을 충분히 저감할 수 있다.
또한, 예를 들어, 「S. Miyano et al., “A 1.6Gbyte/s Data Transfer Rate 8Mb Embeded DRAM”IEEE Journal of Solid-state Circuit, Vol.30, No.11, pp.1281-1285, 1995」에 기재되어 있는 바와 같이 DRAM과 로직을 하나의 칩에 혼재하는 기술이 있다. 도 11은 본 문헌에 기재된 DRAM의 칩 구성을 도시하고 있고, 칩(81) 내에는 DRAM부(82)와 로직부(83)가 형성되어 있다.
이 경우, 로직부(83)의 트랜지스터 성능을 확보하기 위해 트랜지스터의 게이트 전극은 저저항이 바람직하다. 이와 같은 배경을 고려하면, 상기와 같은 금속을 게이트 전극 재료로서 이용한 트랜지스터로 도 11의 로직부(83)를 구성한다면, 로직부(83)의 트랜지스터 성능을 충분히 확보할 수 있다.
다음에, 본 발명의 제7 실시 형태를 도 12a∼도 12d, 도 13a∼도 13c, 도 14a∼도 14d, 도 15a∼도 15f 및 도 16을 이용해 설명한다.
본 제7 실시 형태는, 본 발명을 STC형 DRAM셀의 제조에 적용한 것으로, 도 12a∼도 12d 및 도 13a∼도 13c는 사용되는 마스크 패턴을, 도 14a∼도 14d, 도 15a∼도 15f 및 도 16은 공정 도중의 도 12a∼도 12d 및 도 13a∼도 13c중의 각 단면을 각각 표시하고 있다.
먼저, 도 12a에 도시하는 액티브 영역 패턴(91)을 이용하여, 이미 알고 있는 STI(Shallow Trench Isolation)법으로 P형 실리콘 반도체 기판(101)의 표면에 소자분리 산화막(102)을 형성한다(도 14a).
다음에, 반도체 기판(101)의 표면에 게이트 산화막(103)을 형성한 후, 앞의 제2 실시 형태의 경우와 마찬가지의 방법 및 도 12b에 도시하는 게이트 전극 패턴(92)을 이용하여, 폴리실리콘막(104), 배리어 메탈(105), 텅스텐막(106) 및 질화 실리콘막(107)의 적층막으로 이루지는 게이트 전극을 패터닝한다. 이어서, 게이트 전극을 마스크로 N형 불순물을 이온 주입하고, 소스/드레인 확산층(108)을 형성한다. 이어서, 게이트 전극의 측벽에 질화 실리콘막(109)을 형성한다(도 14b).
다음에, 전면(全面)에 산화 실리콘막(110)을 퇴적하고, CMP법을 이용해 질화 실리콘막(36)이 노출하기까지 산화 실리콘막(110)을 없애 표면을 평탄화한다(도 14c).
다음에, 도 12c에 도시하는 폴리플러그 패턴(93)을 이용해 질화 실리콘막(107, 109)에 대해 고선택(高選擇) 조건으로 산화 실리콘막(110)을 에칭하고, 게이트 전극에 자기 정합적으로 콘택트홀을 형성한 후 전면(全面)에 폴리실리콘막(111)을 퇴적하며, 콘택트홀을 완전히 매립하고, 그 후 CMP법으로 질화 실리콘막(107)이 노출하기까지 폴리실리콘막(111)을 없애 표면을 평탄화한다(도 14d).
다음에, 전면(全面)에 산화 실리콘막(112)을 형성하고, 도 12d에 도시하는 비트선 콘택트 패턴(94)을 이용해 콘택트홀(113)을 형성한다(도 15a 및 도 15b).
다음에, 도 13a에 도시하는 비트선 패턴(95)을 이용해 주지의 Damascene법으로 상기 산화 실리콘막(112)에 도랑을 형성하고, 그 후 질화 실리콘막(114)을 그 도랑이 묻히지 않을 정도의 막 두께로 퇴적하며, 이어서 전면을 RIE법을 이용해 에치백하고, 도랑의 측벽에 질화 실리콘막(114)으로 이루어지는 사이드월을 형성한다. 다음에, 배리어 메탈(115) 및 텅스텐막(116)을 퇴적하여 도랑을 충전한다. 다음에, CMP법을 이용해 산화 실리콘막(112)이 노출하기까지 텅스텐막(116) 및 배리어 메탈(115)을 없애 표면을 평탄화함과 동시에 텅스텐막(116)으로 이루어지는 비트선을 형성한다. 그 후, RIE법을 이용해 텅스텐막(116) 및 배리어 메탈(115)을 선택적으로 에칭하여 상기 제2 실시 형태와 마찬가지의 단차를 형성한다. 다음에, 질화 실리콘막(117)을 퇴적하여 이 단차를 충전하고, 그 후 CMP법을 이용해 산화 실리콘막(112)이 노출하기까지 질화 실리콘막(117)을 없애 표면을 평탄화한다(도 15c 및 도 15d).
다음에, 도 13b에 도시하는 저장 노드 콘택트 패턴(96)을 이용하여 질화 실리콘막(117)에 대해 선택비가 높은 조건을 이용해 산화 실리콘막(112)을 RIE법에 의해 에칭하고, 콘택트홀(118)을 형성한다. 다음에, 질화 실리콘막(119)을 퇴적하고, 전면을 마찬가지의 RIE법을 이용해 에치백하고, 콘택트홀(118)의 측벽에 질화 실리콘막(119)으로 이루어지는 사이드월을 형성한다. 다음에, 배리어 메탈(120) 및 텅스텐막(121)을 순차 퇴적하고, 콘택트홀(118)을 충전한다. 다음에, CMP법을 이용해 산화 실리콘막(112) 및 질화 실리콘막(117)이 노출하기까지 텅스텐막(121) 및 배리어 메탈(120)을 없애 표면을 평탄화한다(도 15e 및 도 15f).
다음에, 캐패시터의 하부 전극으로 되는 루테튬막(122)을 스퍼터링법으로 퇴적하고, 도 13c에 도시하는 저장 노드 패턴(97)을 이용해 루테튬막(122)으로 이루어지는 저장 노드 전극을 형성한다. 이어서, 캐패시터 절연막인 BSTO(바륨·스트론튬·티탄 옥사이드)막(123) 및 상부 전극으로 되는 루테튬막(124)을 퇴적하여 메모리 캐패시터가 형성된다(도 16). 그 이후는 이미 알고 있는 방법으로 배선층을 형성하여 DRAM을 완성한다.
본 제7 실시 형태에서도, 제6 실시 형태의 경우와 마찬가지의 효과가 얻어지고, 또한 STC 캐패시터형의 DRAM과 조합시켰을 경우 메모리 셀부와 주변 회로부의 단차가 있기 때문에 특별한 효과가 있다는 것이 앞의 문헌 「K. Noda et al., “A Boosted Dual Word-line Decoding Scheme for 256Mb DRAMs”1992 Syposium on VLSI Circuits Digest of Technical Papers, pp.112-113, 1992」에 기재되어 있다.
다음에, 본 발명의 제8 실시 형태를 도 17을 이용해 설명한다.
본 실시 형태에 따른 방법에서는, 먼저 P형 실리콘 반도체 기판(11)상에 게이트 절연막(12)을 형성하고, 이어서 N형 불순물이 도프된 폴리실리콘막(13)을 전면(全面)에 퇴적한 후, 이미 알고 있는 리소그래피법 및 RIE법을 이용해 게이트 전극을 패터닝한다(도 17a).
다음에, 게이트 전극을 마스크로 이온 주입법을 이용해 P, As 등의 N형 불순물을 집어넣고, 반도체 기판(11)에 소스/드레인 확산층(14)을 형성한다. 이어서, RIE 손상 혹은 이온 주입 손상의 회복을 위해 산화를 행하여, 게이트 전극의 노출면에 산화막(15)을 형성한다(도 17b).
다음에, 산화 실리콘막(17)을 전면(全面)에 퇴적한 후, CMP법을 이용해 게이트 전극이 노출하기까지 산화 실리콘막(17)을 연마하여 표면을 평탄화한다(도 17c).
다음에, RIE법을 이용해 폴리실리콘막(13)을 선택적으로 에칭하고, 산화 실리콘막(17)과의 단차(18)를 형성한다(도 17d).
다음에, 상기 단차(18)가 완전히 매립되지 않을 정도의 두께로 Tin 또는 WN 등으로 이루어지는 배리어 메탈(19)을 스퍼터링법을 이용해 전면(全面)에 퇴적하고, 이어서 고융점 금속막, 예를 들어 텅스텐막(20)을 CVD법을 이용해 전면(全面)에 퇴적하여 단차(18)를 완전히 충전한다. 그리고, 다음에 CMP법을 이용해 산화 실리콘막(17)이 노출하기까지 텅스텐막(20) 및 배리어 메탈(19)을 없애 표면을 평탄화한다(도 17e).
이와 같이 하여, 게이트 전극에 금속을 이용함으로써 시트 저항의 저감이 도모된 금속 게이트 트랜지스터가 형성된다.
이상 설명한 바와 같이 본 발명에 의하면, 게이트 전극에 대해 자기 정합적으로 인접하는 콘택트홀을 형성할 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (46)

  1. 반도체 기판상에 게이트 절연막을 형성하는 공정과;
    상기 게이트 절연막상에 제1 도전막으로 이루어지는 게이트 전극을 형성하는 공정과;
    상기 반도체 기판에 소정의 간격으로 소스/드레인 확산층을 형성하는 공정과;
    상기 게이트 전극의 측벽에 제1 절연막으로 이루어지는 스페이서를 형성하는 공정과;
    전면(全面)에 제2 절연막을 형성하고, 이 제2 절연막을 상기 게이트 전극과 같은 높이까지 에치백하여 표면을 평탄화하는 공정과;
    상기 게이트 전극의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제1 단차를 형성하는 공정과;
    상기 제1 단차를 금속을 함유한 제2 도전막으로 충전하는 공정과;
    상기 제2 도전막의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제2 단차를 형성하는 공정; 및
    상기 제2 단차를 제3 절연막으로 충전하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 기판상에 게이트 절연막을 형성하는 공정과;
    상기 게이트 절연막상에 제1 도전막으로 이루어지는 게이트 전극을 형성하는 공정과;
    상기 반도체 기판에 소정의 간격으로 소스/드레인 확산층을 형성하는 공정과;
    상기 게이트 전극의 측벽에 제1 절연막으로 이루어지는 스페이서를 형성하는 공정과;
    전면(全面)에 제2 절연막을 형성하고, 이 제2 절연막을 상기 게이트 전극과 같은 높이까지 에치백하여 표면을 평탄화하는 공정과;
    상기 게이트 전극의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제1 단차를 형성하는 공정과;
    상기 제1 단차를 제2 도전막으로 충전하는 공정과;
    상기 제2 도전막의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제2 단차를 형성하는 공정과;
    상기 제2 단차를 제3 절연막으로 충전하는 공정; 및
    상기 제3 절연막을 마스크로서 이용한 선택적 에칭법에 의해 상기 제2 절연막을 에칭하고, 상기 게이트 전극에 인접하는 콘택트홀을 형성하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제2 절연막이 산화 실리콘계의 막이고, 상기 제1, 제3 절연막이 질화 실리콘계의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 도전막이 실리콘계의 막이고, 상기 제2 도전막이 금속계의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제1 도전막으로 이루어지는 상기 게이트 전극의 측벽을 산화하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제2항에 있어서, 상기 제2 절연막이 산화 실리콘계의 막이고, 상기 제1, 제3 절연막이 질화 실리콘계의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제2항에 있어서, 상기 제1 도전막이 실리콘계의 막이고, 상기 제2 도전막이 금속계의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제2항에 있어서, 상기 제1 도전막으로 이루어지는 상기 게이트 전극의 측벽을 산화하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판상에 게이트 절연막을 형성하는 공정과;
    상기 게이트 절연막상에 제1 도전막을 형성하는 공정과;
    상기 제1 도전막상에 더미(dummy)막을 형성하는 공정과;
    상기 더미막 및 상기 제1 도전막을 패터닝하여 게이트 전극을 형성하는 공정과;
    상기 반도체 기판에 소정의 간격으로 소스/드레인 확산층을 형성하는 공정과;
    상기 더미막 및 상기 제1 도전막의 측벽에 제1 절연막으로 이루어지는 스페이서를 형성하는 공정과;
    전면(全面)에 제2 절연막을 형성하고, 이 제2 절연막을 상기 게이트 전극과 같은 높이까지 에치백하여 표면을 평탄화하는 공정과;
    상기 더미막을 에칭하여 제1 절연막과의 제1 단차를 형성하는 공정과;
    상기 제1 단차를 제2 도전막으로 충전하는 공정과;
    상기 제2 도전막의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제2 단차를 형성하는 공정; 및
    상기 제2 단차를 제3 절연막으로 충전하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판상에 게이트 절연막을 형성하는 공정과;
    상기 게이트 절연막상에 제1 도전막을 형성하는 공정과;
    상기 제1 도전막상에 더미막을 형성하는 공정과;
    상기 더미막 및 상기 제1 도전막을 패터닝하여 게이트 전극을 형성하는 공정과;
    상기 반도체 기판에 소정의 간격으로 소스/드레인 확산층을 형성하는 공정과;
    상기 더미막 및 상기 제1 도전막의 측벽에 제1 절연막으로 이루어지는 스페이서를 형성하는 공정과;
    전면(全面)에 제2 절연막을 형성하고, 이 제2 절연막을 상기 게이트 전극과 같은 높이까지 에치백하여 표면을 평탄화하는 공정과;
    상기 더미막을 에칭하여 제1 절연막과의 제1 단차를 형성하는 공정과;
    상기 제1 단차를 제2 도전막으로 충전하는 공정과;
    상기 제2 도전막의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제2 단차를 형성하는 공정과;
    상기 제2 단차를 제3 절연막으로 충전하는 공정; 및
    상기 제3 절연막을 마스크로서 이용한 선택적 에칭법에 의해 상기 제2 절연막을 에칭하여 상기 게이트 전극에 인접하는 콘택트홀을 형성하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 상기 제2 절연막이 산화 실리콘계의 막이고, 상기 제1, 제3 절연막이 질화 실리콘계의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서, 상기 제1 도전막이 실리콘계의 막이고, 상기 제2 도전막이 금속계의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제9항에 있어서, 상기 게이트 전극의 측벽을 산화하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제10항에 있어서, 상기 제2 절연막이 산화 실리콘계의 막이고, 상기 제1, 제3 절연막이 질화 실리콘계의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제2항에 있어서, 상기 제1 도전막이 실리콘계의 막이고, 상기 제2 도전막이 금속계의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제10항에 있어서, 상기 게이트 전극의 측벽을 산화하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제1항에 있어서, 상기 제1 단차의 내측에 제4 절연막으로 이루어지는 스페이서를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제2항에 있어서, 상기 제1 단차의 내측에 제4 절연막으로 이루어지는 스페이서를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제9항에 있어서, 상기 제1 단차의 내측에 제4 절연막으로 이루어지는 스페이서를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제10항에 있어서, 상기 제1 단차의 내측에 제4 절연막으로 이루어지는 스페이서를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제17항에 있어서, 상기 제4 절연막이 질화 실리콘계의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제18항에 있어서, 상기 제4 절연막이 질화 실리콘계의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제19항에 있어서, 상기 제4 절연막이 질화 실리콘계의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제20항에 있어서, 상기 제4 절연막이 질화 실리콘계의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제1항에 있어서, 상기 제1 단차의 형성 후에 제1 절연막으로 이루어지는 스페이서의 일부를 에칭 제거하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제9항에 있어서, 상기 제1 단차의 형성 후에 제1 절연막으로 이루어지는 스페이서의 일부를 에칭 제거하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제25항에 있어서, 상기 제3 절연막을 마스크로서 이용한 선택적 에칭법에 의해 상기 제2 절연막을 에칭하여 상기 게이트 전극에 인접하는 콘택트홀을 형성하는 공정; 및
    상기 콘택트홀 내에 제5 절연막으로 이루어지는 스페이서를 형성하는 공정
    을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제26항에 있어서, 상기 제3 절연막을 마스크로서 이용한 선택적 에칭법에 의해 상기 제2 절연막을 에칭하여 상기 게이트 전극에 인접하는 콘택트홀을 형성하는 공정; 및
    상기 콘택트홀 내에 제5 절연막으로 이루어지는 스페이서를 형성하는 공정
    을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제1항에 있어서, 상기 제1 단차를 제2 도전막으로 충전한 후 선택적으로 레지스트를 형성하는 공정; 및
    상기 레지스트를 마스크로 상기 제2 도전막을 에칭하여 제2 단차를 형성하는 공정
    을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제2항에 있어서, 상기 제1 단차를 제2 도전막으로 충전한 후 선택적으로 레지스트를 형성하는 공정; 및
    상기 레지스트를 마스크로 상기 제2 도전막을 에칭하여 제2 단차를 형성하는 공정
    을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제9항에 있어서, 상기 제1 단차를 제2 도전막으로 충전한 후 선택적으로 레지스트를 형성하는 공정; 및
    상기 레지스트를 마스크로 상기 제2 도전막을 에칭하여 제2 단차를 형성하는 공정
    을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제10항에 있어서, 상기 제1 단차를 제2 도전막으로 충전한 후 선택적으로 레지스트를 형성하는 공정; 및
    상기 레지스트를 마스크로 상기 제2 도전막을 에칭하여 제2 단차를 형성하는 공정
    을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 반도체 기판상에 게이트 절연막을 형성하는 공정과;
    상기 게이트 절연막상에 제1 도전막으로 이루어지는 게이트 전극을 형성하는 공정과;
    상기 반도체 기판에 소정의 간격으로 소스/드레인 확산층을 형성하는 공정과;
    상기 게이트 전극의 측벽에 제1 절연막으로 이루어지는 스페이서를 형성하는 공정과;
    전면(全面)에 제2 절연막을 형성하고, 이 제2 절연막을 상기 게이트 전극과 같은 높이까지 에치백하여 표면을 평탄화하는 공정과;
    상기 게이트 전극의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제1 단차를 형성하는 공정과;
    상기 제1 단차를 제2 도전막으로 충전하는 공정과;
    상기 제2 도전막의 표면을 소정의 두께만큼 에칭하여 상기 제1 절연막과의 제2 단차를 형성하는 공정과;
    상기 제2 단차를 제3 절연막으로 충전하는 공정과;
    상기 제3 절연막을 마스크로 한 선택 에칭법에 의해 상기 제2 절연막을 에칭하여 상기 게이트 전극에 인접하는 콘택트홀을 형성하는 공정; 및
    상기 콘택트홀 내를 제3 도전막으로 충전하여 비트선 혹은 저장 노드 콘택트를 형성하는 공정
    을 구비한 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  34. 제33항에 있어서, 상기 제2 절연막이 산화 실리콘계의 막이고, 상기 제1, 제3 절연막이 질화 실리콘막인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  35. 제33항에 있어서, 상기 제1, 제3 도전막이 실리콘계의 막이고, 상기 제2 도전막이 금속계의 막인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  36. 제33항에 있어서, 상기 제1 도전막으로 이루어지는 게이트 전극의 측벽을 산화하는 공정을 더 구비한 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  37. 제1 및 제2 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 제1 및 제2 트랜지스터 각각은,
    반도체 기판 상에 형성된 게이트 절연막, 및
    상기 게이트 절연막 상에 형성된 게이트 전극으로서, (ⅰ) 실리콘을 함유한 제1 도전막에 의해 형성되는 하부 전극, (ⅱ) 상기 하부 전극 상에 위치한 평평한 부분(flat-portion)과 상기 평평한 부분의 주변에서부터 위쪽으로 연장하는 수직 부분을 구비한, 실질적으로 U형의 단면을 갖는 배리어 금속층, 및 (ⅲ) 상기 배리어 금속층 상에 퇴적되고 금속으로 이루어진 제2 도전막에 의해 형성된 상부 전극으로 구성된 게이트 전극
    을 포함하고,
    상기 제1 및 제2 트랜지스터의 상기 상부 전극들은 동일한 재료로 형성되며, 상기 제2 트랜지스터의 상기 상부 전극은 상기 제1 트랜지스터의 상기 상부 전극보다 두께가 큰 것을 특징으로 하는 반도체 장치.
  38. 제37항에 있어서, 상기 제1 트랜지스터의 상기 상부 전극 상에는 실리콘 질화물로 이루어진 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  39. 제38항에 있어서, 상기 제1 트랜지스터에 인접하는 자기 정합된 콘택트를 더 포함하는 것을 특징으로 하는 반도체 장치.
  40. 다이나믹형 반도체 기억 장치에 있어서,
    반도체 기판 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극으로서, (ⅰ) 실리콘을 함유한 제1 도전막에 의해 형성된 하부 전극, (ⅱ) 상기 하부 전극 상에 위치한 평평한 부분과 상기 평평한 부분의 주변에서부터 위쪽으로 연장하는 수직 부분을 구비한, 실질적으로 U형의 단면을 갖는 배리어 금속층, 및 (ⅲ) 상기 배리어 금속층 상에 퇴적되며 금속으로 이루어진 제2 도전막에 의해 형성된 상부 전극으로 구성되는 게이트 전극,
    을 구비한 제1 트랜지스터를 포함하는 메모리 셀 부분; 및
    상기 반도체 기판 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극으로서, (ⅰ) 실리콘을 함유한 제1 도전막으로 이루어진 하부 전극, (ⅱ) 상기 하부 전극 상에 위치한 평평한 부분과 상기 평평한 부분의 주변에서부터 위쪽으로 연장하는 수직 부분을 구비한, 실질적으로 U형의 단면을 갖는 배리어 금속층, 및 (ⅲ) 상기 배리어 금속층 상에 퇴적되며 금속으로 이루어진 제2 도전막에 의해 형성된 상부 전극으로 구성된 게이트 전극
    을 구비한 제2 트랜지스터를 포함하는 주변 회로
    을 포함하며,
    상기 제2 트랜지스터의 상기 상부 전극의 두께는 상기 제1 트랜지스터의 상기 상부 전극의 두께보다 큰 것을 특징으로 하는 다이나믹형 반도체 기억 장치.
  41. 제40항에 있어서, 상기 메모리 셀 부분에 포함된 상기 제1 트랜지스터의 상기 게이트 전극은 상기 다이나믹형 반도체 기억 장치의 서브 워드선을 구성하여, 메인 워드선과 상기 서브 워드선을 포함하는 2중 워드선 구조를 갖는 것을 특징으로 하는 다이나믹형 반도체 기억 장치.
  42. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되고, 도전층으로 이루어진 하부 전극, 배리어금속층, 및 금속층을 포함한 게이트 전극을 포함하며,
    상기 배리어 금속층은, 평평한 부분과 상기 평평한 부분의 주변에서부터 위쪽으로 연장하는 수직 부분을 구비하며, 상기 배리어 금속층의 상기 평평한 부분과 상기 수직 부분은 실질적으로 U형의 단면을 갖는 오목부를 규정하고, 상기 금속층은 상기 배리어 금속층의 상기 오목부에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  43. 반도체 기판상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 제1 도전막으로 이루어지는 게이트 전극을 형성하는 공정과,
    상기 반도체 기판에 소정 간격으로 소스/드레인 확산층을 형성하는 공정과,
    전면(全面)에 제1 절연막을 형성하고, 상기 게이트 전극과 동일 높이까지 에치백하여 표면을 평탄화하는 공정과,
    상기 게이트 전극의 표면을 소정의 두께만큼 에칭하여, 상기 제1 절연막과의 단차를 형성하는 공정과,
    상기 단차를 제2 도전막으로 충전하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 제43항에 있어서, 상기 제1 도전막이 실리콘계의 막이고, 상기 제2 도전막이 금속계의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  45. 제43항에 있어서, 상기 게이트 전극의 측벽을 산화하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. 제42항에 있어서, 상기 배리어 금속층은 TiN 및 WN 중 하나를 포함하고 있는 것을 특징으로 하는 반도체 장치.
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