JPH0824163B2

JPH0824163B2 - 半導体集積回路装置の製造方法

Info

Publication number: JPH0824163B2
Application number: JP61065699A
Authority: JP
Inventors: 真二清水
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-03-26
Filing date: 1986-03-26
Publication date: 1996-03-06
Anticipated expiration: 2011-03-06
Also published as: JPS62224068A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置に関し、特に、電界効
果トランジスタを有する半導体集積回路装置に適用して
有効な技術に関するものである。

〔従来の技術〕

記憶機能を有する半導体集積回路装置として、ダイナ
ミック型ランダムアクセスメモリを備えた半導体集積回
路装置（以下、DRAMという）が知られている。このDRAM
のメモリセルは、スイッチ用MISFETと情報蓄積用容量素
子との直列回路で構成されている。メモリセルは、ワー
ド線とデータ線との交差部に配置され、夫々と電気的に
接続されている。

フォールデットビットライン（folded bit line）方
式を採用するDRAMでは、ワード線よりも上層にデータ線
を延在させている。ワード線は、スイッチ用MISFETのゲ
ート電極と同一導電層、例えば、多結晶シリコン膜で構
成されている。データ線は、例えば、比抵抗値が極めて
小さいアルミニウム膜で構成されている。

この種のDRAMは、メモリセル（スイッチ用MISFETのソ
ース領域又はドレイン領域）とデータ線との接続に要す
る面積が大きいので、高集積化の妨げになっている。メ
モリセルとデータ線との接続に要する面積には、両者の
接続面積の他に、主に、次の面積が加算される。両者の
製造工程におけるマスク合せ余裕面積。スイッチ用MISF
ETのゲート電極とデータ線との絶縁耐圧の確保に必要な
面積。そして、メモリセルとデータ線とを接続する接続
孔を形成する際に、スイッチ用MISFETの形状を規定する
フィールド絶縁膜（分離領域）に損傷を与えない程度の
面積。

そこで、DRAMにおいて、MISFET（メモリセル）のゲー
ト電極に対して自己整合的に、ソース領域又はドレイン
領域に接続するデータ線を形成する技術（セルフアライ
ンドコンタクト技術）が考えられている（例えば、日経
エレクトロニクス、1981年５月25日号、p132）。本発明
者は、DRAMにおけるセルフアラインドコンタクト技術の
実現について検討した。以下、公知とされた技術ではな
いが、本発明者によって、検討された技術であり、その
概要は次のとおりである。

MISFETのゲート電極の上部に、データ線と電気的に分
離する第１絶縁膜を形成する。この後、ゲート電極の両
側部に第２絶縁膜（サイドウォール）を形成し、この第
２絶縁膜でゲート電極に対して自己整合的に第１接続孔
を形成する。第２絶縁膜は、例えば、CVDで形成した酸
化シリコン膜に、リアクティブイオンエッチング等の異
方性エッチングを施して形成する。この後、第１及び第
２絶縁膜を覆う第３絶縁膜（層間絶縁膜）を全面に形成
し、前記第１接続孔部分の第３絶縁膜を除去して第２接
続孔を形成する。この第２接続孔は、第１接続孔に対す
る製造工程におけるマスク合せ余裕を考慮して、第１接
続孔よりも大きな開口寸法で形成する。そして、前記第
２及び第１接続孔を通して、MISFETのソース領域又はド
レイン領域と電気的に接続するデータ線を形成する。こ
のデータ線は、主に、第１接続孔を通して、ソース領域
又はドレイン領域に自己整合的に接続することができ
る。

つまり、この技術を利用するDRAMは、製造工程におけ
るマスク合せ余裕面積等をなくすことができるので、デ
ータ線の接続に要する面積を縮小し、高集積化を可能に
することができる。

〔発明が解決しようとする問題点〕

本発明者は、前述のDRAMについて検討した結果、次の
ような問題点が生じることを見出した。

前記第３絶縁膜（層間絶縁膜）をエッチングして第２
接続孔を形成する際に、ゲート電極上の第１絶縁膜及び
第２絶縁膜（サイドウォール）がオーバエッチングされ
る。このオーバエッチングは第１絶縁膜及び第２絶縁膜
の膜厚を薄くするので、データ線とMISFETのゲート絶縁
膜との絶縁破壊耐圧が劣化し、電気的信頼性が低下す
る。このため、DRAMの高集積化の図ることができない。

一方、前記第１絶縁膜及び第２絶縁膜がオーバエッチ
ングされないように、それらの表面を覆う層、例えば、
多結晶シリコン膜を形成することが考えられるが、DRAM
の製造工程が増加する。

本発明の目的は、電界効果トランジスタを有する半導
体集積回路装置において、電気的信頼性を向上して高集
積化を図ることが可能な技術を提供することにある。

本発明の他の目的は、電界効果トランジスタを有する
半導体集積回路装置において、ソース領域又はドレイン
領域に接続される配線とゲート電極との絶縁耐圧を向上
することが可能な技術を提供することにある。

本発明の他の目的は、製造工程を低減して、前記目的
を達成することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの
概要を説明すれば、下記のとおりである。

電界効果トラジスタを有する半導体集積回路装置であ
って、電界効果トラジスタのゲート電極の上部に第１絶
縁膜を形成し、この第１絶縁膜上に電界効果トランジス
タの全面を覆う第２絶縁膜を形成し、この第２絶縁膜に
選択的に異方性エッチングを施して、ゲート電極の一側
部に第３絶縁膜を形成するとともに、この第３絶縁膜で
ゲート電極に対して自己整合的に形成される接続孔を形
成し、この接続孔を通して電界効果トラジスタのソース
領域又はドレイン領域に接続する配線を前記第２絶縁膜
上に形成する。

〔作用〕

上記した手段によれば、前記第２絶縁膜でゲート電極
と配線とを電気的に分離し、この第２絶縁膜に異方性エ
ッチングを施して第３絶縁膜及び接続孔を形成できるの
で、第３絶縁膜をオーバエッチングする工程がなくな
り、ゲート電極と配線との絶縁耐圧を向上することがで
きる。

したがって、電気的信頼性を向上し、半導体集積回路
装置の高集積化を図ることができる。

〔実施例〕

以下、本発明の構成について、フォールデットビット
ライン方式を採用するDRAMに本発明を適用した一実施例
とともに説明する。

なお、全図において、同一の機能を有するものは同一
の符号を付け、その繰り返しの説明は省略する。

本発明の一実施例であるDRAMのメモリセルアレイを第
１図（要部平面図）で示し、第１図のII−II線で切った
断面（左側）及び周辺回路を構成するMISFETの断面（右
側）を第２図で示す。第１図は、本実施例の構成をわか
り易くするために、フィールド絶縁膜以外の絶縁膜は図
示しない。

第１図及び第２図において、１は単結晶シリコンから
なるp^-型の半導体基板（又はウエル領域）である。図示
していないが、半導体基板１には、相補型MISFET（CMO
S）のｐチャネルMISFETを構成するn^-型のウエル領域が
設けられている。

MISFET等の半導体素子形成領域間の半導体基板１の主
面には、フィールド絶縁膜２及びｐ型のチャネルストッ
パ領域３が設けられている。フィールド絶縁膜２及びチ
ャネルストッパ領域３は、半導体素子間を電気的に分離
するように構成されている。

DRAMのメモリセルは、フィールド絶縁膜２で囲まれた
領域の半導体基板１の主面に、スイッチ用MISFETQsと情
報蓄積用容量素子Ｃとの直列回路で構成されている。

情報蓄積用容量素子Ｃは、ｎ型の半導体領域６、誘電
体膜７及びプレート電極８からなるMIS型容量素子と、
半導体領域６及びp⁺型の半導体領域５からなるpn接合容
量素子とで構成されている。

ｎ型の半導体領域６は、MISFETQsとの接続部分は除
き、略フィールド絶縁膜２で囲まれた領域の半導体基板
１の主面部に設けられている。この半導体領域６は、情
報蓄積用容量素子Ｃの一方の電極を構成し、“0"又は
“1"情報を形成する電位がMISFETQsを通して後述するデ
ータ線から伝達するように構成されている。“0"（又は
“1"）情報を形成する電位は、例えば、電源電圧（回路
の動作電圧５［Ｖ］）Vccである。“1"（又は“0"）情
報を形成する電位は、例えば、基準電圧（回路の接地電
圧０［Ｖ］）Vssである。

誘電体膜７は、半導体領域６の主面上に設けられてい
る。

プレート電極８は、誘電体膜７を介在させた半導体領
域６の上部に設けられており、かつ、隣接する他の情報
蓄積用容量素子Ｃのプレート電極８と一体に構成されて
いる。プレート電極８は、情報蓄積用容量素子Ｃの他方
の電極を構成し、“0"又は“1"情報を形成する固定電位
が印加されている。この固定電位は、前記電源電圧Vcc
と基準電圧Vssとの中間電圧（≒2.5［Ｖ］）1/2Vccであ
る。このプレート電極８上には、それを覆うように絶縁
膜９が設けられている。絶縁膜９は、プレート電極８と
後述するワード線とを電気的に分離するように構成され
ている。

p⁺型の半導体領域５は、半導体領域６と接触するその
下部の半導体基板１の主面部に設けられている。半導体
領域５は、主として、情報蓄積用容量素子Ｃの他方の電
極を構成し、所謂、情報となる電荷の蓄積量を向上する
情報蓄積用容量素子Ｃを構成するようになっている。

MISFETQsは、半導体基板１、ゲート絶縁膜10、ゲート
電極11A、一対のｎ型の半導体領域13で構成されてい
る。

ゲート絶縁膜10は、情報蓄積用容量素子Ｃとの接続部
分及び他のメモリセルとの接続部分を除き、略フィール
ド絶縁膜２で囲まれた領域の半導体基板１の主面上に設
けられている。フィールド絶縁膜２は、MISFETQsのゲー
ト幅（チャネル幅）を規定するように設けられている。

ゲート電極11Aは、ゲート絶縁膜10を介在させた半導
体基板１の主面上に設けられている。ゲート電極11A
は、例えば、抵抗値を低減する不純物が導入された多結
晶シリコン膜で構成する。また、ゲート電極11Aは、高
融点金属（Mo,Ti,Ta,W）膜又は高融点金属シリサイド
（MoSi₂,TiSi₂,TaSi₂,WSi₂）膜の単層、或は多結晶シリ
コン膜上にそれを重ね合わせた複合膜で構成してもよ
い。

行方向に隣接するメモリセルのMISFETQsを構成する夫
々のゲート電極11Aは、それと同一導電層で一体に形成
されたワード線（WL）11Bで電気的に接続されている。

前記ゲート電極11A及びワード線（WL）11Bの上部に
は、それらと後述するデータ線とを電気的に分離する絶
縁膜12が設けられている。また、絶縁膜12は、MISFETQs
の一方の半導体領域13とデータ線とを電気的に接続する
接続孔を形成する際に、エッチングストッパとして使用
されるように構成されている。

ｎ型の半導体領域13は、ゲート電極11Aの両側部の半
導体基板１の主面部に設けられており、MISFETQsのソー
ス領域又はドレイン領域を構成するようになってる。一
方の半導体領域13は、データ線と電気的に接続するよう
に構成されている。他方の半導体領域13は、半導体領域
６と電気的に接続されており、MISFETQsと情報蓄積用容
量素子Ｃとを電気的に接続するように構成されている。
一方の半導体領域13は、列方向に隣接する他のメモリセ
ルのMISFETQsを構成する一方の半導体領域13と一体に構
成されている。

メモリセルと、データ線の延在する列方向に隣接する
他のメモリセルとは、データ線との接続部分を中心に対
称な形状になるように、その周辺をフィールド絶縁膜２
で囲み、規定されている。この対称な形状で構成される
２つのメモリセルは、列方向に複数配置され、ワード線
（WL）11Bの延在する行方向に半ピッチ分ずれた状態で
複数配置され、メモリセルアレイを構成している。

メモリセルのMISFETQs及び情報蓄積用容量素子Ｃの下
部の半導体基板１の主面部には、第２図に示すように、
p⁺型の半導体領域４が設けられている。この半導体領域
４は、その最大不純物濃度がMISFETQsのソース領域又は
ドレイン領域として使用される半導体領域13に接触しな
いように、深い部分に設けられている。つまり、半導体
領域４は、半導体領域13に付加される寄生pn接合容量が
増加しないように、又半導体領域13とのpn接合耐圧が劣
化しないように構成されている。この半導体領域４は、
主に、それよりも深い部分の半導体基板１内に発生した
少数キャリア（電子）がメモリセル内、特に情報電荷蓄
積部に侵入しないように構成されている。つまり、半導
体領域４は、少数キャリアに対するポテンシャルバリア
を構成するようになっている。

このように構成されるメモリセルのMISFETQsの一方の
半導体領域13は、接続孔15及び16を通して、データ線
（DL）17Aと電気的に接続されている。

接続孔15は、データ線17Aとの接続側のゲート電極11A
の一側部にそれに対して自己整合的に設けられた絶縁膜
（サイドウォール）14A及びフィールド絶縁膜２に囲ま
れて構成されている。この接続孔15は、略フィールド絶
縁膜２に対しても自己整合的に構成される。接続孔15の
開口面積は、主に、ゲート電極11A間の寸法、ゲート幅
方向のフィールド絶縁膜２間の寸法及び絶縁膜14Aの膜
厚（ゲート電極11Aの側面からの膜厚）で略規定され
る。ゲート電極11Aとデータ線17Aとの絶縁耐圧は、ゲー
ト電極11A上の絶縁膜12とその側部の絶縁膜14Aとで確保
している。つまり、接続孔15は、ゲート電極11A及びフ
ィールド絶縁膜２に対して、製造工程におけるマスク合
せ余裕面積を必要とせずに構成することができる。

このように構成される接続孔15は、ゲート電極11Aと
データ線17Aとの絶縁耐圧を確保し、その形成に際して
フィールド絶縁膜２に損傷を与えることがなく、製造工
程におけるマスク合せ余裕面積を低減できるので、メモ
リセルのMISFETQsの一方の半導体領域13とデータ線17A
との接続に要する面積を縮小することができる。つま
り、メモリセル面積を縮小し、DRAMの集積度を向上する
ことができる。

接続孔16は、メモリセルのMISFETQsのゲート電極11A
の他側部、他方の半導体領域13、情報蓄積用容量素子Ｃ
等を覆う絶縁膜14Bの接続孔15部分を除去して構成され
ている。接続孔16はゲート電極11A等に対して自己整合
的に構成されていないが、前記接続孔15が自己整合的に
構成されているので、半導体領域13とデータ線17Aとの
接続部分は、実質的にゲート電極11A等に対して自己整
合で構成されている。前記接続孔15を形成する絶縁膜14
Aは、接続孔16を形成する絶縁膜14Bと同一絶縁層で構成
されている。

データ線（DL）17Aは、絶縁膜14B上を列方向に延在し
て設けられている。データ線17Aは、多結晶シリコン膜
よりも比抵抗値が小さな単層の高融点金属膜、高融点金
属シリサイド膜、或は多結晶シリコン膜の上部に高融点
金属膜又は高融点金属シリサイド膜を重ね合わせた複合
膜で構成する。つまり、データ線17Aは、CVD、スパッタ
等で形成される。

このように、比抵抗値の小さな準電層で、しかも、CV
D、スパッタ等のカバレッジが良好な導電層でデータ線1
7Aを構成することにより、段差部分、例えば接続孔15及
び16で形成される段差部分におけるデータ線17Aの断線
を防止できるので、電気的信頼性を向上することができ
る。したがって、ゲート電極11A、ワード線11Bさらにデ
ータ線17Aの夫々をポリサイド膜で構成することができ
る。

データ線（DL）17Aの上部には、絶縁膜21を介在して
ワード線11Bと同一方向に延在するワード線（WL）23が
設けられている。ワード線23は、図示していないが、絶
縁膜21及び14Bに形成された接続孔を通して、ワード線1
1Bと電気的に接続されている。このワード線23は、ワー
ド線11Bよりも比抵抗値の小さな導電層、例えばアルミ
ニウム膜、所定の添加物（Si,Cu）を含有するアルミニ
ウム膜で構成されている。つまり、ワード線23は、ワー
ド線11Bの実質的な比抵抗値を低減し、信号の伝達速度
の高速化を図るように構成されている。

周辺回路例えばデコーダ回路、センスアンプ回路等を
構成するｎチャネルMISFETQnは、フィールド絶縁膜２で
囲まれた領域の半導体基板１の主面に設けられている。
すなわち、MISFETQnは、半導体基板１、ゲート絶縁膜1
0、導電層11C及び17Bからなるゲート電極、一対のｎ型
の半導体領域18、一対のn⁺型の半導体領域20で構成され
ている。

ゲート絶縁膜10は、フィールド絶縁膜２で囲まれた領
域の半導体基板１の主面上に設けられており、前記MISF
ETQsのゲート絶縁膜10と同一絶縁層で構成されている。

ゲート電極は、MISFETQsのゲート電極11A及びワード
線11Bと同一導電層で形成された導電層11Cと、データ線
17Aと同一導電層で形成された導電層17Bとを重ね合わせ
て構成されている。

周辺回路においては、図示していないが、MISFETQnの
ゲート電極と同一構造で、半導体素子間を電気的に接続
する配線が構成されている。

このように、周辺回路を構成するMISFETQnのゲート電
極、又はこのゲート電極と同一構造の配線を導電層11C
と17Bとを重ね合わせて構成することにより、ゲート電
極又は配線の断面々積を増加し、その抵抗値を低減する
ことができるので、信号の伝達速度の高速化を図ること
ができる。

n⁺の半導体領域20は、MISFETQnのゲート電極の両側部
の半導体基板１の主面部に設けられており、ソース領域
又はドレイン領域として使用される。この半導体領域20
は、主として、ゲート電極の側部に自己整合的に設けら
れた絶縁膜（サイドウォール）19及びフィールド絶縁膜
２を不純物導入用マスクとして構成される。

ｎ型の半導体領域18は、ソース領域又はドレイン領域
として使用される半導体領域20とチャネル形成領域（半
導体基板１）との間の半導体基板１の主面部に設けられ
ている。この半導体領域18は、LDD（Ｌightly Ｄoped
Ｄrain）構造のMISFETQnを構成し、主に、ドレイン領域
近傍の電界強度を低減するように構成されている。

このように構成されるMISFETQnの半導体領域20には、
絶縁膜21に設けられた接続孔22を通して、配線23と電気
的に接続されている。配線23は、ワード線23と同一導電
層で構成されている。

次に、本実施例であるDRAMの製造方法について、第３
図乃至第10図（各製造工程毎の要部断面図）を用いて具
体的に説明する。

まず、単結晶シリコンからなるp^-型の半導体基板１を
用意する。

この後、図示していないが、半導体基板１の所定の主
面部にn^-型のウエル領域を形成する。このウエル領域に
は、CMOSのうち、ｐチャネルMISFETを形成するようにな
っている（以下、n^-型のウエル領域に形成される半導体
素子については、説明を省略する）。

そして、半導体素子形成領域間の半導体基板１の主面
に、フィールド絶縁膜２、ｐ型のチャネルストッパ領域
３を夫々形成する。

フィールド絶縁膜２は、半導体基板１の主面を選択的
に酸化して形成した酸化シリコン膜で形成する。フィー
ルド絶縁膜２は、半導体素子形成領域の半導体基板１の
主面に酸化シリコン膜2Aを介して形成された窒化シリコ
ン膜（耐酸化マスク）を用いて形成する。

チャネルストッパ領域３は、フィールド絶縁膜２形成
領域の半導体基板１の主面に予じめｐ型の不純物（ボロ
ン）を導入し、フィールド絶縁膜２を形成する熱処理で
不純物の引き伸し拡散を行うことで形成する。

この後、メモリセル形成領域、その情報蓄積用容量素
子Ｃ形成領域の夫々の半導体基板１の主面部にｐ型の不
純物を夫々導入し、第３図に示すように、p⁺型の半導体
領域４、５を夫々形成する。

p⁺型の半導体領域４は、例えば１×10¹⁷〜１×10
¹⁸［atoms/cm³］程度の不純物濃度を有し、半導体基板
１の主面から0.7［μｍ］程度の深さに最大不純物濃度
を有するように形成する。半導体領域４は、ｐ型の不純
物（ボロン）をイオン打込みで導入することで形成でき
る。

p⁺型の半導体領域５は、例えば１×10¹⁷［atoms/c
m³］程度の不純物濃度を有し、半導体基板１の主面から
0.7［μｍ］程度の深さに最大不純物濃度を有するよう
に形成する。半導体領域５は、ｐ型の不純物（ボロン）
をイオン打込みにより導入することで形成できる。

また、半導体領域５は、後述するｎ型の半導体領域６
とのpn接合耐圧の向上、そのpn接合部から半導体領域５
側に形成される空乏領域の伸びの低減を図るために、２
段階に分けてｐ型不純物を導入してもよい。

また、図示していないが半導体領域４、５（及び後述
の領域６）の夫々の形成工程中において、周辺回路を構
成するMISFETQn形成領域は、フォトレジスト膜等の保護
膜で覆われている。

第３図に示す半導体領域４、５の夫々を形成する工程
の後に、メモリセルの情報蓄積用容量素子Ｃ形成領域の
半導体領域５（又は半導体基板１）の主面部に、ｎ型の
半導体領域６を形成する。半導体領域６は、例えば１×
10¹⁹［atoms/cm³］程度の不純物濃度を有し、半導体基
板１の主面から0.20〜0.25［μｍ］程度の接合深さにな
るように形成する。半導体領域６は、ｎ型の不純物（ヒ
素又はリン）をイオン打込みで導入することで形成でき
る。

この後、半導体素子形成領域の酸化シリコン膜2Aを除
去し、主として、メモリセルの情報蓄積用容量素子Ｃ形
成領域の半導体領域６の主面上に、誘電体膜７を形成す
る。誘電体膜７は、例えば、酸化シリコン膜、窒化シリ
コン膜又はそれらの複合膜で形成し、100〜150［Å］程
度の膜厚で形成する。

この後、第４図に示すように、メモリセルの情報蓄積
用容量素子Ｃ形成領域の誘電体膜７上にプレート電極８
を形成する。プレート電極８は、例えば、抵抗値を低減
する不純物が導入された多結晶シリコン膜で形成する。
このプレート電極８は、製造工程における第１層目の導
電層形成工程で形成される。

このプレート電極８を形成する工程で、メモリセルの
情報蓄積用容量素子Ｃが略完成する。

第４図に示すプレート電極８を形成する工程の後に、
情報蓄積用容量素子Ｃ以外の誘電体膜７を除去する。

そして、プレート電極８を覆う絶縁膜９を形成し、メ
モリセルのMISFETQs形成領域、周辺回路のMISFETQn形成
領域の夫々の半導体基板１の主面上にゲート絶縁膜10を
形成する。

絶縁膜９は、後の工程で形成されるワード線と電気的
に分離できるように、例えばプレート電極８の表面を酸
化して形成した酸化シリコン膜を用い、3000〜4000
［Å］程度の膜厚で形成する。

ゲート絶縁膜10は、半導体基板１の主面を酸化して形
成した酸化シリコン膜を用い、120〜150［Å］程度の膜
厚で形成する。ゲート絶縁膜10は、後述する異方性エッ
チングによるダメージを生じない状態のMISFETQs、MISF
ETQn形成領域の夫々の半導体基板１の主面上に形成され
る。つまり、ゲート絶縁膜10の膜質を向上することがで
きる。

この後、MISFETQs形成領域のゲート絶縁膜10上、絶縁
膜９上及びMISFETQn形成領域のゲート絶縁膜10上に、第
２層目の導電層11D、絶縁膜12を順次形成する。

第２層目の導電層11Dは、例えば、CVDで形成した多結
晶シリコン膜に抵抗値を低減する不純物（例えば、リ
ン）を導入して形成し、3000［Å］程度の膜厚で形成す
る。第２層目の導電層11Dは、後述する第４層目の導電
層でワード線の実質的な抵抗値を低減できるので、ポリ
サイド膜等よりも比抵抗値が高いが製造上の信頼性が高
い多結晶シリコン膜を使用することができる。

絶縁膜12は、主に、後述するMISFETQsのゲート電極と
データ線との絶縁耐圧を確保できるように、例えば、40
00［Å］程度の膜厚の酸化シリコン膜で構成する。ま
た、絶縁膜12は、上層に形成される絶縁膜とのエッチン
グ速度差を大きくするために、その表面にシリコン窒化
膜等のエッチングストッパ層を設けた複合膜で形成して
もよい。

そして、メモリセルアレイにおいて、前記絶縁膜12及
び第２層目の導電層11Dを順次パターンニングし、MISFE
TQsのゲート電極11A、ワード線（WL）11Bを夫々形成す
る。このゲート電極11A及びワード線11Bを形成する工程
において、周辺回路を構成するMISFETQn形成領域は、フ
ォトレジスト膜等の保護膜で覆われている。

この後、第５図に示すように、MISFETQs形成領域のゲ
ート電極11Aの側部の半導体基板１の主面部に、ソース
領域又はドレイン領域として使用するｎ型の半導体領域
13を形成する。半導体領域13は、絶縁膜12、フィールド
絶縁膜２等、或は第２層目の導電層11Dをパターンニン
グしたエッチング用マスクを不純物導入用マスクとして
用いて形成する。周辺回路を構成するMISFETQnは導電層
11Dに覆われているので、半導体領域13形成のための不
純物は導入されない。半導体領域13は、例えば１×10¹⁴
［atoms/cm²］程度のｎ型の不純物（例えば、ヒ素）を
イオン打込みで導入することで形成できる。半導体領域
13は、低い不純物濃度で形成しているので、ドレイン領
域近傍の電界強度を低減し、ホットキャリアによるしき
い値電圧の経時的な劣化を防止することができる。

この半導体領域13を形成する工程により、メモリセル
のスイッチ用MISFETQsが略完成し、これと同時に、MISF
ETQsと情報蓄積用容量素子Ｃとでメモリルが略完成す
る。

第５図に示す半導体領域13を形成する工程の後に、主
に、接続孔14Aを形成するめの絶縁膜14Aと、ゲート電極
11A及びワード線11Bとそれらの上層に形成されるデータ
線とを電気的に分離する絶縁膜14Bとを形成するための
絶縁膜を基板上全面に形成する。この絶縁膜は、例え
ば、CVDで形成した酸化シリコン膜を用い、3000［Å］
程度の膜厚で形成する。次に、メモリセルアレイにおい
て、主に、２つのMISFETQnの間の半導体領域13上を除い
て、レジスト膜（図示しない）で覆う。レジスト膜は、
第６図は絶縁膜14Bとして残存する膜上に、これと同一
パターンで形成される。

この後、メモリセルアレイでは、前記レジスト膜から
露出したゲート電極11Aとフィールド絶縁膜２とで囲ま
れた半導体領域13（データ線との接続領域）上に選択的
に、周辺回路ではその全面にエッチングを施す。このエ
ッチングは、主にCF₄ガスを用いた反応性イオンエッチ
ング等の異方性エッチングを用いる。このエッチングに
より、第６図に示すように、周辺回路では前記絶縁膜が
全て除去された結果、絶縁膜12が露出する。一方、メモ
リセルアレイでは、前記レジスト膜で覆われた前記絶縁
膜がそのまま残り、絶縁膜14Bとして用いられる。ま
た、前記レジスト膜から露出していた領域では、ゲート
電極11A及び絶縁膜12の側壁に絶縁膜（サイドウォール
スペーサ）14Aが自己整合的に形成される。絶縁膜14Aは
ゲート電極11Aの片側の側壁上にのみ形成される。この
ように、本例によれば、同一絶縁膜から、一度のエッチ
ングにより、層間絶縁膜14Bとサイドウォール絶縁膜14A
とが形成される。さらに、このエッチングにより、MISF
ETQsの一方の半導体領域13を露出させた接続孔15,16が
同時に形成される。

接続孔15は、MISFETQsのゲート電極11Aの一側部に、
異方性エッチングでゲート電極11Aに対して自己整合的
に形成された絶縁膜14Aとフィールド絶縁膜２とで形成
される。つまり、接続孔15は、ゲート電極11A、フィー
ルド絶縁膜２、半導体領域13の夫々に対して自己整合的
に形成されている。

接続孔16は、絶縁膜14Bに形成される。

このように、メモリセルのMISFETQsの一方の半導体領
域13と後述するデータ線との接続部において、ゲート電
極11A上に絶縁膜12を形成し、全面を覆う絶縁膜を形成
した後、前記接続部分の絶縁膜に異方性エッチングを施
して絶縁膜14Aを形成するとともに、この絶縁膜14Aによ
って接続孔15を形成することにより、ゲート電極11A及
びワード線11Bとデータ線とを電気的に分離する絶縁膜1
4Bを形成するとともに、接続孔15をゲート電極11A等に
対して自己整合的に形成することができる。つまり、メ
モリセルのMISFETQsの一方の半導体領域13とデータ線と
の接続に際し、製造工程におけるマスク合せ余裕面積を
必要とせず、接続に要する面積を縮小できるので、メモ
リセル面積を縮小し、DRAMの集積度を向上することがで
きる。

また、データ線との接続部分（一方の半導体領域13
上）の前記絶縁膜14Bに異方性エッチングを施し、絶縁
膜14Aで接続孔15及び絶縁膜14Bで接続孔16を形成するこ
とにより、他方の半導体領域13を覆うなど、絶縁膜14B
上にさらに絶縁膜を形成し、この絶縁膜に接続孔を形成
するエッチング工程がなくなるので、絶縁膜14A及び絶
縁膜12のエッチングによる損傷を防止できる。したがっ
て、MISFETQsのゲート電極11Aとデータ線との絶縁耐圧
を向上することができるので、DRAMの電気的信頼性を向
上することができる。

また、前記絶縁膜14A及び12のエッチングによる損傷
を防止することにより、半導体領域13とデータ線との間
に、絶縁膜14A及び12を覆う多結晶シリコン膜等の中間
導電層を形成する工程をなくすことができる。

また、前記絶縁膜14A及び12のエッチングによる損傷
を防止することにより、夫々の絶縁膜14A及び12の膜厚
を厚く形成することができるので、ゲート電極11Aとデ
ータ線との絶縁耐圧をさらに向上することができる。

また、接続孔15及び16を形成するに際して、周辺回路
を構成するMISFETQn形成領域にも異方性エッチングが施
されるが、MISFETQn形成領域の半導体基板１の主面上に
は、MISFETQsと同一製造工程でゲート絶縁膜10、第２層
目の導電層11Dが形成されており、しかも、異方性エッ
チングは、絶縁膜12上の絶縁膜14Bをエッチングするだ
けなので、MISFETQn形成領域の半導体基板１の主面はダ
メージを生じることがない。

第６図に示す接続孔15及び16を形成する工程の後に、
第７図に示すように、周辺回路を構成するMISFETQn形成
領域において、第２層目の導電層11D上の絶縁膜12を除
去する。この絶縁膜12は、前記接続孔15及び16の形成工
程と同一製造工程で除去してもよい。

第７図に示す絶縁膜12を除去する工程の後に、第８図
に示すように、メモリセルアレイでは絶縁膜14B上に、
周辺回路を構成するMISFETQn形成領域では導電層11D上
に、第３層目の導電層17Cを形成する。第３層目の導電
層17Cは、メモリセルアレイにおいて、接続孔15及び16
を通して、MISFETQsの一方の半導体領域13と電気的に接
続される。第３層目の導電層17Cは、例えば、多結晶シ
リコン膜と高融点金属シリサイド膜とのポリサイド膜で
形成する。多結晶シリコン膜は、CVDで形成し、抵抗値
を低減する不純物（例えば、リン）が導入されたものを
用い、1000［Å］程度の膜厚で形成する。高融点金属シ
リサイド膜は、スパッタ又はCVDで形成したものを用
い、3000［Å］程度の膜厚で形成する。この第３層目の
導電層17Cは、この後に形成される半導体領域18、20の
不純物の引き伸し拡散に耐え得る材料であることが望ま
しい。

第８図に示す第３層目の導電層17Cを形成する工程の
後に、メモリセルアレイの第３層目の導電層17Cにパタ
ーンニングを施し、第９図に示すように、データ線（D
L）17Aを形成する。このデータ線17Aと同一製造工程
で、MISFETQn形成領域の第３層目の導電層17C、第２層
目の導電層11Dを順次パターンニングし、導電層11Cと導
電層17Bとを重ね合わせたゲート電極を形成する。

前述のように、MISFETQnのゲート電極を、MISFETQsの
ゲート電極11A及びワード線11Bと同一導電層で形成され
る導電層11Cと、データ線17Aと同一導電層で形成される
導電層17Bとで形成することにより、MISFETQnのゲート
電極を形成するための製造工程を低減することができ、
かつ、そのゲート電極の抵抗値を小さくすることができ
る。

第９図に示すデータ線17A及びMISFETQnのゲート電極
を形成する工程の後に、MISFETQnのゲート電極の両側部
の半導体基板１の主面部に、ｎ型の半導体領域18を形成
する。半導体領域18は、LDD構造を構成するために、例
えば、１×10¹³［atoms/cm²］程度のｎ型の不純物（例
えば、リン）を、イオン打込みで導入することで形成で
きる。このｎ型の不純物の導入は、ゲート電極及びフィ
ールド絶縁膜２を不純物導入用マスクとして用いる。

この後、MISFETQnのゲート電極の側部に不純物導入用
マスク19（サイドウォールスペーサ）を形成する。不純
物導入用マスク19は、例えば、CVDで基板上全面に形成
した酸化シリコン膜に、異方性エッチングを施すことで
形成することができる。このマスク19である絶縁膜は、
メモリセルアレイ内においてデータ線17Aの両側壁にも
形成される。この結果、後述するワード線23がデータ線
17Aと交差する部分において段差が緩和されるので、ワ
ード線23を断線させることなく、又抵抗を増すことなく
形成できる。

そして、不純物導入用マスク19を用い、第10図に示す
ように、MISFETQnのゲート電極の両側部にn⁺型の半導体
領域20を形成する。この半導体領域20は、ソース領域又
はドレイン領域として使用されるので、例えば、１×10
¹⁵［atoms/cm²］程度のｎ型の不純物（例えば、ヒ素）
を、イオン打込みで導入することで形成できる。

この半導体領域20を形成する工程で、周辺回路を構成
するMISFETQnが略形成される。

このように、メモリセルのMISFETQsのゲート絶縁膜1
0、ゲート電極11A及びワード線11Bの夫々の製造工程と
同一製造工程で、MISFETQnのゲート絶縁膜10、ゲート電
極の一部を夫々形成し、メモリセルアレイにおいてMISF
ETQsの一方の半導体領域13とデータ線17Aとを接続する
接続孔15、16を形成した後に、メモリセルアレイのデー
タ線17Aの製造工程と同一製造工程でMISFETQnのゲート
電極を完成させることにより、MISFETQn形成領域の半導
体基板１の主面が前記接続孔15、16の形成に起因するダ
メージを生じないので、MISFETQn形成領域に形成される
ゲート絶縁膜10の膜質を向上することができる。したが
って、MISFETQnのゲート絶縁耐圧の向上、しきい値電圧
の劣化の防止を図ることができる。

第10図に示す半導体領域20を形成する工程の後に、前
記第１図及び第２図に示すように、絶縁膜21、接続孔2
2、ワード線（WL）及び配線23を順次形成する。ワード
線及び配線23は、製造工程における第４層目の導電層形
成工程で形成され、例えば、アルミニウム膜、所定の添
加物が含有されたアルミニウム膜で形成する。

これら一連の製造工程を施すことにより、本実施例の
DRAMは完成する。

以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。

例えば、本発明は、半導体基板１の主面に細孔（又は
細溝）を形成し、この細孔を用いて半導体基板１の深さ
方向に情報となる電荷蓄積量を向上した情報蓄積用容量
素子Ｃでメモリセルを構成したDRAMに適用することがで
きる。

また、本発明は、誘電体膜を介在させた２層の導電層
を半導体基板１上に構成し、この２層の導電層からなる
情報蓄積用容量素子Ｃでメモリセルを構成したDRAMに適
用することができる。

また、本発明は、DRAM以外の記憶機能を有する半導体
集積回路装置に適用することができる。具体的には、SR
AM（スタティック型ランダムアクセスメモリ）を有する
半導体集積回路装置、マスクROM,EPROM,EEPROMなどの不
揮発性記憶機能を有する半導体集積回路装置に適用する
ことができる。つまり、本発明は、そのソース領域又は
ドレイン領域にデータ線等の配線が接続された電界効果
トラジスタを有する半導体集積回路装置に適用すること
ができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものに
よって得ることができる効果を簡単に説明すれば、次の
とおりである。

電界効果トランジスタを有する半導体集積回路装置で
あって、電界効果トランジスタのゲート電極の上部に第
１絶縁膜を形成し、この第１絶縁膜上に電界効果トラン
ジスタの全面を覆う第２絶縁膜を形成し、この第２絶縁
膜に異方性エッチングを施して、ゲート電極の一側部に
第３絶縁膜を形成するとともに、この第３絶縁膜でゲー
ト電極に対して自己整合的に形成される接続孔を形成
し、この接続孔を通して電界効果トラジスタのソース領
域又はドレイン領域に接続する配線を前記第２絶縁膜上
に形成することにより、前記第２絶縁膜でゲート電極と
配線とを電気的に分離し、この第２絶縁膜に異方性エッ
チングを施して第３絶縁膜及び接続孔を形成できるの
で、第３絶縁膜をオーバエッチングする工程がなくな
り、ゲート電極と配線との絶縁耐圧を向上することがで
きる。

また、前記ゲート電極と配線との絶縁耐圧を向上する
ことにより、電気的信頼性を向上し、半導体集積回路装
置の高集積化を図ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるDRAMのメモリセルア
レイを示す要部平面図、第２図は、第１図のII−II線で切った部分及び周辺回路
を構成するMISFETの要部断面図、第３図乃至第10図は、本発明の一実施例であるDRAMのメ
モリセル及び周辺回路を構成するMISFETの各製造工程毎
の断面図である。図中、１……半導体基板、２……フィールド絶縁膜、３
……チャネルストッパ領域、4,5,6,13,18,20……半導体
領域、７……誘電体膜、８……プレート電極、9,12,14
A,14B,21……絶縁膜、10……ゲート絶縁膜、11A……ゲ
ート電極、11B,23,WL……ワード線、11C,11D,17B……導
電層、15,16,22……接続孔、17A,DL……データ線、23…
…配線、Qs,Qn……MISFET、Ｃ……情報蓄積用容量素子
である。

Claims

【特許請求の範囲】

【請求項１】ソース又はドレインを構成する半導体領域
に配線が接続される電界効果トランジスタを有する半導
体集積回路装置の製造方法であって、半導体主面に前記電界効果トランジスタの半導体領域、
ゲート電極及びそのゲート電極の上部にシリコン窒化膜
から成る第１絶縁膜が設けられた半導体基板を準備する
工程と、前記第１絶縁膜が設けられた半導体基板主面にCVDによ
り酸化シリコンから成る第２絶縁膜を形成する工程と、前記半導体領域上及び前記第１絶縁膜の一部上を除いて
前記第２絶縁膜表面にレジスト膜で選択的に覆う工程
と、前記レジスト膜から露出した前記第２絶縁膜に対して異
方性エッチングを施して前記ゲート電極側部にサイドウ
オールを形成し、前記ゲート電極に対して自己整合的に
前記半導体領域主面を露出する接続孔を形成する工程
と、前記レジスト膜を除去し、前記接続孔を通して前記半導
体領域主面に電気的接続する配線を形成する工程とから
成ることを特徴とする半導体集積回路装置の製造方法。
【請求項２】前記ゲート電極及び配線は、多結晶シリコ
ン膜、高融点金属膜、高融点金属シリサイド膜の単層又
はそれらの複合膜で形成されることを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置の製造方法。