JP2742272B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置の製造方法に関し、例えばス
タック構造のメモリセルを持つDRAM（ダイナミック・ラ
ンダム・アクセス・メモリ）に適用して有効な技術に関
する。
タック構造のメモリセルを持つDRAM（ダイナミック・ラ
ンダム・アクセス・メモリ）に適用して有効な技術に関
する。
DRAMはメモリセル及び上記メモリセルをアクセスする
ための周辺回路が同一の半導体基板上に形成されてお
り、上記メモリセル構成用トランジスタと上記周辺回路
構成用トランジスタのソース領域及びドレイン領域は従
来同時に一工程で形成される。そして、スタック構造の
メモリセルを持つDRAMにおいてそのメモリセルの蓄積容
量は、上記メモリセル構成トランジスタと上記周辺回路
トランジスタが形成された後に、上記メモリセルの選択
トランジスタ上及びワード線上に積み上げる（スタック
する）ように形成される。
ための周辺回路が同一の半導体基板上に形成されてお
り、上記メモリセル構成用トランジスタと上記周辺回路
構成用トランジスタのソース領域及びドレイン領域は従
来同時に一工程で形成される。そして、スタック構造の
メモリセルを持つDRAMにおいてそのメモリセルの蓄積容
量は、上記メモリセル構成トランジスタと上記周辺回路
トランジスタが形成された後に、上記メモリセルの選択
トランジスタ上及びワード線上に積み上げる（スタック
する）ように形成される。
尚、スタック構造のメモリセルについて記載された例
としては、特開昭61−183952号がある。
としては、特開昭61−183952号がある。
前述のようにスタック構造のメモリセルを持つDRAMに
おいては、上記メモリセルの選択トランジスタ並びに上
記周辺回路用トランジスタのソース・ドレイン領域と、
上記トランジスタの下層に位置するパンチスルーストッ
パ領域を形成した後に上記メモリセルの蓄積容量を形成
するが、上記蓄積容量の電極層は多結晶シリコンにて成
るため、多くの熱処理工程が必要となる。具体的には、
電極層の表面酸化、抵抗値低減のための不純物拡散、イ
オン打ち込みによるダメージ回復のためのアニール、誘
電体膜の表面酸化等の工程であり、例えば800〜900
［℃］程度の温度にて合計80分程度の処理が必要にな
る。その処理熱により上記トランジスタのソース領域及
びドレイン領域内の不純物が拡散してジャンクションが
不所望に深くなったり、横方向に延びてしまう。その為
単チャンネル効果によるしきい値電圧の低下が起こり易
くなる。このため上記トランジスタのソース領域とドレ
イン領域間のチャンネル長を一定の寸法以下に縮小する
ことができず、アドレスデコーダやタイミングジェネレ
ータ等の周辺回路用トランジスタのスイッチング動作の
高速化が制限されてしまうという問題点がある。また上
記処理熱の影響で周辺回路構成用トランジスタのソース
領域からドレイン領域に亘る下層に位置するパンチスル
ーストッパ領域内の高濃度不純物が表面方向に拡散し、
上記ソース領域及びドレイン領域内の高不純物濃度領域
と接触して半導体基板もしくはウェル領域との接合耐圧
が低下するという問題点のあることが本発明者によって
見い出された。
おいては、上記メモリセルの選択トランジスタ並びに上
記周辺回路用トランジスタのソース・ドレイン領域と、
上記トランジスタの下層に位置するパンチスルーストッ
パ領域を形成した後に上記メモリセルの蓄積容量を形成
するが、上記蓄積容量の電極層は多結晶シリコンにて成
るため、多くの熱処理工程が必要となる。具体的には、
電極層の表面酸化、抵抗値低減のための不純物拡散、イ
オン打ち込みによるダメージ回復のためのアニール、誘
電体膜の表面酸化等の工程であり、例えば800〜900
［℃］程度の温度にて合計80分程度の処理が必要にな
る。その処理熱により上記トランジスタのソース領域及
びドレイン領域内の不純物が拡散してジャンクションが
不所望に深くなったり、横方向に延びてしまう。その為
単チャンネル効果によるしきい値電圧の低下が起こり易
くなる。このため上記トランジスタのソース領域とドレ
イン領域間のチャンネル長を一定の寸法以下に縮小する
ことができず、アドレスデコーダやタイミングジェネレ
ータ等の周辺回路用トランジスタのスイッチング動作の
高速化が制限されてしまうという問題点がある。また上
記処理熱の影響で周辺回路構成用トランジスタのソース
領域からドレイン領域に亘る下層に位置するパンチスル
ーストッパ領域内の高濃度不純物が表面方向に拡散し、
上記ソース領域及びドレイン領域内の高不純物濃度領域
と接触して半導体基板もしくはウェル領域との接合耐圧
が低下するという問題点のあることが本発明者によって
見い出された。
本発明の目的は、メモリセルの形成工程で使用される
熱により、周辺回路構成用トランジスタのしきい値電圧
が不所望に低下するような短チャンネル効果を生じさせ
ない半導体記憶装置の製造方法を提供する事にある。
熱により、周辺回路構成用トランジスタのしきい値電圧
が不所望に低下するような短チャンネル効果を生じさせ
ない半導体記憶装置の製造方法を提供する事にある。
また本発明の別の目的は、パンチスルーストッパ領域
がメモリセルの形成工程における処理熱の影響を受け
ず、上記パンチスルーストッパがその上層に形成された
周辺回路構成用トランジスタのソース領域及びドレイン
領域内の高不純物濃度領域まで拡散して上記ソース領域
及びドレイン領域と半導体基板もしくはウェル領域との
接合耐圧が低下することを防止できる半導体記憶装置の
製造方法を提供する事にある。
がメモリセルの形成工程における処理熱の影響を受け
ず、上記パンチスルーストッパがその上層に形成された
周辺回路構成用トランジスタのソース領域及びドレイン
領域内の高不純物濃度領域まで拡散して上記ソース領域
及びドレイン領域と半導体基板もしくはウェル領域との
接合耐圧が低下することを防止できる半導体記憶装置の
製造方法を提供する事にある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろ
う。
本明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、メモリセルを形成した後に周辺回路構成用
トランジスタのソース・ドレイン領域を形成するもので
ある。換言すれば、メモリセルに含まれる選択トランジ
スタ及び蓄積容量を形成した後に、周辺回路構成用トラ
ンジスタのソース領域及びドレイン領域としての不純物
領域を完成するものである。また周辺回路構成用トラン
ジスタのためにパンチスルーストッパを形成する場合に
は、それを形成する工程はメモリセルを形成した後とす
る。
トランジスタのソース・ドレイン領域を形成するもので
ある。換言すれば、メモリセルに含まれる選択トランジ
スタ及び蓄積容量を形成した後に、周辺回路構成用トラ
ンジスタのソース領域及びドレイン領域としての不純物
領域を完成するものである。また周辺回路構成用トラン
ジスタのためにパンチスルーストッパを形成する場合に
は、それを形成する工程はメモリセルを形成した後とす
る。
上記した手段によれば、メモリセル形成後に周辺回路
構成用トランジスタのソース領域、及びドレイン領域を
形成することは、斯る周辺回路構成用トランジスタのソ
ース・ドレイン領域がメモリセル形成時の熱、例えばメ
モリセルの蓄積容量形成時の熱処理の影響を受けないよ
うに作用して、周辺回路構成用トランジスタのソース・
ドレイン領域を不所望に基板内へ拡散させず、そのジャ
ンクションが不所望に深くなることを防止する。言い換
えるなら、周辺回路構成用トランジスタのソース領域及
びドレイン領域のジャンクションはメモリセル構成用ト
ランジスタのソース・ドレイン領域のジャンクションよ
りも浅く形成される。これにより、しきい値電圧が不所
望に低下するような短チャンネル効果を生じさせること
なくトランジスタのチャンネル長を短くすることが可能
になり、その効果として周辺回路構成用トランジスタの
高速スイッチング動作、即ちアクセスのための内部デコ
ード動作や論理動作の高速化も達成する。
構成用トランジスタのソース領域、及びドレイン領域を
形成することは、斯る周辺回路構成用トランジスタのソ
ース・ドレイン領域がメモリセル形成時の熱、例えばメ
モリセルの蓄積容量形成時の熱処理の影響を受けないよ
うに作用して、周辺回路構成用トランジスタのソース・
ドレイン領域を不所望に基板内へ拡散させず、そのジャ
ンクションが不所望に深くなることを防止する。言い換
えるなら、周辺回路構成用トランジスタのソース領域及
びドレイン領域のジャンクションはメモリセル構成用ト
ランジスタのソース・ドレイン領域のジャンクションよ
りも浅く形成される。これにより、しきい値電圧が不所
望に低下するような短チャンネル効果を生じさせること
なくトランジスタのチャンネル長を短くすることが可能
になり、その効果として周辺回路構成用トランジスタの
高速スイッチング動作、即ちアクセスのための内部デコ
ード動作や論理動作の高速化も達成する。
またメモリセル形成後に周辺回路領域においてパンチ
スルーストッパ領域を形成することは、上記同様にパン
チスルーストッパがメモリセル形成時の熱でソース領域
及びドレイン領域側へ拡散することを防止し、これによ
り高濃度不純物を含んで成るソース・ドレイン領域とパ
ンチスルーストッパとは離間し、その間には低濃度不純
物領域が介在することになり、周辺回路構成用トランジ
スタのパンチスルーを防止しつつそのソース領域及びド
レイン領域と、半導体基板もしくはウェル領域との接合
耐圧を良好に保つことを達成するものである。
スルーストッパ領域を形成することは、上記同様にパン
チスルーストッパがメモリセル形成時の熱でソース領域
及びドレイン領域側へ拡散することを防止し、これによ
り高濃度不純物を含んで成るソース・ドレイン領域とパ
ンチスルーストッパとは離間し、その間には低濃度不純
物領域が介在することになり、周辺回路構成用トランジ
スタのパンチスルーを防止しつつそのソース領域及びド
レイン領域と、半導体基板もしくはウェル領域との接合
耐圧を良好に保つことを達成するものである。
以下本発明をDRAMに適用した場合を一例として説明す
る。
る。
本実施例のDRAMは、特に制限されないが、一つの半導
体基板上に形成され、概略的にはその中央部にメモリセ
ルアレイが配置され、このメモリセルアレイは、例えば
１トランジスタ型のメモリセルをマトリクス配置して構
成される。上記メモリセルアレイの周囲には各種周辺回
路が形成されているが、それらは、例えば上記メモリセ
ルアレイの中から任意のメモリセルをアドレッシングす
るために外部から供給されるアドレス信号を受け取るア
ドレスバッファ、このアドレスバッファから出力される
内部相補アドレス信号をデコードしてメモリセルの選択
信号を発生するアドレスデコーダ、アドレッシングされ
たメモリセルデータを外部に読み出すための読み出し回
路、アドレッシングされたメモリセルに書き込みデータ
を与える書き込み回路、及び外部制御信号に基づいてリ
ード／ライト動作やリフレッシュ等の内部動作を制御す
るための各種内部制御信号を発生するタイミングジェネ
レータ等とされる。
体基板上に形成され、概略的にはその中央部にメモリセ
ルアレイが配置され、このメモリセルアレイは、例えば
１トランジスタ型のメモリセルをマトリクス配置して構
成される。上記メモリセルアレイの周囲には各種周辺回
路が形成されているが、それらは、例えば上記メモリセ
ルアレイの中から任意のメモリセルをアドレッシングす
るために外部から供給されるアドレス信号を受け取るア
ドレスバッファ、このアドレスバッファから出力される
内部相補アドレス信号をデコードしてメモリセルの選択
信号を発生するアドレスデコーダ、アドレッシングされ
たメモリセルデータを外部に読み出すための読み出し回
路、アドレッシングされたメモリセルに書き込みデータ
を与える書き込み回路、及び外部制御信号に基づいてリ
ード／ライト動作やリフレッシュ等の内部動作を制御す
るための各種内部制御信号を発生するタイミングジェネ
レータ等とされる。
第１図には、前述したDRAMの要部の縦断面図が示され
る。
る。
本図に示すDRAMは、特に制限されないが、P-型半導体
基板３の上に形成され、同図にはメモリセル領域１と、
例えばアドレスデコーダのような周辺回路領域２が代表
的に示される。上記メモリセル領域１に形成されるメモ
リセルはＮチャンネル型選択MISFETQiとスタック型蓄積
容量Ciとによって構成される。
基板３の上に形成され、同図にはメモリセル領域１と、
例えばアドレスデコーダのような周辺回路領域２が代表
的に示される。上記メモリセル領域１に形成されるメモ
リセルはＮチャンネル型選択MISFETQiとスタック型蓄積
容量Ciとによって構成される。
上記Ｎチャンネル型選択MISFETQiはP-型半導体基板３
に形成されたＰウェル領域４内に形成されている。上記
Ｎチャンネル型選択MISFETQiのＮ型半導体領域にて成る
ソース領域またはドレイン領域8,9は所定の間隔を持っ
てＰウェル領域４内に形成され、その間には酸化シリコ
ンより成るゲート絶縁膜12を介して多結晶シリコンより
成るゲート電極10が形成されている。このゲート電極は
ワード線と一体の構成であり、TiSi2,TaSi2,WSi2,MoSi2
などのシリサイド層と多結晶シリコンの二層膜で構成し
てもよい。上記ソース領域またはドレイン領域8,9は、
不純物濃度の高いN+型半導体領域8A,9Aとその両端の不
純物濃度の低いN-型半導体領域8B、9Bとで構成されてい
る。尚、上記ゲート電極10上には酸化シリコンにて成る
層間絶縁膜11が形成され、上記ゲート電極10及び上記層
間絶縁膜11の側面には酸化シリコンにて成るサイドウォ
ールスペーサ40が形成されている。
に形成されたＰウェル領域４内に形成されている。上記
Ｎチャンネル型選択MISFETQiのＮ型半導体領域にて成る
ソース領域またはドレイン領域8,9は所定の間隔を持っ
てＰウェル領域４内に形成され、その間には酸化シリコ
ンより成るゲート絶縁膜12を介して多結晶シリコンより
成るゲート電極10が形成されている。このゲート電極は
ワード線と一体の構成であり、TiSi2,TaSi2,WSi2,MoSi2
などのシリサイド層と多結晶シリコンの二層膜で構成し
てもよい。上記ソース領域またはドレイン領域8,9は、
不純物濃度の高いN+型半導体領域8A,9Aとその両端の不
純物濃度の低いN-型半導体領域8B、9Bとで構成されてい
る。尚、上記ゲート電極10上には酸化シリコンにて成る
層間絶縁膜11が形成され、上記ゲート電極10及び上記層
間絶縁膜11の側面には酸化シリコンにて成るサイドウォ
ールスペーサ40が形成されている。
上記蓄積容量Ciは、上記Ｎチャンネル型選択MISFETQi
のソース領域またはドレイン領域９に接触する多結晶シ
リコンより成る第１電極層13とその上に堆積されたナイ
トライドにて成る誘電体膜14、さらにその上に形成され
た多結晶シリコンより成る第２電極層15にて構成され、
上記層間絶縁膜11を介して上記ゲート電極10上及びワー
ド線32上に延在形成されている。
のソース領域またはドレイン領域９に接触する多結晶シ
リコンより成る第１電極層13とその上に堆積されたナイ
トライドにて成る誘電体膜14、さらにその上に形成され
た多結晶シリコンより成る第２電極層15にて構成され、
上記層間絶縁膜11を介して上記ゲート電極10上及びワー
ド線32上に延在形成されている。
尚、７はシリコンの熱酸化膜より成る素子間分離領域
である。
である。
周辺回路領域２には、Ｎチャンネル型MISFETQn、及び
Ｐチャンネル型MISFETQpが形成されており、両者はドレ
イン領域同志が結合されてCMISFET（相補型メタル・イ
ンシュレート・セミコンダクタ形式の電界効果型トラン
ジスタ）を形成している。上記Ｎチャンネル型MISFETQn
はＰウェル領域４内に形成されており、Ｎ型半導体領域
にて成るソース領域26、ドレイン領域27、及び酸化シリ
コンにて成るゲート絶縁膜12を介して形成された多結晶
シリコンより成るゲート電極28より構成される。上記ソ
ース領域26、及びドレイン領域27は、不純物濃度の高い
N+型半導体領域26A,27Aの両端に不純物濃度の低いN-型
半導体領域26B,27Bを持つLDD構造となっている。また上
記MISFETQn下層にはP+型半導体領域にて成るパンチスル
ーストッパ領域41が形成されている。上記領域41と上記
MISFETQnのソース・ドレイン領域内のN+型半導体領域26
A,27Aとは接触しておらず、両者の間には不純物濃度の
低いP-型半導体領域が介在している。
Ｐチャンネル型MISFETQpが形成されており、両者はドレ
イン領域同志が結合されてCMISFET（相補型メタル・イ
ンシュレート・セミコンダクタ形式の電界効果型トラン
ジスタ）を形成している。上記Ｎチャンネル型MISFETQn
はＰウェル領域４内に形成されており、Ｎ型半導体領域
にて成るソース領域26、ドレイン領域27、及び酸化シリ
コンにて成るゲート絶縁膜12を介して形成された多結晶
シリコンより成るゲート電極28より構成される。上記ソ
ース領域26、及びドレイン領域27は、不純物濃度の高い
N+型半導体領域26A,27Aの両端に不純物濃度の低いN-型
半導体領域26B,27Bを持つLDD構造となっている。また上
記MISFETQn下層にはP+型半導体領域にて成るパンチスル
ーストッパ領域41が形成されている。上記領域41と上記
MISFETQnのソース・ドレイン領域内のN+型半導体領域26
A,27Aとは接触しておらず、両者の間には不純物濃度の
低いP-型半導体領域が介在している。
上記Ｐチャンネル型MISFETQpはP-型半導体基板３に形
成されたＮウェル領域５内に形成されており、Ｐ型半導
体領域にて成るソース領域29、ドレイン領域30、及び酸
化シリコンにて成るゲート絶縁膜12を介して形成された
多結晶シリコンより成るゲート電極31より構成される。
上記ゲート電極28,31上には酸化シリコンにて成る絶縁
膜11が、また上記ゲート電極28,31及び上記絶縁膜11側
面には酸化シリコンにて成るサイドウォール40が形成さ
れている。
成されたＮウェル領域５内に形成されており、Ｐ型半導
体領域にて成るソース領域29、ドレイン領域30、及び酸
化シリコンにて成るゲート絶縁膜12を介して形成された
多結晶シリコンより成るゲート電極31より構成される。
上記ゲート電極28,31上には酸化シリコンにて成る絶縁
膜11が、また上記ゲート電極28,31及び上記絶縁膜11側
面には酸化シリコンにて成るサイドウォール40が形成さ
れている。
上記ソース領域29及びドレイン領域30は、不純物濃度
の高いP+型半導体領域29A,30A両端に不純物濃度の低いP
-型半導体領域29B,30Bを持つ所謂LDD構造となってい
る。
の高いP+型半導体領域29A,30A両端に不純物濃度の低いP
-型半導体領域29B,30Bを持つ所謂LDD構造となってい
る。
上記周辺回路構成用MISFETQnのソース・ドレイン領域
のうちN-型半導体領域26B,27Bは、上記選択MISFETQiの
ソース領域またはドレイン領域のうちN-型半導体領域8
B,9Bに較べ、浅く形成されている。これは後述するよう
に、上記選択MISFETQiが上記蓄積容量Ci形成前に形成さ
れるため、上記容量形成工程で使われる熱の影響を受
け、上記選択MISFETQiのN-型半導体領域8B,9Bが拡散し
基板内深く形成されるのに対し、上記周辺回路構成用N-
型半導体領域26B,27Bは上記蓄積容量Ci形成後に形成さ
れ、その熱の影響を受けないためである。このため上記
周辺回路構成用MISFETQnのソース・ドレイン領域のうち
N-型半導体領域26B,27Bは浅い接合深さを保つことがで
きる。このため短チャンネル効果による当該MISFETQnの
しきい値電圧の不所望な低下を伴わずにチャンネル長を
さらに短縮することができ、スイッチング動作の一層の
高速化を図ることができる。
のうちN-型半導体領域26B,27Bは、上記選択MISFETQiの
ソース領域またはドレイン領域のうちN-型半導体領域8
B,9Bに較べ、浅く形成されている。これは後述するよう
に、上記選択MISFETQiが上記蓄積容量Ci形成前に形成さ
れるため、上記容量形成工程で使われる熱の影響を受
け、上記選択MISFETQiのN-型半導体領域8B,9Bが拡散し
基板内深く形成されるのに対し、上記周辺回路構成用N-
型半導体領域26B,27Bは上記蓄積容量Ci形成後に形成さ
れ、その熱の影響を受けないためである。このため上記
周辺回路構成用MISFETQnのソース・ドレイン領域のうち
N-型半導体領域26B,27Bは浅い接合深さを保つことがで
きる。このため短チャンネル効果による当該MISFETQnの
しきい値電圧の不所望な低下を伴わずにチャンネル長を
さらに短縮することができ、スイッチング動作の一層の
高速化を図ることができる。
上記メモリセル及び周辺回路は、ボロンを含むリンガ
ラス（以下単にBPSGとも称する）膜より成る絶縁膜17に
て覆われ、上記ソース領域またはドレイン領域８、ソー
ス領域26,29、及びドレイン領域27,30上の上記絶縁膜17
の所要部分にはコンタクトホール17A〜Ｆが開口されて
いる。上記コンタクトホール17A〜Ｆを介して上記ソー
ス領域またはドレイン領域８、ソース領域26,29、及び
ドレイン領域27,30に接触するよう第１層目アルミニウ
ム配線25A〜Ｃ、36A〜Ｃが形成されている。上記第１層
目アルミニウム配線25Aは上記メモリセルCiにデータの
書き込み／読み出しをおこなうビット線として働く。ま
た、上記第１層目のアルミニウム配線36Bは周辺回路構
成用MISFETQn,Qpのドレイン領域同志の接続電極として
働く。
ラス（以下単にBPSGとも称する）膜より成る絶縁膜17に
て覆われ、上記ソース領域またはドレイン領域８、ソー
ス領域26,29、及びドレイン領域27,30上の上記絶縁膜17
の所要部分にはコンタクトホール17A〜Ｆが開口されて
いる。上記コンタクトホール17A〜Ｆを介して上記ソー
ス領域またはドレイン領域８、ソース領域26,29、及び
ドレイン領域27,30に接触するよう第１層目アルミニウ
ム配線25A〜Ｃ、36A〜Ｃが形成されている。上記第１層
目アルミニウム配線25Aは上記メモリセルCiにデータの
書き込み／読み出しをおこなうビット線として働く。ま
た、上記第１層目のアルミニウム配線36Bは周辺回路構
成用MISFETQn,Qpのドレイン領域同志の接続電極として
働く。
次に、第１図に示されるDRAMの製造工程を第２図
（ａ）〜（ｆ）に基づいて説明する。
（ａ）〜（ｆ）に基づいて説明する。
第２図（ａ）に示すように、P-型半導体基板３内に、
Ｐ型不純物を低濃度に拡散させたＰウェル領域４及びＮ
型不純物を拡散させたＮウェル領域５を形成し、上記Ｐ
ウェル領域４内にさらに高濃度にＰ型不純物を拡散させ
て、α線に対するポテンシャルバリア層とチャンネルス
トッパとを兼ねた領域６を形成する。
Ｐ型不純物を低濃度に拡散させたＰウェル領域４及びＮ
型不純物を拡散させたＮウェル領域５を形成し、上記Ｐ
ウェル領域４内にさらに高濃度にＰ型不純物を拡散させ
て、α線に対するポテンシャルバリア層とチャンネルス
トッパとを兼ねた領域６を形成する。
次に上記基板表面の所要部分に酸化シリコンにて成る
素子間分離領域７、及び後工程にて形成するMISFETのゲ
ート絶縁膜12となる酸化シリコン膜を形成する。次に、
ゲート絶縁膜12上及び素子間分離領域７を含む上記基板
全面に、ゲート電極及びワード線となる多結晶シリコン
膜を形成し、その後熱拡散によってリンを導入し抵抗値
を低減する。次に、上記多結晶シリコン膜の上に酸化シ
リコン膜を堆積させ、層間絶縁膜11を形成する。次に上
記多結晶シリコン膜、層間絶縁膜11を順次エッチング
し、ゲート電極10、28、31、32を形成する。上記層間絶
縁膜11及び上記多結晶シリコン膜は重ね切りされている
ので、ゲート電極10、28、31及びワード線32の上層に同
一形状の層間絶縁膜11が残存する。
素子間分離領域７、及び後工程にて形成するMISFETのゲ
ート絶縁膜12となる酸化シリコン膜を形成する。次に、
ゲート絶縁膜12上及び素子間分離領域７を含む上記基板
全面に、ゲート電極及びワード線となる多結晶シリコン
膜を形成し、その後熱拡散によってリンを導入し抵抗値
を低減する。次に、上記多結晶シリコン膜の上に酸化シ
リコン膜を堆積させ、層間絶縁膜11を形成する。次に上
記多結晶シリコン膜、層間絶縁膜11を順次エッチング
し、ゲート電極10、28、31、32を形成する。上記層間絶
縁膜11及び上記多結晶シリコン膜は重ね切りされている
ので、ゲート電極10、28、31及びワード線32の上層に同
一形状の層間絶縁膜11が残存する。
次に周辺回路領域２上の基板表面全体に、例えばナイ
トライドのような耐酸化性材にて成るマスク材38を堆積
させる。上記マスク材38は、メモリセル内への不純物導
入によるソース領域・ドレイン領域形成工程のマスクと
して働き、上記工程中の周辺回路領域２への不純物混入
を防止する。次に上記ゲート電極10及び層間絶縁膜11を
マスクとして用い、メモリセル形成領域１の主面部に選
択的にＮ型不純物を導入する。上記不純物は1013［atom
s/cm2］程度の不純物濃度のＰ（またはAs）を用い、60
〜120［KeV］程度のエネルギのイオン打込みで導入す
る。これにより選択MISFETのソース領域またはドレイン
領域となるN-型半導体領域8B,9Bを形成する。
トライドのような耐酸化性材にて成るマスク材38を堆積
させる。上記マスク材38は、メモリセル内への不純物導
入によるソース領域・ドレイン領域形成工程のマスクと
して働き、上記工程中の周辺回路領域２への不純物混入
を防止する。次に上記ゲート電極10及び層間絶縁膜11を
マスクとして用い、メモリセル形成領域１の主面部に選
択的にＮ型不純物を導入する。上記不純物は1013［atom
s/cm2］程度の不純物濃度のＰ（またはAs）を用い、60
〜120［KeV］程度のエネルギのイオン打込みで導入す
る。これにより選択MISFETのソース領域またはドレイン
領域となるN-型半導体領域8B,9Bを形成する。
次に第２図（ｂ）に示すように、メモリセル形成領域
１全体に酸化シリコン膜を堆積させた後、反応性イオン
エッチング（以下RIEと称する）をおこない上記ゲート
電極10、及び層間絶縁膜11側面に、エッチング残りとな
るサイドウォールスペーサ40を形成する。
１全体に酸化シリコン膜を堆積させた後、反応性イオン
エッチング（以下RIEと称する）をおこない上記ゲート
電極10、及び層間絶縁膜11側面に、エッチング残りとな
るサイドウォールスペーサ40を形成する。
次に第２図（ｃ）に示すように、上記層間絶縁膜11
上、サイドウォールスペーサ40上等を含む基板全面に、
酸化シリコンにて成る層間絶縁膜19を形成する。上記層
間絶縁膜19は、後工程にて形成される蓄積容量をパター
ニングする際のエッチングストッパとして使用されるも
ので、化学的気相成長法（以下CVD法と称する）により7
00〜800［℃］程度の高温条件下で形成される。
上、サイドウォールスペーサ40上等を含む基板全面に、
酸化シリコンにて成る層間絶縁膜19を形成する。上記層
間絶縁膜19は、後工程にて形成される蓄積容量をパター
ニングする際のエッチングストッパとして使用されるも
ので、化学的気相成長法（以下CVD法と称する）により7
00〜800［℃］程度の高温条件下で形成される。
次に、上記N-型半導体領域9Bに接続され、他部が層間
絶縁膜11及び19を介してゲート電極10ならびワード線32
上に延在する第１電極層13を形成する。上記第１電極層
13は多結晶シリコンにて成り、スチーム酸化により表面
に酸化シリコン膜を形成した後、抵抗値を低減するため
に、Ｎ型不純物を導入し、熱処理をおこなった後に上記
酸化シリコン膜を除去することによって形成されてい
る。上記Ｎ型不純物は、1015［atoms/cm2］程度の不純
物濃度のAsまたはＰを用い、75〜85［KeV］程度のエネ
ルギの打込みで導入する。上記熱処理工程により、上記
第１電極層13に導入されたＮ型不純物が上記N-型半導体
領域9B内に拡散されてN+型半導体領域9Aとなる。
絶縁膜11及び19を介してゲート電極10ならびワード線32
上に延在する第１電極層13を形成する。上記第１電極層
13は多結晶シリコンにて成り、スチーム酸化により表面
に酸化シリコン膜を形成した後、抵抗値を低減するため
に、Ｎ型不純物を導入し、熱処理をおこなった後に上記
酸化シリコン膜を除去することによって形成されてい
る。上記Ｎ型不純物は、1015［atoms/cm2］程度の不純
物濃度のAsまたはＰを用い、75〜85［KeV］程度のエネ
ルギの打込みで導入する。上記熱処理工程により、上記
第１電極層13に導入されたＮ型不純物が上記N-型半導体
領域9B内に拡散されてN+型半導体領域9Aとなる。
次に第２図（ｄ）に示すように上記第１電極層13上に
蓄積容量Ciを形成する。まず第１電極層13を含む基板全
体に誘電体膜14を形成する。
蓄積容量Ciを形成する。まず第１電極層13を含む基板全
体に誘電体膜14を形成する。
上記誘電体膜14はナイトライド膜の表面に1.5〜10［T
orr］の高圧及び800〜1000［℃］程度の高温の雰囲気中
で酸化シリコン膜を形成させた２層構造となっている。
さらに上記誘電体膜14上の全面に第２電極層15を構成す
る多結晶シリコン膜を堆積させ、抵抗値を低減するため
にＮ型不純物、例えばＰを熱拡散により導入する。次に
プラズマエッチングを用いて上記多結晶シリコン膜をエ
ッチングし、第２電極層15を形成する。続いて上記誘電
体膜14及び層間絶縁膜19に順次ドライエッチングをおこ
ない、上記第２電極層15と同一形状に形成し、蓄積容量
Ciが略完成する。
orr］の高圧及び800〜1000［℃］程度の高温の雰囲気中
で酸化シリコン膜を形成させた２層構造となっている。
さらに上記誘電体膜14上の全面に第２電極層15を構成す
る多結晶シリコン膜を堆積させ、抵抗値を低減するため
にＮ型不純物、例えばＰを熱拡散により導入する。次に
プラズマエッチングを用いて上記多結晶シリコン膜をエ
ッチングし、第２電極層15を形成する。続いて上記誘電
体膜14及び層間絶縁膜19に順次ドライエッチングをおこ
ない、上記第２電極層15と同一形状に形成し、蓄積容量
Ciが略完成する。
上記蓄積容量形成時において蓄積容量Ciの電極を成す
多結晶シリコンの表面酸化や不純物拡散などの目的で使
用される熱の影響を受け、上記N-型半導体領域8B,9B内
の不純物が基板内に拡散し、上記領域8B,9Bは当初形成
した時より深く形成されている。
多結晶シリコンの表面酸化や不純物拡散などの目的で使
用される熱の影響を受け、上記N-型半導体領域8B,9B内
の不純物が基板内に拡散し、上記領域8B,9Bは当初形成
した時より深く形成されている。
次に第２図（ｅ）に示すように、上記周辺回路領域２
上に堆積させたマスク材38を除去する。
上に堆積させたマスク材38を除去する。
上記マスク材38は耐酸化性物質にて成るが、これを除
去する場合にはエッチング処理を一度行えばよい。耐酸
化性でないマスク材の場合には工程中にて表面が酸化さ
れてしまい、まずこの酸化膜を除去する必要がある。ま
た酸化膜をエッチングにて除去する場合、メモリセル領
域の酸化シリコン絶縁膜も同時にエッチングされてしま
うため、新たなマスキング工程が必要になる。
去する場合にはエッチング処理を一度行えばよい。耐酸
化性でないマスク材の場合には工程中にて表面が酸化さ
れてしまい、まずこの酸化膜を除去する必要がある。ま
た酸化膜をエッチングにて除去する場合、メモリセル領
域の酸化シリコン絶縁膜も同時にエッチングされてしま
うため、新たなマスキング工程が必要になる。
次に周辺回路構成用CMISFETを形成するが、まずＮチ
ャンネル型MISFET形成領域の所要部分にＮ型不純物を導
入し、ソース領域及びドレイン領域となるN-型半導体26
B,27Bを形成する。上記Ｎ型不純物は1013［atoms/cm2］
程度の不純物濃度のＰまたはAsを用い、60〜120［KeV］
程度のエネルギのイオン打込みで導入する。次にＰチャ
ンネル型MISFET形成領域の所要部分にＰ型不純物を導入
し、ソース領域及びドレイン領域となるP-型半導体領域
29B,30Bを形成する。上記Ｐ型不純物は1013［atmos/c
m2］程度の不純物濃度のＢまたはBF2を用い、60〜100
［KeV］程度のエネルギのイオン打込みで導入する。
ャンネル型MISFET形成領域の所要部分にＮ型不純物を導
入し、ソース領域及びドレイン領域となるN-型半導体26
B,27Bを形成する。上記Ｎ型不純物は1013［atoms/cm2］
程度の不純物濃度のＰまたはAsを用い、60〜120［KeV］
程度のエネルギのイオン打込みで導入する。次にＰチャ
ンネル型MISFET形成領域の所要部分にＰ型不純物を導入
し、ソース領域及びドレイン領域となるP-型半導体領域
29B,30Bを形成する。上記Ｐ型不純物は1013［atmos/c
m2］程度の不純物濃度のＢまたはBF2を用い、60〜100
［KeV］程度のエネルギのイオン打込みで導入する。
次に基板上の酸化シリコン膜を堆積させ、反応性イオ
ンエッチングによりゲート電極28、31、及び層間絶縁膜
11の側部にサイドウォールスペーサ40を形成する。さら
に上記サイドウォールスペーサ、及びゲート電極をマス
クとしてN-型半導体領域26B、27B内の所要部分にＮ型不
純物を導入し、N+型半導体領域26A、27Aを形成してソー
ス領域及びドレイン領域26、27のLDD構造が略完成す
る、上記Ｎ型不純物は５×1015［atoms/cm2］程度の不
純物濃度のAsを用い、70〜90［KeV］程度のエネルギの
イオン打込みで導入する。また上記サイドウォールスペ
ーサ、及びゲート電極をマスクとしてP-型半導体領域29
B、30B内の所要部分にＰ型不純物を導入し、P+型半導体
領域29A、30Aを形成してソース領域及びドレイン領域2
9、30のLDD構造が略完成する。上記Ｐ型不純物は３×10
15［atoms/cm2］程度の不純物濃度のBF2を用い、70〜90
［KeV］程度のエネルギのイオン打込みで導入する。
ンエッチングによりゲート電極28、31、及び層間絶縁膜
11の側部にサイドウォールスペーサ40を形成する。さら
に上記サイドウォールスペーサ、及びゲート電極をマス
クとしてN-型半導体領域26B、27B内の所要部分にＮ型不
純物を導入し、N+型半導体領域26A、27Aを形成してソー
ス領域及びドレイン領域26、27のLDD構造が略完成す
る、上記Ｎ型不純物は５×1015［atoms/cm2］程度の不
純物濃度のAsを用い、70〜90［KeV］程度のエネルギの
イオン打込みで導入する。また上記サイドウォールスペ
ーサ、及びゲート電極をマスクとしてP-型半導体領域29
B、30B内の所要部分にＰ型不純物を導入し、P+型半導体
領域29A、30Aを形成してソース領域及びドレイン領域2
9、30のLDD構造が略完成する。上記Ｐ型不純物は３×10
15［atoms/cm2］程度の不純物濃度のBF2を用い、70〜90
［KeV］程度のエネルギのイオン打込みで導入する。
次にＮチャンネル型MISFETのソース領域及びドレイン
領域となるN-型半導体領域26Bから27Bに亘る下層にＰ型
不純物を高濃度に導入し、P+型半導体領域にて成るパン
チスルーストッパ領域41を形成する。上記Ｐ型不純物は
５×1012［atoms/cm2］程度の不純物濃度のＢを用い、2
00［KeV］程度のエネルギのイオン打込みで導入する。
このようなエネルギでイオン打込みをおこなうことによ
り、パンチスルーストッパ領域41がN+型半導体領域26
A、27A及びP+型半導体領域29A、30Aに接触しないように
する。
領域となるN-型半導体領域26Bから27Bに亘る下層にＰ型
不純物を高濃度に導入し、P+型半導体領域にて成るパン
チスルーストッパ領域41を形成する。上記Ｐ型不純物は
５×1012［atoms/cm2］程度の不純物濃度のＢを用い、2
00［KeV］程度のエネルギのイオン打込みで導入する。
このようなエネルギでイオン打込みをおこなうことによ
り、パンチスルーストッパ領域41がN+型半導体領域26
A、27A及びP+型半導体領域29A、30Aに接触しないように
する。
次に第２図（ｆ）に示すように、BPSG膜より成る絶縁
膜17を堆積させた後、例えば900〜950［℃］程度の温度
にてアニールする。次に上記BPSG絶縁膜17の、上記ソー
ス領域またはドレイン領域となるN-型半導体領域8B,26
B,27B、及びP-型半導体領域29B,30B上の所要部分にコン
タクトホール17A〜Ｆを開口する。さらに上記BPSG絶縁
膜17をマスクとし、上記N-型半導体領域8B,26B,27Bの所
要部分に図示しないＮ型不純物を導入してもよい。上記
Ｎ型不純物は1015［atoms/cm2］程度の不純物濃度のAs
を用い、110〜130［KeV］程度のエネルギのイオン打込
みで導入する。
膜17を堆積させた後、例えば900〜950［℃］程度の温度
にてアニールする。次に上記BPSG絶縁膜17の、上記ソー
ス領域またはドレイン領域となるN-型半導体領域8B,26
B,27B、及びP-型半導体領域29B,30B上の所要部分にコン
タクトホール17A〜Ｆを開口する。さらに上記BPSG絶縁
膜17をマスクとし、上記N-型半導体領域8B,26B,27Bの所
要部分に図示しないＮ型不純物を導入してもよい。上記
Ｎ型不純物は1015［atoms/cm2］程度の不純物濃度のAs
を用い、110〜130［KeV］程度のエネルギのイオン打込
みで導入する。
上記周辺CMISFETのN-型半導体領域26B、27B、及びP-
型半導体領域29B、30Bは蓄積容量形成後に形成されるた
め、上記選択MISFETのN-型半導体領域8B,9Bのように蓄
積容量形成工程での処理熱の影響で基板内に深く拡散す
ることなく浅いジャンクションを保つため、短チャンネ
ル効果による当該MISFETQnのしきい値電圧の不所望な低
下を伴わずにチャンネル長をさらに短縮し、スイッチン
グ動作の一層の高速化を図ることができる。
型半導体領域29B、30Bは蓄積容量形成後に形成されるた
め、上記選択MISFETのN-型半導体領域8B,9Bのように蓄
積容量形成工程での処理熱の影響で基板内に深く拡散す
ることなく浅いジャンクションを保つため、短チャンネ
ル効果による当該MISFETQnのしきい値電圧の不所望な低
下を伴わずにチャンネル長をさらに短縮し、スイッチン
グ動作の一層の高速化を図ることができる。
また上記P+型半導体領域にて成るパンチスルーストッ
パ領域41も蓄積容量形成後に形成されるため、熱処理の
影響による表面方向への拡散がおこらないため、上記領
域41が、上層に形成されたMISFETQnのソース・ドレイン
領域中のN+型半導体領域26A,27Aと接触する虞れがなく
なり、両者の間にはP-型半導体領域が確実に介在するた
め、上記ソース領域26、及びドレイン領域27のウェル領
域４に対する接合耐圧を良好に保つことができる。
パ領域41も蓄積容量形成後に形成されるため、熱処理の
影響による表面方向への拡散がおこらないため、上記領
域41が、上層に形成されたMISFETQnのソース・ドレイン
領域中のN+型半導体領域26A,27Aと接触する虞れがなく
なり、両者の間にはP-型半導体領域が確実に介在するた
め、上記ソース領域26、及びドレイン領域27のウェル領
域４に対する接合耐圧を良好に保つことができる。
次に基板全体にアルミニウムを堆積させた後パターニ
ングをおこない、上記コンタクトホール17A〜Ｆを介し
て上記ソース領域またはドレイン領域８、ソース領域2
6、29、及びドレイン領域27、30に接続する第１層目の
配線25A〜Ｃ、36A〜Ｃを形成する。
ングをおこない、上記コンタクトホール17A〜Ｆを介し
て上記ソース領域またはドレイン領域８、ソース領域2
6、29、及びドレイン領域27、30に接続する第１層目の
配線25A〜Ｃ、36A〜Ｃを形成する。
上記実施例によれば、以下の作用効果を得るものであ
る。
る。
（１）メモリセルの選択MISFETQi及び蓄積容量Ciを形成
後した後に周辺回路構成用トランジスタQn,Qpのソース
領域、及びドレイン領域となるN-型半導体領域26B,27B
及びP-型半導体領域29B,30Bを形成するため、上記選択M
ISFETのソース領域またはドレイン領域となるN-型半導
体領域8B,9Bのように蓄積容量形成工程での熱影響によ
り基板内へ拡散することもなく、これにより、周辺回路
構成用トランジスタQn,Qpにおけるジャンクションを浅
く保つことができる。
後した後に周辺回路構成用トランジスタQn,Qpのソース
領域、及びドレイン領域となるN-型半導体領域26B,27B
及びP-型半導体領域29B,30Bを形成するため、上記選択M
ISFETのソース領域またはドレイン領域となるN-型半導
体領域8B,9Bのように蓄積容量形成工程での熱影響によ
り基板内へ拡散することもなく、これにより、周辺回路
構成用トランジスタQn,Qpにおけるジャンクションを浅
く保つことができる。
（２）上記作用により、ドレイン電界が不必要に大きく
ならず短チャンネル効果によるしきい値電圧の低下が防
止できるため、周辺回路構成用トランジスタのチャンネ
ル長をさらに縮小でき、スイッチング動作の高速化を図
ることができる。この効果DRAM内部のデコード動作や論
理動作の高速化を達成可能になる。
ならず短チャンネル効果によるしきい値電圧の低下が防
止できるため、周辺回路構成用トランジスタのチャンネ
ル長をさらに縮小でき、スイッチング動作の高速化を図
ることができる。この効果DRAM内部のデコード動作や論
理動作の高速化を達成可能になる。
（３）P+型半導体領域にて成るパンチスルーストッパ領
域41は蓄積容量Ci形成後に形成されるため熱処理の影響
による表面方向への拡散がおこらず、上記領域41と、そ
の上層に形成されたMISFETQnのN+型半導体領域にて成る
ソース領域26及びドレイン領域27とは一定の距離をおく
ことができる。このためウェル領域４に対する上記ソー
ス領域26及びドレイン領域27の接合耐圧を良好に保つこ
とができる。
域41は蓄積容量Ci形成後に形成されるため熱処理の影響
による表面方向への拡散がおこらず、上記領域41と、そ
の上層に形成されたMISFETQnのN+型半導体領域にて成る
ソース領域26及びドレイン領域27とは一定の距離をおく
ことができる。このためウェル領域４に対する上記ソー
ス領域26及びドレイン領域27の接合耐圧を良好に保つこ
とができる。
（４）周辺回路領域２上に堆積させるマスク材38はナイ
トライドにて成るが、ナイトライドは耐酸化性なので上
記マスク材表面に酸化膜は形成されず、またナイトライ
ドをエッチングにて除去する時に酸化シリコン膜はエッ
チングされない。このため上記マスク材38の表面酸化膜
を除去する工程は不要であり、またエッチング工程にお
いてメモリセル領域を別のマスク材で覆う必要がなく工
程を簡略化することができる。
トライドにて成るが、ナイトライドは耐酸化性なので上
記マスク材表面に酸化膜は形成されず、またナイトライ
ドをエッチングにて除去する時に酸化シリコン膜はエッ
チングされない。このため上記マスク材38の表面酸化膜
を除去する工程は不要であり、またエッチング工程にお
いてメモリセル領域を別のマスク材で覆う必要がなく工
程を簡略化することができる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能である事は言うまでもない。
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能である事は言うまでもない。
例えば、本実施例に示すDRAMは１トランジスタ型のメ
モリセルを持つものとしたが、必ずしもこれに限定され
るものではなく、３トランジスタ型や４トランジスタ型
のメモリセルを適宜採用することができる。
モリセルを持つものとしたが、必ずしもこれに限定され
るものではなく、３トランジスタ型や４トランジスタ型
のメモリセルを適宜採用することができる。
また本実施例ではマスク材にナイトライドを採用した
が、必ずしもこれに限定されるものではなく、その他不
純物イオンを通過させない物質を適宜採用してもよいが
その場合には工程が複雑になることに留意する必要があ
る。
が、必ずしもこれに限定されるものではなく、その他不
純物イオンを通過させない物質を適宜採用してもよいが
その場合には工程が複雑になることに留意する必要があ
る。
さらに本実施例では、例えばアドレスデコーダのよう
な周辺回路領域のトランジスタのソース、ドレイン領域
を、メモリセルの蓄積容量形成後に形成するものとした
が、必ずしもこれに限定されるものではなく、その他高
速動作を要求される周辺回路領域にも適宜応用すること
も、また高速動作を要求されない周辺回路領域には適用
しないこともできる。
な周辺回路領域のトランジスタのソース、ドレイン領域
を、メモリセルの蓄積容量形成後に形成するものとした
が、必ずしもこれに限定されるものではなく、その他高
速動作を要求される周辺回路領域にも適宜応用すること
も、また高速動作を要求されない周辺回路領域には適用
しないこともできる。
以上の説明では主として本発明者によってなされた発
明を、その背景となった利用分野であるDRAMに適用する
場合について説明したが、本発明はそれに限定されるも
のではなく、擬似SRAM等の半導体記憶装置に広く利用す
ることができる。本発明は少なくともメモリセルを形成
するために熱処理を必要とする条件のものに適用するこ
とができる。
明を、その背景となった利用分野であるDRAMに適用する
場合について説明したが、本発明はそれに限定されるも
のではなく、擬似SRAM等の半導体記憶装置に広く利用す
ることができる。本発明は少なくともメモリセルを形成
するために熱処理を必要とする条件のものに適用するこ
とができる。
本願において開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば下記の通りであ
る。
よって得られる効果を簡単に説明すれば下記の通りであ
る。
すなわちメモリセル形成後に周辺回路構成用トランジ
スタを形成するため、メモリセルを形成するための熱影
響によって上記周辺回路構成用トランジスタのソース領
域及びドレイン領域が拡散される事態を防止できる。こ
れにより、上記トランジスタのジャンクションは浅く形
成され、周辺回路構成用トランジスタは短チャンネル効
果によるしきい値電圧低下を伴わずにそのチャンネル長
を短かくすることができ、その結果、周辺回路構成用ト
ランジスタのスイッチング動作すなわちアクセスのため
のデコード動作や論理動作の高速化を図ることができる
という効果がある。
スタを形成するため、メモリセルを形成するための熱影
響によって上記周辺回路構成用トランジスタのソース領
域及びドレイン領域が拡散される事態を防止できる。こ
れにより、上記トランジスタのジャンクションは浅く形
成され、周辺回路構成用トランジスタは短チャンネル効
果によるしきい値電圧低下を伴わずにそのチャンネル長
を短かくすることができ、その結果、周辺回路構成用ト
ランジスタのスイッチング動作すなわちアクセスのため
のデコード動作や論理動作の高速化を図ることができる
という効果がある。
またメモリセル形成後に周辺回路領域にパンチスルー
ストッパを形成するため、パンチスルーストッパもメモ
リセルを形成する時の熱の影響を受けないためパンチス
ルーストッパが周辺回路構成トランジスタのソース領域
及びドレイン領域内に向けて拡散することはなく、これ
によって両者の間には低濃度不純物領域が確実に介在す
ることになり、半導体基板もしくはウェル領域に対する
上記ソース領域及びドレイン領域の接合耐圧を良好に保
つことができるという効果がある。
ストッパを形成するため、パンチスルーストッパもメモ
リセルを形成する時の熱の影響を受けないためパンチス
ルーストッパが周辺回路構成トランジスタのソース領域
及びドレイン領域内に向けて拡散することはなく、これ
によって両者の間には低濃度不純物領域が確実に介在す
ることになり、半導体基板もしくはウェル領域に対する
上記ソース領域及びドレイン領域の接合耐圧を良好に保
つことができるという効果がある。
第１図は本発明の一実施例であるDRAMの縦断面図、 第２図（ａ）〜（ｆ）は第１図に示されるDRAMの製造工
程の一例を順次示す縦断面図である。 １……メモリセル領域、２……周辺回路領域、３……P-
型半導体基板、４……Ｐウェル領域、５……Ｎウェル領
域、６……チャンネルストッパ領域、７……素子間分離
領域、8,9……ソース領域またはドレイン領域、8A,9A…
…N+型半導体領域、8B,9B……N-型半導体領域、10……
ゲート電極、11……層間絶縁膜、12……ゲート絶縁膜、
26,27……ソース領域またはドレイン領域、26A,27A……
N+型半導体領域、26B.27B……N-型半導体領域、28……
ゲート電極、29,30……ソース領域またはドレイン領
域、29A,30A……P+型半導体領域、29B,30B……P-型半導
体領域、31……ゲート電極、、32……ワード線、38……
マスク材、41……パンチスルーストッパ領域、Ci……ス
タック型蓄積容量、Qi……Ｎチャンネル型選択MISFET、
Qn……Ｎチャンネル型MISFET、Qp……Ｐチャンネル型MI
SFET。
程の一例を順次示す縦断面図である。 １……メモリセル領域、２……周辺回路領域、３……P-
型半導体基板、４……Ｐウェル領域、５……Ｎウェル領
域、６……チャンネルストッパ領域、７……素子間分離
領域、8,9……ソース領域またはドレイン領域、8A,9A…
…N+型半導体領域、8B,9B……N-型半導体領域、10……
ゲート電極、11……層間絶縁膜、12……ゲート絶縁膜、
26,27……ソース領域またはドレイン領域、26A,27A……
N+型半導体領域、26B.27B……N-型半導体領域、28……
ゲート電極、29,30……ソース領域またはドレイン領
域、29A,30A……P+型半導体領域、29B,30B……P-型半導
体領域、31……ゲート電極、、32……ワード線、38……
マスク材、41……パンチスルーストッパ領域、Ci……ス
タック型蓄積容量、Qi……Ｎチャンネル型選択MISFET、
Qn……Ｎチャンネル型MISFET、Qp……Ｐチャンネル型MI
SFET。
Claims (1)
- 【請求項１】選択トランジスタと蓄積容量とを含むメモ
リセル及び上記メモリセルをアクセスするための周辺回
路が一つの半導体基板に形成された半導体記憶装置を製
造する方法において、 上記メモリセルに含まれる選択トランジスタ及び基板主
面上に第１電極層、誘電体膜及び第２電極層を積層して
形成したスタック構造の蓄積容量を完成した後に、上記
周辺回路を構成するための周辺回路構成用トランジスタ
のソース領域及びドレイン領域としての不純物領域を夫
々形成する工程と、前記周辺回路構成用トランジスタの
ためのパンチスルーストッパ領域を形成する工程とを有
することを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285124A JP2742272B2 (ja) | 1988-11-11 | 1988-11-11 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285124A JP2742272B2 (ja) | 1988-11-11 | 1988-11-11 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02130957A JPH02130957A (ja) | 1990-05-18 |
| JP2742272B2 true JP2742272B2 (ja) | 1998-04-22 |
Family
ID=17687426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285124A Expired - Lifetime JP2742272B2 (ja) | 1988-11-11 | 1988-11-11 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2742272B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666549B2 (ja) * | 1990-09-27 | 1997-10-22 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824163B2 (ja) * | 1986-03-26 | 1996-03-06 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
-
1988
- 1988-11-11 JP JP63285124A patent/JP2742272B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02130957A (ja) | 1990-05-18 |
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Legal Events
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