JP3272517B2 - 半導体装置の製造方法 - Google Patents
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、ＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎｓ
ｕｌａｔｏｒ）構造の半導体装置の製造方法に関するも
のである。
法に関し、特に、ＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎｓ
ｕｌａｔｏｒ）構造の半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術】半導体装置の中で、記憶情報のランダム
な入出力が可能なものとしてダイナミックランダムアク
セスメモリ（以下ＤＲＡＭと呼ぶ）が一般的に知られて
いる。このＤＲＡＭは、記憶情報を蓄積する記憶領域で
あるメモリセルアレイと、外部との入出力に必要な周辺
回路とから構成されている。
な入出力が可能なものとしてダイナミックランダムアク
セスメモリ（以下ＤＲＡＭと呼ぶ）が一般的に知られて
いる。このＤＲＡＭは、記憶情報を蓄積する記憶領域で
あるメモリセルアレイと、外部との入出力に必要な周辺
回路とから構成されている。
【０００３】ＤＲＡＭのメモリセルの構造としては、た
とえば、次のようなものがある。図３０は、一般的なＤ
ＲＡＭのメモリセルの断面図である。このメモリセル
は、典型的なスタックトタイプキャパシタを有するメモ
リセルである。
とえば、次のようなものがある。図３０は、一般的なＤ
ＲＡＭのメモリセルの断面図である。このメモリセル
は、典型的なスタックトタイプキャパシタを有するメモ
リセルである。
【０００４】図３０を参照して、メモリセルは、１つの
トランスファートランジスタと１つのスタックトタイプ
のキャパシタ（以下、スタックトタイプキャパシタと呼
ぶ）とを備える。
トランスファートランジスタと１つのスタックトタイプ
のキャパシタ（以下、スタックトタイプキャパシタと呼
ぶ）とを備える。
【０００５】トランスファーゲートトランジスタは、シ
リコン基板１の表面に形成された一対のソース・ドレイ
ン領域３０，３０と、シリコン基板１の表面上に絶縁層
を介して形成されたゲート電極（ワード線）６とを備え
る。
リコン基板１の表面に形成された一対のソース・ドレイ
ン領域３０，３０と、シリコン基板１の表面上に絶縁層
を介して形成されたゲート電極（ワード線）６とを備え
る。
【０００６】スタックトタイプキャパシタは、ゲート電
極６の上部から、フィールド分離膜４の上部にまで延在
し、かつその一部がソース・ドレイン領域３０，３０の
一方側に接続された下部電極（ストレージノード）９
と、下部電極９の表面上に形成された誘電体層９０２
と、さらにその表面上に形成された上部電極（セルプレ
ート）９０３とから構成される。
極６の上部から、フィールド分離膜４の上部にまで延在
し、かつその一部がソース・ドレイン領域３０，３０の
一方側に接続された下部電極（ストレージノード）９
と、下部電極９の表面上に形成された誘電体層９０２
と、さらにその表面上に形成された上部電極（セルプレ
ート）９０３とから構成される。
【０００７】ビット線１０は、ビット線コンタクト部１
００を通って、トランスファーゲートトランジスタの他
方のソース・ドレイン領域３０に接続される。
００を通って、トランスファーゲートトランジスタの他
方のソース・ドレイン領域３０に接続される。
【０００８】また、近年、ＳＯＩ構造を利用したトラン
ジスタの技術が確立されつつある。このようなＳＯＩ構
造のトランジスタは、配線／基板間の容量、いわゆる配
線容量が低減され、回路の動作速度が高速化されるとい
う特徴がある。またＣＭＯＳに適用した場合にはラッチ
アップ現象を防ぐこともできる。さらに、ショートチャ
ネル効果の低減、電流駆動能力の向上、サブスレッショ
ルド特性の向上など種々の利点を有している。
ジスタの技術が確立されつつある。このようなＳＯＩ構
造のトランジスタは、配線／基板間の容量、いわゆる配
線容量が低減され、回路の動作速度が高速化されるとい
う特徴がある。またＣＭＯＳに適用した場合にはラッチ
アップ現象を防ぐこともできる。さらに、ショートチャ
ネル効果の低減、電流駆動能力の向上、サブスレッショ
ルド特性の向上など種々の利点を有している。
【０００９】このため、ＳＯＩ構造をＤＲＡＭのメモリ
セルに適用することが考えられている。
セルに適用することが考えられている。
【００１０】
【発明が解決しようとする課題】ところが、ＳＯＩ構造
をＤＲＡＭのメモリセルに適用する段階で次のような問
題が生じた。
をＤＲＡＭのメモリセルに適用する段階で次のような問
題が生じた。
【００１１】図３１は、ＳＯＩ構造のメモリセルの製造
時の問題点を説明するための各製造工程における断面図
である。図３１において（ａ）〜（ｆ）は、第１〜第６
の工程を示すものである。これらの工程は、このメモリ
セルの製造工程のうちの主要な部分を適宜選んで示した
ものである。
時の問題点を説明するための各製造工程における断面図
である。図３１において（ａ）〜（ｆ）は、第１〜第６
の工程を示すものである。これらの工程は、このメモリ
セルの製造工程のうちの主要な部分を適宜選んで示した
ものである。
【００１２】図３１を参照して、（ａ）に示される第１
の工程においては、まず、シリコン基板１が準備され
る。そして、シリコン基板１を所定温度に加熱した状態
でシリコン基板１の上面から酸素イオンが注入され、そ
の後高温アニールが行なわれる。
の工程においては、まず、シリコン基板１が準備され
る。そして、シリコン基板１を所定温度に加熱した状態
でシリコン基板１の上面から酸素イオンが注入され、そ
の後高温アニールが行なわれる。
【００１３】これにより、シリコン基板１と酸素イオン
とが反応し、シリコン酸化物（ＳｉＯ2 ）よりなる絶縁
層２が形成される。それとともに酸素イオンの注入で生
じた欠陥が消失し、結晶性が回復することにより単結晶
よりなるシリコン層（以下ＳＯＩ層と呼ぶ）３が形成さ
れる。
とが反応し、シリコン酸化物（ＳｉＯ2 ）よりなる絶縁
層２が形成される。それとともに酸素イオンの注入で生
じた欠陥が消失し、結晶性が回復することにより単結晶
よりなるシリコン層（以下ＳＯＩ層と呼ぶ）３が形成さ
れる。
【００１４】その結果、元のシリコン基板の上部表面か
ら５０００〜１００００Åの深さ位置に絶縁層２が存在
し、そして、絶縁層２の上には、１０００Å程度の厚み
を有する第１導電型のＳＯＩ層３が存在することにな
る。
ら５０００〜１００００Åの深さ位置に絶縁層２が存在
し、そして、絶縁層２の上には、１０００Å程度の厚み
を有する第１導電型のＳＯＩ層３が存在することにな
る。
【００１５】そして、シリコン基板１の主表面にフィー
ルド酸化膜４が形成される。次に、図３１における
（ｂ）に示される第２の工程においては、まず、ＳＯＩ
層３の表面が熱酸化処理され、そのＳＯＩ層３の上部表
面にゲート酸化膜５が形成される。このゲート酸化膜５
は１００Å程度の厚みを有する。ここで、ＳＯＩ層３の
厚みがゲート酸化膜５の分だけ減少することになる。そ
して、ゲート酸化膜５上にポリシリコンよりなるゲート
電極層６０が形成される。
ルド酸化膜４が形成される。次に、図３１における
（ｂ）に示される第２の工程においては、まず、ＳＯＩ
層３の表面が熱酸化処理され、そのＳＯＩ層３の上部表
面にゲート酸化膜５が形成される。このゲート酸化膜５
は１００Å程度の厚みを有する。ここで、ＳＯＩ層３の
厚みがゲート酸化膜５の分だけ減少することになる。そ
して、ゲート酸化膜５上にポリシリコンよりなるゲート
電極層６０が形成される。
【００１６】次に、図３１における（ｃ）に示される第
３の工程においては、フィールド酸化膜４，４の間の中
央部の上方の位置のゲート電極層６０上に形成されたレ
ジストパターン（図示せず）をマスクとして用いて、ゲ
ート電極層６０およびゲート酸化膜５がエッチング除去
されてパターニングされる。このパターニングにより、
ゲート電極６が形成される。
３の工程においては、フィールド酸化膜４，４の間の中
央部の上方の位置のゲート電極層６０上に形成されたレ
ジストパターン（図示せず）をマスクとして用いて、ゲ
ート電極層６０およびゲート酸化膜５がエッチング除去
されてパターニングされる。このパターニングにより、
ゲート電極６が形成される。
【００１７】この場合のパターニング時においても、エ
ッチング除去されたゲート電極層６０下のＳＯＩ層３が
エッチングの影響により削られる。
ッチング除去されたゲート電極層６０下のＳＯＩ層３が
エッチングの影響により削られる。
【００１８】次に、図３１における（ｄ）に示される第
４の工程においては、まず、ＳＯＩ層３におけるゲート
電極６下側の領域をフィールド絶縁膜４，４の対向方向
に挟む一対の領域のうちの一方の領域にイオン注入がな
されることにより、第２導電型の第１の不純物領域（ド
レイン領域またはソース領域）３１が形成される。
４の工程においては、まず、ＳＯＩ層３におけるゲート
電極６下側の領域をフィールド絶縁膜４，４の対向方向
に挟む一対の領域のうちの一方の領域にイオン注入がな
されることにより、第２導電型の第１の不純物領域（ド
レイン領域またはソース領域）３１が形成される。
【００１９】そして、ＳＯＩ層３、ゲート電極６および
フィールド酸化膜４，４の表面を覆うように層間絶縁層
７１が形成される。そして、第１の不純物領域３１上の
層間絶縁層７１がエッチング除去されてコンタクトホー
ル７１０が形成される。
フィールド酸化膜４，４の表面を覆うように層間絶縁層
７１が形成される。そして、第１の不純物領域３１上の
層間絶縁層７１がエッチング除去されてコンタクトホー
ル７１０が形成される。
【００２０】このコンタクトホール７１０の形成時にも
エッチングの影響によりＳＯＩ層３が削られる。そし
て、コンタクトホール７１０を通ってＳＯＩ層３に接触
するように、層間絶縁層７１の表面上にポリシリコンよ
りなるビット線層１００が形成される。
エッチングの影響によりＳＯＩ層３が削られる。そし
て、コンタクトホール７１０を通ってＳＯＩ層３に接触
するように、層間絶縁層７１の表面上にポリシリコンよ
りなるビット線層１００が形成される。
【００２１】次に、図３１における（ｅ）に示される第
５の工程においては、所定形状のレジストパターン（図
示せず）をマスクとしてビット線層１００がエッチング
除去されてパターニングされる。このパターニングの際
には、ＳＯＩ層３におけるゲート電極６の下側の領域を
介して第１の不純物領域３１に対向する領域の上の層間
絶縁層７１も同時にエッチング除去される。それは、ポ
リシリコンのビット線層１００と比べて層間絶縁層７１
が削られやすいからである。
５の工程においては、所定形状のレジストパターン（図
示せず）をマスクとしてビット線層１００がエッチング
除去されてパターニングされる。このパターニングの際
には、ＳＯＩ層３におけるゲート電極６の下側の領域を
介して第１の不純物領域３１に対向する領域の上の層間
絶縁層７１も同時にエッチング除去される。それは、ポ
リシリコンのビット線層１００と比べて層間絶縁層７１
が削られやすいからである。
【００２２】このように層間絶縁層７１が削られること
に伴って、層間絶縁層７１の削られた部分の下のＳＯＩ
層３も露出して削られる。
に伴って、層間絶縁層７１の削られた部分の下のＳＯＩ
層３も露出して削られる。
【００２３】次に、図３１における（ｆ）に示される第
６の工程においては、まず、露出したＳＯＩ層３内にイ
オン注入がなされ、第２導電型の不純物領域３２が形成
される。そして、層間絶縁層７２が形成される。そし
て、ＳＯＩ層３におけるゲート電極層６の下側の領域を
介して第１の不純物領域３１に対向する領域の上の層間
絶縁層７２がエッチング除去されてコンタクトホール７
２０が形成される。このコンタクトホール７２０の形成
時においてもエッチングの影響によりＳＯＩ層３が削ら
れる。
６の工程においては、まず、露出したＳＯＩ層３内にイ
オン注入がなされ、第２導電型の不純物領域３２が形成
される。そして、層間絶縁層７２が形成される。そし
て、ＳＯＩ層３におけるゲート電極層６の下側の領域を
介して第１の不純物領域３１に対向する領域の上の層間
絶縁層７２がエッチング除去されてコンタクトホール７
２０が形成される。このコンタクトホール７２０の形成
時においてもエッチングの影響によりＳＯＩ層３が削ら
れる。
【００２４】そして、コンタクトホール７２０を通って
ＳＯＩ層３に接触するように層間絶縁層７２の表面上に
下部電極層が形成され、その下部電極層がパターニング
されてストレージノード（下部電極）９が形成される。
ＳＯＩ層３に接触するように層間絶縁層７２の表面上に
下部電極層が形成され、その下部電極層がパターニング
されてストレージノード（下部電極）９が形成される。
【００２５】この第６の工程の後、ストレージノード９
の上に誘電体層およびセルプレート（上部電極）が順次
形成される。
の上に誘電体層およびセルプレート（上部電極）が順次
形成される。
【００２６】このように、ＳＯＩ構造をＤＲＡＭのメモ
リセルに適用する場合には、メモリセルの製造の際にＳ
ＯＩ層３の厚みが減少し、最悪の場合にはＳＯＩ層３に
貫通孔が生じるという問題があった。このようにＳＯＩ
層３の厚みが減少する原因をまとめると次のようにな
る。
リセルに適用する場合には、メモリセルの製造の際にＳ
ＯＩ層３の厚みが減少し、最悪の場合にはＳＯＩ層３に
貫通孔が生じるという問題があった。このようにＳＯＩ
層３の厚みが減少する原因をまとめると次のようにな
る。
【００２７】まず、ゲート酸化膜５の形成時の熱酸化に
よりＳＯＩ層３の厚みが減少する。そして、ゲート電極
層６０のパターニング時にＳＯＩ層３が削られる。そし
て、コンタクトホール７１０，７２０の形成時にもＳＯ
Ｉ層３が削られる。そして、ビット線層８０等のゲート
電極直上に存在する導電層のパターニング時にもＳＯＩ
層３が削られる。
よりＳＯＩ層３の厚みが減少する。そして、ゲート電極
層６０のパターニング時にＳＯＩ層３が削られる。そし
て、コンタクトホール７１０，７２０の形成時にもＳＯ
Ｉ層３が削られる。そして、ビット線層８０等のゲート
電極直上に存在する導電層のパターニング時にもＳＯＩ
層３が削られる。
【００２８】なお、不純物領域をＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とする場合には、サ
イドウォールのエッチング時にもＳＯＩ層３が削られ
る。
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とする場合には、サ
イドウォールのエッチング時にもＳＯＩ層３が削られ
る。
【００２９】このように、ＳＯＩ構造をＤＲＡＭのメモ
リセルに適用した場合には、製造工程において、ＳＯＩ
層の厚みが大幅に失われるという問題がある。このよう
な問題が生じた場合には、たとえばＳＯＩ層とこれに接
触するストレージノード等の導電層との間の接触不良が
生じるなど様々な問題が生じる。
リセルに適用した場合には、製造工程において、ＳＯＩ
層の厚みが大幅に失われるという問題がある。このよう
な問題が生じた場合には、たとえばＳＯＩ層とこれに接
触するストレージノード等の導電層との間の接触不良が
生じるなど様々な問題が生じる。
【００３０】この発明は、このような問題を解決するた
めになされたものであり、製造工程においてＳＯＩ層の
削れ量を抑制することを可能とする半導体装置の製造方
法を提供することを目的とする。
めになされたものであり、製造工程においてＳＯＩ層の
削れ量を抑制することを可能とする半導体装置の製造方
法を提供することを目的とする。
【００３１】
【課題を解決するための手段】請求項１に記載の本発明
は、半導体装置の製造方法であって、以下の工程を備え
る。
は、半導体装置の製造方法であって、以下の工程を備え
る。
【００３２】半導体基板の主表面上に第１の絶縁層を介
在して第１導電型の半導体層を形成する。半導体層の表
面上にゲート絶縁層を介在してゲート電極層を形成す
る。ゲート電極層およびゲート絶縁層をエッチングして
半導体層の第１の一部表面を露出させる。第１の一部表
面下の半導体層内に第２導電型の第１の不純物領域を形
成する。ゲート電極層を覆い、かつ第１の一部表面に達
する第１のコンタクトホールを有する第２の絶縁層を形
成する。第２の絶縁層の表面を覆い、かつ第１のコンタ
クトホールを介して第１の一部表面に接続された第１の
導電層を形成する。第１の導電層および第２の絶縁層を
エッチングしてゲート電極層の表面の一部を露出させ
る。ゲート電極層およびゲート絶縁層をエッチングして
半導体層の第２の一部表面を露出させる。ゲート電極層
および第１の導電層を覆い、かつ第２の一部表面に達す
る第２のコンタクトホールを有する第３の絶縁層を形成
する。第３の絶縁層の表面を覆い、かつ第２のコンタク
トホールを介して第２の一部表面に接続された第２の導
電層を形成する。第２の一部表面下の半導体層内に第２
導電型の第２の不純物領域を形成する。
在して第１導電型の半導体層を形成する。半導体層の表
面上にゲート絶縁層を介在してゲート電極層を形成す
る。ゲート電極層およびゲート絶縁層をエッチングして
半導体層の第１の一部表面を露出させる。第１の一部表
面下の半導体層内に第２導電型の第１の不純物領域を形
成する。ゲート電極層を覆い、かつ第１の一部表面に達
する第１のコンタクトホールを有する第２の絶縁層を形
成する。第２の絶縁層の表面を覆い、かつ第１のコンタ
クトホールを介して第１の一部表面に接続された第１の
導電層を形成する。第１の導電層および第２の絶縁層を
エッチングしてゲート電極層の表面の一部を露出させ
る。ゲート電極層およびゲート絶縁層をエッチングして
半導体層の第２の一部表面を露出させる。ゲート電極層
および第１の導電層を覆い、かつ第２の一部表面に達す
る第２のコンタクトホールを有する第３の絶縁層を形成
する。第３の絶縁層の表面を覆い、かつ第２のコンタク
トホールを介して第２の一部表面に接続された第２の導
電層を形成する。第２の一部表面下の半導体層内に第２
導電型の第２の不純物領域を形成する。
【００３３】請求項２に記載の本発明は、半導体装置の
製造方法であって、以下の工程を備える。
製造方法であって、以下の工程を備える。
【００３４】半導体基板の主表面上に第１の絶縁層を介
在して第１導電型の半導体層を形成する。半導体層の表
面上にゲート絶縁層を介在してゲート電極層を形成す
る。ゲート電極層およびゲート絶縁層をエッチングして
半導体層の第１の一部表面を露出させる。第１の一部表
面下の半導体層内に第２導電型の第１の不純物領域を形
成する。ゲート電極層を覆い、かつ第１の一部表面に達
する第１のコンタクトホールを有する第２の絶縁層を形
成する。第２の絶縁層の表面を覆い、かつ第１のコンタ
クトホールを介して第１の一部表面に接続された第１の
導電層を形成する。第１の導電層、第２の導電層、ゲー
ト電極層およびゲート絶縁層をエッチングして半導体層
の第２の一部表面を露出させる。ゲート電極層および第
１の導電層を覆い、かつ第２の一部表面に達する第２の
コンタクトホールを有する第３の絶縁層を形成する。第
３の絶縁層の表面を覆い、かつ第２のコンタクトホール
を介して第２の一部表面に接続された第２の導電層を形
成する。第２の一部表面下の半導体層内に第２導電型の
第２の不純物領域を形成する。
在して第１導電型の半導体層を形成する。半導体層の表
面上にゲート絶縁層を介在してゲート電極層を形成す
る。ゲート電極層およびゲート絶縁層をエッチングして
半導体層の第１の一部表面を露出させる。第１の一部表
面下の半導体層内に第２導電型の第１の不純物領域を形
成する。ゲート電極層を覆い、かつ第１の一部表面に達
する第１のコンタクトホールを有する第２の絶縁層を形
成する。第２の絶縁層の表面を覆い、かつ第１のコンタ
クトホールを介して第１の一部表面に接続された第１の
導電層を形成する。第１の導電層、第２の導電層、ゲー
ト電極層およびゲート絶縁層をエッチングして半導体層
の第２の一部表面を露出させる。ゲート電極層および第
１の導電層を覆い、かつ第２の一部表面に達する第２の
コンタクトホールを有する第３の絶縁層を形成する。第
３の絶縁層の表面を覆い、かつ第２のコンタクトホール
を介して第２の一部表面に接続された第２の導電層を形
成する。第２の一部表面下の半導体層内に第２導電型の
第２の不純物領域を形成する。
【００３５】請求項３に記載の本発明は、半導体装置の
製造方法であって、以下の工程を備える。
製造方法であって、以下の工程を備える。
【００３６】半導体基板の主表面上に第１の絶縁層を介
在して第１導電型の半導体層を形成する。半導体層の表
面上にゲート絶縁層を介在してゲート電極層を形成す
る。ゲート電極層の表面における第１の領域を覆い、そ
の第１の領域を挟む第２および第３の領域を露出させる
レジストパターンを形成する。レジストパターンをマス
クとして用いて、半導体層内に第２導電型の不純物を注
入することによって第２導電型の第１および第２の不純
物領域を形成する。ゲート電極層およびゲート絶縁層を
エッチングして、第１の不純物領域の表面を露出させ
る。ゲート電極層を覆い、かつ第１の不純物領域に達す
る第１のコンタクトホールを有する第２の絶縁層を形成
する。第２の絶縁層の表面を覆い、かつ第１のコンタク
トホールを介して第１の不純物領域に接続された第１の
導電層を形成する。第１の導電層および第２の絶縁層を
エッチングしてゲート電極層の表面の一部を露出させ
る。ゲート電極層およびゲート絶縁層をエッチングして
第２の不純物領域を露出させる。ゲート電極層および第
１の導電層を覆い、かつ第２の不純物領域に達する第２
のコンタクトホールを有する第３の絶縁層を形成する。
第３の絶縁層の表面を覆い、かつ第２のコンタクトホー
ルを介して第２の不純物領域に接続された第２の導電層
を形成する。
在して第１導電型の半導体層を形成する。半導体層の表
面上にゲート絶縁層を介在してゲート電極層を形成す
る。ゲート電極層の表面における第１の領域を覆い、そ
の第１の領域を挟む第２および第３の領域を露出させる
レジストパターンを形成する。レジストパターンをマス
クとして用いて、半導体層内に第２導電型の不純物を注
入することによって第２導電型の第１および第２の不純
物領域を形成する。ゲート電極層およびゲート絶縁層を
エッチングして、第１の不純物領域の表面を露出させ
る。ゲート電極層を覆い、かつ第１の不純物領域に達す
る第１のコンタクトホールを有する第２の絶縁層を形成
する。第２の絶縁層の表面を覆い、かつ第１のコンタク
トホールを介して第１の不純物領域に接続された第１の
導電層を形成する。第１の導電層および第２の絶縁層を
エッチングしてゲート電極層の表面の一部を露出させ
る。ゲート電極層およびゲート絶縁層をエッチングして
第２の不純物領域を露出させる。ゲート電極層および第
１の導電層を覆い、かつ第２の不純物領域に達する第２
のコンタクトホールを有する第３の絶縁層を形成する。
第３の絶縁層の表面を覆い、かつ第２のコンタクトホー
ルを介して第２の不純物領域に接続された第２の導電層
を形成する。
【００３７】請求項４に記載の本発明は、半導体装置の
製造方法であって、以下の工程を備える。
製造方法であって、以下の工程を備える。
【００３８】半導体基板の主表面上に第１の絶縁層を介
在して第１導電型の半導体層を形成する。半導体層の表
面上にゲート絶縁層を介在してゲート電極層を形成す
る。ゲート電極層およびゲート絶縁層をエッチングして
半導体層の第１の一部表面を露出させる。第１の一部表
面下の半導体層内に第２導電型の第１の不純物領域を形
成する。ゲート電極層を覆い、かつ第１の一部表面に達
する第１のコンタクトホールを有する第２の絶縁層を形
成する。第２の絶縁層の表面を覆い、かつ第１のコンタ
クトホールを介して第１の一部表面に接続された第１の
導電層を形成する。第１の導電層および第２の絶縁層を
エッチングしてゲート電極層の表面の一部を露出させ
る。ゲート電極層およびゲート絶縁層をエッチングして
半導体層の第２の一部表面を露出させる。第２の一部表
面下の半導体層内に第２導電型の第２の不純物領域を形
成する。第２の不純物領域の表面に開口し、半導体層お
よび第１の絶縁層を貫通して半導体基板内に達する溝を
形成する。溝の内表面に第２の導電層を形成する。
在して第１導電型の半導体層を形成する。半導体層の表
面上にゲート絶縁層を介在してゲート電極層を形成す
る。ゲート電極層およびゲート絶縁層をエッチングして
半導体層の第１の一部表面を露出させる。第１の一部表
面下の半導体層内に第２導電型の第１の不純物領域を形
成する。ゲート電極層を覆い、かつ第１の一部表面に達
する第１のコンタクトホールを有する第２の絶縁層を形
成する。第２の絶縁層の表面を覆い、かつ第１のコンタ
クトホールを介して第１の一部表面に接続された第１の
導電層を形成する。第１の導電層および第２の絶縁層を
エッチングしてゲート電極層の表面の一部を露出させ
る。ゲート電極層およびゲート絶縁層をエッチングして
半導体層の第２の一部表面を露出させる。第２の一部表
面下の半導体層内に第２導電型の第２の不純物領域を形
成する。第２の不純物領域の表面に開口し、半導体層お
よび第１の絶縁層を貫通して半導体基板内に達する溝を
形成する。溝の内表面に第２の導電層を形成する。
【００３９】請求項５に記載の本発明は、半導体装置の
製造方法であって、以下の工程を備える。
製造方法であって、以下の工程を備える。
【００４０】半導体基板の主表面上に第１の絶縁層を介
在して第１導電型の半導体層を形成する。半導体層の表
面上にゲート絶縁層を介在してゲート電極層を形成す
る。ゲート電極層およびゲート絶縁層をエッチングして
半導体層の第１の一部表面を露出させる。第１の一部表
面下の半導体層内に第２導電型の第１の不純物領域を形
成する。ゲート電極層を覆い、かつ第１の一部表面に達
する第１のコンタクトホールを有する第２の絶縁層を形
成する。第２の絶縁層の表面を覆い、かつ第１のコンタ
クトホールを介して第１の一部表面に接続された第１の
導電層を形成する。第１の導電層、第２の絶縁層、ゲー
ト電極層およびゲート絶縁層をエッチングして半導体層
の第２の一部表面を露出させる。第２の一部表面下の半
導体層内に第２導電型の第２の不純物領域を形成する。
第２の不純物領域の表面に開口し、半導体層および第１
の絶縁層を貫通して半導体基板内に達する溝を形成す
る。溝の内表面に第２の導電層を形成する。
在して第１導電型の半導体層を形成する。半導体層の表
面上にゲート絶縁層を介在してゲート電極層を形成す
る。ゲート電極層およびゲート絶縁層をエッチングして
半導体層の第１の一部表面を露出させる。第１の一部表
面下の半導体層内に第２導電型の第１の不純物領域を形
成する。ゲート電極層を覆い、かつ第１の一部表面に達
する第１のコンタクトホールを有する第２の絶縁層を形
成する。第２の絶縁層の表面を覆い、かつ第１のコンタ
クトホールを介して第１の一部表面に接続された第１の
導電層を形成する。第１の導電層、第２の絶縁層、ゲー
ト電極層およびゲート絶縁層をエッチングして半導体層
の第２の一部表面を露出させる。第２の一部表面下の半
導体層内に第２導電型の第２の不純物領域を形成する。
第２の不純物領域の表面に開口し、半導体層および第１
の絶縁層を貫通して半導体基板内に達する溝を形成す
る。溝の内表面に第２の導電層を形成する。
【００４１】請求項６に記載の本発明は、半導体装置の
製造方法であって、以下の工程を備える。
製造方法であって、以下の工程を備える。
【００４２】半導体基板の主表面上に第１の絶縁層を介
在して第１導電型の半導体層を形成する。半導体層の表
面上にゲート絶縁層を介在してゲート電極層を形成す
る。ゲート電極層の表面における第１の領域を覆い、そ
の第１の領域を挟む第２および第３の領域を露出させる
レジストパターンを形成する。レジストパターンをマス
クとして用いて、半導体層内に第２導電型の不純物を注
入することによって第２導電型の第１および第２の不純
物領域を形成する。ゲート電極層およびゲート絶縁層を
エッチングして、第１の不純物領域の表面を露出させ
る。ゲート電極層を覆い、かつ第１の不純物領域に達す
る第１のコンタクトホールを有する第２の絶縁層を形成
する。第２の絶縁層の表面を覆い、かつ第１のコンタク
トホールを介して第１の不純物領域に接続された第１の
導電層を形成する。第１の導電層および第２の絶縁層を
エッチングしてゲート電極層の表面の一部を露出させ
る。ゲート電極層およびゲート絶縁層をエッチングして
第２の不純物領域を露出させる。第２の不純物領域の表
面に開口し、半導体層および第１の絶縁層を貫通して半
導体基板内に達する溝を形成する。溝の内表面に第２の
導電層を形成する。
在して第１導電型の半導体層を形成する。半導体層の表
面上にゲート絶縁層を介在してゲート電極層を形成す
る。ゲート電極層の表面における第１の領域を覆い、そ
の第１の領域を挟む第２および第３の領域を露出させる
レジストパターンを形成する。レジストパターンをマス
クとして用いて、半導体層内に第２導電型の不純物を注
入することによって第２導電型の第１および第２の不純
物領域を形成する。ゲート電極層およびゲート絶縁層を
エッチングして、第１の不純物領域の表面を露出させ
る。ゲート電極層を覆い、かつ第１の不純物領域に達す
る第１のコンタクトホールを有する第２の絶縁層を形成
する。第２の絶縁層の表面を覆い、かつ第１のコンタク
トホールを介して第１の不純物領域に接続された第１の
導電層を形成する。第１の導電層および第２の絶縁層を
エッチングしてゲート電極層の表面の一部を露出させ
る。ゲート電極層およびゲート絶縁層をエッチングして
第２の不純物領域を露出させる。第２の不純物領域の表
面に開口し、半導体層および第１の絶縁層を貫通して半
導体基板内に達する溝を形成する。溝の内表面に第２の
導電層を形成する。
【００４３】
【作用】請求項１に記載の本発明によれば、最初にゲー
ト電極層をエッチングする際に、後で第２の不純物領域
が形成される予定の半導体層の部分の上のゲート電極層
が残される。
ト電極層をエッチングする際に、後で第２の不純物領域
が形成される予定の半導体層の部分の上のゲート電極層
が残される。
【００４４】そして、第１の導電層の形成後における半
導体層の第２の一部表面上側のエッチングは、第１の導
電層および第２の絶縁層がエッチングされる第１の段階
と、その後でゲート電極層およびゲート絶縁層がエッチ
ングされる第２の段階との２段階で行なわれる。
導体層の第２の一部表面上側のエッチングは、第１の導
電層および第２の絶縁層がエッチングされる第１の段階
と、その後でゲート電極層およびゲート絶縁層がエッチ
ングされる第２の段階との２段階で行なわれる。
【００４５】したがって、半導体層の第２の一部表面
は、２段階目のゲート電極層のエッチング時においてエ
ッチングの影響を受けるが、その前の１段階目の第１の
導電層のエッチングの際には、エッチングの影響を受け
ない。
は、２段階目のゲート電極層のエッチング時においてエ
ッチングの影響を受けるが、その前の１段階目の第１の
導電層のエッチングの際には、エッチングの影響を受け
ない。
【００４６】また、第２段階のエッチングにおいては、
ゲート電極層の表面から半導体層表面までの間の短い距
離がエッチングされる。したがって、エッチング量の調
節が容易であり、このため、半導体層の表面でエッチン
グを止めやすい。
ゲート電極層の表面から半導体層表面までの間の短い距
離がエッチングされる。したがって、エッチング量の調
節が容易であり、このため、半導体層の表面でエッチン
グを止めやすい。
【００４７】請求項２に記載の本発明によれば、最初に
ゲート電極層をエッチングする際に、後で第２の不純物
領域が形成される予定の半導体層の部分の上のゲート電
極層が残される。
ゲート電極層をエッチングする際に、後で第２の不純物
領域が形成される予定の半導体層の部分の上のゲート電
極層が残される。
【００４８】そして、第１の導電層の形成後における半
導体層の第２の一部表面上側のエッチングにおいては、
第１の導電層、第２の絶縁層、ゲート電極層およびゲー
ト絶縁層が１段階でエッチングされる。
導体層の第２の一部表面上側のエッチングにおいては、
第１の導電層、第２の絶縁層、ゲート電極層およびゲー
ト絶縁層が１段階でエッチングされる。
【００４９】したがって、半導体層の第２の一部表面
は、半導体層の第２の一部表面を露出させる工程におい
て、ゲート電極層がエッチングされる際にそのエッチン
グの影響を受けるが、第１の導電層がエッチングされる
際にはそのエッチングの影響を受けない。
は、半導体層の第２の一部表面を露出させる工程におい
て、ゲート電極層がエッチングされる際にそのエッチン
グの影響を受けるが、第１の導電層がエッチングされる
際にはそのエッチングの影響を受けない。
【００５０】請求項３に記載の本発明によれば、ゲート
電極層の表面における第２および第３の領域を露出させ
るレジストパターンをマスクとして用いて、半導体層内
に不純物が注入される。これにより、ゲート電極層をエ
ッチングする前に半導体層内に第１および第２の不純物
領域が同時に形成される。このため、ゲート電極層のエ
ッチング後に不純物領域を形成する必要がない。
電極層の表面における第２および第３の領域を露出させ
るレジストパターンをマスクとして用いて、半導体層内
に不純物が注入される。これにより、ゲート電極層をエ
ッチングする前に半導体層内に第１および第２の不純物
領域が同時に形成される。このため、ゲート電極層のエ
ッチング後に不純物領域を形成する必要がない。
【００５１】そして、最初にゲート電極層をエッチング
する際に、第２の不純物領域の上側のゲート電極層が残
される。
する際に、第２の不純物領域の上側のゲート電極層が残
される。
【００５２】そして、第１の導電層の形成後における第
２の不純物領域の上側のエッチングは、第１の導電層お
よび第２の絶縁層がエッチングされる第１の段階と、そ
の後でゲート電極層およびゲート絶縁層がエッチングさ
れる第２の段階との２段階で行なわれる。
２の不純物領域の上側のエッチングは、第１の導電層お
よび第２の絶縁層がエッチングされる第１の段階と、そ
の後でゲート電極層およびゲート絶縁層がエッチングさ
れる第２の段階との２段階で行なわれる。
【００５３】したがって、半導体層の第２の不純物領域
は、２段階目のゲート電極層の２回目のエッチング時に
おいてエッチングの影響を受けるが、その前の１段階目
の第１の導電層のエッチングの際にはエッチングの影響
を受けない。
は、２段階目のゲート電極層の２回目のエッチング時に
おいてエッチングの影響を受けるが、その前の１段階目
の第１の導電層のエッチングの際にはエッチングの影響
を受けない。
【００５４】また、第２段階のエッチングにおいては、
ゲート電極層の表面から半導体層表面までの間の短い距
離がエッチングされる。したがって、エッチング量の調
節が容易であり、そのために、半導体層の表面でエッチ
ングを止めやすい。
ゲート電極層の表面から半導体層表面までの間の短い距
離がエッチングされる。したがって、エッチング量の調
節が容易であり、そのために、半導体層の表面でエッチ
ングを止めやすい。
【００５５】請求項４に記載の本発明によれば、最初に
ゲート電極層をエッチングする際に、後で第２の不純物
領域が形成される予定の半導体層の部分の上のゲート電
極層が残される。
ゲート電極層をエッチングする際に、後で第２の不純物
領域が形成される予定の半導体層の部分の上のゲート電
極層が残される。
【００５６】そして、第１の導電層の形成後における半
導体層の第２の一部表面上側のエッチングは、第１の導
電層および第２の絶縁層がエッチングされる第１の段階
と、その後でゲート電極層およびゲート絶縁層がエッチ
ングされる第２の段階との２段階で行なわれる。
導体層の第２の一部表面上側のエッチングは、第１の導
電層および第２の絶縁層がエッチングされる第１の段階
と、その後でゲート電極層およびゲート絶縁層がエッチ
ングされる第２の段階との２段階で行なわれる。
【００５７】したがって、半導体層の第２の一部表面
は、２段階目のゲート電極層の２回目のエッチング時に
おいてエッチングの影響を受けるが、その前の１段階目
の第１の半導体層のエッチングの際にはエッチングの影
響を受けない。
は、２段階目のゲート電極層の２回目のエッチング時に
おいてエッチングの影響を受けるが、その前の１段階目
の第１の半導体層のエッチングの際にはエッチングの影
響を受けない。
【００５８】また、第２段階のエッチングにおいては、
ゲート電極層の表面から半導体層表面までの間の短い距
離がエッチングされる。したがって、エッチング量の調
節が容易であり、このために、半導体層の表面でエッチ
ングを止めやすい。
ゲート電極層の表面から半導体層表面までの間の短い距
離がエッチングされる。したがって、エッチング量の調
節が容易であり、このために、半導体層の表面でエッチ
ングを止めやすい。
【００５９】そして、第２の不純物領域の形成後、その
第２の不純物領域の表面に開口し、半導体基板内に達す
る溝が形成され、その溝の内表面に第２の導電層が形成
される。したがって、トレンチキャパシタタイプの半導
体装置が形成される。
第２の不純物領域の表面に開口し、半導体基板内に達す
る溝が形成され、その溝の内表面に第２の導電層が形成
される。したがって、トレンチキャパシタタイプの半導
体装置が形成される。
【００６０】このようにトレンチキャパシタタイプの半
導体装置において、エッチングによる半導体層の厚みの
減少が抑制される。
導体装置において、エッチングによる半導体層の厚みの
減少が抑制される。
【００６１】請求項５に記載の本発明によれば、最初に
ゲート電極層をエッチングする際に、後で第２の不純物
領域が形成される予定の半導体層の部分の上のゲート電
極層が残される。
ゲート電極層をエッチングする際に、後で第２の不純物
領域が形成される予定の半導体層の部分の上のゲート電
極層が残される。
【００６２】そして、第１の導電層の形成後における半
導体層の第２の一部表面上側のエッチングにおいては、
第１の導電層、第２の絶縁層、ゲート電極層およびゲー
ト絶縁層が１段階でエッチングされる。
導体層の第２の一部表面上側のエッチングにおいては、
第１の導電層、第２の絶縁層、ゲート電極層およびゲー
ト絶縁層が１段階でエッチングされる。
【００６３】したがって、半導体層の第２の一部表面
は、その第２の一部表面を露出させる工程において、ゲ
ート電極層がエッチングされる際にエッチングの影響を
受けるが、第１の導電層がエッチングする際にはそのエ
ッチングの影響を受けない。
は、その第２の一部表面を露出させる工程において、ゲ
ート電極層がエッチングされる際にエッチングの影響を
受けるが、第１の導電層がエッチングする際にはそのエ
ッチングの影響を受けない。
【００６４】そして、第２の不純物領域が形成された
後、その第２の不純物領域の表面に開口し、半導体基板
内に達する溝が形成され、その溝の内表面に第２の導電
層が形成される。したがって、トレンチキャパシタタイ
プの半導体装置が形成される。
後、その第２の不純物領域の表面に開口し、半導体基板
内に達する溝が形成され、その溝の内表面に第２の導電
層が形成される。したがって、トレンチキャパシタタイ
プの半導体装置が形成される。
【００６５】このようにトレンチキャパシタタイプの半
導体装置において、エッチングによる半導体層の厚みの
減少が抑制される。
導体装置において、エッチングによる半導体層の厚みの
減少が抑制される。
【００６６】請求項６に記載の本発明によれば、ゲート
電極層の表面における第２および第３の表面を露出させ
るレジストパターンをマスクとして用いて半導体層内に
不純物が注入される。これにより、ゲート電極層をエッ
チングする前に半導体層内に第１および第２の不純物領
域が同時に形成される。このため、ゲート電極層のエッ
チング後に不純物領域を形成する必要がない。
電極層の表面における第２および第３の表面を露出させ
るレジストパターンをマスクとして用いて半導体層内に
不純物が注入される。これにより、ゲート電極層をエッ
チングする前に半導体層内に第１および第２の不純物領
域が同時に形成される。このため、ゲート電極層のエッ
チング後に不純物領域を形成する必要がない。
【００６７】そして、最初にゲート電極層をエッチング
する際に、第２の不純物領域の上側のゲート電極層が残
される。
する際に、第２の不純物領域の上側のゲート電極層が残
される。
【００６８】そして、第１の導電層の形成後における半
導体層の第２の不純物領域の上側のエッチングは、第１
の導電層および第２の絶縁層がエッチングされる第１の
段階と、その後でゲート電極層およびゲート絶縁層がエ
ッチングされる第２の段階との２段階で行なわれる。
導体層の第２の不純物領域の上側のエッチングは、第１
の導電層および第２の絶縁層がエッチングされる第１の
段階と、その後でゲート電極層およびゲート絶縁層がエ
ッチングされる第２の段階との２段階で行なわれる。
【００６９】したがって、半導体層の第２の不純物領域
は、２段階目のゲート電極層の２回目のエッチング時に
おいてエッチングの影響を受けるが、その前の１段階目
の第１の導電層のエッチングの際にはそのエッチングの
影響を受けない。
は、２段階目のゲート電極層の２回目のエッチング時に
おいてエッチングの影響を受けるが、その前の１段階目
の第１の導電層のエッチングの際にはそのエッチングの
影響を受けない。
【００７０】また、第２段階のエッチングにおいては、
ゲート電極層の表面から半導体層表面までの間の短い距
離がエッチングされる。したがって、エッチング量の調
節が容易であり、このために、半導体層の表面でエッチ
ングを止めやすい。
ゲート電極層の表面から半導体層表面までの間の短い距
離がエッチングされる。したがって、エッチング量の調
節が容易であり、このために、半導体層の表面でエッチ
ングを止めやすい。
【００７１】そして、第２の不純物領域の表面に開口
し、半導体基板内に達する溝が形成され、その溝の内表
面に第２の導電層が形成される。したがって、トレンチ
キャパシタタイプの半導体装置が形成される。
し、半導体基板内に達する溝が形成され、その溝の内表
面に第２の導電層が形成される。したがって、トレンチ
キャパシタタイプの半導体装置が形成される。
【００７２】このようにトレンチキャパシタタイプの半
導体装置において、エッチングによる半導体層の厚みの
減少が抑制される。
導体装置において、エッチングによる半導体層の厚みの
減少が抑制される。
【００７３】
【実施例】次に、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００７４】第１実施例 図１は、この発明が適用されるＤＲＡＭの構成を示すブ
ロック図である。
ロック図である。
【００７５】図１を参照して、ＤＲＡＭ２００は、メモ
リセルアレイ２０１、ロウアンドカラムアドレスバッフ
ァ２０２、ロウデコーダ２０３、カラムデコーダ２０
４、センスリフレッシュアンプ２０５、データインバッ
ファ２０６、データアウトバッファ２０７およびクロッ
クジェネレータ２０８を含む。
リセルアレイ２０１、ロウアンドカラムアドレスバッフ
ァ２０２、ロウデコーダ２０３、カラムデコーダ２０
４、センスリフレッシュアンプ２０５、データインバッ
ファ２０６、データアウトバッファ２０７およびクロッ
クジェネレータ２０８を含む。
【００７６】メモリセルアレイ２０１は、記憶情報のデ
ータ信号を蓄積する役割をなす。ロウアンドカラムアド
レスバッファ２０２は、単位記憶回路を構成するメモリ
セルを選択するためのアドレスバッファ信号を外部から
受ける役割をなす。ロウデコーダ２０３およびカラムデ
コーダ２０４は、アドレスバッファ信号を解読すること
によってメモリセルを指定する役割をなす。
ータ信号を蓄積する役割をなす。ロウアンドカラムアド
レスバッファ２０２は、単位記憶回路を構成するメモリ
セルを選択するためのアドレスバッファ信号を外部から
受ける役割をなす。ロウデコーダ２０３およびカラムデ
コーダ２０４は、アドレスバッファ信号を解読すること
によってメモリセルを指定する役割をなす。
【００７７】センスリフレッシュアンプ２０５は、指定
されたメモリセルに蓄積された信号を増幅して読出す役
割をなす。データインバッファ２０６およびデータアウ
トバッファ２０７は、データを入力または出力する役割
をなす。クロックジェネレータ２０８は、クロック信号
を発生する役割をなす。
されたメモリセルに蓄積された信号を増幅して読出す役
割をなす。データインバッファ２０６およびデータアウ
トバッファ２０７は、データを入力または出力する役割
をなす。クロックジェネレータ２０８は、クロック信号
を発生する役割をなす。
【００７８】このように構成されるＤＲＡＭ２００の半
導体チップ上において、メモリセルアレイ２０１は、単
位記憶情報を蓄積するためのメモリセルがマトリックス
状に複数個配列される。
導体チップ上において、メモリセルアレイ２０１は、単
位記憶情報を蓄積するためのメモリセルがマトリックス
状に複数個配列される。
【００７９】以下に、ＤＲＡＭのメモリセルをＳＯＩ構
造にて構成する場合のメモリセルの製造方法について説
明する。
造にて構成する場合のメモリセルの製造方法について説
明する。
【００８０】図２は、第１実施例によるメモリセルの製
造方法を工程順に示す概略断面図である。図２において
は、（ａ）〜（ｇ）に主な工程を示してある。
造方法を工程順に示す概略断面図である。図２において
は、（ａ）〜（ｇ）に主な工程を示してある。
【００８１】図２を参照して、図２の（ａ）および
（ｂ）に示される第１および第２の工程では、図３１の
（ａ）および（ｂ）に示される工程と同様の処理が行な
われる。すなわち、半導体基板１に絶縁層２、第１導電
型のＳＯＩ層３およびフィールド酸化膜４が生成され、
その上にゲート酸化膜５およびゲート電極層６０が形成
される。
（ｂ）に示される第１および第２の工程では、図３１の
（ａ）および（ｂ）に示される工程と同様の処理が行な
われる。すなわち、半導体基板１に絶縁層２、第１導電
型のＳＯＩ層３およびフィールド酸化膜４が生成され、
その上にゲート酸化膜５およびゲート電極層６０が形成
される。
【００８２】次に、図２における（ｃ）に示される第３
の工程においては、ＳＯＩ層３の一対の不純物領域のう
ちの一方の領域が形成される部分およびその部分に隣接
するフィールド酸化膜４の上のゲート電極層６０および
ゲート酸化膜５が、エッチング除去され、ゲート電極層
６０の一部がパターニングされる。これによりＳＯＩ層
３の一部表面が露出される。
の工程においては、ＳＯＩ層３の一対の不純物領域のう
ちの一方の領域が形成される部分およびその部分に隣接
するフィールド酸化膜４の上のゲート電極層６０および
ゲート酸化膜５が、エッチング除去され、ゲート電極層
６０の一部がパターニングされる。これによりＳＯＩ層
３の一部表面が露出される。
【００８３】次に、図２における（ｄ）に示される第４
の工程においては、まず、ＳＯＩ層３の露出部分にイオ
ン注入によって第２導電型の不純物領域３１が形成され
る。そして、ＳＯＩ層３、ゲート電極層６０およびフィ
ールド酸化膜４の表面を覆う層間絶縁層７１が形成され
る。
の工程においては、まず、ＳＯＩ層３の露出部分にイオ
ン注入によって第２導電型の不純物領域３１が形成され
る。そして、ＳＯＩ層３、ゲート電極層６０およびフィ
ールド酸化膜４の表面を覆う層間絶縁層７１が形成され
る。
【００８４】そして、不純物領域３１上の層間絶縁層７
１がエッチング除去されてコンタクトホール７１０が形
成される。そして、このコンタクトホール７１０を通っ
てＳＯＩ層３の不純物領域３１に接触するように層間絶
縁層７１の表面上にポリシリコン層８０が形成される。
１がエッチング除去されてコンタクトホール７１０が形
成される。そして、このコンタクトホール７１０を通っ
てＳＯＩ層３の不純物領域３１に接触するように層間絶
縁層７１の表面上にポリシリコン層８０が形成される。
【００８５】次に、図２における（ｅ）に示される第５
の工程においては、所定形状のレジストパターンをマス
クとして用いて、不純物領域３１の上側およびその近傍
の上側を除く部分のポリシリコン層８０がエッチング除
去されてパターニングされる。これによりポリパッド８
が形成される。
の工程においては、所定形状のレジストパターンをマス
クとして用いて、不純物領域３１の上側およびその近傍
の上側を除く部分のポリシリコン層８０がエッチング除
去されてパターニングされる。これによりポリパッド８
が形成される。
【００８６】次に、図２における（ｆ）に示される第６
の工程においては、ＳＯＩ層３の一対の不純物領域のう
ちの他方が形成される部分およびその部分に隣接するゲ
ート酸化膜４の上側のゲート電極層６０がエッチング除
去され、ゲート電極層６０がパターニングされる。
の工程においては、ＳＯＩ層３の一対の不純物領域のう
ちの他方が形成される部分およびその部分に隣接するゲ
ート酸化膜４の上側のゲート電極層６０がエッチング除
去され、ゲート電極層６０がパターニングされる。
【００８７】これにより、ゲート電極６が形成されると
ともにＳＯＩ層３の一部表面が露出される。
ともにＳＯＩ層３の一部表面が露出される。
【００８８】次に、図２における（ｇ）に示される第７
の工程においては、まず、ＳＯＩ層３、フィールド酸化
膜４、ゲート６およびポリパッド８を覆うように層間絶
縁層７２が形成される。そして、ＳＯＩ層３における一
対の不純物領域のうちの他方の領域が形成される部分上
の層間絶縁層７２がエッチング除去され、コンタクトホ
ール７２０が形成される。
の工程においては、まず、ＳＯＩ層３、フィールド酸化
膜４、ゲート６およびポリパッド８を覆うように層間絶
縁層７２が形成される。そして、ＳＯＩ層３における一
対の不純物領域のうちの他方の領域が形成される部分上
の層間絶縁層７２がエッチング除去され、コンタクトホ
ール７２０が形成される。
【００８９】そして、コンタクトホール７２０を通って
ＳＯＩ層３に接触するように層間絶縁層７２の表面上に
ポリシリコンよりなる下部電極層が形成され、それがパ
ターニングされてストレージノード９が形成される。そ
の後、所定の熱処理がなされてストレージノード９から
その下のＳＯＩ層３の領域内に不純物が拡散される。こ
れにより、ＳＯＩ層３に第２導電型の不純物領域３２が
形成される。
ＳＯＩ層３に接触するように層間絶縁層７２の表面上に
ポリシリコンよりなる下部電極層が形成され、それがパ
ターニングされてストレージノード９が形成される。そ
の後、所定の熱処理がなされてストレージノード９から
その下のＳＯＩ層３の領域内に不純物が拡散される。こ
れにより、ＳＯＩ層３に第２導電型の不純物領域３２が
形成される。
【００９０】なお、この説明および図２においては省略
してあるが、ストレージノード９が形成される前にはポ
リパッド８の上にビット線が形成される。
してあるが、ストレージノード９が形成される前にはポ
リパッド８の上にビット線が形成される。
【００９１】このように、第１実施例の製造方法におい
ては、ゲート電極６の上方のポリシリコン層８０をパタ
ーニングする際に、そのパターニングする部分の下側に
ゲート電極層６０が存在する。そして、まず第１段階で
ゲート電極層８０および層間絶縁層７１がエッチング除
去され、次に第２段階でゲート電極層６０およびゲート
酸化膜５がエッチング除去される。したがって、ＳＯＩ
層３の不純物領域３２が形成される部分は、ポリシリコ
ン層８０のエッチングの影響を受けない。
ては、ゲート電極６の上方のポリシリコン層８０をパタ
ーニングする際に、そのパターニングする部分の下側に
ゲート電極層６０が存在する。そして、まず第１段階で
ゲート電極層８０および層間絶縁層７１がエッチング除
去され、次に第２段階でゲート電極層６０およびゲート
酸化膜５がエッチング除去される。したがって、ＳＯＩ
層３の不純物領域３２が形成される部分は、ポリシリコ
ン層８０のエッチングの影響を受けない。
【００９２】さらに、第２段階のゲート電極層６０およ
びゲート酸化膜５のエッチングにおいては、ゲート電極
層６０の表面からＳＯＩ層３の表面までの短い距離をエ
ッチング除去する。したがって、エッチング量の調節が
容易であり、ＳＯＩ層３の表面でエッチングを止めやす
い。
びゲート酸化膜５のエッチングにおいては、ゲート電極
層６０の表面からＳＯＩ層３の表面までの短い距離をエ
ッチング除去する。したがって、エッチング量の調節が
容易であり、ＳＯＩ層３の表面でエッチングを止めやす
い。
【００９３】このように、第１実施例のメモリセルの製
造方法においては、ＳＯＩ層３の上側の層のエッチング
の影響によるＳＯＩ層３の削れ量が抑制される。
造方法においては、ＳＯＩ層３の上側の層のエッチング
の影響によるＳＯＩ層３の削れ量が抑制される。
【００９４】なお第１実施例による製造方法では、ゲー
ト電極６の上方の一番近い導電層であるポリシリコン層
８０がポリパッド８の形成用である例について説明した
が、これに限らず、ポリシリコン層８０は、ビット線形
成用の層である場合も同様に適用可能である。
ト電極６の上方の一番近い導電層であるポリシリコン層
８０がポリパッド８の形成用である例について説明した
が、これに限らず、ポリシリコン層８０は、ビット線形
成用の層である場合も同様に適用可能である。
【００９５】さらに、このメモリセルの製造時における
不純物領域３１の形成方法は、ポリパッド８からの不純
物拡散によるものでもよい。また、このメモリセルの製
造時における不純物領域３２の形成方法は、イオン注入
によるものでもよい。
不純物領域３１の形成方法は、ポリパッド８からの不純
物拡散によるものでもよい。また、このメモリセルの製
造時における不純物領域３２の形成方法は、イオン注入
によるものでもよい。
【００９６】次に、第１実施例によるメモリセルの製造
方法にて製造されるメモリセルの具体的な構成について
説明する。
方法にて製造されるメモリセルの具体的な構成について
説明する。
【００９７】図３は、第１実施例によるメモリセルの製
造方法によって製造されるメモリセルの一例を概略的に
示す平面図である。図４は、図３のＡ−Ａ線に沿う概略
断面図である。
造方法によって製造されるメモリセルの一例を概略的に
示す平面図である。図４は、図３のＡ−Ａ線に沿う概略
断面図である。
【００９８】図３を参照して、ゲート電極６，６がワー
ド線を構成する。メモリセル内には、ワード線とビット
線１０とが直交するように配置される。すなわち、ワー
ド線は、行方向に延設され、ビット線１０は列方向に延
設される。ストレージノード９，９は、ビット線１０を
挟んで位置する。ワード線は、ポリパッド８を挟んで位
置する。そして、素子形成領域ＦＬは、ワード線に対し
て斜め方向に設けられる。
ド線を構成する。メモリセル内には、ワード線とビット
線１０とが直交するように配置される。すなわち、ワー
ド線は、行方向に延設され、ビット線１０は列方向に延
設される。ストレージノード９，９は、ビット線１０を
挟んで位置する。ワード線は、ポリパッド８を挟んで位
置する。そして、素子形成領域ＦＬは、ワード線に対し
て斜め方向に設けられる。
【００９９】図４を参照して、ゲート電極６（ワード
線）の上側には、下から順にポリパッド８、ビット線１
０、ストレージノード９が設けられる。また、ビット線
１０は、ポリパッド８を介してＳＯＩ層３と電気的に接
続される。すなわち、このメモリセルは、いわゆるビッ
ト線埋込構造のメモリセルである。
線）の上側には、下から順にポリパッド８、ビット線１
０、ストレージノード９が設けられる。また、ビット線
１０は、ポリパッド８を介してＳＯＩ層３と電気的に接
続される。すなわち、このメモリセルは、いわゆるビッ
ト線埋込構造のメモリセルである。
【０１００】第２実施例 次に、第２実施例について説明する。図５は、第２実施
例によるメモリセルの製造方法を工程順に示す概略断面
図である。図５においては、（ａ）〜（ｆ）に主な工程
を示してある。
例によるメモリセルの製造方法を工程順に示す概略断面
図である。図５においては、（ａ）〜（ｆ）に主な工程
を示してある。
【０１０１】図５を参照して、図５の（ａ）〜（ｄ）に
示される第１〜第４の工程では、図２の（ａ）〜（ｄ）
に示される工程と同様の処理が行なわれる。そして、図
５における（ｅ）に示される第５の工程においては、Ｓ
ＯＩ層３の一対の不純物領域のうちの他方（不純物領域
３２）が形成される部分上に存在するポリシリコン層８
０、層間絶縁層７１、ゲート電極層６０およびゲート酸
化膜５が、所定形状のレジストパターンを用いて一度に
エッチング除去される。
示される第１〜第４の工程では、図２の（ａ）〜（ｄ）
に示される工程と同様の処理が行なわれる。そして、図
５における（ｅ）に示される第５の工程においては、Ｓ
ＯＩ層３の一対の不純物領域のうちの他方（不純物領域
３２）が形成される部分上に存在するポリシリコン層８
０、層間絶縁層７１、ゲート電極層６０およびゲート酸
化膜５が、所定形状のレジストパターンを用いて一度に
エッチング除去される。
【０１０２】これにより、ポリシリコン層８０およびゲ
ート電極層６０が一度にパターニングされ、ポリパッド
８およびゲート電極６が一度に形成される。
ート電極層６０が一度にパターニングされ、ポリパッド
８およびゲート電極６が一度に形成される。
【０１０３】次に、図５の（ｆ）に示される第６の工程
においては、図２の（ｇ）に示される工程と同様にスト
レージノード９および不純物領域３２が形成される。
においては、図２の（ｇ）に示される工程と同様にスト
レージノード９および不純物領域３２が形成される。
【０１０４】このように、第２実施例によるメモリセル
の製造方法においては、ゲート電極層６０の上方のポリ
シリコン層８０をパターニングする際に、ゲート電極層
６０も同時にエッチングされる。すなわち、ポリシリコ
ン層８０、層間絶縁層７１、ゲート電極層６０およびゲ
ート酸化膜５が一度にエッチング除去される。
の製造方法においては、ゲート電極層６０の上方のポリ
シリコン層８０をパターニングする際に、ゲート電極層
６０も同時にエッチングされる。すなわち、ポリシリコ
ン層８０、層間絶縁層７１、ゲート電極層６０およびゲ
ート酸化膜５が一度にエッチング除去される。
【０１０５】したがって、ＳＯＩ層３における不純物領
域３２が形成される部分は、その上方の導電層のエッチ
ングに際して、ポリシリコン層８０のエッチングの際の
影響を受けず、ゲート電極層６０のエッチングの際の影
響を受けるのみである。
域３２が形成される部分は、その上方の導電層のエッチ
ングに際して、ポリシリコン層８０のエッチングの際の
影響を受けず、ゲート電極層６０のエッチングの際の影
響を受けるのみである。
【０１０６】このように、第２実施例によるメモリセル
の製造方法においては、ＳＯＩ層３の上方の導電層のエ
ッチングの影響によるＳＯＩ層３の削れ量が抑制され
る。
の製造方法においては、ＳＯＩ層３の上方の導電層のエ
ッチングの影響によるＳＯＩ層３の削れ量が抑制され
る。
【０１０７】なお、第２実施例によるメモリセルの製造
方法では、ゲート電極６の上方における最も近い位置の
導電層であるポリシリコン層８０がポリパッド８の形成
用である場合について説明したが、これに限らずポリシ
リコン層８０は、ビット線形成用の場合にも同様に適用
可能である。
方法では、ゲート電極６の上方における最も近い位置の
導電層であるポリシリコン層８０がポリパッド８の形成
用である場合について説明したが、これに限らずポリシ
リコン層８０は、ビット線形成用の場合にも同様に適用
可能である。
【０１０８】また、このメモリセルの製造時における不
純物領域３１の形成方法は、ポリパッド８からの不純物
拡散によるものでもよい。さらに、このメモリセルの製
造時における不純物領域３２の形成方法はイオン注入に
よるものでもよい。
純物領域３１の形成方法は、ポリパッド８からの不純物
拡散によるものでもよい。さらに、このメモリセルの製
造時における不純物領域３２の形成方法はイオン注入に
よるものでもよい。
【０１０９】第３実施例 次に、第３実施例について説明する。図６および図７
は、第３実施例によるメモリセルの製造方法を工程順に
示す概略断面図である。図６および図７においては、両
図にわたる（ａ）〜（ｈ）に主な工程を示してある。図
６には（ａ）〜（ｆ）が示され、図７には（ｇ），
（ｈ）が示される。
は、第３実施例によるメモリセルの製造方法を工程順に
示す概略断面図である。図６および図７においては、両
図にわたる（ａ）〜（ｈ）に主な工程を示してある。図
６には（ａ）〜（ｆ）が示され、図７には（ｇ），
（ｈ）が示される。
【０１１０】図６を参照して、図６の（ａ）および
（ｂ）に示される第１および第２の工程では、図２の
（ａ）および（ｂ）に示される工程と同様の処理が行な
われる。
（ｂ）に示される第１および第２の工程では、図２の
（ａ）および（ｂ）に示される工程と同様の処理が行な
われる。
【０１１１】次に、図６における（ｃ）に示される第３
の工程においては、まず、ＳＯＩ層３の上方のゲート電
極層６０の中央部上にレジストパターン６１が形成され
る。そして、レジストパターン６１をマスクとして用い
てイオン注入が行なわれ、ＳＯＩ層３内に第２導電型の
一対の不純物領域３１，３２が同時に形成される。
の工程においては、まず、ＳＯＩ層３の上方のゲート電
極層６０の中央部上にレジストパターン６１が形成され
る。そして、レジストパターン６１をマスクとして用い
てイオン注入が行なわれ、ＳＯＩ層３内に第２導電型の
一対の不純物領域３１，３２が同時に形成される。
【０１１２】この場合のイオン注入では、ＭｅＶのオー
ダのエネルギのイオンが注入される。このため、ゲート
電極層６０の表面から離れた位置にあるＳＯＩ層３内に
不純物領域が形成可能である。
ダのエネルギのイオンが注入される。このため、ゲート
電極層６０の表面から離れた位置にあるＳＯＩ層３内に
不純物領域が形成可能である。
【０１１３】次に、図６における（ｄ）に示される第４
の工程においては、不純物領域３１およびそれに隣接す
るフィールド酸化膜４の上のゲート電極層６０およびゲ
ート酸化膜５がエッチング除去される。これによりゲー
ト電極層６０の一部がパターニングされる。
の工程においては、不純物領域３１およびそれに隣接す
るフィールド酸化膜４の上のゲート電極層６０およびゲ
ート酸化膜５がエッチング除去される。これによりゲー
ト電極層６０の一部がパターニングされる。
【０１１４】次に、図６における（ｅ）に示される第５
の工程においては、まず、不純物領域３１、ゲート電極
層６０およびフィールド酸化膜４の表面を覆う層間絶縁
層７１が形成される。
の工程においては、まず、不純物領域３１、ゲート電極
層６０およびフィールド酸化膜４の表面を覆う層間絶縁
層７１が形成される。
【０１１５】そして、不純物領域３１上の層間絶縁層７
１がエッチング除去されてコンタクトホール７１０が形
成される。そして、コンタクトホール７１０を通って、
不純物領域３１に接触するように層間絶縁層７１の表面
上にポリシリコン層８０が形成される。
１がエッチング除去されてコンタクトホール７１０が形
成される。そして、コンタクトホール７１０を通って、
不純物領域３１に接触するように層間絶縁層７１の表面
上にポリシリコン層８０が形成される。
【０１１６】次に、図７における（ｆ）に示される第６
の工程においては、図２における（ｅ）に示される工程
と同様の処理が行なわれ、ポリパッド８が形成される。
の工程においては、図２における（ｅ）に示される工程
と同様の処理が行なわれ、ポリパッド８が形成される。
【０１１７】次に、図７における（ｇ）に示される第７
の工程においては、不純物領域３２およびそれに隣接す
るゲート酸化膜４上のゲート電極層６０がエッチング除
去され、ゲート電極層６０がパターニングされる。これ
により、ゲート電極６が形成されるとともに不純物領域
３２の表面が露出される。
の工程においては、不純物領域３２およびそれに隣接す
るゲート酸化膜４上のゲート電極層６０がエッチング除
去され、ゲート電極層６０がパターニングされる。これ
により、ゲート電極６が形成されるとともに不純物領域
３２の表面が露出される。
【０１１８】次に、図７における（ｈ）に示される第８
の工程においては、まず、フィールド酸化膜４、不純物
領域３２、ゲート電極６およびポリパッド８を覆うよう
に層間絶縁層７２が形成される。そして、不純物領域３
２上の層間絶縁層７２がエッチング除去されてコンタク
トホール７２０が形成される。
の工程においては、まず、フィールド酸化膜４、不純物
領域３２、ゲート電極６およびポリパッド８を覆うよう
に層間絶縁層７２が形成される。そして、不純物領域３
２上の層間絶縁層７２がエッチング除去されてコンタク
トホール７２０が形成される。
【０１１９】そして、コンタクトホール７２０を通って
不純物領域３２に接触するように層間絶縁層７２の表面
上に下部電極層が形成され、それがパターニングされて
ストレージノード９が形成される。
不純物領域３２に接触するように層間絶縁層７２の表面
上に下部電極層が形成され、それがパターニングされて
ストレージノード９が形成される。
【０１２０】なお、この説明では省略してあるが、スト
レージノード９が形成される前には、ポリパッド８の上
にビット線（図示せず）が形成される。
レージノード９が形成される前には、ポリパッド８の上
にビット線（図示せず）が形成される。
【０１２１】このような第３実施例によるメモリセルの
製造方法では、ＳＯＩ層３の不純物領域３１，３２がＭ
ｅＶのオーダのエネルギのイオン注入によって同時に形
成される。このため、第１の実施例によるメモリセルの
製造方法のように不純物領域を２度に分けて形成する必
要がない。したがって、製造工程が簡略化される。
製造方法では、ＳＯＩ層３の不純物領域３１，３２がＭ
ｅＶのオーダのエネルギのイオン注入によって同時に形
成される。このため、第１の実施例によるメモリセルの
製造方法のように不純物領域を２度に分けて形成する必
要がない。したがって、製造工程が簡略化される。
【０１２２】第４実施例 次に、第４実施例について説明する。図８は、第４実施
例によるメモリセルの製造方法を工程順に示す概略断面
図である。図８においては、（ａ）〜（ｇ）に主な工程
を示してある。
例によるメモリセルの製造方法を工程順に示す概略断面
図である。図８においては、（ａ）〜（ｇ）に主な工程
を示してある。
【０１２３】図８を参照して、（ａ）〜（ｃ）に示され
る第１〜第３の工程では、図２における（ａ）〜（ｃ）
に示される工程と同様の処理が行なわれる。
る第１〜第３の工程では、図２における（ａ）〜（ｃ）
に示される工程と同様の処理が行なわれる。
【０１２４】そして、図８における（ｄ）に示される第
４の工程においては、まず、ＳＯＩ層３、ゲート電極層
６０およびフィールド酸化膜４の表面を覆う層間絶縁層
７１が形成される。そして、ＳＯＩ層３のうちの第３の
工程において露出した部分上の層間絶縁層７１がエッチ
ング除去されてコンタクトホール７１０が形成される。
４の工程においては、まず、ＳＯＩ層３、ゲート電極層
６０およびフィールド酸化膜４の表面を覆う層間絶縁層
７１が形成される。そして、ＳＯＩ層３のうちの第３の
工程において露出した部分上の層間絶縁層７１がエッチ
ング除去されてコンタクトホール７１０が形成される。
【０１２５】そして、コンタクトホール７１０を通って
ＳＯＩ層３に接触し、かつ層間絶縁層７１の表面を覆う
ポリシリコンよりなる下部電極層９０が形成される。そ
して、所定の熱処理がなされて、下部電極層９０からＳ
ＯＩ層３内に不純物が拡散される。これにより、ＳＯＩ
層３内に不純物領域３２が形成される。
ＳＯＩ層３に接触し、かつ層間絶縁層７１の表面を覆う
ポリシリコンよりなる下部電極層９０が形成される。そ
して、所定の熱処理がなされて、下部電極層９０からＳ
ＯＩ層３内に不純物が拡散される。これにより、ＳＯＩ
層３内に不純物領域３２が形成される。
【０１２６】次に、図８における（ｅ）に示される第５
の工程においては、所定形状のレジストパターン（図示
せず）をマスクとして用いて、不純物領域３２上および
その近傍上の部分を除く下部電極層９０および層間絶縁
層７１がエッチング除去されて下部電極層９０がパター
ニングされる。これによりストレージノード９が形成さ
れる。
の工程においては、所定形状のレジストパターン（図示
せず）をマスクとして用いて、不純物領域３２上および
その近傍上の部分を除く下部電極層９０および層間絶縁
層７１がエッチング除去されて下部電極層９０がパター
ニングされる。これによりストレージノード９が形成さ
れる。
【０１２７】次に、図８における（ｆ）に示される第６
の工程においては、ＳＯＩ層３の一対の不純物領域のう
ちの他方（不純物領域３１）が形成される部分およびそ
の部分に隣接するフィールド酸化膜４の上方のゲート電
極層６０およびゲート酸化膜５がエッチング除去されて
ゲート電極層６０がパターニングされる。
の工程においては、ＳＯＩ層３の一対の不純物領域のう
ちの他方（不純物領域３１）が形成される部分およびそ
の部分に隣接するフィールド酸化膜４の上方のゲート電
極層６０およびゲート酸化膜５がエッチング除去されて
ゲート電極層６０がパターニングされる。
【０１２８】これにより、ゲート電極６が形成されると
ともにＳＯＩ層３の表面が露出される。
ともにＳＯＩ層３の表面が露出される。
【０１２９】次に、図８における（ｇ）に示される第７
の工程においては、まず、露出したＳＯＩ層３内にイオ
ン注入によって不純物領域３１が形成される。そして、
フィールド酸化膜４、不純物領域３１、ゲート電極６お
よびストレージノード９を覆うように層間絶縁層７２が
形成される。そして、ＳＯＩ層３の不純物領域３１上の
層間絶縁層７２がエッチング除去されてコンタクトホー
ル７２０が形成される。
の工程においては、まず、露出したＳＯＩ層３内にイオ
ン注入によって不純物領域３１が形成される。そして、
フィールド酸化膜４、不純物領域３１、ゲート電極６お
よびストレージノード９を覆うように層間絶縁層７２が
形成される。そして、ＳＯＩ層３の不純物領域３１上の
層間絶縁層７２がエッチング除去されてコンタクトホー
ル７２０が形成される。
【０１３０】そして、コンタクトホール７２０を通って
ＳＯＩ層３に接触し、かつ層間絶縁層７２の表面上を覆
うポリシリコン層８０が形成され、それがパターニング
されてポリパッド８が形成される。なお、図８（ｇ）に
おいては省略してあるが、ポリパッド８の上にはビット
線が形成される。
ＳＯＩ層３に接触し、かつ層間絶縁層７２の表面上を覆
うポリシリコン層８０が形成され、それがパターニング
されてポリパッド８が形成される。なお、図８（ｇ）に
おいては省略してあるが、ポリパッド８の上にはビット
線が形成される。
【０１３１】このように第４実施例によるメモリセルの
製造方法においては、ゲート電極６の上方の最も近い絶
縁層である下部電極層９０をパターニングする際に、そ
のパターニングする部分の下方にはゲート電極層６０が
存在する。
製造方法においては、ゲート電極６の上方の最も近い絶
縁層である下部電極層９０をパターニングする際に、そ
のパターニングする部分の下方にはゲート電極層６０が
存在する。
【０１３２】そして、まず第１段階で下部電極層９０お
よび層間絶縁層７１がエッチング除去され、次に第２段
階でゲート電極層６０およびゲート酸化膜５がエッチン
グ除去される。したがって、ＳＯＩ層３の不純物領域３
２が形成される部分は、下部電極層９０のエッチングの
影響を受けない。
よび層間絶縁層７１がエッチング除去され、次に第２段
階でゲート電極層６０およびゲート酸化膜５がエッチン
グ除去される。したがって、ＳＯＩ層３の不純物領域３
２が形成される部分は、下部電極層９０のエッチングの
影響を受けない。
【０１３３】さらに、第２段階のゲート電極層６０およ
びゲート酸化膜５のエッチングにおいては、ゲート酸化
膜６０の表面からＳＯＩ層３の表面までの短い距離をエ
ッチング除去する。したがって、エッチング量を調節し
やすいため、ＳＯＩ層３の表面でエッチングを止めやす
い。
びゲート酸化膜５のエッチングにおいては、ゲート酸化
膜６０の表面からＳＯＩ層３の表面までの短い距離をエ
ッチング除去する。したがって、エッチング量を調節し
やすいため、ＳＯＩ層３の表面でエッチングを止めやす
い。
【０１３４】このように第４実施例によるメモリセルの
製造方法においては、ＳＯＩ層３の上方の導電層のエッ
チングの影響によるＳＯＩ層３の削れ量が抑制される。
製造方法においては、ＳＯＩ層３の上方の導電層のエッ
チングの影響によるＳＯＩ層３の削れ量が抑制される。
【０１３５】なお、第４実施例によるメモリセルの製造
方法では、ＳＯＩ層３の不純物領域３１の上にポリパッ
ド８を形成する例について説明したが、これに限らず、
不純物領域３１の上にビット線を直接的に形成してもよ
い。
方法では、ＳＯＩ層３の不純物領域３１の上にポリパッ
ド８を形成する例について説明したが、これに限らず、
不純物領域３１の上にビット線を直接的に形成してもよ
い。
【０１３６】なお、このメモリセルに製造時における不
純物領域３１の形成方法は、ポリシリコン層８０からの
不純物拡散によるものでもよい。また、このメモリセル
の製造時における不純物領域３２の形成方法はイオン注
入によるものでもよい。
純物領域３１の形成方法は、ポリシリコン層８０からの
不純物拡散によるものでもよい。また、このメモリセル
の製造時における不純物領域３２の形成方法はイオン注
入によるものでもよい。
【０１３７】次に、第４実施例によるメモリセルの製造
方法にて製造されるメモリセルの具体的な構成について
説明する。
方法にて製造されるメモリセルの具体的な構成について
説明する。
【０１３８】図９は、第４実施例によるメモリセルの製
造方法によって製造されるメモリセルの一例を概略的に
示す平面図である。図１０は、図９のＢ−Ｂ線に沿う概
略断面図である。
造方法によって製造されるメモリセルの一例を概略的に
示す平面図である。図１０は、図９のＢ−Ｂ線に沿う概
略断面図である。
【０１３９】図９を参照して、ゲート電極６，６がワー
ド線を構成する。メモリセル内には、ワード線とビット
線（図示せず）とが直交するように配置される。すなわ
ち、ワード線は、行方向に延設され、ビット線は列方向
に延設される。ストレージノード９，９は、ワード線を
挟んで位置する。２本のワード線は、ポリパッド８を挟
んで位置する。そして、素子形成領域ＦＬは、ビット線
と平行に設けられる。
ド線を構成する。メモリセル内には、ワード線とビット
線（図示せず）とが直交するように配置される。すなわ
ち、ワード線は、行方向に延設され、ビット線は列方向
に延設される。ストレージノード９，９は、ワード線を
挟んで位置する。２本のワード線は、ポリパッド８を挟
んで位置する。そして、素子形成領域ＦＬは、ビット線
と平行に設けられる。
【０１４０】図１０を参照して、ゲート電極６（ワード
線）の上方には、下から順にストレージノード９、誘電
体層９１、セルプレート９２、ポリパッド８およびビッ
ト線１０が設けられる。また、ビット線１０は、ポリパ
ッド８を介してＳＯＩ層３と接続される。すなわち、こ
のメモリセルは、いわゆるスタックトタイプキャパシタ
を有するメモリセルである。
線）の上方には、下から順にストレージノード９、誘電
体層９１、セルプレート９２、ポリパッド８およびビッ
ト線１０が設けられる。また、ビット線１０は、ポリパ
ッド８を介してＳＯＩ層３と接続される。すなわち、こ
のメモリセルは、いわゆるスタックトタイプキャパシタ
を有するメモリセルである。
【０１４１】第５実施例 次に、第５実施例について説明する。
【０１４２】図１１は、第５実施例によるメモリセルの
製造方法を工程順に示す概略断面図である。図１１にお
いては、（ａ）〜（ｆ）に主な工程を示してある。
製造方法を工程順に示す概略断面図である。図１１にお
いては、（ａ）〜（ｆ）に主な工程を示してある。
【０１４３】図１１を参照して、図１１の（ａ）〜
（ｄ）に示される第１〜第４の工程では、図８の（ａ）
〜（ｄ）に示される工程と同様の処理が行なわれる。
（ｄ）に示される第１〜第４の工程では、図８の（ａ）
〜（ｄ）に示される工程と同様の処理が行なわれる。
【０１４４】そして、（ｅ）に示される第５の工程にお
いては、ＳＯＩ層３の一対の不純物領域のうちの他方
（不純物領域３１）が形成される部分上に存在する下部
電極層９０、層間絶縁層７１、ゲート電極層６０および
ゲート酸化膜５が、所定形状のレジストパターンを用い
て一度にエッチング除去され、下部電極層９０およびゲ
ート電極層６０がパターニングされる。これにより、ス
トレージノード９およびゲート電極６が形成される。
いては、ＳＯＩ層３の一対の不純物領域のうちの他方
（不純物領域３１）が形成される部分上に存在する下部
電極層９０、層間絶縁層７１、ゲート電極層６０および
ゲート酸化膜５が、所定形状のレジストパターンを用い
て一度にエッチング除去され、下部電極層９０およびゲ
ート電極層６０がパターニングされる。これにより、ス
トレージノード９およびゲート電極６が形成される。
【０１４５】次に、図１１の（ｆ）に示される第６の工
程においては、図８の（ｇ）に示される工程と同様に不
純物領域３１、層間絶縁層７２およびポリパッド８が形
成される。
程においては、図８の（ｇ）に示される工程と同様に不
純物領域３１、層間絶縁層７２およびポリパッド８が形
成される。
【０１４６】このように、第５実施例によるメモリセル
の製造方法においては、ゲート電極層６０の上方の最も
近い導電層である下部電極層９０をパターニングする際
に、ゲート電極層６０も同時にエッチングされる。すな
わち、下部電極層９０、層間絶縁層７１、ゲート電極層
６０およびゲート酸化膜５が一度にエッチング除去され
る。
の製造方法においては、ゲート電極層６０の上方の最も
近い導電層である下部電極層９０をパターニングする際
に、ゲート電極層６０も同時にエッチングされる。すな
わち、下部電極層９０、層間絶縁層７１、ゲート電極層
６０およびゲート酸化膜５が一度にエッチング除去され
る。
【０１４７】したがって、ＳＯＩ層３の不純物領域３１
が形成される部分は、その上方の導電層のエッチングに
際して、下部電極層９０のエッチングの際の影響を受け
ず、ゲート電極層６０のエッチングの際の影響を受ける
のみである。
が形成される部分は、その上方の導電層のエッチングに
際して、下部電極層９０のエッチングの際の影響を受け
ず、ゲート電極層６０のエッチングの際の影響を受ける
のみである。
【０１４８】このように、第５実施例によるメモリセル
の製造方法においては、ＳＯＩ層３の上方の導電層のエ
ッチングの影響によるＳＯＩ層３の削れ量が抑制され
る。
の製造方法においては、ＳＯＩ層３の上方の導電層のエ
ッチングの影響によるＳＯＩ層３の削れ量が抑制され
る。
【０１４９】第６実施例 次に、第６実施例について説明する。図１２および図１
３は、第６実施例によるメモリセルの製造方法を工程順
に示す概略断面図である。図１２においては、（ａ）〜
（ｇ）に主な工程が示され、図１２においては、図１２
の（ｇ）に続く（ｈ）〜（ｊ）に主な工程が示される。
３は、第６実施例によるメモリセルの製造方法を工程順
に示す概略断面図である。図１２においては、（ａ）〜
（ｇ）に主な工程が示され、図１２においては、図１２
の（ｇ）に続く（ｈ）〜（ｊ）に主な工程が示される。
【０１５０】図１２を参照して、（ａ）〜（ｆ）に示さ
れる第１〜第６の工程では、図２における（ａ）〜
（ｆ）に示される工程と同様の処理が行なわれる。
れる第１〜第６の工程では、図２における（ａ）〜
（ｆ）に示される工程と同様の処理が行なわれる。
【０１５１】そして、図１２における（ｇ）に示される
第７の工程においては、イオン注入によってＳＯＩ層３
内に不純物領域３２が形成される。
第７の工程においては、イオン注入によってＳＯＩ層３
内に不純物領域３２が形成される。
【０１５２】次に、図１３を参照して、（ｈ）に示され
る第８の工程においては、ＳＯＩ層３の不純物領域３２
の表面に開口し、ＳＯＩ層３および絶縁層２を貫通して
シリコン基板１内に達する溝９００が形成される。
る第８の工程においては、ＳＯＩ層３の不純物領域３２
の表面に開口し、ＳＯＩ層３および絶縁層２を貫通して
シリコン基板１内に達する溝９００が形成される。
【０１５３】そして、図１３における（ｉ）に示される
第９の工程においては、溝９００の内表面にストレージ
ノード９０１が形成される。
第９の工程においては、溝９００の内表面にストレージ
ノード９０１が形成される。
【０１５４】そして、図１３における（ｊ）に示される
第１０の工程においては、まず、ストレージノード９０
１の内表面に誘電体膜９０２が形成される。そして、誘
電体膜９０２の内側の空間を満たすようにセルプレート
９０３が形成される。
第１０の工程においては、まず、ストレージノード９０
１の内表面に誘電体膜９０２が形成される。そして、誘
電体膜９０２の内側の空間を満たすようにセルプレート
９０３が形成される。
【０１５５】なお、図１３においては説明を諸略した
が、このメモリセルにおいては、ポリパッド８上にビッ
ト線が生成される。
が、このメモリセルにおいては、ポリパッド８上にビッ
ト線が生成される。
【０１５６】図１４は、第６実施例によるメモリセルの
製造方法によって製造されるメモリセルの一実施例の概
略断面図である。
製造方法によって製造されるメモリセルの一実施例の概
略断面図である。
【０１５７】図１４を参照して、このメモリセルにおい
ては、ゲート電極６がワード線を構成する。また、スト
レージノード９０１、誘電体膜９０２およびセルプレー
ト９０３がトレンチタイプキャパシタを構成する。すな
わち、このメモリセルは、ＳＯＩ構造を利用したメモリ
セルのうちのトレンチタイプキャパシタを有するもので
ある。
ては、ゲート電極６がワード線を構成する。また、スト
レージノード９０１、誘電体膜９０２およびセルプレー
ト９０３がトレンチタイプキャパシタを構成する。すな
わち、このメモリセルは、ＳＯＩ構造を利用したメモリ
セルのうちのトレンチタイプキャパシタを有するもので
ある。
【０１５８】このように、第６実施例によるメモリセル
の製造方法によれば、第１実施例に示したポリシリコン
層８０、層間絶縁層７１、ゲート電極層６０およびゲー
ト酸化膜５を２段階でエッチングするメモリセルの製造
方法をトレンチタイプキャパシタを有するメモリセルの
製造方法に適用可能である。
の製造方法によれば、第１実施例に示したポリシリコン
層８０、層間絶縁層７１、ゲート電極層６０およびゲー
ト酸化膜５を２段階でエッチングするメモリセルの製造
方法をトレンチタイプキャパシタを有するメモリセルの
製造方法に適用可能である。
【０１５９】したがって、ＤＲＡＭにおけるトレンチタ
イプキャパシタを有するＳＯＩ構造を利用したメモリセ
ルの製造時におけるＳＯＩ層の削れ量が抑制される。
イプキャパシタを有するＳＯＩ構造を利用したメモリセ
ルの製造時におけるＳＯＩ層の削れ量が抑制される。
【０１６０】第７実施例 次に、第７実施例について説明する。図１５および図１
６は、第７実施例によるメモリセルの製造方法を工程順
に示す概略断面図である。図１５においては、（ａ）〜
（ｆ）に主な工程が示され、図１６においては、図１５
の（ｆ）に続く（ｇ）〜（ｉ）に主な工程が示される。
６は、第７実施例によるメモリセルの製造方法を工程順
に示す概略断面図である。図１５においては、（ａ）〜
（ｆ）に主な工程が示され、図１６においては、図１５
の（ｆ）に続く（ｇ）〜（ｉ）に主な工程が示される。
【０１６１】図１５を参照して、（ａ）〜（ｅ）に示さ
れる第１〜第５の工程では、図５における（ａ）〜
（ｅ）に示される工程と同様の処理が行なわれる。
れる第１〜第５の工程では、図５における（ａ）〜
（ｅ）に示される工程と同様の処理が行なわれる。
【０１６２】そして、図１５における（ｆ）に示される
第６の工程においては、イオン注入によってＳＯＩ層３
内に不純物領域３２が形成される。
第６の工程においては、イオン注入によってＳＯＩ層３
内に不純物領域３２が形成される。
【０１６３】次に、図１６を参照して、（ｇ）に示され
る第７の工程においては、ＳＯＩ層３の不純物領域３２
の表面に開口し、ＳＯＩ層３および絶縁層２を貫通して
シリコン基板１内に達する溝９００が形成される。
る第７の工程においては、ＳＯＩ層３の不純物領域３２
の表面に開口し、ＳＯＩ層３および絶縁層２を貫通して
シリコン基板１内に達する溝９００が形成される。
【０１６４】そして、図１６における（ｈ）に示される
第８の工程においては、溝９００の内表面にストレージ
ノード９０１が形成される。
第８の工程においては、溝９００の内表面にストレージ
ノード９０１が形成される。
【０１６５】そして、図１６における（ｉ）に示される
第９の工程においては、まず、ストレージノード９０１
の内表面に誘電体膜９０２が形成される。そして、誘電
体膜９０２の内側の空間を満たすようにセルプレート９
０３が形成される。
第９の工程においては、まず、ストレージノード９０１
の内表面に誘電体膜９０２が形成される。そして、誘電
体膜９０２の内側の空間を満たすようにセルプレート９
０３が形成される。
【０１６６】この第７実施例によるメモリセルの製造方
法においては、第６実施例と同様のトレンチタイプキャ
パシタを有するＳＯＩ構造を利用したメモリセルが製造
される。
法においては、第６実施例と同様のトレンチタイプキャ
パシタを有するＳＯＩ構造を利用したメモリセルが製造
される。
【０１６７】このように、第７実施例によるメモリセル
の製造方法によれば、第２実施例に示したポリシリコン
層８０、層間絶縁層７１、ゲート電極層６０およびゲー
ト酸化膜５を１段階でエッチングするメモリセルの製造
方法をトレンチタイプキャパシタを有するメモリセルの
製造方法に適用可能である。
の製造方法によれば、第２実施例に示したポリシリコン
層８０、層間絶縁層７１、ゲート電極層６０およびゲー
ト酸化膜５を１段階でエッチングするメモリセルの製造
方法をトレンチタイプキャパシタを有するメモリセルの
製造方法に適用可能である。
【０１６８】したがって、ＤＲＡＭにおけるトレンチタ
イプキャパシタを有するＳＯＩ構造を利用したメモリセ
ルの製造時におけるＳＯＩ層の削れ量が抑制される。
イプキャパシタを有するＳＯＩ構造を利用したメモリセ
ルの製造時におけるＳＯＩ層の削れ量が抑制される。
【０１６９】第８実施例 次に、第８実施例について説明する。図１７および図１
８は、第８実施例によるメモリセルの製造方法を工程順
に示す概略断面図である。図１７においては、（ａ）〜
（ｆ）に主な工程が示され、図１８においては、図１７
の（ｆ）に続く（ｇ）〜（ｊ）に主な工程が示される。
８は、第８実施例によるメモリセルの製造方法を工程順
に示す概略断面図である。図１７においては、（ａ）〜
（ｆ）に主な工程が示され、図１８においては、図１７
の（ｆ）に続く（ｇ）〜（ｊ）に主な工程が示される。
【０１７０】図１７を参照して、（ａ）〜（ｆ）に示さ
れる第１〜第６の工程では、図６における（ａ）〜
（ｆ）に示される工程と同様の処理が行なわれる。
れる第１〜第６の工程では、図６における（ａ）〜
（ｆ）に示される工程と同様の処理が行なわれる。
【０１７１】次に、図１８を参照して、（ｇ）に示され
る第７の工程では、図７における（ｇ）に示される工程
と同様の処理が行なわれる。
る第７の工程では、図７における（ｇ）に示される工程
と同様の処理が行なわれる。
【０１７２】そして、図１８における（ｈ）に示される
第８の工程においては、ＳＯＩ層３の不純物領域３２の
表面に開口し、ＳＯＩ層３および絶縁層２を貫通してシ
リコン基板１内に達する溝９００が形成される。
第８の工程においては、ＳＯＩ層３の不純物領域３２の
表面に開口し、ＳＯＩ層３および絶縁層２を貫通してシ
リコン基板１内に達する溝９００が形成される。
【０１７３】そして、図１８における（ｉ）に示される
第９の工程においては、溝９００の内表面にストレージ
ノード９０１が形成される。
第９の工程においては、溝９００の内表面にストレージ
ノード９０１が形成される。
【０１７４】そして、図１８における（ｊ）に示される
第１０の工程においては、まず、ストレージノード９０
１の内表面に誘電体膜９０２が形成される。そして、誘
電体膜９０２の内側の空間を満たすようにセルプレート
９０３が形成される。
第１０の工程においては、まず、ストレージノード９０
１の内表面に誘電体膜９０２が形成される。そして、誘
電体膜９０２の内側の空間を満たすようにセルプレート
９０３が形成される。
【０１７５】この第８実施例によるメモリセルの製造方
法においても、ＳＯＩ構造を利用したメモリセルのうち
のトレンチタイプキャパシタを有するものが製造され
る。
法においても、ＳＯＩ構造を利用したメモリセルのうち
のトレンチタイプキャパシタを有するものが製造され
る。
【０１７６】このように、第８実施例によるメモリセル
の製造方法によれば、第３実施例に示したＭｅＶのオー
ダのエネルギのイオン注入により不純物領域３１，３２
を同時に形成し、さらに、ポリシリコン層８０、層間絶
縁層７１、ゲート電極層６０およびゲート酸化膜５を２
段階でエッチングするメモリセルの製造方法をトレンチ
タイプキャパシタを有するメモリセルの製造方法に適用
可能である。
の製造方法によれば、第３実施例に示したＭｅＶのオー
ダのエネルギのイオン注入により不純物領域３１，３２
を同時に形成し、さらに、ポリシリコン層８０、層間絶
縁層７１、ゲート電極層６０およびゲート酸化膜５を２
段階でエッチングするメモリセルの製造方法をトレンチ
タイプキャパシタを有するメモリセルの製造方法に適用
可能である。
【０１７７】したがって、ＤＲＡＭにおけるトレンチタ
イプキャパシタを有するＳＯＩ構造を利用したメモリセ
ルの製造時におけるＳＯＩ層の削れ量が抑制される。
イプキャパシタを有するＳＯＩ構造を利用したメモリセ
ルの製造時におけるＳＯＩ層の削れ量が抑制される。
【０１７８】第９実施例 次に、第９実施例について説明する。以上に示した第１
実施例〜第８実施例においては、ＤＲＡＭにおけるＳＯ
Ｉ構造を利用したメモリセルの製造方法について説明し
たが、第９実施例では、ＤＲＡＭにおけるＳＯＩ構造を
利用した周辺回路の製造方法について説明する。
実施例〜第８実施例においては、ＤＲＡＭにおけるＳＯ
Ｉ構造を利用したメモリセルの製造方法について説明し
たが、第９実施例では、ＤＲＡＭにおけるＳＯＩ構造を
利用した周辺回路の製造方法について説明する。
【０１７９】周辺回路に用いられる回路の一例として、
ＣＭＯＳインバータがある。図１９は、ＣＭＯＳインバ
ータの回路図である。
ＣＭＯＳインバータがある。図１９は、ＣＭＯＳインバ
ータの回路図である。
【０１８０】図１９を参照して、ＣＭＯＳインバータ
は、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジ
スタＴ２を含む。電源電位を受ける電源ノードＮ１と接
地電位を受ける接地ノードＮ２との間にトランジスタＴ
１およびＴ２が直列に接続される。トランジスタＴ１お
よびＴ２のそれぞれのゲートは、入力信号を受ける。ト
ランジスタＴ１およびＴ２の間のノードは出力ノードを
なし、この出力ノードからは、出力信号が出力される。
は、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジ
スタＴ２を含む。電源電位を受ける電源ノードＮ１と接
地電位を受ける接地ノードＮ２との間にトランジスタＴ
１およびＴ２が直列に接続される。トランジスタＴ１お
よびＴ２のそれぞれのゲートは、入力信号を受ける。ト
ランジスタＴ１およびＴ２の間のノードは出力ノードを
なし、この出力ノードからは、出力信号が出力される。
【０１８１】図２０は、ＣＭＯＳインバータを概略的に
示す平面図である。図２０を参照して、ゲート６は、所
定の方向に延設される。そのゲート６の長手方向の一方
の側にＰＭＯＳトランジスタＴ１が設けられ、その他方
の側にＮＭＯＳトランジスタＴ２が設けられる。ゲート
６は、入力配線層４１と接続される。
示す平面図である。図２０を参照して、ゲート６は、所
定の方向に延設される。そのゲート６の長手方向の一方
の側にＰＭＯＳトランジスタＴ１が設けられ、その他方
の側にＮＭＯＳトランジスタＴ２が設けられる。ゲート
６は、入力配線層４１と接続される。
【０１８２】ＰＭＯＳトランジスタＴ１においては、一
方の導電層４２が電源ノードを構成し、他方の導電層４
３が出力ノードを構成する。また、ＮＭＯＳトランジス
タＴ２においては、一方の導電層４４が接地ノードを構
成し、他方の導電層４３が出力ノードを構成する。
方の導電層４２が電源ノードを構成し、他方の導電層４
３が出力ノードを構成する。また、ＮＭＯＳトランジス
タＴ２においては、一方の導電層４４が接地ノードを構
成し、他方の導電層４３が出力ノードを構成する。
【０１８３】次に、図１９および図２０に示されるＣＭ
ＯＳインバータの製造方法について説明する。
ＯＳインバータの製造方法について説明する。
【０１８４】図２１は、第９実施例によるＣＭＯＳイン
バータの製造方法を工程順に示す概略断面図である。
バータの製造方法を工程順に示す概略断面図である。
【０１８５】図２１においては、（ａ）〜（ｇ）に主な
工程が示される。図２１の（ａ）〜（ｇ）のそれぞれに
おいては、図中の左側に図２０のＣ−Ｃ線に沿う断面図
にてＰＭＯＳトランジスタＴ１の製造工程が示され、図
中の右側に図２０のＤ−Ｄ線に沿う断面図にてＮＭＯＳ
トランジスタＴ２の製造工程が示される。
工程が示される。図２１の（ａ）〜（ｇ）のそれぞれに
おいては、図中の左側に図２０のＣ−Ｃ線に沿う断面図
にてＰＭＯＳトランジスタＴ１の製造工程が示され、図
中の右側に図２０のＤ−Ｄ線に沿う断面図にてＮＭＯＳ
トランジスタＴ２の製造工程が示される。
【０１８６】図２１を参照して、（ａ）〜（ｃ）に示さ
れるＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジ
スタＴ２の第１〜第３の製造工程では、図２の（ａ）〜
（ｃ）に示される工程と同様の処理が行なわれる。
れるＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジ
スタＴ２の第１〜第３の製造工程では、図２の（ａ）〜
（ｃ）に示される工程と同様の処理が行なわれる。
【０１８７】そして、図２１における（ｄ）に示される
第４の工程においては、まず、イオン注入により、ＰＭ
ＯＳトランジスタＴ１についてはＳＯＩ層３内に不純物
領域３１ｐが形成され、ＮＭＯＳトランジスタＴ２につ
いてはＳＯＩ層３内に不純物領域３１ｎが形成される。
ここで、不純物領域３１ｐは、ボロンのイオン注入によ
り形成され、不純物領域３１ｎは、ヒ素のイオン注入に
より形成される。
第４の工程においては、まず、イオン注入により、ＰＭ
ＯＳトランジスタＴ１についてはＳＯＩ層３内に不純物
領域３１ｐが形成され、ＮＭＯＳトランジスタＴ２につ
いてはＳＯＩ層３内に不純物領域３１ｎが形成される。
ここで、不純物領域３１ｐは、ボロンのイオン注入によ
り形成され、不純物領域３１ｎは、ヒ素のイオン注入に
より形成される。
【０１８８】そして、ＰＭＯＳトランジスタＴ１および
ＮＭＯＳトランジスタＴ２の各々において、ゲート電極
層６０およびフィールド酸化膜４の表面を覆う層間絶縁
層７１が形成される。
ＮＭＯＳトランジスタＴ２の各々において、ゲート電極
層６０およびフィールド酸化膜４の表面を覆う層間絶縁
層７１が形成される。
【０１８９】そして、不純物領域３１ｐおよび３１ｎの
各々の上の層間絶縁層７１がエッチング除去されてコン
タクトホール７１０，７１０が形成される。そして、コ
ンタクトホール７１０，７１０を通ってＳＯＩ層３の不
純物領域３１ｐ，３１ｎに接触し、かつ層間絶縁層７１
の表面上を覆うポリシリコン層８０が形成される。
各々の上の層間絶縁層７１がエッチング除去されてコン
タクトホール７１０，７１０が形成される。そして、コ
ンタクトホール７１０，７１０を通ってＳＯＩ層３の不
純物領域３１ｐ，３１ｎに接触し、かつ層間絶縁層７１
の表面上を覆うポリシリコン層８０が形成される。
【０１９０】そして、図２１における（ｅ）に示される
第５の工程においては、ＰＭＯＳトランジスタＴ１およ
びＮＭＯＳトランジスタＴ２の各々について、図２の
（ｅ）に示される工程と同様の処理が行なわれる。その
結果、不純物領域３１ｐ，３１ｎ上にそれぞれポリパッ
ド８，８が形成される。
第５の工程においては、ＰＭＯＳトランジスタＴ１およ
びＮＭＯＳトランジスタＴ２の各々について、図２の
（ｅ）に示される工程と同様の処理が行なわれる。その
結果、不純物領域３１ｐ，３１ｎ上にそれぞれポリパッ
ド８，８が形成される。
【０１９１】そして、図２１における（ｆ）に示される
第６の工程においては、ＰＭＯＳトランジスタＴ１およ
びＮＭＯＳトランジスタＴ２の各々について、図２の
（ｆ）に示される工程と同様の処理が行なわれる。その
結果、ゲート電極６が形成されるとともにＳＯＩ層３の
表面が露出する。
第６の工程においては、ＰＭＯＳトランジスタＴ１およ
びＮＭＯＳトランジスタＴ２の各々について、図２の
（ｆ）に示される工程と同様の処理が行なわれる。その
結果、ゲート電極６が形成されるとともにＳＯＩ層３の
表面が露出する。
【０１９２】次に、図２１における（ｇ）に示される第
７の工程においては、ＰＭＯＳトランジスタＴ１および
ＮＭＯＳトランジスタＴ２の各々について、図２の
（ｇ）に示される工程と同様の処理が行なわれる。その
処理においては、ＰＭＯＳトランジスタＴ１およびＮＭ
ＯＳトランジスタＴ２の各々において、図２のストレー
ジノード９の代わりに、ポリシリコンよりなる導電層４
３が形成される。
７の工程においては、ＰＭＯＳトランジスタＴ１および
ＮＭＯＳトランジスタＴ２の各々について、図２の
（ｇ）に示される工程と同様の処理が行なわれる。その
処理においては、ＰＭＯＳトランジスタＴ１およびＮＭ
ＯＳトランジスタＴ２の各々において、図２のストレー
ジノード９の代わりに、ポリシリコンよりなる導電層４
３が形成される。
【０１９３】また、その導電層４３からの不純物の拡散
によって、ＰＭＯＳトランジスタＴ１については、ＳＯ
Ｉ層３内に不純物領域３２ｐが形成され、ＮＭＯＳトラ
ンジスタＴ２についてはＳＯＩ層３内に不純物領域３２
ｎが形成される。
によって、ＰＭＯＳトランジスタＴ１については、ＳＯ
Ｉ層３内に不純物領域３２ｐが形成され、ＮＭＯＳトラ
ンジスタＴ２についてはＳＯＩ層３内に不純物領域３２
ｎが形成される。
【０１９４】このように製造される図２１のＣＭＯＳイ
ンバータにおいては、ＰＭＯＳトランジスタＴ１のポリ
パッド８が電源ノード側に設けられ、ＮＭＯＳトランジ
スタＴ２のポリパッド８が接地ノード側に設けられる。
一方、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトラン
ジスタＴ２のそれぞれにおける導電層４３，４３が出力
ノードを構成する。
ンバータにおいては、ＰＭＯＳトランジスタＴ１のポリ
パッド８が電源ノード側に設けられ、ＮＭＯＳトランジ
スタＴ２のポリパッド８が接地ノード側に設けられる。
一方、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトラン
ジスタＴ２のそれぞれにおける導電層４３，４３が出力
ノードを構成する。
【０１９５】このように図２１のＣＭＯＳインバータの
製造方法においては、ＳＯＩ層３の削れ量を抑制でき
る。また、図２１の製造方法により製造されたＣＭＯＳ
インバータは、電源ノード側および接地ノード側にポリ
パッド８が設けられているので、ポリパッド８が設けら
れたことによる回路動作の速度低下が少ない。このた
め、このようなＣＭＯＳインバータは、ＤＲＡＭにおい
て、たとえば行デコーダまたは列デコーダ等の高速動作
が必要とされる回路に適用することができる。
製造方法においては、ＳＯＩ層３の削れ量を抑制でき
る。また、図２１の製造方法により製造されたＣＭＯＳ
インバータは、電源ノード側および接地ノード側にポリ
パッド８が設けられているので、ポリパッド８が設けら
れたことによる回路動作の速度低下が少ない。このた
め、このようなＣＭＯＳインバータは、ＤＲＡＭにおい
て、たとえば行デコーダまたは列デコーダ等の高速動作
が必要とされる回路に適用することができる。
【０１９６】第１０実施例 次に、第１０実施例について説明する。図２２は、第１
０実施例によるＣＭＯＳインバータの製造方法を工程順
に示す概略断面図である。
０実施例によるＣＭＯＳインバータの製造方法を工程順
に示す概略断面図である。
【０１９７】図２２においては、（ａ）〜（ｆ）に主な
工程が示される。図２２の（ａ）〜（ｆ）のそれぞれに
おいては、図２１と同様に図中の左側にＰＭＯＳトラン
ジスタＴ１の製造工程が示され、図中の右側にＮＭＯＳ
トランジスタＴ２の製造工程が示される。
工程が示される。図２２の（ａ）〜（ｆ）のそれぞれに
おいては、図２１と同様に図中の左側にＰＭＯＳトラン
ジスタＴ１の製造工程が示され、図中の右側にＮＭＯＳ
トランジスタＴ２の製造工程が示される。
【０１９８】図２２を参照して、（ａ）〜（ｄ）に示さ
れるＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジ
スタＴ２の第１〜第４の製造工程では、図２１の（ａ）
〜（ｄ）に示される工程と同様の処理が行なわれる。
れるＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジ
スタＴ２の第１〜第４の製造工程では、図２１の（ａ）
〜（ｄ）に示される工程と同様の処理が行なわれる。
【０１９９】次に、図２２における（ｅ）に示される第
５の工程においては、ＰＭＯＳトランジスタＴ１および
ＮＭＯＳトランジスタＴ２の各々について、図５の
（ｅ）に示される工程と同様の処理が行なわれる。その
結果、不純物領域３１ｐおよび３１ｎのそれぞれの上に
ポリパッド８，８が形成される。これとともにゲート電
極６，６がそれぞれ形成される。
５の工程においては、ＰＭＯＳトランジスタＴ１および
ＮＭＯＳトランジスタＴ２の各々について、図５の
（ｅ）に示される工程と同様の処理が行なわれる。その
結果、不純物領域３１ｐおよび３１ｎのそれぞれの上に
ポリパッド８，８が形成される。これとともにゲート電
極６，６がそれぞれ形成される。
【０２００】次に、図２１における（ｆ）に示される第
６の工程においては、図２１の（ｇ）に示される工程と
同様の処理が行なわれる。その結果、ポリシリコンより
なる導電層４３が形成される。さらに、ＰＭＯＳトラン
ジスタＴ１については、ＳＯＩ層３内に不純物領域３２
ｐが形成され、ＮＭＯＳトランジスタＴ２については、
ＳＯＩ層３内に不純物領域３２ｎが形成される。
６の工程においては、図２１の（ｇ）に示される工程と
同様の処理が行なわれる。その結果、ポリシリコンより
なる導電層４３が形成される。さらに、ＰＭＯＳトラン
ジスタＴ１については、ＳＯＩ層３内に不純物領域３２
ｐが形成され、ＮＭＯＳトランジスタＴ２については、
ＳＯＩ層３内に不純物領域３２ｎが形成される。
【０２０１】このように製造される図２２のＣＭＯＳイ
ンバータにおいては、図２１のＣＭＯＳインバータと同
様に、ＰＭＯＳトランジスタＴ１のポリパッド８が電源
ノード側に設けられ、ＮＭＯＳトランジスタＴ２のポリ
パッド８が接地ノード側に設けられる。一方、ＰＭＯＳ
トランジスタＴ１およびＮＭＯＳトランジスタＴ２のそ
れぞれにおける導電層４３，４３が出力ノードを構成す
る。
ンバータにおいては、図２１のＣＭＯＳインバータと同
様に、ＰＭＯＳトランジスタＴ１のポリパッド８が電源
ノード側に設けられ、ＮＭＯＳトランジスタＴ２のポリ
パッド８が接地ノード側に設けられる。一方、ＰＭＯＳ
トランジスタＴ１およびＮＭＯＳトランジスタＴ２のそ
れぞれにおける導電層４３，４３が出力ノードを構成す
る。
【０２０２】このように図２２のＣＭＯＳインバータの
製造方法においては、図２２のＣＭＯＳインバータと同
様にＳＯＩ層３の削れ量を抑制できる。また、図２２の
製造方法により製造されたＣＭＯＳインバータは、図２
１のＣＭＯＳインバータと同様に、ＤＲＡＭにおいて、
行デコーダまたは列デコーダ等の高速動作が必要とされ
る回路に適用することができる。
製造方法においては、図２２のＣＭＯＳインバータと同
様にＳＯＩ層３の削れ量を抑制できる。また、図２２の
製造方法により製造されたＣＭＯＳインバータは、図２
１のＣＭＯＳインバータと同様に、ＤＲＡＭにおいて、
行デコーダまたは列デコーダ等の高速動作が必要とされ
る回路に適用することができる。
【０２０３】第１１実施例 次に、第１１実施例について説明する。図２３は、第１
１実施例によるＣＭＯＳインバータの製造方法を工程順
に示す概略断面図である。
１実施例によるＣＭＯＳインバータの製造方法を工程順
に示す概略断面図である。
【０２０４】図２３においては、（ａ）〜（ｈ）に主な
工程が示される。図２３における（ａ）〜（ｈ）のそれ
ぞれにおいては、図２１および図２２と同様に、図中の
左側にＰＭＯＳトランジスタＴ１の製造工程が示され
て、図中の右側にＮＭＯＳトランジスタＴ２の製造工程
が示される。
工程が示される。図２３における（ａ）〜（ｈ）のそれ
ぞれにおいては、図２１および図２２と同様に、図中の
左側にＰＭＯＳトランジスタＴ１の製造工程が示され
て、図中の右側にＮＭＯＳトランジスタＴ２の製造工程
が示される。
【０２０５】図２３を参照して、（ａ），（ｂ）に示さ
れる第および第２の工程では、図２１の（ａ），（ｂ）
に示される工程と同様の処理が行なわれる。
れる第および第２の工程では、図２１の（ａ），（ｂ）
に示される工程と同様の処理が行なわれる。
【０２０６】次に、図２３における（ｃ）に示される第
３の工程においては、ＰＭＯＳトランジスタＴ１および
ＮＭＯＳトランジスタＴ２の各々について、まず、ＳＯ
Ｉ層３の上方のゲート電極層６０の中央部上にレジスト
パターン６１が形成される。
３の工程においては、ＰＭＯＳトランジスタＴ１および
ＮＭＯＳトランジスタＴ２の各々について、まず、ＳＯ
Ｉ層３の上方のゲート電極層６０の中央部上にレジスト
パターン６１が形成される。
【０２０７】そして、そのレジストパターン６１をマス
クとして用いてＭｅＶのオーダのエネルギのイオン注入
が行なわれる。このイオン注入において、ＰＭＯＳトラ
ンジスタＴ１については、ボロンのイオン注入によりＳ
ＯＩ層３に不純物領域３１ｐ，３２ｐが形成され、ＮＭ
ＯＳトランジスタＴ２についてはＳＯＩ層３内に不純物
領域３１ｎ，３２ｎが形成される。
クとして用いてＭｅＶのオーダのエネルギのイオン注入
が行なわれる。このイオン注入において、ＰＭＯＳトラ
ンジスタＴ１については、ボロンのイオン注入によりＳ
ＯＩ層３に不純物領域３１ｐ，３２ｐが形成され、ＮＭ
ＯＳトランジスタＴ２についてはＳＯＩ層３内に不純物
領域３１ｎ，３２ｎが形成される。
【０２０８】次に、図２３における（ｄ）に示される第
４の工程においては、ＰＭＯＳトランジスタＴ１および
ＮＭＯＳトランジスタＴ２の各々について、図６（ｄ）
に示される工程と同様の処理が行なわれる。その結果、
ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタ
Ｔ２の各々についてゲート電極６０の一部がパターニン
グされる。
４の工程においては、ＰＭＯＳトランジスタＴ１および
ＮＭＯＳトランジスタＴ２の各々について、図６（ｄ）
に示される工程と同様の処理が行なわれる。その結果、
ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタ
Ｔ２の各々についてゲート電極６０の一部がパターニン
グされる。
【０２０９】次に、図２３における（ｅ）に示される第
５の工程においては、ＰＭＯＳトランジスタＴ１および
ＮＭＯＳトランジスタＴ２の各々について、ＳＯＩ層
３、ゲート電極層６０およびフィールド酸化膜４の表面
を覆う層間絶縁層７１が形成される。
５の工程においては、ＰＭＯＳトランジスタＴ１および
ＮＭＯＳトランジスタＴ２の各々について、ＳＯＩ層
３、ゲート電極層６０およびフィールド酸化膜４の表面
を覆う層間絶縁層７１が形成される。
【０２１０】そして、ＰＭＯＳトランジスタＴ１におい
ては、不純物領域３１ｐ上の層間絶縁層７１がエッチン
グ除去されてコンタクトホール７１０が形成される。こ
れとともにＮＭＯＳトランジスタＴ２においては、不純
物領域３１ｎ上の層間絶縁層７１がエッチング除去され
てコンタクトホール７１０が形成される。
ては、不純物領域３１ｐ上の層間絶縁層７１がエッチン
グ除去されてコンタクトホール７１０が形成される。こ
れとともにＮＭＯＳトランジスタＴ２においては、不純
物領域３１ｎ上の層間絶縁層７１がエッチング除去され
てコンタクトホール７１０が形成される。
【０２１１】そして、ＰＭＯＳトランジスタＴ１におい
ては、コンタクトホール７１０を通って不純物領域３１
ｐに接触し、かつ層間絶縁層７１の表面を覆うポリシリ
コン層８０が形成される。これとともに、ＮＭＯＳトラ
ンジスタＴ２においては、コンタクトホール７１０を通
って不純物領域３１ｎに接触し、かつ層間絶縁層７１の
表面を覆うポリシリコン層８０が形成される。
ては、コンタクトホール７１０を通って不純物領域３１
ｐに接触し、かつ層間絶縁層７１の表面を覆うポリシリ
コン層８０が形成される。これとともに、ＮＭＯＳトラ
ンジスタＴ２においては、コンタクトホール７１０を通
って不純物領域３１ｎに接触し、かつ層間絶縁層７１の
表面を覆うポリシリコン層８０が形成される。
【０２１２】そして、図２３における（ｆ）に示される
第６の工程においては、図２１の（ｅ）に示される工程
と同様の処理が行なわれる。その結果、ポリパッド８，
８が形成される。
第６の工程においては、図２１の（ｅ）に示される工程
と同様の処理が行なわれる。その結果、ポリパッド８，
８が形成される。
【０２１３】そして、図２３における（ｇ）に示される
第７の工程においては、ＰＭＯＳトランジスタＴ１およ
びＮＭＯＳトランジスタＴ２の各々について、図６の
（ｇ）と同様の処理が行なわれる。その結果、ゲート電
極６，６が形成される。
第７の工程においては、ＰＭＯＳトランジスタＴ１およ
びＮＭＯＳトランジスタＴ２の各々について、図６の
（ｇ）と同様の処理が行なわれる。その結果、ゲート電
極６，６が形成される。
【０２１４】そして、図２３における（ｈ）に示される
第８の工程においては、ＰＭＯＳトランジスタＴ１およ
びＮＭＯＳトランジスタＴ２の各々について、図６の
（ｈ）と同様の処理が行なわれる。その処理において
は、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジ
スタＴ２の各々について、ストレージノード９の代わり
に、ポリシリコンよりなる導電層４３が形成される。
第８の工程においては、ＰＭＯＳトランジスタＴ１およ
びＮＭＯＳトランジスタＴ２の各々について、図６の
（ｈ）と同様の処理が行なわれる。その処理において
は、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジ
スタＴ２の各々について、ストレージノード９の代わり
に、ポリシリコンよりなる導電層４３が形成される。
【０２１５】このように製造される図２３のＣＭＯＳイ
ンバータにおいては、ＰＭＯＳトランジスタＴ１のポリ
パッド８が電源ノード側に設けられ、ＮＭＯＳトランジ
スタＴ２のポリパッド８が接地ノード側に設けられる。
一方、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトラン
ジスタＴ２のそれぞれにおける導電層４３，４３が出力
ノードを構成する。
ンバータにおいては、ＰＭＯＳトランジスタＴ１のポリ
パッド８が電源ノード側に設けられ、ＮＭＯＳトランジ
スタＴ２のポリパッド８が接地ノード側に設けられる。
一方、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトラン
ジスタＴ２のそれぞれにおける導電層４３，４３が出力
ノードを構成する。
【０２１６】このため、図２３に示されるＣＭＯＳイン
バータの製造方法においては、ＳＯＩ層３の削れ量を抑
制できる。また、図２３の製造方法により製造されたＣ
ＭＯＳインバータは、電源ノード側および接地ノード側
にポリパッドが設けられているので、ポリパッドが設け
られたことによる回路動作の速度低下が少ない。このた
め、このようなＣＭＯＳインバータは、ＤＲＡＭにおい
て、たとえば、行デコーダまたは列デコーダ等の高速動
作が必要とされる回路に適用することができる。
バータの製造方法においては、ＳＯＩ層３の削れ量を抑
制できる。また、図２３の製造方法により製造されたＣ
ＭＯＳインバータは、電源ノード側および接地ノード側
にポリパッドが設けられているので、ポリパッドが設け
られたことによる回路動作の速度低下が少ない。このた
め、このようなＣＭＯＳインバータは、ＤＲＡＭにおい
て、たとえば、行デコーダまたは列デコーダ等の高速動
作が必要とされる回路に適用することができる。
【０２１７】さらに、ＳＯＩ層３の一対の不純物領域が
イオン注入によって同時に形成される。このため、第８
および第９実施例のように不純物領域を２度に分けて形
成する必要がなく、製造工程が簡略化される。
イオン注入によって同時に形成される。このため、第８
および第９実施例のように不純物領域を２度に分けて形
成する必要がなく、製造工程が簡略化される。
【０２１８】次に、ＳＯＩ構造を利用したＤＲＡＭの周
辺回路のその他の例について説明する。以下に示す第１
２〜第１４実施例においては、ＳＯＩ構造を利用したＣ
ＭＯＳインバータについて、第９〜第１１実施例のよう
に電源ノード側および接地ノード側ではなく、出力ノー
ド側にポリパッドを設ける例について説明する。
辺回路のその他の例について説明する。以下に示す第１
２〜第１４実施例においては、ＳＯＩ構造を利用したＣ
ＭＯＳインバータについて、第９〜第１１実施例のよう
に電源ノード側および接地ノード側ではなく、出力ノー
ド側にポリパッドを設ける例について説明する。
【０２１９】第１２実施例 次に、第１２実施例について説明する。図２４は、第１
２実施例によるＣＭＯＳインバータの製造方法を工程順
に示す概略断面図である。
２実施例によるＣＭＯＳインバータの製造方法を工程順
に示す概略断面図である。
【０２２０】図２４においては、（ａ）〜（ｇ）に主な
工程が示される。図２４の（ａ）〜（ｇ）のそれぞれに
おいては、図中の左側に図２０のＣ−Ｃ線に沿う断面図
にてＰＭＯＳトランジスタＴ１の製造工程が示されて、
図中の右側に図２０のＤ−Ｄ線に沿う断面図にてＮＭＯ
ＳトランジスタＴ２の製造工程が示される。
工程が示される。図２４の（ａ）〜（ｇ）のそれぞれに
おいては、図中の左側に図２０のＣ−Ｃ線に沿う断面図
にてＰＭＯＳトランジスタＴ１の製造工程が示されて、
図中の右側に図２０のＤ−Ｄ線に沿う断面図にてＮＭＯ
ＳトランジスタＴ２の製造工程が示される。
【０２２１】図２４に示されるＣＭＯＳインバータの製
造方法が図２１に示される製造方法と異なるのは、ＰＭ
ＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ２
のそれぞれについて、電源ノード側および接地ノード側
にポリパッド８，８を設けるのではなく、それぞれの出
力ノード側にポリパッド８，８を設けることである。
造方法が図２１に示される製造方法と異なるのは、ＰＭ
ＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ２
のそれぞれについて、電源ノード側および接地ノード側
にポリパッド８，８を設けるのではなく、それぞれの出
力ノード側にポリパッド８，８を設けることである。
【０２２２】このため、図２４の（ａ）〜（ｇ）に示さ
れる工程においては、図２１の（ａ）〜（ｇ）に示され
る工程とはポリパッド８，８および導電層４２，４４の
それぞれの形成位置が異なるだけで、その他は同様の処
理が行なわれる。
れる工程においては、図２１の（ａ）〜（ｇ）に示され
る工程とはポリパッド８，８および導電層４２，４４の
それぞれの形成位置が異なるだけで、その他は同様の処
理が行なわれる。
【０２２３】したがって、ＰＭＯＳトランジスタＴ１お
よびＮＭＯＳトランジスタＴ２の各々において、ポリシ
リコン層８０およびゲート電極層６０のエッチングが２
段階で行なわれる。
よびＮＭＯＳトランジスタＴ２の各々において、ポリシ
リコン層８０およびゲート電極層６０のエッチングが２
段階で行なわれる。
【０２２４】第１３実施例 次に、第１３実施例について説明する。図２５は、第１
３実施例によるＣＭＯＳインバータの製造方法を工程順
に示す概略断面図である。図２５においては、（ａ）〜
（ｆ）に主な工程が示される。図２５は、図２２と同じ
図示形式で示される。
３実施例によるＣＭＯＳインバータの製造方法を工程順
に示す概略断面図である。図２５においては、（ａ）〜
（ｆ）に主な工程が示される。図２５は、図２２と同じ
図示形式で示される。
【０２２５】図２５に示されるＣＭＯＳインバータの製
造方法が図２２の製造方法と異なるのは、ＰＭＯＳトラ
ンジスタＴ１およびＮＭＯＳトランジスタＴ２のそれぞ
れについて、電源ノード側および接地ノード側にポリパ
ッド８，８を設けるのではなく、それぞれの出力ノード
側にポリパッド８，８を設けることである。
造方法が図２２の製造方法と異なるのは、ＰＭＯＳトラ
ンジスタＴ１およびＮＭＯＳトランジスタＴ２のそれぞ
れについて、電源ノード側および接地ノード側にポリパ
ッド８，８を設けるのではなく、それぞれの出力ノード
側にポリパッド８，８を設けることである。
【０２２６】このため、図２５の（ａ）〜（ｆ）に示さ
れる工程においては、図２２の（ａ）〜（ｆ）に示され
る工程とポリパッド８，８および導電層４２，４４のそ
れぞれの形成位置が異なるだけで、その他は同様の処理
が行なわれる。
れる工程においては、図２２の（ａ）〜（ｆ）に示され
る工程とポリパッド８，８および導電層４２，４４のそ
れぞれの形成位置が異なるだけで、その他は同様の処理
が行なわれる。
【０２２７】したがって、ＰＭＯＳトランジスタＴ１お
よびＮＭＯＳトランジスタＴ２の各々においては、ポリ
シリコン層８０およびゲート電極層６０のエッチングが
１段階で行なわれる。
よびＮＭＯＳトランジスタＴ２の各々においては、ポリ
シリコン層８０およびゲート電極層６０のエッチングが
１段階で行なわれる。
【０２２８】第１４実施例 次に、第１４実施例について説明する。図２６は、第１
４実施例によるＣＭＯＳインバータの製造方法を工程順
に示す概略断面図である。図２６においては、（ａ）〜
（ｈ）に主な工程が示される。図２６は、図２３の図示
形式と同じ図示形式により示される。
４実施例によるＣＭＯＳインバータの製造方法を工程順
に示す概略断面図である。図２６においては、（ａ）〜
（ｈ）に主な工程が示される。図２６は、図２３の図示
形式と同じ図示形式により示される。
【０２２９】図２６に示されるＣＭＯＳインバータの製
造方法が図２３に示される製造方法と異なるのは、ＰＭ
ＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ２
のそれぞれについて、電源ノード側および接地ノード側
にポリパッド８，８を設けるのではなく、それぞれの出
力ノード側にポリパッド８，８を設けることである。
造方法が図２３に示される製造方法と異なるのは、ＰＭ
ＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ２
のそれぞれについて、電源ノード側および接地ノード側
にポリパッド８，８を設けるのではなく、それぞれの出
力ノード側にポリパッド８，８を設けることである。
【０２３０】このため、図２６の（ａ）〜（ｈ）に示さ
れる工程においては、図２３の（ａ）〜（ｈ）に示され
る工程とはポリパッド８，８および導電層４２，４４の
それぞれの形成位置が異なるだけで、その他は同様の処
理が行なわれる。
れる工程においては、図２３の（ａ）〜（ｈ）に示され
る工程とはポリパッド８，８および導電層４２，４４の
それぞれの形成位置が異なるだけで、その他は同様の処
理が行なわれる。
【０２３１】したがって、不純物領域３１ｐ，３２ｐお
よび不純物領域３１ｎ，３２ｎのそれぞれは、ＭｅＶオ
ーダのエネルギのイオン注入により同時に形成される。
さらに、ポリシリコン層８０およびゲート電極層６０の
エッチングが２段階で行なわれる。
よび不純物領域３１ｎ，３２ｎのそれぞれは、ＭｅＶオ
ーダのエネルギのイオン注入により同時に形成される。
さらに、ポリシリコン層８０およびゲート電極層６０の
エッチングが２段階で行なわれる。
【０２３２】このように、第１２〜第１４実施例のそれ
ぞれに示される製造方法にて製造されるＣＭＯＳインバ
ータには、出力ノード側にポリパッド８，８が設けられ
る。このため、このＣＭＯＳインバータは、出力ノード
の抵抗が大きくなり、動作速度が遅くなる。したがっ
て、このようなＣＭＯＳインバータは、ＤＲＡＭにおい
て、たとえば遅延回路に適用することができる。
ぞれに示される製造方法にて製造されるＣＭＯＳインバ
ータには、出力ノード側にポリパッド８，８が設けられ
る。このため、このＣＭＯＳインバータは、出力ノード
の抵抗が大きくなり、動作速度が遅くなる。したがっ
て、このようなＣＭＯＳインバータは、ＤＲＡＭにおい
て、たとえば遅延回路に適用することができる。
【０２３３】第１５実施例 次に、第１５実施例について説明する。第１５実施例に
おいては、ＤＲＡＭの周辺回路に使用されるＳＯＩ構造
を利用したトランジスタのその他の例について説明す
る。図２７は、第１５実施例によるＤＲＡＭの周辺回路
に使用されるトランジスタの製造方法を工程順に示す概
略断面図である。図２７においては、（ａ）〜（ｅ）に
主な工程が示される。
おいては、ＤＲＡＭの周辺回路に使用されるＳＯＩ構造
を利用したトランジスタのその他の例について説明す
る。図２７は、第１５実施例によるＤＲＡＭの周辺回路
に使用されるトランジスタの製造方法を工程順に示す概
略断面図である。図２７においては、（ａ）〜（ｅ）に
主な工程が示される。
【０２３４】図２７において（ａ），（ｂ）に示される
第１および第２の工程では、たとえば、図２に示される
（ａ），（ｂ）の工程と同様の処理が行なわれる。その
結果、ＳＯＩ層３の上方に、ゲート酸化膜５を介在して
ゲート電極層６０が形成される。
第１および第２の工程では、たとえば、図２に示される
（ａ），（ｂ）の工程と同様の処理が行なわれる。その
結果、ＳＯＩ層３の上方に、ゲート酸化膜５を介在して
ゲート電極層６０が形成される。
【０２３５】次に、図２７において（ｃ）に示される第
３の工程においては、まず、フィールド酸化膜４，４に
近い部分のゲート電極層６０およびゲート酸化膜５がエ
ッチング除去されてゲート電極層６０がパターニングさ
れる。これにより、ゲート電極６が形成される。そし
て、ゲート電極６をマスクとして用いてＳＯＩ層３にイ
オン注入が行なわれる。これによりＳＯＩ層３内に一対
の不純物領域３１，３２が形成される。
３の工程においては、まず、フィールド酸化膜４，４に
近い部分のゲート電極層６０およびゲート酸化膜５がエ
ッチング除去されてゲート電極層６０がパターニングさ
れる。これにより、ゲート電極６が形成される。そし
て、ゲート電極６をマスクとして用いてＳＯＩ層３にイ
オン注入が行なわれる。これによりＳＯＩ層３内に一対
の不純物領域３１，３２が形成される。
【０２３６】次に、図２７における（ｄ）に示される第
４の工程においては、まず、ＳＯＩ層３、ゲート電極６
およびフィールド酸化膜４，４を覆う層間絶縁層７１が
形成される。
４の工程においては、まず、ＳＯＩ層３、ゲート電極６
およびフィールド酸化膜４，４を覆う層間絶縁層７１が
形成される。
【０２３７】そして、不純物領域３１上の層間絶縁層７
１がエッチング除去されてコンタクトホール７１０が形
成されるとともに不純物領域３２上の層間絶縁層７１が
エッチング除去されてコンタクトホール７２０が形成さ
れる。そして、コンタクトホール７１０，７２０を通っ
て不純物領域３１，３２に接触し、かつ層間絶縁層７１
の表面を覆うポリシリコン層８０が形成される。
１がエッチング除去されてコンタクトホール７１０が形
成されるとともに不純物領域３２上の層間絶縁層７１が
エッチング除去されてコンタクトホール７２０が形成さ
れる。そして、コンタクトホール７１０，７２０を通っ
て不純物領域３１，３２に接触し、かつ層間絶縁層７１
の表面を覆うポリシリコン層８０が形成される。
【０２３８】次に、図２７における（ｅ）に示される第
５の工程においては、ゲート電極６の上およびフィール
ド酸化膜４，４の上のポリシリコン層８０および層間絶
縁層７１がエッチング除去されてポリシリコン層８０が
パターニングされる。これにより、ポリパッド８，８が
不純物領域３１，３２上に形成される。
５の工程においては、ゲート電極６の上およびフィール
ド酸化膜４，４の上のポリシリコン層８０および層間絶
縁層７１がエッチング除去されてポリシリコン層８０が
パターニングされる。これにより、ポリパッド８，８が
不純物領域３１，３２上に形成される。
【０２３９】このように製造されるトランジスタにおい
ては、不純物領域３１，３２の上にポリパッド８，８が
設けられる。このため、ポリシリコン層８０をパターニ
ングする際にＳＯＩ層３が全く削られないようにするこ
とができる。
ては、不純物領域３１，３２の上にポリパッド８，８が
設けられる。このため、ポリシリコン層８０をパターニ
ングする際にＳＯＩ層３が全く削られないようにするこ
とができる。
【０２４０】このように製造されるトランジスタは、Ｄ
ＲＡＭのすべての周辺回路に適用可能である。
ＲＡＭのすべての周辺回路に適用可能である。
【０２４１】第１６実施例 次に、第１６実施例について説明する。ＳＯＩ層の削れ
量を抑制する方法としては、次のような方法もある。
量を抑制する方法としては、次のような方法もある。
【０２４２】ＳＯＩ層をサリサイド（ｓｅｌｆ ａｌｉ
ｇｎｅｄ ｓｉｌｉｃｉｄｅ）構造にする。具体的に
は、ＤＲＡＭにおいて、周辺回路の部分のＳＯＩ構造の
ＭＯＳトランジスタをサリサイド構造にする。この場
合、メモリセルアレイの部分のＳＯＩ構造のＭＯＳトラ
ンジスタはサリサイド構造にはしない。
ｇｎｅｄ ｓｉｌｉｃｉｄｅ）構造にする。具体的に
は、ＤＲＡＭにおいて、周辺回路の部分のＳＯＩ構造の
ＭＯＳトランジスタをサリサイド構造にする。この場
合、メモリセルアレイの部分のＳＯＩ構造のＭＯＳトラ
ンジスタはサリサイド構造にはしない。
【０２４３】周辺回路におけるＭＯＳトランジスタのサ
リサイド構造は、たとえば図２８のように形成される。
図２８は、周辺回路におけるＭＯＳトランジスタのサリ
サイド構造の部分の製造工程を工程順に示す概略断面図
である。
リサイド構造は、たとえば図２８のように形成される。
図２８は、周辺回路におけるＭＯＳトランジスタのサリ
サイド構造の部分の製造工程を工程順に示す概略断面図
である。
【０２４４】図２８を参照して、まず、シリサイド層が
形成される前においては、（ａ）に示されるようにゲー
ト電極６が形成され、一対の不純物領域３１，３２が形
成される。次に、（ｂ）に示されるようにたとえば、モ
リブデンシリサイドを雰囲気中に入れながら化学反応さ
せて、ＳＯＩ層３の表面およびゲート電極６の表面にシ
リサイド層Ｓが形成される。
形成される前においては、（ａ）に示されるようにゲー
ト電極６が形成され、一対の不純物領域３１，３２が形
成される。次に、（ｂ）に示されるようにたとえば、モ
リブデンシリサイドを雰囲気中に入れながら化学反応さ
せて、ＳＯＩ層３の表面およびゲート電極６の表面にシ
リサイド層Ｓが形成される。
【０２４５】このように、周辺回路のＭＯＳトランジス
タをサリサイド構造にしたために、周辺回路の製造時に
おいては、ＳＯＩ層３のシリサイド層Ｓがゲート電極６
の上方の導電層のエッチング時にエッチングストッパと
して働く。これにより、周辺回路においては、ＳＯＩ層
３の削れ量が抑制される。
タをサリサイド構造にしたために、周辺回路の製造時に
おいては、ＳＯＩ層３のシリサイド層Ｓがゲート電極６
の上方の導電層のエッチング時にエッチングストッパと
して働く。これにより、周辺回路においては、ＳＯＩ層
３の削れ量が抑制される。
【０２４６】一方、メモリセルアレイの部分は、第１実
施例に示される図２の製造方法、第２実施例に示される
図５の製造方法または第３実施例に示される図６の製造
方法を用いて製造される。なお、以上の実施例において
は、ＤＲＡＭを構成する回路にポリパッドを使用する例
について説明したが、これに限らず、ポリパッドは、ス
タティックランダムアクセスメモリ（以下ＳＲＡＭとい
う）のメモリセルにおいても適用することができる。
施例に示される図２の製造方法、第２実施例に示される
図５の製造方法または第３実施例に示される図６の製造
方法を用いて製造される。なお、以上の実施例において
は、ＤＲＡＭを構成する回路にポリパッドを使用する例
について説明したが、これに限らず、ポリパッドは、ス
タティックランダムアクセスメモリ（以下ＳＲＡＭとい
う）のメモリセルにおいても適用することができる。
【０２４７】図２９は、ポリパッドを適用したＳＲＡＭ
のメモリセルの回路図である。図２９を参照して、ＳＲ
ＡＭのメモリセルは、一対のビット線ＢＬ，／ＢＬ、ワ
ード線ＷＬ、ドライバトランジスタＭ１，Ｍ２およびア
クセストランジスタＭ３，Ｍ４を含む。
のメモリセルの回路図である。図２９を参照して、ＳＲ
ＡＭのメモリセルは、一対のビット線ＢＬ，／ＢＬ、ワ
ード線ＷＬ、ドライバトランジスタＭ１，Ｍ２およびア
クセストランジスタＭ３，Ｍ４を含む。
【０２４８】ポリパッドは、たとえば、ビット線ＢＬと
アクセストランジスタＭ３との間のコンタクト部分Ｃ１
およびビット線／ＢＬとアクセストランジスタＭ２との
間のコンタクト部分Ｃ２に設けられる。このように、Ｓ
ＲＡＭのメモリセルにおいてもポリパッドを適用するこ
とができる。
アクセストランジスタＭ３との間のコンタクト部分Ｃ１
およびビット線／ＢＬとアクセストランジスタＭ２との
間のコンタクト部分Ｃ２に設けられる。このように、Ｓ
ＲＡＭのメモリセルにおいてもポリパッドを適用するこ
とができる。
【０２４９】
【発明の効果】請求項１に記載の本発明によれば、ゲー
ト電極層上方の第１の導電層をエッチングする場合、そ
の下方には、ゲート電極層が残されており、その第１の
導電層およびゲート電極層のエッチングが２段階で行な
われる。
ト電極層上方の第１の導電層をエッチングする場合、そ
の下方には、ゲート電極層が残されており、その第１の
導電層およびゲート電極層のエッチングが２段階で行な
われる。
【０２５０】したがって、２段階目のエッチングである
ゲート電極層のエッチングにおいては、短い距離がエッ
チングされので、半導体層の表面でそのエッチングを止
めることができる。このため、製造工程においてＳＯＩ
層の削れ量を抑制することができる。
ゲート電極層のエッチングにおいては、短い距離がエッ
チングされので、半導体層の表面でそのエッチングを止
めることができる。このため、製造工程においてＳＯＩ
層の削れ量を抑制することができる。
【０２５１】請求項２に記載の本発明によれば、ゲート
電極層上方の第１の導電層をエッチングする場合、その
下方には、ゲート電極層が残されており、その第１の導
電層およびゲート電極層のエッチングが１段階で行なわ
れる。
電極層上方の第１の導電層をエッチングする場合、その
下方には、ゲート電極層が残されており、その第１の導
電層およびゲート電極層のエッチングが１段階で行なわ
れる。
【０２５２】したがって、第１の導電層、第２の絶縁
層、ゲート電極層およびゲート絶縁層をエッチングする
工程において、ゲート電極層がエッチングされる際にそ
のエッチングの影響を受けるが、その工程において第１
の導電層がエッチングされる際にはそのエッチングの影
響を受けない。このため、製造工程において半導体層の
削れ量を抑制することができる。
層、ゲート電極層およびゲート絶縁層をエッチングする
工程において、ゲート電極層がエッチングされる際にそ
のエッチングの影響を受けるが、その工程において第１
の導電層がエッチングされる際にはそのエッチングの影
響を受けない。このため、製造工程において半導体層の
削れ量を抑制することができる。
【０２５３】請求項３に記載の本発明によれば、請求項
１に記載の本発明の効果に加えて、次のような効果が生
じる。すなわち、ゲート電極層およびゲート絶縁層を介
して半導体層内に不純物が注入されることによって、第
１および第２の不純物領域が同時に形成されるため、ゲ
ート電極層のエッチング後に不純物領域を形成する必要
がなく、製造工程を簡略化することができる。
１に記載の本発明の効果に加えて、次のような効果が生
じる。すなわち、ゲート電極層およびゲート絶縁層を介
して半導体層内に不純物が注入されることによって、第
１および第２の不純物領域が同時に形成されるため、ゲ
ート電極層のエッチング後に不純物領域を形成する必要
がなく、製造工程を簡略化することができる。
【０２５４】請求項４に記載の本発明によれば、請求項
１に記載の本発明と同じ効果をトレンチタイプキャパシ
タの半導体装置においても得ることができる。
１に記載の本発明と同じ効果をトレンチタイプキャパシ
タの半導体装置においても得ることができる。
【０２５５】請求項５に記載の本発明によれば、請求項
２に記載の本発明と同じ効果をトレンチタイプキャパシ
タの半導体装置においても得ることができる。
２に記載の本発明と同じ効果をトレンチタイプキャパシ
タの半導体装置においても得ることができる。
【０２５６】請求項６に記載の本発明によれば、請求項
３に記載の本発明と同じ効果をトレンチタイプキャパシ
タの半導体装置においても得ることができる。
３に記載の本発明と同じ効果をトレンチタイプキャパシ
タの半導体装置においても得ることができる。
【図１】この発明が適用されるＤＲＡＭの構成を示すブ
ロック図である。
ロック図である。
【図２】第１実施例によるメモリセルの製造方法を工程
順に示す概略断面図である。
順に示す概略断面図である。
【図３】第１実施例によって製造されるメモリセルの一
例を概略的に示す平面図である。
例を概略的に示す平面図である。
【図４】図３のＡ−Ａ線に沿う断面図である。
【図５】第２実施例によるメモリセルの製造方法を工程
順に示す概略断面図である。
順に示す概略断面図である。
【図６】第３実施例によるメモリセルの製造方法を工程
順に示す概略断面図である。
順に示す概略断面図である。
【図７】第３実施例によるメモリセルの製造方法を工程
順に示す概略断面図である。
順に示す概略断面図である。
【図８】第４実施例によるメモリセルの製造方法を工程
順に示す概略断面図である。
順に示す概略断面図である。
【図９】第４実施例によるメモリセルの製造方法によっ
て製造されるメモリセルの一例を概略的に示す平面図で
ある。
て製造されるメモリセルの一例を概略的に示す平面図で
ある。
【図１０】図９のＢ−Ｂ線に沿う断面図である。
【図１１】第５実施例によるメモリセルの製造方法を工
程順に示す概略断面図である。
程順に示す概略断面図である。
【図１２】第６実施例によるメモリセルの製造方法を工
程順に示す概略断面図である。
程順に示す概略断面図である。
【図１３】第６実施例によるメモリセルの製造方法を工
程順に示す概略断面図である。
程順に示す概略断面図である。
【図１４】第６実施例によるメモリセルの製造方法によ
って製造されるメモリセルの一例を示す概略断面図であ
る。
って製造されるメモリセルの一例を示す概略断面図であ
る。
【図１５】第７実施例によるメモリセルの製造方法を工
程順に示す概略断面図である。
程順に示す概略断面図である。
【図１６】第７実施例によるメモリセルの製造方法を工
程順に示す概略断面図である。
程順に示す概略断面図である。
【図１７】第８実施例によるメモリセルの製造方法を工
程順に示す概略断面図である。
程順に示す概略断面図である。
【図１８】第８実施例によるメモリセルの製造方法を工
程順に示す概略断面図である。
程順に示す概略断面図である。
【図１９】ＣＭＯＳインバータの回路図である。
【図２０】ＣＭＯＳインバータを概略的に示す平面図で
ある。
ある。
【図２１】第９実施例によるＣＭＯＳインバータの製造
方法を工程順に示す概略断面図である。
方法を工程順に示す概略断面図である。
【図２２】第１０実施例によるＣＭＯＳインバータの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図２３】第１１実施例によるＣＭＯＳインバータの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図２４】第１２実施例によるＣＭＯＳインバータの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図２５】第１３実施例によるＣＭＯＳインバータの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図２６】第１４実施例によるＣＭＯＳインバータの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図２７】第１５実施例による周辺回路のＳＯＩ構造を
利用したＭＯＳトランジスタの製造方法を工程順に示す
概略断面図である。
利用したＭＯＳトランジスタの製造方法を工程順に示す
概略断面図である。
【図２８】第１６実施例による周辺回路におけるＭＯＳ
トランジスタのサリサイド構造の部分の製造工程を工程
順に示す概略断面図である。
トランジスタのサリサイド構造の部分の製造工程を工程
順に示す概略断面図である。
【図２９】ポリパッドを適用したＳＲＡＭのメモリセル
の回路図である。
の回路図である。
【図３０】一般的なＤＲＡＭのメモリセルの概略断面図
である。
である。
【図３１】ＳＯＩ構造のメモリセルの製造時の問題点を
説明するための各製造工程における概略断面図である。
説明するための各製造工程における概略断面図である。
１ シリコン基板 ２ 絶縁層 ３ ＳＯＩ層 ５ ゲート酸化膜 ６ ゲート電極 ８ ポリパッド ９，９０１ ストレージノード ３１，３２ 不純物領域 ６０ ゲート電極層 ６１ レジストパターン ７１，７２ 層間絶縁層 ８０ ポリシリコン層 ９０ 下部電極層 ７１０，７２０ コンタクトホール ９００ 溝
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/8242 H01L 27/108
Claims (6)
- 【請求項１】 半導体基板の主表面上に第１の絶縁層を
介在して第１導電型の半導体層を形成する工程と、 前記半導体層の表面上にゲート絶縁層を介在してゲート
電極層を形成する工程と、 前記ゲート電極層およびゲート絶縁層をエッチングして
前記半導体層の第１の一部表面を露出させる工程と、 前記第１の一部表面下の半導体層内に第２導電型の第１
の不純物領域を形成する工程と、 前記ゲート電極層を覆い、かつ前記第１の一部表面に達
する第１のコンタクトホールを有する第２の絶縁層を形
成する工程と、 前記第２の絶縁層の表面を覆い、かつ前記第１のコンタ
クトホールを介して前記第１の一部表面に接続された第
１の導電層を形成する工程と、 前記第１の導電層および前記第２の絶縁層をエッチング
して前記ゲート電極層の表面の一部を露出させる工程
と、 前記ゲート電極層および前記ゲート絶縁層をエッチング
して前記半導体層の第２の一部表面を露出させる工程
と、 前記ゲート電極層および前記第１の導電層を覆い、かつ
前記第２の一部表面に達する第２のコンタクトホールを
有する第３の絶縁層を形成する工程と、 前記第３の絶縁層の表面を覆い、かつ前記第２のコンタ
クトホールを介して前記第２の一部表面に接続された第
２の導電層を形成する工程と、 前記第２の一部表面下の半導体層内に第２導電型の第２
の不純物領域を形成する工程とを備えた、半導体装置の
製造方法。 - 【請求項２】 半導体基板の主表面上に第１の絶縁層を
介在して第１導電型の半導体層を形成する工程と、 前記半導体層の表面上にゲート絶縁層を介在してゲート
電極層を形成する工程と、 前記ゲート電極層および前記ゲート絶縁層をエッチング
して前記半導体層の第１の一部表面を露出させる工程
と、 前記第１の一部表面下の半導体層内に第２導電型の第１
の不純物領域を形成する工程と、 前記ゲート電極層を覆い、かつ前記第１の一部表面に達
する第１のコンタクトホールを有する第２の絶縁層を形
成する工程と、 前記第２の絶縁層の表面を覆い、かつ前記第１のコンタ
クトホールを介して前記第１の一部表面に接続された第
１の導電層を形成する工程と、 前記第１の導電層、前記第２の導電層、前記ゲート電極
層および前記ゲート絶縁層をエッチングして前記半導体
層の第２の一部表面を露出させる工程と、 前記ゲート電極層および前記第１の導電層を覆い、かつ
前記第２の一部表面に達する第２のコンタクトホールを
有する第３の絶縁層を形成する工程と、 前記第３の絶縁層の表面を覆い、かつ前記第２のコンタ
クトホールを介して前記第２の一部表面に接続された第
２の導電層を形成する工程と、 前記第２の一部表面下の半導体層内に第２導電型の第２
の不純物領域を形成する工程とを備えた、半導体装置の
製造方法。 - 【請求項３】 半導体基板の主表面上に第１の絶縁層を
介在して第１導電型の半導体層を形成する工程と、 前記半導体層の表面上にゲート絶縁層を介在してゲート
電極層を形成する工程と、 前記ゲート電極層の表面における第１の領域を覆い、そ
の第１の領域を挟む第２および第３の領域を露出させる
レジストパターンを形成する工程と、 前記レジストパターンをマスクとして用いて、前記半導
体層内に第２導電型の不純物を注入することによって第
２導電型の第１および第２の不純物領域を形成する工程
と、 前記ゲート電極層および前記ゲート絶縁層をエッチング
して、前記第１の不純物領域の表面を露出させる工程
と、 前記ゲート電極層を覆い、かつ前記第１の不純物領域に
達する第１のコンタクトホールを有する第２の絶縁層を
形成する工程と、 前記第２の絶縁層の表面を覆い、かつ前記第１のコンタ
クトホールを介して前記第１の不純物領域に接続された
第１の導電層を形成する工程と、 前記第１の導電層および前記第２の絶縁層をエッチング
して前記ゲート電極層の表面の一部を露出させる工程
と、 前記ゲート電極層および前記ゲート絶縁層をエッチング
して前記第２の不純物領域を露出させる工程と、 前記ゲート電極層および前記第１の導電層を覆い、かつ
前記第２の不純物領域に達する第２のコンタクトホール
を有する第３の絶縁層を形成する工程と、 前記第３の絶縁層の表面を覆い、かつ前記第２のコンタ
クトホールを介して前記第２の不純物領域に接続された
第２の導電層を形成する工程とを備えた、半導体装置の
製造方法。 - 【請求項４】 半導体基板の主表面上に第１の絶縁層を
介在して第１導電型の半導体層を形成する工程と、 前記半導体層の表面上にゲート絶縁層を介在してゲート
電極層を形成する工程と、 前記ゲート電極層および前記ゲート絶縁層をエッチング
して前記半導体層の第１の一部表面を露出させる工程
と、 前記第１の一部表面下の半導体層内に第２導電型の第１
の不純物領域を形成する工程と、 前記ゲート電極層を覆い、かつ前記第１の一部表面に達
する第１のコンタクトホールを有する第２の絶縁層を形
成する工程と、 前記第２の絶縁層の表面を覆い、かつ前記第１のコンタ
クトホールを介して前記第１の一部表面に接続された第
１の導電層を形成する工程と、 前記第１の導電層および前記第２の絶縁層をエッチング
して前記ゲート電極層の表面の一部を露出させる工程
と、 前記ゲート電極層および前記ゲート絶縁層をエッチング
して前記半導体層の第２の一部表面を露出させる工程
と、 前記第２の一部表面下の半導体層内に第２導電型の第２
の不純物領域を形成する工程と、 前記第２の不純物領域の表面に開口し、前記第２の不純
物領域および前記第１の絶縁層を貫通して前記半導体基
板内に達する溝を形成する工程と、 前記溝の内表面に第２の導電層を形成する工程とを備え
た、半導体装置の製造方法。 - 【請求項５】 半導体基板の主表面上に第１の絶縁層を
介在して第１導電型の半導体層を形成する工程と、 前記半導体層の表面上にゲート絶縁層を介在してゲート
電極層を形成する工程と、 前記ゲート電極層および前記ゲート絶縁層をエッチング
して前記半導体層の第１の一部表面を露出させる工程
と、 前記第１の一部表面下の半導体層内に第２導電型の第１
の不純物領域を形成する工程と、 前記ゲート電極層を覆い、かつ前記第１の一部表面に達
する第１のコンタクトホールを有する第２の絶縁層を形
成する工程と、 前記第２の絶縁層の表面を覆い、かつ前記第１のコンタ
クトホールを介して前記第１の一部表面に接続された第
１の導電層を形成する工程と、 前記第１の導電層、前記第２の絶縁層、前記ゲート電極
層および前記ゲート絶縁層をエッチングして前記半導体
層の第２の一部表面を露出させる工程と、 前記第２の一部表面下の半導体層内に第２導電型の第２
の不純物領域を形成する工程と、 前記第２の不純物領域の表面に開口し、前記第２の不純
物領域および前記第１の絶縁層を貫通して前記半導体基
板内に達する溝を形成する工程と、 前記溝の内表面に第２の導電層を形成する工程とを備え
た、半導体装置の製造方法。 - 【請求項６】 半導体基板の主表面上に第１の絶縁層を
介在して第１導電型の半導体層を形成する工程と、 前記半導体層の表面上にゲート絶縁層を介在してゲート
電極層を形成する工程と、 前記ゲート電極層の表面における第１の領域を覆い、そ
の第１の領域を挟む第２および第３の領域を露出させる
レジストパターンを形成する工程と、 前記レジストパターンをマスクとして用いて、前記半導
体層内に第２導電型の不純物を注入することによって第
２導電型の第１および第２の不純物領域を形成する工程
と、 前記ゲート電極層および前記ゲート絶縁層をエッチング
して、前記第１の不純物領域の表面を露出させる工程
と、 前記ゲート電極層を覆い、かつ前記第１の不純物領域に
達する第１のコンタクトホールを有する第２の絶縁層を
形成する工程と、 前記第２の絶縁層の表面を覆い、かつ前記第１のコンタ
クトホールを介して前記第１の不純物領域に接続された
第１の導電層を形成する工程と、 前記第１の導電層および前記第２の絶縁層をエッチング
して前記ゲート電極層の表面の一部を露出させる工程
と、 前記ゲート電極層および前記ゲート絶縁層をエッチング
して前記第２の不純物領域を露出させる工程と、 前記第２の不純物領域の表面に開口し、前記第２の不純
物領域および前記第１の絶縁層を貫通して前記半導体基
板内に達する溝を形成する工程と、 前記溝の内表面に第２の導電層を形成する工程とを備え
た、半導体装置の製造方法。
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