JPH05259405A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05259405A JPH05259405A JP4127419A JP12741992A JPH05259405A JP H05259405 A JPH05259405 A JP H05259405A JP 4127419 A JP4127419 A JP 4127419A JP 12741992 A JP12741992 A JP 12741992A JP H05259405 A JPH05259405 A JP H05259405A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 本発明は、キャパシタ下部電極９とそれが接
続されるｎ+ 不純物注入層３ｂとの間にキャパシタ下部
電極９よりも不純物濃度の低い導電層８を介在させるよ
うに構成している。 【効果】 上記のように構成することにより、従来に比
べてキャパシタ下部電極９からの不純物拡散によって形
成されるｎ+ の不純物拡散層４の拡散幅が低減されるの
で、ｎ+ 不純物拡散層４のゲート電極６側の端部がｎ+
不純物注入層３ｂのゲート電極６側の端部からはみ出す
ことがなく、ショートチャネル効果やパンチスルー現象
の発生を有効に防止でき、かつ、トランジスタ特性のば
らつきをも防止できる。
続されるｎ+ 不純物注入層３ｂとの間にキャパシタ下部
電極９よりも不純物濃度の低い導電層８を介在させるよ
うに構成している。 【効果】 上記のように構成することにより、従来に比
べてキャパシタ下部電極９からの不純物拡散によって形
成されるｎ+ の不純物拡散層４の拡散幅が低減されるの
で、ｎ+ 不純物拡散層４のゲート電極６側の端部がｎ+
不純物注入層３ｂのゲート電極６側の端部からはみ出す
ことがなく、ショートチャネル効果やパンチスルー現象
の発生を有効に防止でき、かつ、トランジスタ特性のば
らつきをも防止できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）の構造およびその製造方法に関す
る。
の製造方法に関し、特に、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）の構造およびその製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体装置のうち半導体記憶装置
は、コンピュータなどの情報機器のめざましい普及によ
ってその需要は急速に拡大している。さらに、機能的に
は大規模な記憶容量を有し、かつ高速動作が可能なもの
が要求されている。これに対応して、半導体記憶装置の
高集積化、高速応答性および高信頼性に関する技術開発
が進められている。
は、コンピュータなどの情報機器のめざましい普及によ
ってその需要は急速に拡大している。さらに、機能的に
は大規模な記憶容量を有し、かつ高速動作が可能なもの
が要求されている。これに対応して、半導体記憶装置の
高集積化、高速応答性および高信頼性に関する技術開発
が進められている。
【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものとして、ＤＲＡＭが知られてい
る。一般に、ＤＲＡＭは、多数の記憶情報を蓄積する記
憶領域であるメモリセルアレイ部と、外部との入出力に
必要な周辺回路部とから構成されている。第３８図は、
一般的なＤＲＡＭの構成を示したブロック図である。図
３８を参照して、ＤＲＡＭ１２０は、記憶情報のデータ
信号を蓄積するためのメモリセルアレイ１２１と、単位
記憶回路を構成するメモリセルを選択するためのアドレ
ス信号を外部から得るためのロウアンドカラムアドレス
バッファ１２２と、そのアドレス信号を解読することに
よってメモリセルを指定するためのロウデコーダ１２３
およびカラムデコーダ１２４と、指定されたメモリセル
に蓄積された信号を増幅して読出すセンスリフレッシュ
アンプ１２５と、データ入出力のためのデータインバッ
ファ１２６およびデータアウトバッファ１２７と、クロ
ック信号を発生するためのクロックジェネレータ１２８
とを含む。
ムな入出力が可能なものとして、ＤＲＡＭが知られてい
る。一般に、ＤＲＡＭは、多数の記憶情報を蓄積する記
憶領域であるメモリセルアレイ部と、外部との入出力に
必要な周辺回路部とから構成されている。第３８図は、
一般的なＤＲＡＭの構成を示したブロック図である。図
３８を参照して、ＤＲＡＭ１２０は、記憶情報のデータ
信号を蓄積するためのメモリセルアレイ１２１と、単位
記憶回路を構成するメモリセルを選択するためのアドレ
ス信号を外部から得るためのロウアンドカラムアドレス
バッファ１２２と、そのアドレス信号を解読することに
よってメモリセルを指定するためのロウデコーダ１２３
およびカラムデコーダ１２４と、指定されたメモリセル
に蓄積された信号を増幅して読出すセンスリフレッシュ
アンプ１２５と、データ入出力のためのデータインバッ
ファ１２６およびデータアウトバッファ１２７と、クロ
ック信号を発生するためのクロックジェネレータ１２８
とを含む。
【０００４】半導体チップ上で大きな面積を占めるメモ
リセルアレイ１２１は、単位記憶情報を蓄積するための
メモリセルがマトリクス状に複数個配置されて形成され
ている。すなわち、通常、メモリセルは、１個のＭＯＳ
トランジスタと、これに接続された１個のキャパシタと
から構成される。このメモリセルは、１トランジスタ１
キャパシタ型のメモリセルとして広く知られている。こ
のような構成を有するメモリセルは、構造が簡単なた
め、メモリセルアレイの集積度を向上させることが容易
であり、大容量のＤＲＡＭに広く用いられている。
リセルアレイ１２１は、単位記憶情報を蓄積するための
メモリセルがマトリクス状に複数個配置されて形成され
ている。すなわち、通常、メモリセルは、１個のＭＯＳ
トランジスタと、これに接続された１個のキャパシタと
から構成される。このメモリセルは、１トランジスタ１
キャパシタ型のメモリセルとして広く知られている。こ
のような構成を有するメモリセルは、構造が簡単なた
め、メモリセルアレイの集積度を向上させることが容易
であり、大容量のＤＲＡＭに広く用いられている。
【０００５】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分けることができ
る。この中で、スタックトタイプキャパシタは、キャパ
シタの主要部をゲート電極やフィールド分離膜の上部に
まで延在させることによりキャパシタの電極間の対向面
積を増大させキャパシタ容量を増大させることができ
る。スタックトタイプキャパシタは、このような特徴点
を有するので、半導体装置の集積化に伴い装置が微細化
された場合にも、キャパシタ容量を確保することができ
る。この結果、半導体装置の集積化に伴ってスタックト
タイプのキャパシタが多く用いられるようになった。
タの構造によっていくつかのタイプに分けることができ
る。この中で、スタックトタイプキャパシタは、キャパ
シタの主要部をゲート電極やフィールド分離膜の上部に
まで延在させることによりキャパシタの電極間の対向面
積を増大させキャパシタ容量を増大させることができ
る。スタックトタイプキャパシタは、このような特徴点
を有するので、半導体装置の集積化に伴い装置が微細化
された場合にも、キャパシタ容量を確保することができ
る。この結果、半導体装置の集積化に伴ってスタックト
タイプのキャパシタが多く用いられるようになった。
【０００６】図３９は、従来のスタックトタイプキャパ
シタを有するＤＲＡＭの断面構造図である。図３９を参
照して、従来のＤＲＡＭは、Ｐ型の単結晶シリコン基板
１３１と、単結晶シリコン基板１３１の主表面上の所定
領域に形成された素子分離のための分離酸化膜（厚いシ
リコン酸化膜）１３２と、分離酸化膜１３２によって囲
まれた領域に所定の間隔を隔ててチャネル領域１４５を
挟むように形成された１対のソース／ドレイン領域（ｎ
+ 不純物注入層）１３３ａ、１３３ｂと、チャネル領域
１４５上にゲート酸化膜１３５を介して形成されたゲー
ト電極１３６と、全面を覆うように形成され、ｎ+ 不純
物注入層１３３ａ、１３３ｂ上にコンタクトホール１３
７ａ，１３７ｂを有する層間絶縁膜１３７と、ｎ+ 不純
物注入層１３３ｂに接続され層間絶縁膜１３７上に延び
るように形成されたリン（Ｐ）がドープされた低抵抗多
結晶シリコンからなるキャパシタ下部電極１３８と、キ
ャパシタ下部電極１３８上にＴａ2 Ｏ5 などからなるキ
ャパシタ誘電体膜１３９を介して形成されたリン（Ｐ）
がドープされた低抵抗多結晶シリコンからなるキャパシ
タ上部電極１４０と、キャパシタ下部電極１３８内の不
純物（Ｐ）を熱拡散させることによって形成されたｎ+
不純物拡散層１３４と、全面を覆うように形成されｎ+
不純物注入層１３３ａの上方に開口部を有する層間絶縁
膜１４１と、ｎ+ 不純物注入層１３３ａに電気的に接続
され、層間絶縁膜１４１上に延びるように形成された多
結晶シリコン膜１４２ａと、多結晶シリコン膜１４２ａ
の上に形成されたＷＳｉ2 などからなるシリサイド膜１
４２ｂと、シリサイド膜１４２ｂ上に形成された層間絶
縁膜１４３と、層間絶縁膜１４３上に所定の間隔を隔て
てゲート電極１３６に対応して形成されたアルミ配線１
４４とを備えている。
シタを有するＤＲＡＭの断面構造図である。図３９を参
照して、従来のＤＲＡＭは、Ｐ型の単結晶シリコン基板
１３１と、単結晶シリコン基板１３１の主表面上の所定
領域に形成された素子分離のための分離酸化膜（厚いシ
リコン酸化膜）１３２と、分離酸化膜１３２によって囲
まれた領域に所定の間隔を隔ててチャネル領域１４５を
挟むように形成された１対のソース／ドレイン領域（ｎ
+ 不純物注入層）１３３ａ、１３３ｂと、チャネル領域
１４５上にゲート酸化膜１３５を介して形成されたゲー
ト電極１３６と、全面を覆うように形成され、ｎ+ 不純
物注入層１３３ａ、１３３ｂ上にコンタクトホール１３
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物注入層１３３ｂに接続され層間絶縁膜１３７上に延び
るように形成されたリン（Ｐ）がドープされた低抵抗多
結晶シリコンからなるキャパシタ下部電極１３８と、キ
ャパシタ下部電極１３８上にＴａ2 Ｏ5 などからなるキ
ャパシタ誘電体膜１３９を介して形成されたリン（Ｐ）
がドープされた低抵抗多結晶シリコンからなるキャパシ
タ上部電極１４０と、キャパシタ下部電極１３８内の不
純物（Ｐ）を熱拡散させることによって形成されたｎ+
不純物拡散層１３４と、全面を覆うように形成されｎ+
不純物注入層１３３ａの上方に開口部を有する層間絶縁
膜１４１と、ｎ+ 不純物注入層１３３ａに電気的に接続
され、層間絶縁膜１４１上に延びるように形成された多
結晶シリコン膜１４２ａと、多結晶シリコン膜１４２ａ
の上に形成されたＷＳｉ2 などからなるシリサイド膜１
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縁膜１４３と、層間絶縁膜１４３上に所定の間隔を隔て
てゲート電極１３６に対応して形成されたアルミ配線１
４４とを備えている。
【０００７】１対のｎ+ 不純物注入層（ソース／ドレイ
ン領域）１３３ａ、１３３ｂと、ゲート電極１３６とに
よって、スイッチング用のＭＯＳトランジスタが構成さ
れている。キャパシタ下部電極１３８と、キャパシタ誘
電体膜１３９と、キャパシタ上部電極１４０とによっ
て、データ信号に対応した電荷を蓄積するためのスタッ
クトタイプキャパシタが構成されている。多結晶シリコ
ン膜１４２ａとシリサイド膜１４２ｂとによってビット
線１４２が構成されている。
ン領域）１３３ａ、１３３ｂと、ゲート電極１３６とに
よって、スイッチング用のＭＯＳトランジスタが構成さ
れている。キャパシタ下部電極１３８と、キャパシタ誘
電体膜１３９と、キャパシタ上部電極１４０とによっ
て、データ信号に対応した電荷を蓄積するためのスタッ
クトタイプキャパシタが構成されている。多結晶シリコ
ン膜１４２ａとシリサイド膜１４２ｂとによってビット
線１４２が構成されている。
【０００８】図４０ないし図４７は、図３９に示した従
来のＤＲＡＭの製造プロセス（第１工程ないし第８工
程）を説明するための断面構造図である。図３９ないし
図４７を参照して、次に従来のＤＲＡＭの製造プロセス
について説明する。
来のＤＲＡＭの製造プロセス（第１工程ないし第８工
程）を説明するための断面構造図である。図３９ないし
図４７を参照して、次に従来のＤＲＡＭの製造プロセス
について説明する。
【０００９】まず、図４０に示すように、単結晶シリコ
ン基板１３１の主表面上の所定領域にＬＯＣＯＳ（Loca
l Oxidation of Silicon) 法を用いて素子分離のための
分離酸化膜（厚いシリコン酸化膜）１３２を形成する。
ン基板１３１の主表面上の所定領域にＬＯＣＯＳ（Loca
l Oxidation of Silicon) 法を用いて素子分離のための
分離酸化膜（厚いシリコン酸化膜）１３２を形成する。
【００１０】次に、図４１に示すように、熱酸化法を用
いて、全面にゲート酸化膜層（図示せず）を形成し、そ
のゲート酸化膜層上にＣＶＤ(Chemical Vapor Depositi
on)法を用いて不純物（Ｐ）がドープされた低抵抗多結
晶シリコン層( 図示せず) を堆積させる。そして、リソ
グラフィ技術およびドライエッチング技術を用いて、パ
ターニングすることにより、ゲート酸化膜１３５および
ゲート電極１３６を形成する。
いて、全面にゲート酸化膜層（図示せず）を形成し、そ
のゲート酸化膜層上にＣＶＤ(Chemical Vapor Depositi
on)法を用いて不純物（Ｐ）がドープされた低抵抗多結
晶シリコン層( 図示せず) を堆積させる。そして、リソ
グラフィ技術およびドライエッチング技術を用いて、パ
ターニングすることにより、ゲート酸化膜１３５および
ゲート電極１３６を形成する。
【００１１】次に、図４２に示すように、ゲート電極１
３６をマスクとして、５０ＫｅＶ、４×１０1 5 ／ｃｍ
2 の条件下で砒素（Ａｓ）をイオン注入することによっ
て、１対のｎ+ 不純物注入層（ソース／ドレイン領域）
１３３ａ、１３３ｂを自己整合的に形成する。この後、
熱処理を施すことにより、ｎ+ 不純物注入層１３３ａ、
１３３ｂが電気的に活性化される。
３６をマスクとして、５０ＫｅＶ、４×１０1 5 ／ｃｍ
2 の条件下で砒素（Ａｓ）をイオン注入することによっ
て、１対のｎ+ 不純物注入層（ソース／ドレイン領域）
１３３ａ、１３３ｂを自己整合的に形成する。この後、
熱処理を施すことにより、ｎ+ 不純物注入層１３３ａ、
１３３ｂが電気的に活性化される。
【００１２】次に、図４３に示すように、全面にＣＶＤ
法を用いて層間絶縁膜１３７を形成する。
法を用いて層間絶縁膜１３７を形成する。
【００１３】次に、図４４に示すように、層間絶縁膜１
３７の第１不純物領域１３３ｂ上に位置する領域に、リ
ソグラフィ技術およびドライエッチング技術を用いてコ
ンタクトホール１３７ａを形成する。
３７の第１不純物領域１３３ｂ上に位置する領域に、リ
ソグラフィ技術およびドライエッチング技術を用いてコ
ンタクトホール１３７ａを形成する。
【００１４】次に、図４５に示すように、ＣＶＤ法を用
いて全面にリン（Ｐ）がドープされた低抵抗多結晶シリ
コン層（図示せず）を形成した後、リソグラフィ技術お
よびドライエッチング技術を用いてパターニングするこ
とにより、キャパシタ下部電極１３８を形成する。この
ＣＶＤ法によってキャパシタ下部電極１３８を形成する
工程は、７００℃程度の温度条件下で行なわれるので、
キャパシタ下部電極１３８内の不純物（リン）は単結晶
シリコン基板１３１に向かって熱拡散する。これによ
り、ｎ+ 不純物拡散層１３４が形成される。この結果、
キャパシタ下部電極１３８とｎ+ 不純物注入層１３３ｂ
とが電気的に接続されることになる。
いて全面にリン（Ｐ）がドープされた低抵抗多結晶シリ
コン層（図示せず）を形成した後、リソグラフィ技術お
よびドライエッチング技術を用いてパターニングするこ
とにより、キャパシタ下部電極１３８を形成する。この
ＣＶＤ法によってキャパシタ下部電極１３８を形成する
工程は、７００℃程度の温度条件下で行なわれるので、
キャパシタ下部電極１３８内の不純物（リン）は単結晶
シリコン基板１３１に向かって熱拡散する。これによ
り、ｎ+ 不純物拡散層１３４が形成される。この結果、
キャパシタ下部電極１３８とｎ+ 不純物注入層１３３ｂ
とが電気的に接続されることになる。
【００１５】次に、図４６に示すように、キャパシタ下
部電極１３８上にキャパシタ誘電体膜１３９を形成す
る。このキャパシタ誘電体膜１３９は、熱酸化膜などの
単層膜、シリコン酸化膜／シリコン窒化膜／シリコン酸
化膜などの構成を有する多層膜またはＴａ2 Ｏ5 などに
よって構成される。ＣＶＤ法を用いてリン（Ｐ）がドー
プされた低抵抗多結晶シリコン膜層（図示せず）を形成
した後、リソグラフィ技術およびドライエッチング技術
を用いてパターニングすることにより、キャパシタ上部
電極１４０を形成する。ＣＶＤ法を用いて、全面に層間
絶縁膜１４１を形成する。そして、層間絶縁膜１４１の
上表面の平坦化のため、リフロー法により８５０℃程度
の熱処理が行なわれる。
部電極１３８上にキャパシタ誘電体膜１３９を形成す
る。このキャパシタ誘電体膜１３９は、熱酸化膜などの
単層膜、シリコン酸化膜／シリコン窒化膜／シリコン酸
化膜などの構成を有する多層膜またはＴａ2 Ｏ5 などに
よって構成される。ＣＶＤ法を用いてリン（Ｐ）がドー
プされた低抵抗多結晶シリコン膜層（図示せず）を形成
した後、リソグラフィ技術およびドライエッチング技術
を用いてパターニングすることにより、キャパシタ上部
電極１４０を形成する。ＣＶＤ法を用いて、全面に層間
絶縁膜１４１を形成する。そして、層間絶縁膜１４１の
上表面の平坦化のため、リフロー法により８５０℃程度
の熱処理が行なわれる。
【００１６】次に、図４７に示すように、リソグラフィ
技術およびドライエッチング技術を用いて、層間絶縁膜
１３７および１４１のｎ+ 不純物注入層１３３ａの上方
に位置する領域にコンタクトホール１３７ａおよび１４
１ａを形成する。これにより、ｎ+ 不純物注入層１３３
ａの一部が露出される。ＣＶＤ法を用いて、露出された
ｎ+ 不純物注入層１３３ａに電気的に接続し、層間絶縁
膜１４１上に延びるように不純物かドープされた多結晶
シリコン膜１４２ａを形成する。多結晶シリコン膜１４
２ａ上にスパッタリング法を用いてＷＳｉ2 などのシリ
サイド膜１４２ｂを形成する。全面にＣＶＤ法を用いて
層間絶縁膜１４３を形成する。そして、層間絶縁膜１４
３の表面の平坦化のため、リフロー法により８５０℃程
度の熱処理を行なう。
技術およびドライエッチング技術を用いて、層間絶縁膜
１３７および１４１のｎ+ 不純物注入層１３３ａの上方
に位置する領域にコンタクトホール１３７ａおよび１４
１ａを形成する。これにより、ｎ+ 不純物注入層１３３
ａの一部が露出される。ＣＶＤ法を用いて、露出された
ｎ+ 不純物注入層１３３ａに電気的に接続し、層間絶縁
膜１４１上に延びるように不純物かドープされた多結晶
シリコン膜１４２ａを形成する。多結晶シリコン膜１４
２ａ上にスパッタリング法を用いてＷＳｉ2 などのシリ
サイド膜１４２ｂを形成する。全面にＣＶＤ法を用いて
層間絶縁膜１４３を形成する。そして、層間絶縁膜１４
３の表面の平坦化のため、リフロー法により８５０℃程
度の熱処理を行なう。
【００１７】最後に、図３９に示したように、アルミ配
線１４４を所定の間隔を隔てて形成する。
線１４４を所定の間隔を隔てて形成する。
【００１８】このようにして、従来のＤＲＡＭは形成さ
れていた。
れていた。
【００１９】
【発明が解決しようとする課題】前述のように、従来の
ＤＲＡＭを構成するメモリセルでは、図４５に示したよ
うに、キャパシタ下部電極１３８内の不純物（リン）を
シリコン単結晶基板１３１に向かって熱拡散させること
によって、ｎ+ 不純物拡散層１３４を形成してｎ + 不純
物注入層１３３ｂとキャパシタ下部電極１３８とを電気
的に接続させていた。すなわち、キャパシタ下部電極１
３８を形成する際の７００℃程度の熱によって上記熱拡
散が行なわれることにより、ｎ+ 不純物拡散層１３４が
形成されていた。
ＤＲＡＭを構成するメモリセルでは、図４５に示したよ
うに、キャパシタ下部電極１３８内の不純物（リン）を
シリコン単結晶基板１３１に向かって熱拡散させること
によって、ｎ+ 不純物拡散層１３４を形成してｎ + 不純
物注入層１３３ｂとキャパシタ下部電極１３８とを電気
的に接続させていた。すなわち、キャパシタ下部電極１
３８を形成する際の７００℃程度の熱によって上記熱拡
散が行なわれることにより、ｎ+ 不純物拡散層１３４が
形成されていた。
【００２０】しかしながら、図４６に示すように、層間
絶縁膜１４１を形成した後、その表面の平坦化を行なう
ためにリフロー法により約８５０℃程度の熱が加わる。
このため、キャパシタ下部電極１３８内の不純物（リ
ン）がさらに単結晶シリコン基板１３１に向かって熱拡
散する。この結果、ｎ+ 不純物拡散層１３４の拡散範囲
がさらに広がり、ｎ+ 不純物注入層１３３ｂのゲート電
極１３６側の端部Ａから下部までｎ+ 不純物拡散層１３
４の端部Ｂがはみ出してしまうという不都合が生じてい
た。さらに、図４７に示すように、層間絶縁膜１４３も
平坦化のためリフロー法により約８５０℃の熱処理が施
される。したがって、キャパシタ下部電極１３８内の不
純物（リン）がさらに単結晶シリコン基板１３１に向か
って拡散し、ｎ+ 不純物拡散層１３４がさらにゲート電
極側に拡散することになる。
絶縁膜１４１を形成した後、その表面の平坦化を行なう
ためにリフロー法により約８５０℃程度の熱が加わる。
このため、キャパシタ下部電極１３８内の不純物（リ
ン）がさらに単結晶シリコン基板１３１に向かって熱拡
散する。この結果、ｎ+ 不純物拡散層１３４の拡散範囲
がさらに広がり、ｎ+ 不純物注入層１３３ｂのゲート電
極１３６側の端部Ａから下部までｎ+ 不純物拡散層１３
４の端部Ｂがはみ出してしまうという不都合が生じてい
た。さらに、図４７に示すように、層間絶縁膜１４３も
平坦化のためリフロー法により約８５０℃の熱処理が施
される。したがって、キャパシタ下部電極１３８内の不
純物（リン）がさらに単結晶シリコン基板１３１に向か
って拡散し、ｎ+ 不純物拡散層１３４がさらにゲート電
極側に拡散することになる。
【００２１】このように、ｎ+ 不純物拡散層１３４のゲ
ート電極１３６側の領域がｎ+ 不純物注入層１３３ｂか
らはみ出してゲート電極１３６の下部領域にまで拡散す
ると、以下のような問題点が生じる。
ート電極１３６側の領域がｎ+ 不純物注入層１３３ｂか
らはみ出してゲート電極１３６の下部領域にまで拡散す
ると、以下のような問題点が生じる。
【００２２】すなわち、ゲート電極１３６の実効ゲート
長Ｌ0 が、ｎ+ 不純物拡散層１３４のｎ+ 不純物注入層
１３３ｂからのはみ出し分だけ短くなる。つまり、実効
ゲート長がＬ1 になる。この結果、スイッチング用のＭ
ＯＳトランジスタのしきい値電圧が低くなるいわゆるシ
ョートチャネル効果が生じる。また、チャネル長が短く
なると、データの書込時にドレイン領域となるｎ+ 不純
物注入層１３３ａ付近の空乏層がソース領域となるｎ+
不純物拡散層１３４にまで広がり、ゲート電圧によって
電流を制御できなくなるいわゆるパンチスルー現象が発
生しやすくなるという問題点もある。さらに、ｎ+ 不純
物拡散層１３４は、ｎ+ 不純物注入層１３３ｂのように
自己整合的に形成されていない。このため、ゲート電極
１３６とキャパシタ下部電極１３８とのパターニング時
の位置合せのばらつきによって、ｎ+ 不純物拡散層１３
４のｎ+ 不純物注入層１３３ｂからのはみ出し分もばら
つく。この結果、たとえばしきい値電圧などのトランジ
スタ特性自体もばらつくという問題点があった。
長Ｌ0 が、ｎ+ 不純物拡散層１３４のｎ+ 不純物注入層
１３３ｂからのはみ出し分だけ短くなる。つまり、実効
ゲート長がＬ1 になる。この結果、スイッチング用のＭ
ＯＳトランジスタのしきい値電圧が低くなるいわゆるシ
ョートチャネル効果が生じる。また、チャネル長が短く
なると、データの書込時にドレイン領域となるｎ+ 不純
物注入層１３３ａ付近の空乏層がソース領域となるｎ+
不純物拡散層１３４にまで広がり、ゲート電圧によって
電流を制御できなくなるいわゆるパンチスルー現象が発
生しやすくなるという問題点もある。さらに、ｎ+ 不純
物拡散層１３４は、ｎ+ 不純物注入層１３３ｂのように
自己整合的に形成されていない。このため、ゲート電極
１３６とキャパシタ下部電極１３８とのパターニング時
の位置合せのばらつきによって、ｎ+ 不純物拡散層１３
４のｎ+ 不純物注入層１３３ｂからのはみ出し分もばら
つく。この結果、たとえばしきい値電圧などのトランジ
スタ特性自体もばらつくという問題点があった。
【００２３】図４８は、従来の他のスタックトタイプキ
ャパシタを有するＤＲＡＭの断面構造図である。図４８
を参照して、この従来の他のＤＲＡＭは、その主表面上
の所定領域にトレンチ溝２４１ａが形成されたＰ型の単
結晶シリコン基板２４１と、トレンチ溝２４１ａに隣接
するように単結晶シリコン基板２４１の主表面上に形成
された素子分離のための分離酸化膜２４２と、その端部
がトレンチ溝２４１ａの側壁部分に接するように形成さ
れたｎ+ 不純物注入層２４３ｂと、ｎ+ 不純物注入層２
４３ｂと所定の間隔を隔ててチャネル領域２５７を挟む
ように形成されたｎ+ 不純物注入層２４３ａと、トレン
チ溝２４１ａの表面上に沿って形成されたｎ+ 不純物注
入層２４４と、チャネル領域２５７上にゲート酸化膜２
４６を介して形成されたゲート電極２４７と、全面を覆
うように形成され、ｎ+ 不純物注入層２４３ａおよび凹
部２４１ａの上方にそれぞれコンタクトホール２４８
ａ、２４８ｂを有する層間絶縁膜２４８と、凹部２４１
ａの底部および側壁部分に位置するｎ+ 不純物注入層２
４４上に形成され、層間絶縁膜２４８の表面上に沿って
延びるように形成された多量の不純物を含む（４〜８×
１０2 0 ／ｃｍ3 のリン（Ｐ））低抵抗多結晶シリコン
膜からなるキャパシタ下部電極２５０と、キャパシタ下
部電極２５０上に形成されたキャパシタ誘電体膜２５１
と、キャパシタ誘電体膜２５１上に形成されたキャパシ
タ上部電極２５２と、キャパシタ下部電極２５０内の不
純物か熱拡散することによって形成されたｎ+ 不純物拡
散層２４５と、全面を覆うように形成され、ｎ+ 不純物
注入層２４３ａの上方にコンタクトホール２５３ａを有
する層間絶縁膜２５３と、コンタクトホール２４８ａ、
２５３ａ内のｎ+ 不純物注入層２４３ａに電気的に接続
され、層間絶縁膜２５３の表面上に沿って形成された多
結晶シリコン膜２５４ａと、多結晶シリコン膜２５４ａ
上に形成されたシリサイド膜２５４ｂと、シリサイド膜
２５４ｂ上に形成された層間絶縁膜２５５と、層間絶縁
膜２５５上に所定の間隔を隔てて形成されたアルミ配線
２５６とを備えている。このような構造を有する従来の
他のＤＲＡＭにおいても、図３９に示した従来のＤＲＡ
Ｍと同様の問題点が生じていた。すなわち、層間絶縁膜
２５３および２５５の表面の平坦化のため、リフロー法
により約８５０℃の熱処理が施される。この熱処理によ
って、キャパシタ下部電極２５０内の不純物（リン）が
単結晶シリコン基板２４１に向かって熱拡散する。この
結果、ｎ+ 型不純物拡散層２４５の拡散範囲がさらに拡
がり、ｎ+ 不純物注入層２４３ｂのゲート電極２４７側
の端部Ａから下部までｎ+ 不純物拡散層２４５の端部Ｂ
がはみ出してしまうという不都合が生じた。これによ
り、ショートチャネル効果が生じ、パンチスルー現象が
発生しやすくなるという問題点があった。
ャパシタを有するＤＲＡＭの断面構造図である。図４８
を参照して、この従来の他のＤＲＡＭは、その主表面上
の所定領域にトレンチ溝２４１ａが形成されたＰ型の単
結晶シリコン基板２４１と、トレンチ溝２４１ａに隣接
するように単結晶シリコン基板２４１の主表面上に形成
された素子分離のための分離酸化膜２４２と、その端部
がトレンチ溝２４１ａの側壁部分に接するように形成さ
れたｎ+ 不純物注入層２４３ｂと、ｎ+ 不純物注入層２
４３ｂと所定の間隔を隔ててチャネル領域２５７を挟む
ように形成されたｎ+ 不純物注入層２４３ａと、トレン
チ溝２４１ａの表面上に沿って形成されたｎ+ 不純物注
入層２４４と、チャネル領域２５７上にゲート酸化膜２
４６を介して形成されたゲート電極２４７と、全面を覆
うように形成され、ｎ+ 不純物注入層２４３ａおよび凹
部２４１ａの上方にそれぞれコンタクトホール２４８
ａ、２４８ｂを有する層間絶縁膜２４８と、凹部２４１
ａの底部および側壁部分に位置するｎ+ 不純物注入層２
４４上に形成され、層間絶縁膜２４８の表面上に沿って
延びるように形成された多量の不純物を含む（４〜８×
１０2 0 ／ｃｍ3 のリン（Ｐ））低抵抗多結晶シリコン
膜からなるキャパシタ下部電極２５０と、キャパシタ下
部電極２５０上に形成されたキャパシタ誘電体膜２５１
と、キャパシタ誘電体膜２５１上に形成されたキャパシ
タ上部電極２５２と、キャパシタ下部電極２５０内の不
純物か熱拡散することによって形成されたｎ+ 不純物拡
散層２４５と、全面を覆うように形成され、ｎ+ 不純物
注入層２４３ａの上方にコンタクトホール２５３ａを有
する層間絶縁膜２５３と、コンタクトホール２４８ａ、
２５３ａ内のｎ+ 不純物注入層２４３ａに電気的に接続
され、層間絶縁膜２５３の表面上に沿って形成された多
結晶シリコン膜２５４ａと、多結晶シリコン膜２５４ａ
上に形成されたシリサイド膜２５４ｂと、シリサイド膜
２５４ｂ上に形成された層間絶縁膜２５５と、層間絶縁
膜２５５上に所定の間隔を隔てて形成されたアルミ配線
２５６とを備えている。このような構造を有する従来の
他のＤＲＡＭにおいても、図３９に示した従来のＤＲＡ
Ｍと同様の問題点が生じていた。すなわち、層間絶縁膜
２５３および２５５の表面の平坦化のため、リフロー法
により約８５０℃の熱処理が施される。この熱処理によ
って、キャパシタ下部電極２５０内の不純物（リン）が
単結晶シリコン基板２４１に向かって熱拡散する。この
結果、ｎ+ 型不純物拡散層２４５の拡散範囲がさらに拡
がり、ｎ+ 不純物注入層２４３ｂのゲート電極２４７側
の端部Ａから下部までｎ+ 不純物拡散層２４５の端部Ｂ
がはみ出してしまうという不都合が生じた。これによ
り、ショートチャネル効果が生じ、パンチスルー現象が
発生しやすくなるという問題点があった。
【００２４】この発明は、上記のような課題を解決する
ためになされたもので、請求項１〜３に記載の発明の１
つの目的は、半導体装置において、実効ゲート長が短く
なるのを有効に防止することである。
ためになされたもので、請求項１〜３に記載の発明の１
つの目的は、半導体装置において、実効ゲート長が短く
なるのを有効に防止することである。
【００２５】請求項１〜３に記載の発明のもう１つの目
的は、半導体装置において、トランジスタ特性のばらつ
きを有効に防止することである。
的は、半導体装置において、トランジスタ特性のばらつ
きを有効に防止することである。
【００２６】請求項４および５に記載の発明の目的は、
半導体装置の製造方法において、後の熱処理工程によっ
てキャパシタ下部電極内の不純物が半導体基板内に拡散
するのを有効に低減することである。
半導体装置の製造方法において、後の熱処理工程によっ
てキャパシタ下部電極内の不純物が半導体基板内に拡散
するのを有効に低減することである。
【００２７】請求項６および７に記載の発明の目的は、
後の熱処理工程によってキャパシタ下部電極内の不純物
がさらに熱拡散した場合にも、実効チャネル長が短くな
るのを有効に防止することである。
後の熱処理工程によってキャパシタ下部電極内の不純物
がさらに熱拡散した場合にも、実効チャネル長が短くな
るのを有効に防止することである。
【００２８】
【課題を解決するための手段】請求項１における半導体
装置は、主表面を有する第１導電型の半導体基板と、半
導体基板の主表面上にチャネル領域を挟むように所定の
間隔を隔てて形成された第２導電型の第１と第２の不純
物領域と、第１の不純物領域と重なるように形成された
第２導電型の第３の不純物領域と、チャネル領域上にゲ
ート絶縁膜を介して形成されたゲート電極と、第１およ
び第３の不純物領域に形成され、所定量の不純物を含む
第１の導電層と、第１の導電層上に形成され、所定量の
不純物を含む第２の導電層とを備え、第１の導電層の不
純物濃度は第２の導電層の不純物濃度よりも低い。
装置は、主表面を有する第１導電型の半導体基板と、半
導体基板の主表面上にチャネル領域を挟むように所定の
間隔を隔てて形成された第２導電型の第１と第２の不純
物領域と、第１の不純物領域と重なるように形成された
第２導電型の第３の不純物領域と、チャネル領域上にゲ
ート絶縁膜を介して形成されたゲート電極と、第１およ
び第３の不純物領域に形成され、所定量の不純物を含む
第１の導電層と、第１の導電層上に形成され、所定量の
不純物を含む第２の導電層とを備え、第１の導電層の不
純物濃度は第２の導電層の不純物濃度よりも低い。
【００２９】請求項２における半導体装置は、主表面を
有し、その主表面上の所定領域に凹部を有する第１導電
型の半導体基板と、半導体基板の主表面上の所定領域に
形成された第２導電型の第１の不純物領域と、第１の不
純物領域と所定の間隔を隔ててチャネル領域を挟むよう
に、半導体基板の凹部の表面上に沿って形成された第２
導電型の第２の不純物領域と、チャネル領域上にゲート
絶縁膜を介して形成されたゲート電極と、凹部の側壁部
分に位置する第２の不純物領域上に形成された側壁絶縁
膜と、凹部の底部に位置する第２の不純物領域に接続さ
れ側壁絶縁膜に沿って延びるように形成された導電層と
を備えている。
有し、その主表面上の所定領域に凹部を有する第１導電
型の半導体基板と、半導体基板の主表面上の所定領域に
形成された第２導電型の第１の不純物領域と、第１の不
純物領域と所定の間隔を隔ててチャネル領域を挟むよう
に、半導体基板の凹部の表面上に沿って形成された第２
導電型の第２の不純物領域と、チャネル領域上にゲート
絶縁膜を介して形成されたゲート電極と、凹部の側壁部
分に位置する第２の不純物領域上に形成された側壁絶縁
膜と、凹部の底部に位置する第２の不純物領域に接続さ
れ側壁絶縁膜に沿って延びるように形成された導電層と
を備えている。
【００３０】請求項３における半導体装置は、主表面を
有し、その主表面上の所定領域に凹部を有する第１導電
型の半導体基板と、半導体基板の主表面上の所定領域に
形成された第２導電型の第１の不純物領域と、第１の不
純物領域と所定の間隔を隔ててチャネル領域を挟むよう
に半導体基板の凹部の表面上に沿って形成された第２導
電型の第２の不純物領域と、半導体基板の凹部の底部表
面に第２の不純物領域と重なるように形成された第２導
電型の第３の不純物領域と、チャネル領域上にゲート絶
縁膜を介して形成されたゲート電極と、凹部の側壁部分
に位置する第２の不純物領域上に形成された側壁拡散調
整膜と、凹部の底部に位置する第２および第３の不純物
領域に接続され側壁拡散調整膜に沿って延びるように形
成された所定量の不純物を含む導電層とを備えている。
有し、その主表面上の所定領域に凹部を有する第１導電
型の半導体基板と、半導体基板の主表面上の所定領域に
形成された第２導電型の第１の不純物領域と、第１の不
純物領域と所定の間隔を隔ててチャネル領域を挟むよう
に半導体基板の凹部の表面上に沿って形成された第２導
電型の第２の不純物領域と、半導体基板の凹部の底部表
面に第２の不純物領域と重なるように形成された第２導
電型の第３の不純物領域と、チャネル領域上にゲート絶
縁膜を介して形成されたゲート電極と、凹部の側壁部分
に位置する第２の不純物領域上に形成された側壁拡散調
整膜と、凹部の底部に位置する第２および第３の不純物
領域に接続され側壁拡散調整膜に沿って延びるように形
成された所定量の不純物を含む導電層とを備えている。
【００３１】請求項４および５における半導体装置の製
造方法は、第１導電型の半導体基板の主表面上にゲート
絶縁膜を介してゲート電極を形成する工程と、不純物を
導入することにより第２導電型の第１と第２の不純物領
域を形成する工程と、第１の不純物領域上に開口部を有
するように絶縁層を形成する工程と、開口部内の第１の
不純物領域上に第１の導電層を形成する工程と、第１の
導電層上に第１の導電層よりも高い不純物濃度を有する
第２の導電層を形成する工程と、第２の導電層内の不純
物を第１の導電層を介して半導体基板に向かって熱拡散
させることにより第２導電型の第３の不純物領域を形成
する工程とを備えている。
造方法は、第１導電型の半導体基板の主表面上にゲート
絶縁膜を介してゲート電極を形成する工程と、不純物を
導入することにより第２導電型の第１と第２の不純物領
域を形成する工程と、第１の不純物領域上に開口部を有
するように絶縁層を形成する工程と、開口部内の第１の
不純物領域上に第１の導電層を形成する工程と、第１の
導電層上に第１の導電層よりも高い不純物濃度を有する
第２の導電層を形成する工程と、第２の導電層内の不純
物を第１の導電層を介して半導体基板に向かって熱拡散
させることにより第２導電型の第３の不純物領域を形成
する工程とを備えている。
【００３２】請求項６における半導体装置の製造方法
は、第１導電型の半導体基板の主表面上にゲート絶縁膜
を介してゲート電極を形成する工程と、不純物を導入す
ることにより第２導電型の第１の不純物領域を形成する
工程と、第１の不純物領域から所定の間隔を隔てた前記
半導体基板の主表面上に凹部を形成する工程と、凹部の
主表面上に沿って第２導電型の第２の不純物領域を形成
する工程と、凹部の側壁部分に側壁絶縁膜を形成する工
程と、凹部の底部に電気的に接続し側壁絶縁膜に沿って
延びるように導電層を形成する工程とを備えている。
は、第１導電型の半導体基板の主表面上にゲート絶縁膜
を介してゲート電極を形成する工程と、不純物を導入す
ることにより第２導電型の第１の不純物領域を形成する
工程と、第１の不純物領域から所定の間隔を隔てた前記
半導体基板の主表面上に凹部を形成する工程と、凹部の
主表面上に沿って第２導電型の第２の不純物領域を形成
する工程と、凹部の側壁部分に側壁絶縁膜を形成する工
程と、凹部の底部に電気的に接続し側壁絶縁膜に沿って
延びるように導電層を形成する工程とを備えている。
【００３３】請求項７における半導体装置の製造方法
は、第１導電型の半導体基板の主表面上にゲート絶縁膜
を介してゲート電極を形成する工程と、不純物を導入す
ることにより第２導電型の第１の不純物領域を形成する
工程と、第１の不純物領域から所定の間隔を隔てた半導
体基板の主表面上に凹部を形成する工程と、凹部の主表
面上に沿って第２導電型の第２の不純物領域を形成する
工程と、凹部の側壁部分に側壁拡散調整膜を形成する工
程と、凹部の底部に電気的に接続し側壁拡散調整膜上に
沿って延びるように所定量の不純物を含む導電層を形成
する工程と、導電層内の不純物を凹部の底部に熱拡散さ
せることによって第２導電型の第３の不純物領域を形成
する工程とを備えている。
は、第１導電型の半導体基板の主表面上にゲート絶縁膜
を介してゲート電極を形成する工程と、不純物を導入す
ることにより第２導電型の第１の不純物領域を形成する
工程と、第１の不純物領域から所定の間隔を隔てた半導
体基板の主表面上に凹部を形成する工程と、凹部の主表
面上に沿って第２導電型の第２の不純物領域を形成する
工程と、凹部の側壁部分に側壁拡散調整膜を形成する工
程と、凹部の底部に電気的に接続し側壁拡散調整膜上に
沿って延びるように所定量の不純物を含む導電層を形成
する工程と、導電層内の不純物を凹部の底部に熱拡散さ
せることによって第２導電型の第３の不純物領域を形成
する工程とを備えている。
【００３４】
【作用】請求項１にかかる半導体装置では、第１の不純
物領域と第２の導電層との間に第２の導電層の不純物濃
度よりも低い不純物濃度を有する第１の導電層が介在さ
れるので、熱処理工程によって第２の導電層内の不純物
が半導体基板１に向かって熱拡散するのが従来に比べて
低減される。これにより、後の熱処理工程によって第２
の導電層内の不純物がさらに半導体基板内に拡散するこ
とも有効に低減され、拡散によって形成される第３の不
純物領域のゲート電極側の端部が第１の不純物領域のゲ
ート電極側の端部よりもはみ出すことが有効に防止され
る。また、ゲート電極と第２の導電層とのパターニング
時の位置合せのばらつきが生じた場合にも第３の不純物
領域のゲート電極側の端部が第１の不純物領域のゲート
電極側の端部よりもゲート電極側へはみ出すことが有効
に防止される。
物領域と第２の導電層との間に第２の導電層の不純物濃
度よりも低い不純物濃度を有する第１の導電層が介在さ
れるので、熱処理工程によって第２の導電層内の不純物
が半導体基板１に向かって熱拡散するのが従来に比べて
低減される。これにより、後の熱処理工程によって第２
の導電層内の不純物がさらに半導体基板内に拡散するこ
とも有効に低減され、拡散によって形成される第３の不
純物領域のゲート電極側の端部が第１の不純物領域のゲ
ート電極側の端部よりもはみ出すことが有効に防止され
る。また、ゲート電極と第２の導電層とのパターニング
時の位置合せのばらつきが生じた場合にも第３の不純物
領域のゲート電極側の端部が第１の不純物領域のゲート
電極側の端部よりもゲート電極側へはみ出すことが有効
に防止される。
【００３５】請求項２にかかる半導体装置では、半導体
基板の凹部の表面上に沿って第２の不純物領域が形成さ
れ、その凹部の側壁に位置する第２の不純物領域上に側
壁絶縁膜が形成され、凹部の底部に位置する第２の不純
物領域に接続されて側壁絶縁膜に沿って延びるように導
電層が形成されるので、導電層の熱処理によって導電層
内の不純物が半導体基板内に熱拡散した場合にもその熱
拡散によって形成された不純物領域は第１の不純物領域
と第２の不純物領域との間に位置するチャネル領域と重
なることが有効に防止される。また、導電層とゲート電
極とのパターニング時の位置合せのばらつきが生じた場
合にも不純物領域とチャネル領域とが重なるのが有効に
防止される。
基板の凹部の表面上に沿って第２の不純物領域が形成さ
れ、その凹部の側壁に位置する第２の不純物領域上に側
壁絶縁膜が形成され、凹部の底部に位置する第２の不純
物領域に接続されて側壁絶縁膜に沿って延びるように導
電層が形成されるので、導電層の熱処理によって導電層
内の不純物が半導体基板内に熱拡散した場合にもその熱
拡散によって形成された不純物領域は第１の不純物領域
と第２の不純物領域との間に位置するチャネル領域と重
なることが有効に防止される。また、導電層とゲート電
極とのパターニング時の位置合せのばらつきが生じた場
合にも不純物領域とチャネル領域とが重なるのが有効に
防止される。
【００３６】請求項３に係る半導体装置では、半導体基
板の凹部の表面上に沿って第２の不純物領域が形成さ
れ、その凹部の側壁に位置する第２の不純物領域上に側
壁拡散調整膜が形成され、凹部の底部に位置する第２お
よび第３の不純物領域に接続されて側壁拡散調整膜に沿
って延びるように導電層が形成されるので、導電層の熱
処理によって導電層内の不純物が半導体基板内に拡散し
た場合にもその熱拡散によって形成された第３の不純物
領域が第１の不純物領域と第２の不純物領域との間に位
置するチャネル領域と重なることは有効に防止される。
また、導電層とゲート電極とのパターニング時の位置合
せのばらつきが生じた場合にも第３の不純物領域とチャ
ネル領域とが重なるのが有効に防止される。
板の凹部の表面上に沿って第２の不純物領域が形成さ
れ、その凹部の側壁に位置する第２の不純物領域上に側
壁拡散調整膜が形成され、凹部の底部に位置する第２お
よび第３の不純物領域に接続されて側壁拡散調整膜に沿
って延びるように導電層が形成されるので、導電層の熱
処理によって導電層内の不純物が半導体基板内に拡散し
た場合にもその熱拡散によって形成された第３の不純物
領域が第１の不純物領域と第２の不純物領域との間に位
置するチャネル領域と重なることは有効に防止される。
また、導電層とゲート電極とのパターニング時の位置合
せのばらつきが生じた場合にも第３の不純物領域とチャ
ネル領域とが重なるのが有効に防止される。
【００３７】請求項４および５にかかる半導体装置の製
造方法では、第１の不純物領域上に第１の導電層が形成
され、その第１の導電層上にその第１の導電層よりも高
い不純物濃度を有する第２の導電層が形成され、第２の
導電層内の不純物を第１の導電層を介して半導体基板に
向かって熱拡散させることにより第３の不純物領域が形
成されるので、第１の導電層により第２の導電層から半
導体基板に向かって拡散される不純物の量が従来に比べ
て低減される。これにより、後の熱処理工程によって第
２の導電層内の不純物がさらに半導体基板内に拡散する
のも有効に低減され、拡散によって形成される第３の不
純物領域のゲート電極側の端部が第１の不純物領域のゲ
ート電極側の端部からゲート電極側へはみ出すことが防
止され、トランジスタ特性のばらつきも防止できる。
造方法では、第１の不純物領域上に第１の導電層が形成
され、その第１の導電層上にその第１の導電層よりも高
い不純物濃度を有する第２の導電層が形成され、第２の
導電層内の不純物を第１の導電層を介して半導体基板に
向かって熱拡散させることにより第３の不純物領域が形
成されるので、第１の導電層により第２の導電層から半
導体基板に向かって拡散される不純物の量が従来に比べ
て低減される。これにより、後の熱処理工程によって第
２の導電層内の不純物がさらに半導体基板内に拡散する
のも有効に低減され、拡散によって形成される第３の不
純物領域のゲート電極側の端部が第１の不純物領域のゲ
ート電極側の端部からゲート電極側へはみ出すことが防
止され、トランジスタ特性のばらつきも防止できる。
【００３８】請求項６にかかる半導体装置の製造方法で
は、半導体基板の主表面上に凹部が形成され、その凹部
の主表面に沿って第２の不純物領域が形成され、凹部の
側壁部分に側壁絶縁膜が形成され、凹部の底部に電気的
に接続し側壁絶縁膜に沿って延びるように不純物を含む
導電層が形成されるので、後の熱処理工程によって導電
層内の不純物がさらに拡散した場合にも、拡散によって
形成される不純物領域が第１の不純物領域と第２の不純
物領域との間に位置するチャネル領域と重なるのが防止
される。また、ゲート電極と導電層とのパターニング時
の位置合せのばらつきが生じた場合にも拡散によって形
成される不純物領域がチャネル領域と重なることが防止
され、トランジスタ特性のばらつきも防止される。
は、半導体基板の主表面上に凹部が形成され、その凹部
の主表面に沿って第２の不純物領域が形成され、凹部の
側壁部分に側壁絶縁膜が形成され、凹部の底部に電気的
に接続し側壁絶縁膜に沿って延びるように不純物を含む
導電層が形成されるので、後の熱処理工程によって導電
層内の不純物がさらに拡散した場合にも、拡散によって
形成される不純物領域が第１の不純物領域と第２の不純
物領域との間に位置するチャネル領域と重なるのが防止
される。また、ゲート電極と導電層とのパターニング時
の位置合せのばらつきが生じた場合にも拡散によって形
成される不純物領域がチャネル領域と重なることが防止
され、トランジスタ特性のばらつきも防止される。
【００３９】請求項７に係る半導体装置の製造方法で
は、半導体基板の主表面上に凹部が形成され、その凹部
の主表面に沿って第２の不純物領域が形成され、凹部の
側壁部分に側壁拡散調整膜が形成され、凹部の底部に電
気的に接続し側壁拡散調整膜に沿って延びるように不純
物を含む導電層が形成され、導電層内の不純物を凹部の
底部に熱拡散させることにより第３の不純物領域が形成
されるので、後の熱処理工程によって導電層内の不純物
がさらに拡散した場合にも、拡散によって形成される第
３の不純物領域が第１の不純物領域と第２の不純物領域
との間に位置するチャネル領域と重なるのが有効に防止
される。また、ゲート電極と導電層とのパターニング時
の位置合せのばらつきが生じた場合にも拡散によって形
成される第３の不純物領域がチャネル領域と重なること
が防止され、トランジスタ特性のばらつきも防止され
る。
は、半導体基板の主表面上に凹部が形成され、その凹部
の主表面に沿って第２の不純物領域が形成され、凹部の
側壁部分に側壁拡散調整膜が形成され、凹部の底部に電
気的に接続し側壁拡散調整膜に沿って延びるように不純
物を含む導電層が形成され、導電層内の不純物を凹部の
底部に熱拡散させることにより第３の不純物領域が形成
されるので、後の熱処理工程によって導電層内の不純物
がさらに拡散した場合にも、拡散によって形成される第
３の不純物領域が第１の不純物領域と第２の不純物領域
との間に位置するチャネル領域と重なるのが有効に防止
される。また、ゲート電極と導電層とのパターニング時
の位置合せのばらつきが生じた場合にも拡散によって形
成される第３の不純物領域がチャネル領域と重なること
が防止され、トランジスタ特性のばらつきも防止され
る。
【００４０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の一実施例によるスタックトタイプ
キャパシタを有するＤＲＡＭを示した断面構造図であ
る。
する。図１は本発明の一実施例によるスタックトタイプ
キャパシタを有するＤＲＡＭを示した断面構造図であ
る。
【００４１】図１を参照して、本実施例のＤＲＡＭは、
Ｐ型の単結晶シリコン基板１と、単結晶シリコン基板１
の主表面上に所定の間隔を隔てて形成された素子分離の
ための分離酸化膜（厚いシリコン酸化膜）２と、分離酸
化膜２によって囲まれた領域に所定の間隔を隔ててチャ
ネル領域１６を挟むように形成された１対のｎ+ 不純物
注入層（ソース／ドレイン領域）３ａ、３ｂと、チャネ
ル領域１６上にゲート酸化膜５を介して形成されたゲー
ト電極６と、全面を覆うように形成され、ｎ+不純物注
入層３ａ、３ｂ上にそれぞれコンタクトホール７ａ、７
ｂを有する層間絶縁膜７と、コンタクトホール７ｂ内に
ｎ+ 不純物注入層３ｂに接続するように形成されたエピ
タキシャルシリコン層８と、エピタキシャルシリコン層
８上に形成され、エピタキシャルシリコン層８より高い
不純物濃度を有するリン（Ｐ）がドープされた低抵抗多
結晶シリコン膜からなるキャパシタ下部電極９と、キャ
パシタ下部電極９上に形成された熱酸化膜などの単層
膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
などの多層膜またはＴａ2 Ｏ5 などからなるキャパシタ
誘電体膜１０と、キャパシタ誘電体膜１０上に形成され
たリン（Ｐ）がドープされた低抵抗多結晶シリコンから
なるキャパシタ上部電極１１と、キャパシタ下部電極９
内の不純物（リン）を単結晶シリコン基板１に向かって
熱拡散させることにより形成され、ｎ+ 不純物注入層３
ｂとキャパシタ下部電極９とを電気的に接続するための
ｎ+ 不純物拡散層４と、全面を覆うように形成され、ｎ
+ 不純物注入層３ａの上方にコンタクトホール１２ａを
有する層間絶縁膜１２と、コンタクトホール７ａ、１２
ａ内のｎ+ 不純物注入層３ａと接続し層間絶縁膜１２上
に延びるように形成された多結晶シリコン膜１３ａと、
多結晶シリコン膜１３ａ上に形成されたＷＳｉ2 などか
らなるシリサイド膜１３ｂと、シリサイド膜１３ｂ上に
形成された層間絶縁膜１４と、層間絶縁膜１４上に所定
の間隔を隔てて形成されたアルミ配線１５とを備えてい
る。
Ｐ型の単結晶シリコン基板１と、単結晶シリコン基板１
の主表面上に所定の間隔を隔てて形成された素子分離の
ための分離酸化膜（厚いシリコン酸化膜）２と、分離酸
化膜２によって囲まれた領域に所定の間隔を隔ててチャ
ネル領域１６を挟むように形成された１対のｎ+ 不純物
注入層（ソース／ドレイン領域）３ａ、３ｂと、チャネ
ル領域１６上にゲート酸化膜５を介して形成されたゲー
ト電極６と、全面を覆うように形成され、ｎ+不純物注
入層３ａ、３ｂ上にそれぞれコンタクトホール７ａ、７
ｂを有する層間絶縁膜７と、コンタクトホール７ｂ内に
ｎ+ 不純物注入層３ｂに接続するように形成されたエピ
タキシャルシリコン層８と、エピタキシャルシリコン層
８上に形成され、エピタキシャルシリコン層８より高い
不純物濃度を有するリン（Ｐ）がドープされた低抵抗多
結晶シリコン膜からなるキャパシタ下部電極９と、キャ
パシタ下部電極９上に形成された熱酸化膜などの単層
膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
などの多層膜またはＴａ2 Ｏ5 などからなるキャパシタ
誘電体膜１０と、キャパシタ誘電体膜１０上に形成され
たリン（Ｐ）がドープされた低抵抗多結晶シリコンから
なるキャパシタ上部電極１１と、キャパシタ下部電極９
内の不純物（リン）を単結晶シリコン基板１に向かって
熱拡散させることにより形成され、ｎ+ 不純物注入層３
ｂとキャパシタ下部電極９とを電気的に接続するための
ｎ+ 不純物拡散層４と、全面を覆うように形成され、ｎ
+ 不純物注入層３ａの上方にコンタクトホール１２ａを
有する層間絶縁膜１２と、コンタクトホール７ａ、１２
ａ内のｎ+ 不純物注入層３ａと接続し層間絶縁膜１２上
に延びるように形成された多結晶シリコン膜１３ａと、
多結晶シリコン膜１３ａ上に形成されたＷＳｉ2 などか
らなるシリサイド膜１３ｂと、シリサイド膜１３ｂ上に
形成された層間絶縁膜１４と、層間絶縁膜１４上に所定
の間隔を隔てて形成されたアルミ配線１５とを備えてい
る。
【００４２】１対のｎ+ 不純物注入層（ソース／ドレイ
ン領域）３ａ、３ｂと、ゲート電極６とによって、スイ
ッチング用のＭＯＳトランジスタが構成されている。多
結晶シリコン膜１３ａとシリサイド膜１３ｂとによって
データ信号を伝達するためのビット線１３が構成されて
いる。キャパシタ下部電極９とキャパシタ誘電体膜１０
とキャパシタ上部電極１１とによってデータ信号に対応
した電荷を蓄積するためのスタックトタイプキャパシタ
が構成されている。
ン領域）３ａ、３ｂと、ゲート電極６とによって、スイ
ッチング用のＭＯＳトランジスタが構成されている。多
結晶シリコン膜１３ａとシリサイド膜１３ｂとによって
データ信号を伝達するためのビット線１３が構成されて
いる。キャパシタ下部電極９とキャパシタ誘電体膜１０
とキャパシタ上部電極１１とによってデータ信号に対応
した電荷を蓄積するためのスタックトタイプキャパシタ
が構成されている。
【００４３】本実施例では、上記のようにｎ+ 不純物注
入層３ｂとキャパシタ下部電極９との間に、キャパシタ
下部電極９よりも低い不純物濃度を有するエピタキシャ
ルシリコン層８を介在させることによって、熱処理によ
ってキャパシタ下部電極９内の不純物（リン）が単結晶
シリコン基板１に向かって拡散するのが従来に比べて低
減される。
入層３ｂとキャパシタ下部電極９との間に、キャパシタ
下部電極９よりも低い不純物濃度を有するエピタキシャ
ルシリコン層８を介在させることによって、熱処理によ
ってキャパシタ下部電極９内の不純物（リン）が単結晶
シリコン基板１に向かって拡散するのが従来に比べて低
減される。
【００４４】図２は、図１に示した第１実施例のＤＲＡ
Ｍのキャパシタ下部電極９のコンタクト部分の拡大断面
図である。図３は、図２に示した第１実施例のＤＲＡＭ
のＸ軸方向の不純物濃度分布と従来の不純物濃度分布と
を比較した比較図である。図２および図３を参照して、
図２に示したＸ軸方向のＣ点からＤ点までの間は、第１
実施例の不純物濃度はキャパシタ下部電極９の不純物濃
度（４〜８×１０2 0／ｃｍ3 ）である。そして、Ｄ点
を過ぎると、不純物濃度が徐々に低下する。すなわち、
Ｄ点からＥ点に至るまでの間のエピタキシャルシリコン
層８内と、Ｅ点以降のｎ+ 不純物拡散層４（単結晶シリ
コン基板１）内では不純物濃度が連続的に減少する。そ
して、Ｘ軸に沿った不純物濃度は、最終的に単結晶シリ
コン基板１の不純物濃度（１×１０1 5 ／ｃｍ3 ）まで
減少する。これに対して、エピタキシャルシリコン層８
を有しない従来のＤＲＡＭでは、図２に示したエピタキ
シャルシリコン層８の部分（Ｄ点からＥ点に至るまでの
部分）にはキャパシタ下部電極が形成されている。した
がって、図３に示すように、従来のキャパシタ構造で
は、Ｃ点からＥ点までは不純物濃度が一定（４〜８×１
０2 0 ／ｃｍ3 ）である。そして、Ｅ点を通過して初め
て不純物濃度が減少し始める。すなわち、従来の構造で
は、単結晶シリコン基板１上のｎ+ 不純物拡散層４に入
って初めて不純物濃度が減少し始める。このため、従来
のキャパシタ構造と第１実施例のキャパシタ構造とで
は、単結晶シリコン基板１の不純物濃度（１×１０1 5
／ｃｍ3 ）にまで不純物濃度が減少する位置が異なる。
すなわち、図３に示すように、第１実施例のキャパシタ
構造と従来のキャパシタ構造とでは、単結晶シリコン基
板１の不純物濃度（１×１０1 5 ／ｃｍ3 ）にまでそれ
ぞれの不純物濃度が減少する位置が、Ｌ分だけ異なる。
このことは、第１実施例のキャパシタ構造は従来のキャ
パシタ構造に比べて不純物の拡散距離をＬ分だけ低減で
きることを示している。
Ｍのキャパシタ下部電極９のコンタクト部分の拡大断面
図である。図３は、図２に示した第１実施例のＤＲＡＭ
のＸ軸方向の不純物濃度分布と従来の不純物濃度分布と
を比較した比較図である。図２および図３を参照して、
図２に示したＸ軸方向のＣ点からＤ点までの間は、第１
実施例の不純物濃度はキャパシタ下部電極９の不純物濃
度（４〜８×１０2 0／ｃｍ3 ）である。そして、Ｄ点
を過ぎると、不純物濃度が徐々に低下する。すなわち、
Ｄ点からＥ点に至るまでの間のエピタキシャルシリコン
層８内と、Ｅ点以降のｎ+ 不純物拡散層４（単結晶シリ
コン基板１）内では不純物濃度が連続的に減少する。そ
して、Ｘ軸に沿った不純物濃度は、最終的に単結晶シリ
コン基板１の不純物濃度（１×１０1 5 ／ｃｍ3 ）まで
減少する。これに対して、エピタキシャルシリコン層８
を有しない従来のＤＲＡＭでは、図２に示したエピタキ
シャルシリコン層８の部分（Ｄ点からＥ点に至るまでの
部分）にはキャパシタ下部電極が形成されている。した
がって、図３に示すように、従来のキャパシタ構造で
は、Ｃ点からＥ点までは不純物濃度が一定（４〜８×１
０2 0 ／ｃｍ3 ）である。そして、Ｅ点を通過して初め
て不純物濃度が減少し始める。すなわち、従来の構造で
は、単結晶シリコン基板１上のｎ+ 不純物拡散層４に入
って初めて不純物濃度が減少し始める。このため、従来
のキャパシタ構造と第１実施例のキャパシタ構造とで
は、単結晶シリコン基板１の不純物濃度（１×１０1 5
／ｃｍ3 ）にまで不純物濃度が減少する位置が異なる。
すなわち、図３に示すように、第１実施例のキャパシタ
構造と従来のキャパシタ構造とでは、単結晶シリコン基
板１の不純物濃度（１×１０1 5 ／ｃｍ3 ）にまでそれ
ぞれの不純物濃度が減少する位置が、Ｌ分だけ異なる。
このことは、第１実施例のキャパシタ構造は従来のキャ
パシタ構造に比べて不純物の拡散距離をＬ分だけ低減で
きることを示している。
【００４５】これにより、たとえば層間絶縁膜１２、１
４（図１参照）などの平坦化処理のために８５０℃程度
の熱処理が行なわれた場合にも、ｎ+ 不純物拡散層４は
従来に比べて拡散の程度が低減される。この結果、ｎ+
不純物拡散層４のゲート電極６側の端部が従来のように
ｎ+ 不純物注入層３ｂのゲート電極６側の端部からはみ
出すことが有効に防止される。これにより、従来のよう
にチャネル領域１６の長さ（実効ゲート長）が短くなる
こともなく、ショートチャネル効果を有効に防止するこ
とができる。また、たとえばデータの書込時にドレイン
領域となるｎ+不純物注入層３ａ付近の空乏層がソース
領域となるはみ出したｎ+ 不純物拡散層４にまで広がり
ゲート電圧によって電流を制御できなくなるいわゆるパ
ンチスルー現象を有効に防止することができる。さら
に、ゲート電極６とキャパシタ下部電極９とのパターニ
ング時の位置合せのばらつきが生じた場合にもｎ+ 不純
物拡散層４の拡散の程度が低減されているので、ｎ+ 不
純物拡散層４のゲート電極６側の端部がｎ+ 不純物注入
層３ｂのゲート電極６側の端部からはみ出すこともな
い。この結果、チャネル１６のチャネル長は自己整合的
に形成されたｎ+ 不純物注入層３ｂによって制御できる
ため、ゲート電極６とキャパシタ下部電極９との位置合
せのばらつきによってトランジスタ特性がばらつくこと
もない。
４（図１参照）などの平坦化処理のために８５０℃程度
の熱処理が行なわれた場合にも、ｎ+ 不純物拡散層４は
従来に比べて拡散の程度が低減される。この結果、ｎ+
不純物拡散層４のゲート電極６側の端部が従来のように
ｎ+ 不純物注入層３ｂのゲート電極６側の端部からはみ
出すことが有効に防止される。これにより、従来のよう
にチャネル領域１６の長さ（実効ゲート長）が短くなる
こともなく、ショートチャネル効果を有効に防止するこ
とができる。また、たとえばデータの書込時にドレイン
領域となるｎ+不純物注入層３ａ付近の空乏層がソース
領域となるはみ出したｎ+ 不純物拡散層４にまで広がり
ゲート電圧によって電流を制御できなくなるいわゆるパ
ンチスルー現象を有効に防止することができる。さら
に、ゲート電極６とキャパシタ下部電極９とのパターニ
ング時の位置合せのばらつきが生じた場合にもｎ+ 不純
物拡散層４の拡散の程度が低減されているので、ｎ+ 不
純物拡散層４のゲート電極６側の端部がｎ+ 不純物注入
層３ｂのゲート電極６側の端部からはみ出すこともな
い。この結果、チャネル１６のチャネル長は自己整合的
に形成されたｎ+ 不純物注入層３ｂによって制御できる
ため、ゲート電極６とキャパシタ下部電極９との位置合
せのばらつきによってトランジスタ特性がばらつくこと
もない。
【００４６】図４ないし図１２は、図１に示したＤＲＡ
Ｍの製造プロセス（第１工程〜第９工程）を説明するた
めの断面構造図である。図１および図４ないし図１２を
参照して、次に本実施例によるＤＲＡＭの製造プロセス
について説明する。
Ｍの製造プロセス（第１工程〜第９工程）を説明するた
めの断面構造図である。図１および図４ないし図１２を
参照して、次に本実施例によるＤＲＡＭの製造プロセス
について説明する。
【００４７】まず、図４に示すように、Ｐ型の単結晶シ
リコン基板１の主表面上にＬＯＣＯＳ法を用いて厚いシ
リコン酸化膜（分離酸化膜）２を選択的に形成する。
リコン基板１の主表面上にＬＯＣＯＳ法を用いて厚いシ
リコン酸化膜（分離酸化膜）２を選択的に形成する。
【００４８】次に、図５に示すように、熱酸化法を用い
て全面にゲート酸化膜層（図示せず）を形成し、その上
部にＣＶＤ法を用いてリンがドープされた低抵抗多結晶
シリコン層（図示せず）を形成する。そして、リソグラ
フィ技術およびドライエッチング技術を用いてパターニ
ングすることにより、所定の間隔を隔てて複数のゲート
酸化膜５およびゲート電極６を形成する。
て全面にゲート酸化膜層（図示せず）を形成し、その上
部にＣＶＤ法を用いてリンがドープされた低抵抗多結晶
シリコン層（図示せず）を形成する。そして、リソグラ
フィ技術およびドライエッチング技術を用いてパターニ
ングすることにより、所定の間隔を隔てて複数のゲート
酸化膜５およびゲート電極６を形成する。
【００４９】次に、図６に示すように、ゲート電極６を
マスクとして、砒素（Ａｓ）を５０ＫｅＶ、４×１０
1 5 ／ｃｍ2 の条件下でイオン注入することにより、ｎ
+ 不純物注入層３ａ、３ｂを形成する。
マスクとして、砒素（Ａｓ）を５０ＫｅＶ、４×１０
1 5 ／ｃｍ2 の条件下でイオン注入することにより、ｎ
+ 不純物注入層３ａ、３ｂを形成する。
【００５０】次に、図７に示すように、ＣＶＤ法を用い
て全面に層間絶縁膜７を形成する。次に、図８に示すよ
うに、リソグラフィ技術およびドライエッチング技術を
用いて、層間絶縁膜７のｎ+ 不純物注入層３ｂの上部に
位置する領域にコンタクトホール７ｂを形成する。
て全面に層間絶縁膜７を形成する。次に、図８に示すよ
うに、リソグラフィ技術およびドライエッチング技術を
用いて、層間絶縁膜７のｎ+ 不純物注入層３ｂの上部に
位置する領域にコンタクトホール７ｂを形成する。
【００５１】次に、図９に示すように、コンタクトホー
ル７ｂによって露出されたｎ+ 不純物注入層３ｂ上に７
００℃程度、数１０分の条件下でシリコンをエピタキシ
ャル成長させる。これによって、エピタキシャルシリコ
ン層８を形成する。なお、エピタキシャルシリコン層８
の厚みｔはゲート電極６とキャパシタ下部電極９（図１
参照）との間隔Ｗ、およびキャパシタ下部電極９の不純
物濃度を考慮して、拡散よって最終的に形成されるｎ+
不純物拡散層４のゲート電極６側の端部Ｂがｎ + 不純物
注入層３ｂのゲート電極６側の端部Ａからはみ出さない
ような範囲に設定してやればよい。また、この状態での
エピタキシャルシリコン層８の不純物濃度は、１×１０
1 5 ／ｃｍ3 程度（単結晶シリコン基板１の不純物濃度
と同程度）である。ここで、たとえば、Ｗ＝０．３μ
ｍ、Ｓ＝０．１μｍとするとき、キャパシタ下部電極９
の不純物濃度が４〜８×１０2 0 ／ｃｍ3 の条件下では
ｔ＝０．２μｍとすればよい。なお、エピタキシャルシ
リコン層８の不純物濃度は、キャパシタ下部電極９の不
純物濃度などの他のパラメータに応じて任意の値に設定
する。
ル７ｂによって露出されたｎ+ 不純物注入層３ｂ上に７
００℃程度、数１０分の条件下でシリコンをエピタキシ
ャル成長させる。これによって、エピタキシャルシリコ
ン層８を形成する。なお、エピタキシャルシリコン層８
の厚みｔはゲート電極６とキャパシタ下部電極９（図１
参照）との間隔Ｗ、およびキャパシタ下部電極９の不純
物濃度を考慮して、拡散よって最終的に形成されるｎ+
不純物拡散層４のゲート電極６側の端部Ｂがｎ + 不純物
注入層３ｂのゲート電極６側の端部Ａからはみ出さない
ような範囲に設定してやればよい。また、この状態での
エピタキシャルシリコン層８の不純物濃度は、１×１０
1 5 ／ｃｍ3 程度（単結晶シリコン基板１の不純物濃度
と同程度）である。ここで、たとえば、Ｗ＝０．３μ
ｍ、Ｓ＝０．１μｍとするとき、キャパシタ下部電極９
の不純物濃度が４〜８×１０2 0 ／ｃｍ3 の条件下では
ｔ＝０．２μｍとすればよい。なお、エピタキシャルシ
リコン層８の不純物濃度は、キャパシタ下部電極９の不
純物濃度などの他のパラメータに応じて任意の値に設定
する。
【００５２】次に、図１０に示すように、エピタキシャ
ルシリコン層８上および層間絶縁膜７上にリン（Ｐ）が
４〜８×１０2 0 ／ｃｍ3 程度ドープされた低抵抗多結
晶シリコン層（図示せず）をＣＶＤ法により形成する。
通常のリソグラフィ技術およびドライエッチング技術を
用いてパターニングすることにより、キャパシタ下部電
極９を形成する。キャパシタ下部電極９の形成時には７
００℃の熱が加わるので、キャパシタ下部電極９内の不
純物（リン）がエピタキシャルシリコン層８を介して単
結晶シリコン基板１に向かって熱拡散する。これによ
り、ｎ+ 不純物拡散層４が形成されてキャパシタ下部電
極９とｎ+ 不純物注入層３ｂとが電気的に接続される。
ルシリコン層８上および層間絶縁膜７上にリン（Ｐ）が
４〜８×１０2 0 ／ｃｍ3 程度ドープされた低抵抗多結
晶シリコン層（図示せず）をＣＶＤ法により形成する。
通常のリソグラフィ技術およびドライエッチング技術を
用いてパターニングすることにより、キャパシタ下部電
極９を形成する。キャパシタ下部電極９の形成時には７
００℃の熱が加わるので、キャパシタ下部電極９内の不
純物（リン）がエピタキシャルシリコン層８を介して単
結晶シリコン基板１に向かって熱拡散する。これによ
り、ｎ+ 不純物拡散層４が形成されてキャパシタ下部電
極９とｎ+ 不純物注入層３ｂとが電気的に接続される。
【００５３】次に、図１１に示すように、キャパシタ下
部電極９上に熱酸化膜などの単層膜、シリコン酸化膜／
シリコン窒化膜／シリコン酸化膜などの構成を有する多
層膜またはＴａ2 Ｏ5 などからなるキャパシタ誘電体膜
１０を形成する。キャパシタ誘電体膜１０上に４〜８×
１０2 0 ／ｃｍ3 程度のリンがドープされた低抵抗多結
晶シリコン層（図示せず）をＣＶＤ法により形成する。
リソグラフィ技術およびドライエッチング技術を用いて
パターニングすることによって、キャパシタ上部電極１
１を形成する。ＣＶＤ法を用いて層間絶縁膜１２を形成
する。そして、層間絶縁膜１２を平坦化するためリフロ
ー法によって８５０℃の温度条件下で熱処理が行なわれ
る。この熱処理によってキャパシタ下部電極９内の不純
物（リン）がさらに単結晶シリコン基板１内に熱拡散す
るが、エピタキシャルシリコン層８によってこの拡散も
低減される。この結果、拡散によって形成されるｎ+ 不
純物拡散層４のゲート電極６側の端部Ｂがｎ+ 不純物注
入層３ｂのゲート電極６側の端部Ａからはみ出すことが
ない。
部電極９上に熱酸化膜などの単層膜、シリコン酸化膜／
シリコン窒化膜／シリコン酸化膜などの構成を有する多
層膜またはＴａ2 Ｏ5 などからなるキャパシタ誘電体膜
１０を形成する。キャパシタ誘電体膜１０上に４〜８×
１０2 0 ／ｃｍ3 程度のリンがドープされた低抵抗多結
晶シリコン層（図示せず）をＣＶＤ法により形成する。
リソグラフィ技術およびドライエッチング技術を用いて
パターニングすることによって、キャパシタ上部電極１
１を形成する。ＣＶＤ法を用いて層間絶縁膜１２を形成
する。そして、層間絶縁膜１２を平坦化するためリフロ
ー法によって８５０℃の温度条件下で熱処理が行なわれ
る。この熱処理によってキャパシタ下部電極９内の不純
物（リン）がさらに単結晶シリコン基板１内に熱拡散す
るが、エピタキシャルシリコン層８によってこの拡散も
低減される。この結果、拡散によって形成されるｎ+ 不
純物拡散層４のゲート電極６側の端部Ｂがｎ+ 不純物注
入層３ｂのゲート電極６側の端部Ａからはみ出すことが
ない。
【００５４】次に、図１２に示すように、層間絶縁膜
７、１２のｎ+ 不純物注入層３ａの上方に位置する領域
に、それぞれコンタクトホール７ａ、１２ａを形成す
る。コンタクトホール７ａ、１２ａ内にｎ+ 不純物注入
層３ａに電気的に接続し層間絶縁膜１２上に延びるよう
に多結晶シリコン膜１３ａをＣＶＤ法を用いて形成す
る。多結晶シリコン膜１３ａ上にスパッタリング法を用
いてＷＳｉ2 などからなるシリサイド膜１３ｂを形成す
る。シリサイド膜１３ｂ上に層間絶縁膜１４を形成す
る。層間絶縁膜１４の表面の平坦化のため、８５０℃の
条件下でリフロー法による熱処理が行なわれる。この熱
処理によっても、キャパシタ下部電極９内の不純物（リ
ン）が単結晶シリコン基板１に向かって熱拡散するが、
このときにもエピタキシャルシリコン層８によって拡散
が低減される。この結果、拡散によって形成されるｎ+
不純物拡散層４のゲート電極６側の端部がｎ+ 不純物注
入層３ｂのゲート電極６側の端部からはみ出すことがな
い。
７、１２のｎ+ 不純物注入層３ａの上方に位置する領域
に、それぞれコンタクトホール７ａ、１２ａを形成す
る。コンタクトホール７ａ、１２ａ内にｎ+ 不純物注入
層３ａに電気的に接続し層間絶縁膜１２上に延びるよう
に多結晶シリコン膜１３ａをＣＶＤ法を用いて形成す
る。多結晶シリコン膜１３ａ上にスパッタリング法を用
いてＷＳｉ2 などからなるシリサイド膜１３ｂを形成す
る。シリサイド膜１３ｂ上に層間絶縁膜１４を形成す
る。層間絶縁膜１４の表面の平坦化のため、８５０℃の
条件下でリフロー法による熱処理が行なわれる。この熱
処理によっても、キャパシタ下部電極９内の不純物（リ
ン）が単結晶シリコン基板１に向かって熱拡散するが、
このときにもエピタキシャルシリコン層８によって拡散
が低減される。この結果、拡散によって形成されるｎ+
不純物拡散層４のゲート電極６側の端部がｎ+ 不純物注
入層３ｂのゲート電極６側の端部からはみ出すことがな
い。
【００５５】このように、層間絶縁膜１２や１４の平坦
化のための熱処理によってもｎ+ 不純物拡散層４のゲー
ト電極６側の端部がｎ+ 不純物注入層３ｂのゲート電極
６側の端部からはみ出すことがエピタキシャルシリコン
層８によって有効に防止される。この結果、実効ゲート
長（チャネル長）が従来のように短くなることもなく、
ショートチャネル効果やパンチスルー現象などを有効に
防止することができる。
化のための熱処理によってもｎ+ 不純物拡散層４のゲー
ト電極６側の端部がｎ+ 不純物注入層３ｂのゲート電極
６側の端部からはみ出すことがエピタキシャルシリコン
層８によって有効に防止される。この結果、実効ゲート
長（チャネル長）が従来のように短くなることもなく、
ショートチャネル効果やパンチスルー現象などを有効に
防止することができる。
【００５６】図１３は、本発明の第２実施例によるスタ
ックトタイプキャパシタを有するＤＲＡＭを示した断面
構造図である。
ックトタイプキャパシタを有するＤＲＡＭを示した断面
構造図である。
【００５７】図１３を参照して、この第２実施例のＤＲ
ＡＭは、Ｐ型の単結晶シリコン基板２１と、単結晶シリ
コン基板２１の主表面の所定領域に形成された分離酸化
膜２２と、分離酸化膜２２によって囲まれた領域に所定
の間隔を隔ててチャネル領域３６を挟むように形成され
た１対のｎ+ 不純物注入層（ソース／ドレイン領域）２
３ａ、２３ｂと、チャネル領域３６上にゲート酸化膜２
５を介して形成されたゲート電極２６と、全面を覆うよ
うに形成されｎ+ 不純物注入層２３ａ、２３ｂ上にそれ
ぞれコンタクトホール２７ａ、２７ｂを有する層間絶縁
膜２７と、コンタクトホール２７ｂ内のｎ+ 不純物注入
層２３ｂに接続し層間絶縁膜２７に沿って延びるように
形成された少量の不純物（リン）を含む高抵抗の多結晶
シリコン膜２８と、多結晶シリコン膜２８上に形成され
多結晶シリコン膜２８の不純物濃度に比べて高い不純物
濃度（４〜８×１０2 0 ／ｃｍ3 程度のリン（Ｐ））を
含むキャパシタ下部電極２９と、キャパシタ下部電極２
９上に形成された熱酸化膜などの単層膜、シリコン酸化
膜／シリコン窒化膜／シリコン酸化膜などの構成を有す
る多層膜またはＴａ2 Ｏ5 などからなるキャパシタ誘電
体膜３０と、キャパシタ誘電体膜３０上に形成されキャ
パシタ下部電極２９と同程度の不純物（４〜８×１０
2 0 ／ｃｍ3 のリン（Ｐ））を含むキャパシタ上部電極
３１と、キャパシタ下部電極２９内の不純物（リン）が
多結晶シリコン膜２８を介して熱拡散することによって
形成されたｎ+ 不純物拡散層２４と、全面を覆うように
形成されｎ+ 不純物注入層２３ａの上方にコンタクトホ
ール３２ａを有する層間絶縁膜３２と、コンタクトホー
ル２７ａ、３２ａ内のｎ+ 不純物注入層２３ａに電気的
に接続され層間絶縁膜３２に沿って延びるように形成さ
れた不純物がドープされた多結晶シリコン膜３３ａと、
多結晶シリコン膜３３ａ上に形成されたＷＳｉ2 などか
らなるシリサイド膜３３ｂと、シリサイド膜３３ｂ上に
形成された層間絶縁膜３４と、層間絶縁膜３４上に所定
の間隔を隔てて形成されたアルミ配線３５とを備えてい
る。
ＡＭは、Ｐ型の単結晶シリコン基板２１と、単結晶シリ
コン基板２１の主表面の所定領域に形成された分離酸化
膜２２と、分離酸化膜２２によって囲まれた領域に所定
の間隔を隔ててチャネル領域３６を挟むように形成され
た１対のｎ+ 不純物注入層（ソース／ドレイン領域）２
３ａ、２３ｂと、チャネル領域３６上にゲート酸化膜２
５を介して形成されたゲート電極２６と、全面を覆うよ
うに形成されｎ+ 不純物注入層２３ａ、２３ｂ上にそれ
ぞれコンタクトホール２７ａ、２７ｂを有する層間絶縁
膜２７と、コンタクトホール２７ｂ内のｎ+ 不純物注入
層２３ｂに接続し層間絶縁膜２７に沿って延びるように
形成された少量の不純物（リン）を含む高抵抗の多結晶
シリコン膜２８と、多結晶シリコン膜２８上に形成され
多結晶シリコン膜２８の不純物濃度に比べて高い不純物
濃度（４〜８×１０2 0 ／ｃｍ3 程度のリン（Ｐ））を
含むキャパシタ下部電極２９と、キャパシタ下部電極２
９上に形成された熱酸化膜などの単層膜、シリコン酸化
膜／シリコン窒化膜／シリコン酸化膜などの構成を有す
る多層膜またはＴａ2 Ｏ5 などからなるキャパシタ誘電
体膜３０と、キャパシタ誘電体膜３０上に形成されキャ
パシタ下部電極２９と同程度の不純物（４〜８×１０
2 0 ／ｃｍ3 のリン（Ｐ））を含むキャパシタ上部電極
３１と、キャパシタ下部電極２９内の不純物（リン）が
多結晶シリコン膜２８を介して熱拡散することによって
形成されたｎ+ 不純物拡散層２４と、全面を覆うように
形成されｎ+ 不純物注入層２３ａの上方にコンタクトホ
ール３２ａを有する層間絶縁膜３２と、コンタクトホー
ル２７ａ、３２ａ内のｎ+ 不純物注入層２３ａに電気的
に接続され層間絶縁膜３２に沿って延びるように形成さ
れた不純物がドープされた多結晶シリコン膜３３ａと、
多結晶シリコン膜３３ａ上に形成されたＷＳｉ2 などか
らなるシリサイド膜３３ｂと、シリサイド膜３３ｂ上に
形成された層間絶縁膜３４と、層間絶縁膜３４上に所定
の間隔を隔てて形成されたアルミ配線３５とを備えてい
る。
【００５８】このように、この第２の実施例では、キャ
パシタ下部電極２９とｎ+ 不純物注入層２３ｂとの間
に、キャパシタ下部電極２９の不純物濃度に比べて低い
不純物濃度を有する多結晶シリコン膜２８を介在させる
ことによって、図１に示した第１実施例と同様に、拡散
によって形成されるｎ+ 不純物拡散層２４の拡散の程度
を低減することができる。これにより、層間絶縁膜３
２、３４の平坦化のための熱処理工程によってキャパシ
タ下部電極２９内の不純物（リン）が単結晶シリコン基
板２１内に熱拡散することも低減できる。この結果、上
記した層間絶縁膜３２、３４の熱処理工程によってｎ+
不純物拡散層２４のゲート電極２６側の端部Ｂがｎ+ 不
純物注入層２３ｂのゲート電極２６側の端部Ａからはみ
出すことが有効に防止できる。これにより、第１実施例
と同様、しきい値電圧が低下するショートチャネル効果
やパンチスルー現象、さらにはゲート電極２６とキャパ
シタ下部電極２９のパターニング時の位置合せのばらつ
きによるトランジスタ特性のばらつきをも有効に防止す
ることができる。
パシタ下部電極２９とｎ+ 不純物注入層２３ｂとの間
に、キャパシタ下部電極２９の不純物濃度に比べて低い
不純物濃度を有する多結晶シリコン膜２８を介在させる
ことによって、図１に示した第１実施例と同様に、拡散
によって形成されるｎ+ 不純物拡散層２４の拡散の程度
を低減することができる。これにより、層間絶縁膜３
２、３４の平坦化のための熱処理工程によってキャパシ
タ下部電極２９内の不純物（リン）が単結晶シリコン基
板２１内に熱拡散することも低減できる。この結果、上
記した層間絶縁膜３２、３４の熱処理工程によってｎ+
不純物拡散層２４のゲート電極２６側の端部Ｂがｎ+ 不
純物注入層２３ｂのゲート電極２６側の端部Ａからはみ
出すことが有効に防止できる。これにより、第１実施例
と同様、しきい値電圧が低下するショートチャネル効果
やパンチスルー現象、さらにはゲート電極２６とキャパ
シタ下部電極２９のパターニング時の位置合せのばらつ
きによるトランジスタ特性のばらつきをも有効に防止す
ることができる。
【００５９】図１４ないし図２２は、図１３に示した第
２実施例によるＤＲＡＭの製造プロセス（第１工程〜第
９工程）を説明するための断面構造図である。図１３な
いし図２２を参照して、次にこの第２実施例のＤＲＡＭ
の製造プロセスについて説明する。
２実施例によるＤＲＡＭの製造プロセス（第１工程〜第
９工程）を説明するための断面構造図である。図１３な
いし図２２を参照して、次にこの第２実施例のＤＲＡＭ
の製造プロセスについて説明する。
【００６０】まず、図１４から図１８までに示す工程
（第１工程〜第５工程）は、図４ないし図８に示した第
１実施例の製造プロセスと同じである。この後、図１９
に示すように、ＣＶＤ法を用いて高抵抗の多結晶シリコ
ン膜層２８ａ（不純物濃度が１×１０1 5 ／ｃｍ3 ）お
よびその上にリンを多量に含む（４〜８×１０2 0 ／ｃ
ｍ3 ）低抵抗多結晶シリコン層からなるキャパシタ下部
電極層２９ａを形成する。この多結晶シリコン膜層２８
ａおよびキャパシタ下部電極層２９ａの形成時には、７
００℃の熱が加わるため、キャパシタ下部電極層２９ａ
内の不純物が多結晶シリコン膜層２８ａを介して単結晶
シリコン基板１内に熱拡散する。これによって、ｎ+ 不
純物拡散層２４が形成され、ｎ+ 不純物注入層２３ｂと
キャパシタ下部電極層２９ａとが電気的に接続される。
なお、多結晶シリコン膜層２８ａの存在によってキャパ
シタ下部電極層２９ａからの不純物の拡散は従来に比べ
て低減される。
（第１工程〜第５工程）は、図４ないし図８に示した第
１実施例の製造プロセスと同じである。この後、図１９
に示すように、ＣＶＤ法を用いて高抵抗の多結晶シリコ
ン膜層２８ａ（不純物濃度が１×１０1 5 ／ｃｍ3 ）お
よびその上にリンを多量に含む（４〜８×１０2 0 ／ｃ
ｍ3 ）低抵抗多結晶シリコン層からなるキャパシタ下部
電極層２９ａを形成する。この多結晶シリコン膜層２８
ａおよびキャパシタ下部電極層２９ａの形成時には、７
００℃の熱が加わるため、キャパシタ下部電極層２９ａ
内の不純物が多結晶シリコン膜層２８ａを介して単結晶
シリコン基板１内に熱拡散する。これによって、ｎ+ 不
純物拡散層２４が形成され、ｎ+ 不純物注入層２３ｂと
キャパシタ下部電極層２９ａとが電気的に接続される。
なお、多結晶シリコン膜層２８ａの存在によってキャパ
シタ下部電極層２９ａからの不純物の拡散は従来に比べ
て低減される。
【００６１】次に、図２０に示すように、通常のリソグ
ラフィ技術およびドライエッチング技術を用いて多結晶
シリコン膜層２８ａおよびキャパシタ下部電極層２９ａ
をパターニングすることにより、多結晶シリコン膜２８
およびキャパシタ下部電極２９を形成する。
ラフィ技術およびドライエッチング技術を用いて多結晶
シリコン膜層２８ａおよびキャパシタ下部電極層２９ａ
をパターニングすることにより、多結晶シリコン膜２８
およびキャパシタ下部電極２９を形成する。
【００６２】次に、図２１に示すように、キャパシタ下
部電極２９上に熱酸化膜などの単層膜、シリコン酸化膜
／シリコン窒化膜／シリコン酸化膜などの構成を有する
多層膜またはＴａ2 Ｏ5 などからなるキャパシタ誘電体
膜３０を形成する。キャパシタ誘電体膜３０上にキャパ
シタ下部電極２９と同程度の不純物（リン）を含む（４
〜８×１０2 0 ／ｃｍ3 ）低抵抗多結晶シリコン膜から
なるキャパシタ上部電極３１を形成する。全面にＣＶＤ
法を用いて層間絶縁膜３２を形成する。層間絶縁膜３２
の表面を平坦化するため、リフロー法により８５０℃の
温度条件下で熱処理を行なう。
部電極２９上に熱酸化膜などの単層膜、シリコン酸化膜
／シリコン窒化膜／シリコン酸化膜などの構成を有する
多層膜またはＴａ2 Ｏ5 などからなるキャパシタ誘電体
膜３０を形成する。キャパシタ誘電体膜３０上にキャパ
シタ下部電極２９と同程度の不純物（リン）を含む（４
〜８×１０2 0 ／ｃｍ3 ）低抵抗多結晶シリコン膜から
なるキャパシタ上部電極３１を形成する。全面にＣＶＤ
法を用いて層間絶縁膜３２を形成する。層間絶縁膜３２
の表面を平坦化するため、リフロー法により８５０℃の
温度条件下で熱処理を行なう。
【００６３】次に、図２２に示すように、層間絶縁膜２
７、３２のｎ+ 不純物注入層２３ａの上方に位置する領
域にそれぞれコンタクトホール２７ａ、３２ａを形成す
る。コンタクトホール２７ａ、３２ａ内のｎ+ 不純物注
入層２３ａに電気的に接続し層間絶縁膜３２上に延びる
ようにＣＶＤ法を用いて多結晶シリコン膜３３ａを形成
する。多結晶シリコン膜３３ａ上にスパッタリング法を
用いて、ＷＳｉ2 からなるシリサイド膜３３ｂを形成す
る。シリサイド膜３３ｂ上に層間絶縁膜３４をＣＶＤ法
を用いて形成する。層間絶縁膜３４の表面を平坦化する
ため、リフロー法により８５０℃の温度条件下で熱処理
を行なう。
７、３２のｎ+ 不純物注入層２３ａの上方に位置する領
域にそれぞれコンタクトホール２７ａ、３２ａを形成す
る。コンタクトホール２７ａ、３２ａ内のｎ+ 不純物注
入層２３ａに電気的に接続し層間絶縁膜３２上に延びる
ようにＣＶＤ法を用いて多結晶シリコン膜３３ａを形成
する。多結晶シリコン膜３３ａ上にスパッタリング法を
用いて、ＷＳｉ2 からなるシリサイド膜３３ｂを形成す
る。シリサイド膜３３ｂ上に層間絶縁膜３４をＣＶＤ法
を用いて形成する。層間絶縁膜３４の表面を平坦化する
ため、リフロー法により８５０℃の温度条件下で熱処理
を行なう。
【００６４】最後に、図１３に示したように、層間絶縁
膜３４上に所定の間隔を隔ててアルミ配線３５を形成す
る。このようにして、第２実施例のＤＲＡＭが完成され
る。
膜３４上に所定の間隔を隔ててアルミ配線３５を形成す
る。このようにして、第２実施例のＤＲＡＭが完成され
る。
【００６５】図２３は、本発明の第３実施例によるスタ
ックトタイプキャパシタを有するＤＲＡＭを示した断面
構造図である。図２３を参照して、この第３の実施例の
ＤＲＡＭは、その主表面上の所定領域にトレンチ溝４１
ａが形成されたＰ型の単結晶シリコン基板４１と、トレ
ンチ溝４１ａに隣接するように単結晶シリコン基板４１
の主表面上に形成された素子分離のための分離酸化膜
（厚いシリコン酸化膜）４２と、その端部がトレンチ溝
４１ａの側壁部分に接するように形成されたｎ+不純物
注入層４３ｂと、ｎ+ 不純物注入層４３ｂと所定の間隔
を隔ててチャネル領域５７を挟むように形成されたｎ+
不純物注入層４３ａと、トレンチ溝４１ａの表面上に沿
って形成されたｎ+ 不純物注入層４４と、チャネル領域
５７上にゲート酸化膜４６を介して形成されたゲート電
極４７と、全面を覆うように形成されｎ+ 不純物注入層
４３ａおよび凹部４１ａ上方にそれぞれコンタクトホー
ル４８ａ、４８ｂを有する層間絶縁膜４８と、凹部４１
ａの側壁部分および層間絶縁膜４８のコンタクトホール
４８ｂの側壁部分上に形成された側壁絶縁膜４９と、凹
部４１ａの底部に位置するｎ+ 不純物注入層４４に電気
的に接続され、側壁絶縁膜４９および層間絶縁膜４８上
に沿って延びるように形成された多量の不純物を含む
（４〜８×１０2 0 ／ｃｍ3 のリン（Ｐ））低抵抗多結
晶シリコン膜からなるキャパシタ下部電極５０と、キャ
パシタ下部電極５０上に形成された熱酸化膜などの単層
膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
などの構成を有する多層膜またはＴａ2 Ｏ5 などからな
るキャパシタ誘電体膜５１と、キャパシタ誘電体膜５１
上に形成されたキャパシタ下部電極５０と同程度の不純
物を含む（４〜８×１０2 0 ／ｃｍ3 ）低抵抗多結晶シ
リコン膜からなるキャパシタ上部電極５２と、キャパシ
タ下部電極５０内の不純物（リン）が熱拡散することに
よって形成されたｎ+ 不純物拡散層４５と、全面を覆う
ように形成されｎ+ 不純物注入層４３ａの上方にコンタ
クトホール５３ａを有する層間絶縁膜５３と、コンタク
トホール４８ａ、５３ａ内のｎ+ 不純物注入層４３ａに
電気的に接続され、層間絶縁膜５３の表面上に沿って形
成された多結晶シリコン膜５４ａと、多結晶シリコン膜
５４ａ上に形成されたＷＳｉなどからなるシリサイド膜
５４ｂと、シリサイド膜５４ｂ上に形成された層間絶縁
膜５５と、層間絶縁膜５５上に所定の間隔を隔てて形成
されたアルミ配線５６とを備えている。
ックトタイプキャパシタを有するＤＲＡＭを示した断面
構造図である。図２３を参照して、この第３の実施例の
ＤＲＡＭは、その主表面上の所定領域にトレンチ溝４１
ａが形成されたＰ型の単結晶シリコン基板４１と、トレ
ンチ溝４１ａに隣接するように単結晶シリコン基板４１
の主表面上に形成された素子分離のための分離酸化膜
（厚いシリコン酸化膜）４２と、その端部がトレンチ溝
４１ａの側壁部分に接するように形成されたｎ+不純物
注入層４３ｂと、ｎ+ 不純物注入層４３ｂと所定の間隔
を隔ててチャネル領域５７を挟むように形成されたｎ+
不純物注入層４３ａと、トレンチ溝４１ａの表面上に沿
って形成されたｎ+ 不純物注入層４４と、チャネル領域
５７上にゲート酸化膜４６を介して形成されたゲート電
極４７と、全面を覆うように形成されｎ+ 不純物注入層
４３ａおよび凹部４１ａ上方にそれぞれコンタクトホー
ル４８ａ、４８ｂを有する層間絶縁膜４８と、凹部４１
ａの側壁部分および層間絶縁膜４８のコンタクトホール
４８ｂの側壁部分上に形成された側壁絶縁膜４９と、凹
部４１ａの底部に位置するｎ+ 不純物注入層４４に電気
的に接続され、側壁絶縁膜４９および層間絶縁膜４８上
に沿って延びるように形成された多量の不純物を含む
（４〜８×１０2 0 ／ｃｍ3 のリン（Ｐ））低抵抗多結
晶シリコン膜からなるキャパシタ下部電極５０と、キャ
パシタ下部電極５０上に形成された熱酸化膜などの単層
膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
などの構成を有する多層膜またはＴａ2 Ｏ5 などからな
るキャパシタ誘電体膜５１と、キャパシタ誘電体膜５１
上に形成されたキャパシタ下部電極５０と同程度の不純
物を含む（４〜８×１０2 0 ／ｃｍ3 ）低抵抗多結晶シ
リコン膜からなるキャパシタ上部電極５２と、キャパシ
タ下部電極５０内の不純物（リン）が熱拡散することに
よって形成されたｎ+ 不純物拡散層４５と、全面を覆う
ように形成されｎ+ 不純物注入層４３ａの上方にコンタ
クトホール５３ａを有する層間絶縁膜５３と、コンタク
トホール４８ａ、５３ａ内のｎ+ 不純物注入層４３ａに
電気的に接続され、層間絶縁膜５３の表面上に沿って形
成された多結晶シリコン膜５４ａと、多結晶シリコン膜
５４ａ上に形成されたＷＳｉなどからなるシリサイド膜
５４ｂと、シリサイド膜５４ｂ上に形成された層間絶縁
膜５５と、層間絶縁膜５５上に所定の間隔を隔てて形成
されたアルミ配線５６とを備えている。
【００６６】１対のｎ+ 不純物注入層４３ａ、４３ｂ
と、ｎ+ 不純物注入層４４と、ゲート電極４７とによっ
てスイッチング用のＭＯＳトランジスタが構成されてい
る。多結晶シリコン膜５４ａとシリサイド膜５４ｂとに
よって、データ信号が伝達するためのビット線５４が構
成されている。キャパシタ下部電極５０、キャパシタ誘
電体膜５１およびキャパシタ上部電極５２によってデー
タ信号に対応した電荷を蓄積するためのトレンチ溝４１
ａを有するスタックトタイプキャパシタが構成されてい
る。
と、ｎ+ 不純物注入層４４と、ゲート電極４７とによっ
てスイッチング用のＭＯＳトランジスタが構成されてい
る。多結晶シリコン膜５４ａとシリサイド膜５４ｂとに
よって、データ信号が伝達するためのビット線５４が構
成されている。キャパシタ下部電極５０、キャパシタ誘
電体膜５１およびキャパシタ上部電極５２によってデー
タ信号に対応した電荷を蓄積するためのトレンチ溝４１
ａを有するスタックトタイプキャパシタが構成されてい
る。
【００６７】このように、この第３の実施例では、単結
晶シリコン基板４１にトレンチ溝４１ａを形成し、トレ
ンチ溝４１ａの側壁部分および層間絶縁膜４８の側壁部
分上に側壁絶縁膜４９を形成し、トレンチ溝４１ａの底
部のみでキャパシタ下部電極５０とｎ+ 不純物注入層４
４との電気的コンタクトをとるように構成している。
晶シリコン基板４１にトレンチ溝４１ａを形成し、トレ
ンチ溝４１ａの側壁部分および層間絶縁膜４８の側壁部
分上に側壁絶縁膜４９を形成し、トレンチ溝４１ａの底
部のみでキャパシタ下部電極５０とｎ+ 不純物注入層４
４との電気的コンタクトをとるように構成している。
【００６８】すなわち、この第３の実施例では、キャパ
シタ下部電極５０からの不純物拡散によって最終的に形
成されるｎ+ 不純物拡散層４５が、チャネル領域５７が
形成される領域に重ならないような深さでキャパシタ下
部電極５０とｎ+ 不純物注入層４４との電気的コンタク
トをとるように構成している。このように構成すること
により、従来のように層間絶縁膜５３、５５の平坦化の
ために熱処理が行なわれてｎ+ 不純物拡散層４５の拡散
領域が広がったとしても、ｎ+ 不純物拡散層４５がｎ+
不純物注入層４３ａと４３ｂとの間に位置するチャネル
領域５７に重なることがない。この結果、実効ゲート長
も短くなることがなく、第１および第２実施例と同様、
しきい値電圧が低下するショートチャネル効果およびパ
ンチスルーの発生を有効に防止することができる。ま
た、ゲート電極４７とキャパシタ下部電極５０とのパタ
ーニング時の位置合せのばらつきによってｎ+ 不純物拡
散層４５の拡散位置がばらついたとしても、本実施例の
チャネル長は自己整合的に形成されたｎ+ 不純物注入層
４３ｂによって規定されるため、従来のようにトランジ
スタ特性がばらつくこともない。
シタ下部電極５０からの不純物拡散によって最終的に形
成されるｎ+ 不純物拡散層４５が、チャネル領域５７が
形成される領域に重ならないような深さでキャパシタ下
部電極５０とｎ+ 不純物注入層４４との電気的コンタク
トをとるように構成している。このように構成すること
により、従来のように層間絶縁膜５３、５５の平坦化の
ために熱処理が行なわれてｎ+ 不純物拡散層４５の拡散
領域が広がったとしても、ｎ+ 不純物拡散層４５がｎ+
不純物注入層４３ａと４３ｂとの間に位置するチャネル
領域５７に重なることがない。この結果、実効ゲート長
も短くなることがなく、第１および第２実施例と同様、
しきい値電圧が低下するショートチャネル効果およびパ
ンチスルーの発生を有効に防止することができる。ま
た、ゲート電極４７とキャパシタ下部電極５０とのパタ
ーニング時の位置合せのばらつきによってｎ+ 不純物拡
散層４５の拡散位置がばらついたとしても、本実施例の
チャネル長は自己整合的に形成されたｎ+ 不純物注入層
４３ｂによって規定されるため、従来のようにトランジ
スタ特性がばらつくこともない。
【００６９】図２４ないし図３３は、図２３に示した第
３実施例によるＤＲＡＭの製造プロセス（第１工程〜第
１０工程）を説明するための断面構造図である。
３実施例によるＤＲＡＭの製造プロセス（第１工程〜第
１０工程）を説明するための断面構造図である。
【００７０】次に、図２３ないし図３３を参照して、こ
の第３実施例のＤＲＡＭの製造プロセスについて説明す
る。
の第３実施例のＤＲＡＭの製造プロセスについて説明す
る。
【００７１】まず、図２４ないし図２７に示した製造プ
ロセスは、図４ないし図７で説明した第１実施例の製造
プロセスと同じである。
ロセスは、図４ないし図７で説明した第１実施例の製造
プロセスと同じである。
【００７２】この後、図２８に示すように、ｎ+ 不純物
注入層４３ｂのゲート電極４７から所定の間隔を隔てた
領域に、通常のリソグラフィ技術およびドライエッチン
グ技術を用いてトレンチ溝４１ａおよびコンタクトホー
ル４８ｂを形成する。トレンチ溝４１ａの側面および底
面に、斜めイオン注入法を用いてｎ+ 不純物注入層４３
ｂと同程度の不純物濃度になるようにｎ+ 不純物注入層
４４を形成する。
注入層４３ｂのゲート電極４７から所定の間隔を隔てた
領域に、通常のリソグラフィ技術およびドライエッチン
グ技術を用いてトレンチ溝４１ａおよびコンタクトホー
ル４８ｂを形成する。トレンチ溝４１ａの側面および底
面に、斜めイオン注入法を用いてｎ+ 不純物注入層４３
ｂと同程度の不純物濃度になるようにｎ+ 不純物注入層
４４を形成する。
【００７３】次に、図２９に示すように、ＣＶＤ法を用
いて５００Å以上の厚みを有する酸化膜４９ａを全面に
形成する。
いて５００Å以上の厚みを有する酸化膜４９ａを全面に
形成する。
【００７４】次に、図３０に示すように、異方性エッチ
ングにより、コンタクトホール４８ａおよびトレンチ溝
４１ａの側壁部分にのみ側壁絶縁膜４９を形成する。
ングにより、コンタクトホール４８ａおよびトレンチ溝
４１ａの側壁部分にのみ側壁絶縁膜４９を形成する。
【００７５】次に、図３１に示すように、ＣＶＤ法を用
いてリンが４〜８×１０2 0 ／ｃｍ 3 程度ドープされた
低抵抗多結晶シリコン層（図示せず）を形成した後パタ
ーニングすることにより、キャパシタ下部電極５０を形
成する。このキャパシタ下部電極５０の形成時には、７
００℃程度の熱が加わるため、キャパシタ下部電極５０
内の不純物（リン）が単結晶シリコン基板４１に向かっ
て熱拡散する。この結果、ｎ+ 不純物拡散層４５が形成
され、ｎ+ 不純物注入層４４とキャパシタ下部電極５０
との電気的接続がとられる。
いてリンが４〜８×１０2 0 ／ｃｍ 3 程度ドープされた
低抵抗多結晶シリコン層（図示せず）を形成した後パタ
ーニングすることにより、キャパシタ下部電極５０を形
成する。このキャパシタ下部電極５０の形成時には、７
００℃程度の熱が加わるため、キャパシタ下部電極５０
内の不純物（リン）が単結晶シリコン基板４１に向かっ
て熱拡散する。この結果、ｎ+ 不純物拡散層４５が形成
され、ｎ+ 不純物注入層４４とキャパシタ下部電極５０
との電気的接続がとられる。
【００７６】次に、図３２に示すように、キャパシタ下
部電極５０上に熱酸化膜などの単層膜、シリコン酸化膜
／シリコン窒化膜／シリコン酸化膜などの構成を有する
多層膜またはＴａ2 Ｏ5 などからなるキャパシタ誘電体
膜５１を形成する。キャパシタ誘電体膜５１上にＣＶＤ
法、リソグラフィ法およびドライエッチング技術を用い
てキャパシタ下部電極と同程度の不純物濃度を有する
（４〜８×１０2 0 ／ｃｍ3 ）低抵抗多結晶シリコン膜
からなるキャパシタ上部電極５２を形成する。全面にＣ
ＶＤ法を用いて層間絶縁膜５３を形成する。層間絶縁膜
５３の表面を平坦化するため、リフロー法により８５０
℃の温度条件下で処理を行なう。
部電極５０上に熱酸化膜などの単層膜、シリコン酸化膜
／シリコン窒化膜／シリコン酸化膜などの構成を有する
多層膜またはＴａ2 Ｏ5 などからなるキャパシタ誘電体
膜５１を形成する。キャパシタ誘電体膜５１上にＣＶＤ
法、リソグラフィ法およびドライエッチング技術を用い
てキャパシタ下部電極と同程度の不純物濃度を有する
（４〜８×１０2 0 ／ｃｍ3 ）低抵抗多結晶シリコン膜
からなるキャパシタ上部電極５２を形成する。全面にＣ
ＶＤ法を用いて層間絶縁膜５３を形成する。層間絶縁膜
５３の表面を平坦化するため、リフロー法により８５０
℃の温度条件下で処理を行なう。
【００７７】次に、図３３に示すように、層間絶縁膜４
８、５３のｎ+ 不純物注入層４３ａ上に位置する領域に
それぞれコンタクトホール４８ａ、５３ａを形成する。
コンタクトホール４８ａ、５３ａ内のｎ+ 不純物注入層
４３ａに電気的に接続し層間絶縁膜５３上に沿って延び
るように多結晶シリコン膜５４ａをＣＶＤ法を用いて形
成する。ＷＳｉ2 などからなるシリサイド膜をスパッタ
リング法を用いて多結晶シリコン膜５４ａ上に形成す
る。シリサイド膜５４ｂ上にＣＶＤ法を用いて層間絶縁
膜５５を形成する。層間絶縁膜５５の表面を平坦にする
ためリフロー法を用いて８５０℃の温度条件下で熱処理
を行なう。
８、５３のｎ+ 不純物注入層４３ａ上に位置する領域に
それぞれコンタクトホール４８ａ、５３ａを形成する。
コンタクトホール４８ａ、５３ａ内のｎ+ 不純物注入層
４３ａに電気的に接続し層間絶縁膜５３上に沿って延び
るように多結晶シリコン膜５４ａをＣＶＤ法を用いて形
成する。ＷＳｉ2 などからなるシリサイド膜をスパッタ
リング法を用いて多結晶シリコン膜５４ａ上に形成す
る。シリサイド膜５４ｂ上にＣＶＤ法を用いて層間絶縁
膜５５を形成する。層間絶縁膜５５の表面を平坦にする
ためリフロー法を用いて８５０℃の温度条件下で熱処理
を行なう。
【００７８】最後に、図２３に示したように、層間絶縁
膜５５上に所定の間隔を隔ててアルミ配線５６を形成す
る。このようにして、第３実施例のＤＲＡＭが完成され
る。
膜５５上に所定の間隔を隔ててアルミ配線５６を形成す
る。このようにして、第３実施例のＤＲＡＭが完成され
る。
【００７９】図３４は、本発明の第４実施例によるスタ
ックトタイプキャパシタを有するＤＲＡＭを示した断面
構造図である。図３４を参照して、この第４の実施例で
は、Ｐ型の半導体基板６１の主表面上の所定領域に素子
分離のための分離酸化膜６２が形成されている。分離酸
化膜６２によって囲まれた領域に所定の間隔を隔ててチ
ャネル領域７７を挟むように１対のｎ+ 不純物注入層６
３ａ、６３ｂが形成されている。チャネル領域７７上に
ゲート酸化膜６５を介してゲート電極６６が形成されて
いる。ｎ+ 不純物注入層６３ａ、６３ｂ上にそれぞれコ
ンタクトホール６７ａ、６７ｂを有する層間絶縁膜６７
が全面を覆うように形成されている。コンタクトホール
６７ａ内のｎ+ 不純物注入層６３ａに電気的に接続し、
層間絶縁膜６７上に延びるようにビット線６８を構成す
る多結晶シリコン膜６８ａが形成されている。多結晶シ
リコン膜６８ａ上にビット線６８を構成するＷＳｉ2 な
どからなるシリサイド膜６８ｂが形成されている。シリ
サイド膜６８ｂを覆うように、ｎ+ 不純物注入層６３ｂ
の上方にコンタクトホール６９ａを有する層間絶縁膜６
９が形成されている。コンタクトホール６７ｂ、６９ａ
の表面上には所定の厚みで層間絶縁膜７０が形成されて
いる。側壁絶縁膜７０によって囲まれた領域内のｎ+ 不
純物注入層６３ｂ上にはエピタキシャル成長によって形
成されたエピタキシャルシリコン層７１が形成されてい
る。エピタキシャルシリコン層７１上にはエピタキシャ
ルシリコン層７１よりも高い不純物濃度（４〜８×１０
2 0 ／ｃｍ3 ）を有する低抵抗多結晶シリコン膜からな
るキャパシタ下部電極７２が形成されている。このキャ
パシタ下部電極７２は、側壁絶縁膜７０および層間絶縁
膜６９上に延びるように形成されている。ｎ+ 不純物注
入層６３ｂに重なるようにキャパシタ下部電極７２から
の熱拡散によるｎ+ 不純物拡散層６４が形成されてい
る。キャパシタ下部電極７２上には熱酸化膜などの単層
膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
などの構成を有する多層膜またはＴａ2 Ｏ5などからな
るキャパシタ誘電体膜７３が形成されている。キャパシ
タ誘電体膜７３上には、キャパシタ下部電極７２と同程
度の不純物濃度（４〜８×１０2 0 ／ｃｍ3 ）を有する
低抵抗多結晶シリコン膜からなるキャパシタ上部電極７
４が形成されている。キャパシタ上部電極７４上にはそ
の表面が平坦化された層間絶縁膜７５が形成されてい
る。層間絶縁膜７５上には所定の間隔を隔ててアルミ配
線７６が形成されている。
ックトタイプキャパシタを有するＤＲＡＭを示した断面
構造図である。図３４を参照して、この第４の実施例で
は、Ｐ型の半導体基板６１の主表面上の所定領域に素子
分離のための分離酸化膜６２が形成されている。分離酸
化膜６２によって囲まれた領域に所定の間隔を隔ててチ
ャネル領域７７を挟むように１対のｎ+ 不純物注入層６
３ａ、６３ｂが形成されている。チャネル領域７７上に
ゲート酸化膜６５を介してゲート電極６６が形成されて
いる。ｎ+ 不純物注入層６３ａ、６３ｂ上にそれぞれコ
ンタクトホール６７ａ、６７ｂを有する層間絶縁膜６７
が全面を覆うように形成されている。コンタクトホール
６７ａ内のｎ+ 不純物注入層６３ａに電気的に接続し、
層間絶縁膜６７上に延びるようにビット線６８を構成す
る多結晶シリコン膜６８ａが形成されている。多結晶シ
リコン膜６８ａ上にビット線６８を構成するＷＳｉ2 な
どからなるシリサイド膜６８ｂが形成されている。シリ
サイド膜６８ｂを覆うように、ｎ+ 不純物注入層６３ｂ
の上方にコンタクトホール６９ａを有する層間絶縁膜６
９が形成されている。コンタクトホール６７ｂ、６９ａ
の表面上には所定の厚みで層間絶縁膜７０が形成されて
いる。側壁絶縁膜７０によって囲まれた領域内のｎ+ 不
純物注入層６３ｂ上にはエピタキシャル成長によって形
成されたエピタキシャルシリコン層７１が形成されてい
る。エピタキシャルシリコン層７１上にはエピタキシャ
ルシリコン層７１よりも高い不純物濃度（４〜８×１０
2 0 ／ｃｍ3 ）を有する低抵抗多結晶シリコン膜からな
るキャパシタ下部電極７２が形成されている。このキャ
パシタ下部電極７２は、側壁絶縁膜７０および層間絶縁
膜６９上に延びるように形成されている。ｎ+ 不純物注
入層６３ｂに重なるようにキャパシタ下部電極７２から
の熱拡散によるｎ+ 不純物拡散層６４が形成されてい
る。キャパシタ下部電極７２上には熱酸化膜などの単層
膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
などの構成を有する多層膜またはＴａ2 Ｏ5などからな
るキャパシタ誘電体膜７３が形成されている。キャパシ
タ誘電体膜７３上には、キャパシタ下部電極７２と同程
度の不純物濃度（４〜８×１０2 0 ／ｃｍ3 ）を有する
低抵抗多結晶シリコン膜からなるキャパシタ上部電極７
４が形成されている。キャパシタ上部電極７４上にはそ
の表面が平坦化された層間絶縁膜７５が形成されてい
る。層間絶縁膜７５上には所定の間隔を隔ててアルミ配
線７６が形成されている。
【００８０】この第４の実施例では、第１実施例と同様
にキャパシタ下部電極７２とｎ+ 不純物注入層６３ｂと
の間にキャパシタ下部電極７２よりも低い不純物濃度
（キャパシタ下部電極７２からの不純物拡散前の状態で
１×１０1 5 ／ｃｍ3 ）を有するエピタキシャルシリコ
ン層７１を介在させるように構成している。これによ
り、キャパシタ下部電極７２内の不純物拡散が低減さ
れ、ｎ+ 不純物拡散層６４の拡散も従来に比べて低減で
きる。この結果、ｎ+ 不純物拡散層６４のゲート電極６
６側の端部がｎ+ 不純物注入層６３ｂのゲート電極６６
側の端部からはみ出して実効ゲート長が短くなるという
不都合もない。この結果、第１実施例と同様に、ショー
トチャネル効果やパンチスルー現象の発生を有効に防止
することができる。
にキャパシタ下部電極７２とｎ+ 不純物注入層６３ｂと
の間にキャパシタ下部電極７２よりも低い不純物濃度
（キャパシタ下部電極７２からの不純物拡散前の状態で
１×１０1 5 ／ｃｍ3 ）を有するエピタキシャルシリコ
ン層７１を介在させるように構成している。これによ
り、キャパシタ下部電極７２内の不純物拡散が低減さ
れ、ｎ+ 不純物拡散層６４の拡散も従来に比べて低減で
きる。この結果、ｎ+ 不純物拡散層６４のゲート電極６
６側の端部がｎ+ 不純物注入層６３ｂのゲート電極６６
側の端部からはみ出して実効ゲート長が短くなるという
不都合もない。この結果、第１実施例と同様に、ショー
トチャネル効果やパンチスルー現象の発生を有効に防止
することができる。
【００８１】なお、この第４実施例では、図１に示した
第１実施例と異なり、ビット線６８がキャパシタ下部電
極７２よりも下に位置している。
第１実施例と異なり、ビット線６８がキャパシタ下部電
極７２よりも下に位置している。
【００８２】図３５は、本発明の第５実施例によるスタ
ックトタイプキャパシタを有するＤＲＡＭを示した断面
構造図である。図３５を参照して、この第５の実施例の
ＤＲＡＭでは、Ｐ型の単結晶シリコン基板８１上の所定
領域に素子分離のための分離酸化膜８２が形成されてい
る。分離酸化膜８２によって囲まれる領域に所定の間隔
を隔ててチャネル領域９７を挟むように１対のｎ+ 不純
物注入層８３ａ、８３ｂが形成されている。チャネル領
域９７上にはゲート酸化膜８５を介してゲート電極８６
が形成されている。全面を覆うように、ｎ+ 不純物注入
層８３ａ、８３ｂ上にそれぞれコンタクトホール８７
ａ、８７ｂを有する層間絶縁膜８７が形成されている。
コンタクトホール８７ａ内のｎ+ 不純物注入層８３ａに
電気的に接続し層間絶縁膜８７上に延びるようにビット
線８８を構成する多結晶シリコン膜８８ａが形成されて
いる。多結晶シリコン膜８８ａ上にはビット線８８を構
成するＷＳｉ2 などからなるシリサイド膜８８ｂが形成
されている。シリサイド膜８８ｂ上にはその表面が平坦
化され、ｎ+ 不純物注入層８３ｂの上方にコンタクトホ
ール８９ａを有する層間絶縁膜８９が形成されている。
コンタクトホール８７ｂ、８９ａの表面上には所定の厚
みで側壁絶縁膜９０が形成されている。側壁絶縁膜９０
によって囲まれた領域内のｎ+ 不純物注入層８３ｂには
少量の不純物（キャパシタ下部電極９２からの不純物拡
散前の状態で１×１０1 5 ／ｃｍ3 ）を含む高抵抗の多
結晶シリコン膜９１が形成されている。この高抵抗の多
結晶シリコン膜９１は、層間絶縁膜９０の表面上および
層間絶縁膜８９の表面上に延びるように形成されてい
る。多結晶シリコン膜９１上には多結晶シリコン膜９１
に比べて不純物（リン）が多量にドープ（４〜８×１０
2 0 ／ｃｍ3 ）された低抵抗多結晶シリコン膜からなる
キャパシタ下部電極９２が形成されている。キャパシタ
下部電極９２上には熱酸化膜などの単層膜、シリコン酸
化膜／シリコン窒化膜／シリコン酸化膜などの構成を有
する多層膜またはＴａ2 Ｏ5 などからなるキャパシタ誘
電体膜９３が形成されている。キャパシタ誘電体膜９３
上にはキャパシタ下部電極９２と同程度の不純物濃度
（４〜８×１０2 0 ／ｃｍ3 ）を有する低抵抗多結晶シ
リコン膜からなるキャパシタ上部電極９４が形成されて
いる。キャパシタ上部電極９４上にはその表面が平坦化
された層間絶縁膜９５が形成されている。層間絶縁膜９
５上には所定の間隔を隔ててアルミ配線９６が形成され
ている。
ックトタイプキャパシタを有するＤＲＡＭを示した断面
構造図である。図３５を参照して、この第５の実施例の
ＤＲＡＭでは、Ｐ型の単結晶シリコン基板８１上の所定
領域に素子分離のための分離酸化膜８２が形成されてい
る。分離酸化膜８２によって囲まれる領域に所定の間隔
を隔ててチャネル領域９７を挟むように１対のｎ+ 不純
物注入層８３ａ、８３ｂが形成されている。チャネル領
域９７上にはゲート酸化膜８５を介してゲート電極８６
が形成されている。全面を覆うように、ｎ+ 不純物注入
層８３ａ、８３ｂ上にそれぞれコンタクトホール８７
ａ、８７ｂを有する層間絶縁膜８７が形成されている。
コンタクトホール８７ａ内のｎ+ 不純物注入層８３ａに
電気的に接続し層間絶縁膜８７上に延びるようにビット
線８８を構成する多結晶シリコン膜８８ａが形成されて
いる。多結晶シリコン膜８８ａ上にはビット線８８を構
成するＷＳｉ2 などからなるシリサイド膜８８ｂが形成
されている。シリサイド膜８８ｂ上にはその表面が平坦
化され、ｎ+ 不純物注入層８３ｂの上方にコンタクトホ
ール８９ａを有する層間絶縁膜８９が形成されている。
コンタクトホール８７ｂ、８９ａの表面上には所定の厚
みで側壁絶縁膜９０が形成されている。側壁絶縁膜９０
によって囲まれた領域内のｎ+ 不純物注入層８３ｂには
少量の不純物（キャパシタ下部電極９２からの不純物拡
散前の状態で１×１０1 5 ／ｃｍ3 ）を含む高抵抗の多
結晶シリコン膜９１が形成されている。この高抵抗の多
結晶シリコン膜９１は、層間絶縁膜９０の表面上および
層間絶縁膜８９の表面上に延びるように形成されてい
る。多結晶シリコン膜９１上には多結晶シリコン膜９１
に比べて不純物（リン）が多量にドープ（４〜８×１０
2 0 ／ｃｍ3 ）された低抵抗多結晶シリコン膜からなる
キャパシタ下部電極９２が形成されている。キャパシタ
下部電極９２上には熱酸化膜などの単層膜、シリコン酸
化膜／シリコン窒化膜／シリコン酸化膜などの構成を有
する多層膜またはＴａ2 Ｏ5 などからなるキャパシタ誘
電体膜９３が形成されている。キャパシタ誘電体膜９３
上にはキャパシタ下部電極９２と同程度の不純物濃度
（４〜８×１０2 0 ／ｃｍ3 ）を有する低抵抗多結晶シ
リコン膜からなるキャパシタ上部電極９４が形成されて
いる。キャパシタ上部電極９４上にはその表面が平坦化
された層間絶縁膜９５が形成されている。層間絶縁膜９
５上には所定の間隔を隔ててアルミ配線９６が形成され
ている。
【００８３】この第５実施例では、図１３に示した第２
実施例と同様に、キャパシタ下部電極９２とｎ+ 不純物
注入層８３ｂとの間にキャパシタ下部電極９２よりも不
純物濃度の低い（キャパシタ下部電極９２からの不純物
拡散前の状態で１×１０1 5／ｃｍ3 ）高抵抗の多結晶
シリコン膜９１を介在させることによって、キャパシタ
下部電極９２からの不純物の拡散を従来に比べて低減す
ることができる。したがって、不純物の拡散によって形
成されるｎ+ 不純物拡散層８４のゲート電極８６側の端
部がｎ+ 不純物注入層８３ｂのゲート電極８６側の端部
からはみ出して実効ゲート長が短くなることもない。こ
の結果、第２実施例と同様に、しきい値電圧が低下する
ショートチャネル効果およびパンチスルーの発生を有効
に防止することができる。なお、この第５実施例では、
図１３に示した第２実施例と異なり、ビット線８８がキ
ャパシタ下部電極９２よりも下に位置している。
実施例と同様に、キャパシタ下部電極９２とｎ+ 不純物
注入層８３ｂとの間にキャパシタ下部電極９２よりも不
純物濃度の低い（キャパシタ下部電極９２からの不純物
拡散前の状態で１×１０1 5／ｃｍ3 ）高抵抗の多結晶
シリコン膜９１を介在させることによって、キャパシタ
下部電極９２からの不純物の拡散を従来に比べて低減す
ることができる。したがって、不純物の拡散によって形
成されるｎ+ 不純物拡散層８４のゲート電極８６側の端
部がｎ+ 不純物注入層８３ｂのゲート電極８６側の端部
からはみ出して実効ゲート長が短くなることもない。こ
の結果、第２実施例と同様に、しきい値電圧が低下する
ショートチャネル効果およびパンチスルーの発生を有効
に防止することができる。なお、この第５実施例では、
図１３に示した第２実施例と異なり、ビット線８８がキ
ャパシタ下部電極９２よりも下に位置している。
【００８４】図３６は、本発明の第６実施例によるスタ
ックトタイプキャパシタを有するＤＲＡＭを示した断面
構造図である。図３６を参照して、この第６実施例で
は、Ｐ型の単結晶シリコン基板１０１の所定領域に分離
酸化膜１０２が形成されている。分離酸化膜１０２に隣
接する単結晶シリコン基板１０１の領域にトレンチ溝１
０１ａが形成されている。トレンチ溝１０１ａの側部に
その端部が接するようにｎ+ 不純物注入層１０３ｂが形
成されている。ｎ+ 不純物注入層１０３ｂとチャネル領
域１１７を挟むようにｎ+ 不純物注入層１０３ａが形成
されている。チャネル領域１１７上にゲート酸化膜１０
６を介してゲート電極１０７が形成されている。トレン
チ溝１０１ａの側壁部および底面に沿ってｎ+ 不純物注
入層１０４が形成されている。トレンチ溝１０１ａの底
部にはｎ+ 不純物注入層１０４に重なるようにｎ+ 不純
物拡散層１０５が形成されている。全面を覆うように、
ｎ+不純物注入層１０３ａ、トレンチ溝１０１ａの上に
それぞれ開口部１０８ａ、１０８ｂを有する層間絶縁膜
１０８が形成されている。コンタクトホール１０８ａ内
のｎ+ 不純物注入層１０３ａに電気的に接続し層間絶縁
膜１０８上に沿って延びるようにビット線１０９を構成
する多結晶シリコン膜１０９ａが形成されている。多結
晶シリコン膜１０９ａ上にビット線１０９を構成するＷ
Ｓｉ2 などからなるシリサイド膜１０９ｂが形成されて
いる。シリサイド膜１０９ｂ上にはその表面が平坦化さ
れ、トレンチ溝１０１ａの上方にコンタクトホール１１
０ａを有する層間絶縁膜１１０か形成されている。トレ
ンチ溝１０１ａの側壁部、コンタクトホール１０８ｂお
よび１１０ａの表面上には所定の厚みで側壁絶縁膜１１
１が形成されている。側壁絶縁膜１１１によって囲まれ
た領域内のトレンチ溝１０１ａの底部に位置するｎ+ 不
純物注入層１０４にはキャパシタ下部電極１１２が電気
的に接続されている。このキャパシタ下部電極１１２
は、不純物（リン）が多量にドープ（４〜８×１０2 0
／ｃｍ3 ）された低抵抗多結晶シリコン膜からなる。
ックトタイプキャパシタを有するＤＲＡＭを示した断面
構造図である。図３６を参照して、この第６実施例で
は、Ｐ型の単結晶シリコン基板１０１の所定領域に分離
酸化膜１０２が形成されている。分離酸化膜１０２に隣
接する単結晶シリコン基板１０１の領域にトレンチ溝１
０１ａが形成されている。トレンチ溝１０１ａの側部に
その端部が接するようにｎ+ 不純物注入層１０３ｂが形
成されている。ｎ+ 不純物注入層１０３ｂとチャネル領
域１１７を挟むようにｎ+ 不純物注入層１０３ａが形成
されている。チャネル領域１１７上にゲート酸化膜１０
６を介してゲート電極１０７が形成されている。トレン
チ溝１０１ａの側壁部および底面に沿ってｎ+ 不純物注
入層１０４が形成されている。トレンチ溝１０１ａの底
部にはｎ+ 不純物注入層１０４に重なるようにｎ+ 不純
物拡散層１０５が形成されている。全面を覆うように、
ｎ+不純物注入層１０３ａ、トレンチ溝１０１ａの上に
それぞれ開口部１０８ａ、１０８ｂを有する層間絶縁膜
１０８が形成されている。コンタクトホール１０８ａ内
のｎ+ 不純物注入層１０３ａに電気的に接続し層間絶縁
膜１０８上に沿って延びるようにビット線１０９を構成
する多結晶シリコン膜１０９ａが形成されている。多結
晶シリコン膜１０９ａ上にビット線１０９を構成するＷ
Ｓｉ2 などからなるシリサイド膜１０９ｂが形成されて
いる。シリサイド膜１０９ｂ上にはその表面が平坦化さ
れ、トレンチ溝１０１ａの上方にコンタクトホール１１
０ａを有する層間絶縁膜１１０か形成されている。トレ
ンチ溝１０１ａの側壁部、コンタクトホール１０８ｂお
よび１１０ａの表面上には所定の厚みで側壁絶縁膜１１
１が形成されている。側壁絶縁膜１１１によって囲まれ
た領域内のトレンチ溝１０１ａの底部に位置するｎ+ 不
純物注入層１０４にはキャパシタ下部電極１１２が電気
的に接続されている。このキャパシタ下部電極１１２
は、不純物（リン）が多量にドープ（４〜８×１０2 0
／ｃｍ3 ）された低抵抗多結晶シリコン膜からなる。
【００８５】キャパシタ下部電極１１２上には、熱酸化
膜などの単層膜、シリコン酸化膜／シリコン窒化膜／シ
リコン酸化膜などの構成を有する多層膜またはＴａ2 Ｏ
5 などからなるキャパシタ誘電体膜１１３が形成されて
いる。キャパシタ誘電体膜１１３上にはキャパシタ下部
電極と同程度の不純物濃度（４〜８×１０2 0 ／ｃ
ｍ 3 ）を有する低抵抗多結晶シリコン膜からなるキャパ
シタ上部電極１１４が形成されている。キャパシタ下部
電極１１４上にはその表面が平坦化された層間絶縁膜１
１５が形成されている。層間絶縁膜１１５上には所定の
間隔を隔ててアルミ配線１１６が形成されている。
膜などの単層膜、シリコン酸化膜／シリコン窒化膜／シ
リコン酸化膜などの構成を有する多層膜またはＴａ2 Ｏ
5 などからなるキャパシタ誘電体膜１１３が形成されて
いる。キャパシタ誘電体膜１１３上にはキャパシタ下部
電極と同程度の不純物濃度（４〜８×１０2 0 ／ｃ
ｍ 3 ）を有する低抵抗多結晶シリコン膜からなるキャパ
シタ上部電極１１４が形成されている。キャパシタ下部
電極１１４上にはその表面が平坦化された層間絶縁膜１
１５が形成されている。層間絶縁膜１１５上には所定の
間隔を隔ててアルミ配線１１６が形成されている。
【００８６】この第６実施例では、図２３に示した第３
実施例と同様に、キャパシタ下部電極１１２とｎ+ 不純
物注入層１０４とのコンタクトがトレンチ溝１０１ａの
底部のみにおいてとられている。これにより、キャパシ
タ下部電極１１２内の不純物（リン）の熱拡散によって
形成されるｎ+ 不純物拡散層１０５の拡散範囲が広がっ
たとしても、ｎ+ 不純物拡散層１０５はｎ+ 不純物注入
層１０３ａと１０３ｂとの間に位置するチャネル領域１
１７に重なることはない。この結果、第３の実施例と同
様に、チャネル長が短くなることがなく、ショートチャ
ネル効果やパンチスルー現象の発生を有効に防止するこ
とができる。なお、この第６の実施例では、図２３に示
した第３実施例と異なり、ビット線１０９がキャパシタ
下部電極１１２よりも下に位置している。
実施例と同様に、キャパシタ下部電極１１２とｎ+ 不純
物注入層１０４とのコンタクトがトレンチ溝１０１ａの
底部のみにおいてとられている。これにより、キャパシ
タ下部電極１１２内の不純物（リン）の熱拡散によって
形成されるｎ+ 不純物拡散層１０５の拡散範囲が広がっ
たとしても、ｎ+ 不純物拡散層１０５はｎ+ 不純物注入
層１０３ａと１０３ｂとの間に位置するチャネル領域１
１７に重なることはない。この結果、第３の実施例と同
様に、チャネル長が短くなることがなく、ショートチャ
ネル効果やパンチスルー現象の発生を有効に防止するこ
とができる。なお、この第６の実施例では、図２３に示
した第３実施例と異なり、ビット線１０９がキャパシタ
下部電極１１２よりも下に位置している。
【００８７】図３７は、本発明の第７実施例によるスタ
ックトタイプキャパシタを有するＤＲＡＭを示した断面
構造図である。図３７を参照して、この第７実施例で
は、図１に示した第１実施例のＤＲＡＭの構造におい
て、キャパシタ下部電極９のコンタクト部分ではなく、
ビット線１３の単結晶シリコン基板１に対するコンタク
ト部分にエピタキシャルシリコン層２０８を介在させて
いる。すなわち、ビット線１３を構成する多結晶シリコ
ン膜１３ａと多結晶シリコン膜１３ａからの熱拡散によ
って形成されるｎ+ 不純物拡散層２０４との間にエピタ
キシャルシリコン層２０８を介在させることによって、
熱処理によって多結晶シリコン膜１３ａ内の不純物が単
結晶シリコン基板１に向かって拡散するのが低減され
る。これにより、たとえば層間絶縁膜１２、１４などの
平坦化処理のために８５０℃程度の熱処理が行なわれた
場合にも、ｎ+ 不純物拡散層２０４の拡散の程度が低減
される。この結果、ｎ+ 不純物拡散層２０４のゲート電
極６側の端部がｎ+ 不純物注入層３ａのゲート電極６側
の端部からはみ出すことが有効に防止される。これによ
り、チャネル領域１６の長さが短くなることもなく、シ
ョートチャネル効果を有効に防止することができる。
ックトタイプキャパシタを有するＤＲＡＭを示した断面
構造図である。図３７を参照して、この第７実施例で
は、図１に示した第１実施例のＤＲＡＭの構造におい
て、キャパシタ下部電極９のコンタクト部分ではなく、
ビット線１３の単結晶シリコン基板１に対するコンタク
ト部分にエピタキシャルシリコン層２０８を介在させて
いる。すなわち、ビット線１３を構成する多結晶シリコ
ン膜１３ａと多結晶シリコン膜１３ａからの熱拡散によ
って形成されるｎ+ 不純物拡散層２０４との間にエピタ
キシャルシリコン層２０８を介在させることによって、
熱処理によって多結晶シリコン膜１３ａ内の不純物が単
結晶シリコン基板１に向かって拡散するのが低減され
る。これにより、たとえば層間絶縁膜１２、１４などの
平坦化処理のために８５０℃程度の熱処理が行なわれた
場合にも、ｎ+ 不純物拡散層２０４の拡散の程度が低減
される。この結果、ｎ+ 不純物拡散層２０４のゲート電
極６側の端部がｎ+ 不純物注入層３ａのゲート電極６側
の端部からはみ出すことが有効に防止される。これによ
り、チャネル領域１６の長さが短くなることもなく、シ
ョートチャネル効果を有効に防止することができる。
【００８８】
【発明の効果】請求項１に係る発明によれば、第２の導
電層とそれが接続される第１の不純物領域との間に第２
の導電層の不純物濃度よりも低い不純物濃度を有する第
１の導電層を介在させることにより、第２の導電層内の
不純物が熱拡散によって半導体基板に拡散するのが従来
に比べて低減されるので、後に熱処理工程が行なわれた
としても、その熱処理工程による第２の導電層からの不
純物の拡散も低減でき、最終的に形成される第３の不純
物領域のゲート電極側の端部が第１の不純物領域のゲー
ト電極側の端部よりもはみ出すことが有効に防止でき
る。この結果、従来のように実効ゲート長が短くなるこ
ともなく、しきい値電圧が低下するショートチャネル効
果やパンチスルー現象の発生を有効に防止することがで
きる。また、ゲート電極と第２の導電層とのパターニン
グ時の位置合せのばらつきが生じたとしても、第３不純
物領域が第１不純物領域のゲート電極側の端部からはみ
出すこともないので、トランジスタ特性のばらつきをも
有効に防止することができる。
電層とそれが接続される第１の不純物領域との間に第２
の導電層の不純物濃度よりも低い不純物濃度を有する第
１の導電層を介在させることにより、第２の導電層内の
不純物が熱拡散によって半導体基板に拡散するのが従来
に比べて低減されるので、後に熱処理工程が行なわれた
としても、その熱処理工程による第２の導電層からの不
純物の拡散も低減でき、最終的に形成される第３の不純
物領域のゲート電極側の端部が第１の不純物領域のゲー
ト電極側の端部よりもはみ出すことが有効に防止でき
る。この結果、従来のように実効ゲート長が短くなるこ
ともなく、しきい値電圧が低下するショートチャネル効
果やパンチスルー現象の発生を有効に防止することがで
きる。また、ゲート電極と第２の導電層とのパターニン
グ時の位置合せのばらつきが生じたとしても、第３不純
物領域が第１不純物領域のゲート電極側の端部からはみ
出すこともないので、トランジスタ特性のばらつきをも
有効に防止することができる。
【００８９】請求項２に係る発明によれば、半導体基板
の主表面上の所定領域に形成された凹部の側壁および底
面の表面上に沿って第２の不純物領域を形成し、凹部の
側壁に位置する第２の不純物領域上に側壁絶縁膜を形成
し、凹部の底部において第２の不純物領域と導電層とを
電気的に接続させることにより、導電層内の不純物が凹
部の底部から熱拡散して形成される不純物領域が第１の
不純物領域と第２の不純物領域との間に位置するチャネ
ル領域と重なることが有効に防止される。この結果、チ
ャネル長が短くなることもなく、ショートチャネル効果
およびパンチスルーの発生を有効に防止することができ
る。
の主表面上の所定領域に形成された凹部の側壁および底
面の表面上に沿って第２の不純物領域を形成し、凹部の
側壁に位置する第２の不純物領域上に側壁絶縁膜を形成
し、凹部の底部において第２の不純物領域と導電層とを
電気的に接続させることにより、導電層内の不純物が凹
部の底部から熱拡散して形成される不純物領域が第１の
不純物領域と第２の不純物領域との間に位置するチャネ
ル領域と重なることが有効に防止される。この結果、チ
ャネル長が短くなることもなく、ショートチャネル効果
およびパンチスルーの発生を有効に防止することができ
る。
【００９０】請求項３に係る発明によれば、半導体基板
の主表面上の所定領域に形成された凹部の側壁および底
面の表面上に沿って第２の不純物領域を形成し、凹部の
側壁に位置する第２の不純物領域上に側壁拡散調整膜を
形成し、凹部の底部において、第２の不純物領域と導電
層とを電気的に接続させることにより、導電層内の不純
物が凹部の底部から熱拡散して形成される第３の不純物
領域が第１の不純物領域と第２の不純物領域との間に位
置するチャネル領域と重なることが有効に防止される。
この結果、チャネル長が短くなることもなく、ショート
チャネル効果およびパンチスルーの発生を有効に防止す
ることができる。
の主表面上の所定領域に形成された凹部の側壁および底
面の表面上に沿って第２の不純物領域を形成し、凹部の
側壁に位置する第２の不純物領域上に側壁拡散調整膜を
形成し、凹部の底部において、第２の不純物領域と導電
層とを電気的に接続させることにより、導電層内の不純
物が凹部の底部から熱拡散して形成される第３の不純物
領域が第１の不純物領域と第２の不純物領域との間に位
置するチャネル領域と重なることが有効に防止される。
この結果、チャネル長が短くなることもなく、ショート
チャネル効果およびパンチスルーの発生を有効に防止す
ることができる。
【００９１】請求項４および５に係る発明によれば、第
２の導電層が接続される第１の不純物領域上に第１の導
電層を形成し、その第１の導電層上に第１の導電層より
も不純物濃度の高い第２の導電層を形成し、その第２の
導電層内の不純物を第１の導電層を介して熱拡散させる
ことによって第３の不純物領域を形成することにより、
第１の導電層により第２の導電層内の不純物の半導体基
板への拡散が従来に比べて低減されるので、後の熱処理
工程によって第２の導電層内の不純物がさらに半導体基
板内に拡散することも有効に低減でき、この結果第３の
不純物領域のゲート電極側の端部が第１の不純物領域の
ゲート電極側の端部からはみ出して実効ゲート長が短く
なるのを有効に防止することができる。
２の導電層が接続される第１の不純物領域上に第１の導
電層を形成し、その第１の導電層上に第１の導電層より
も不純物濃度の高い第２の導電層を形成し、その第２の
導電層内の不純物を第１の導電層を介して熱拡散させる
ことによって第３の不純物領域を形成することにより、
第１の導電層により第２の導電層内の不純物の半導体基
板への拡散が従来に比べて低減されるので、後の熱処理
工程によって第２の導電層内の不純物がさらに半導体基
板内に拡散することも有効に低減でき、この結果第３の
不純物領域のゲート電極側の端部が第１の不純物領域の
ゲート電極側の端部からはみ出して実効ゲート長が短く
なるのを有効に防止することができる。
【００９２】請求項６に係る発明では、第１の不純物領
域から所定の間隔を隔てた半導体基板の主表面上に凹部
を形成し、その凹部の主表面上に沿って第２の不純物領
域を形成し、凹部の側壁部分に側壁絶縁膜を形成し、凹
部の底部に電気的に接続し層間絶縁膜に沿って延びるよ
うに導電層を形成することにより、導電層と第２の不純
物領域との接続は凹部の底部においてのみ行なわれるの
で、後の熱処理工程によって導電層からの熱拡散によっ
て形成される不純物領域の拡散範囲が拡がったとして
も、その不純物領域がチャネル領域と重なることが有効
に防止される。これにより、実効ゲート長が短くなるこ
ともなく、ショートチャネル効果やパンチスルー現象の
発生を有効に防止することができる。
域から所定の間隔を隔てた半導体基板の主表面上に凹部
を形成し、その凹部の主表面上に沿って第２の不純物領
域を形成し、凹部の側壁部分に側壁絶縁膜を形成し、凹
部の底部に電気的に接続し層間絶縁膜に沿って延びるよ
うに導電層を形成することにより、導電層と第２の不純
物領域との接続は凹部の底部においてのみ行なわれるの
で、後の熱処理工程によって導電層からの熱拡散によっ
て形成される不純物領域の拡散範囲が拡がったとして
も、その不純物領域がチャネル領域と重なることが有効
に防止される。これにより、実効ゲート長が短くなるこ
ともなく、ショートチャネル効果やパンチスルー現象の
発生を有効に防止することができる。
【００９３】請求項７に係る発明によれば、第１の不純
物領域から所定の間隔を隔てた半導体基板の主表面上に
凹部を形成し、その凹部の主表面上に沿って第２の不純
物領域を形成し、凹部の側壁部分に側壁拡散調整膜を形
成し、凹部の底部に電気的に接続し層間絶縁膜に沿って
延びるように所定量の不純物を含む導電層を形成し、そ
の導電層内の不純物を熱拡散させることによって第３の
不純物領域を形成することにより、導電層と第２の不純
物領域との接続は凹部の底部においてのみ行なわれるの
で、後の熱処理工程によって第３の不純物領域の拡散範
囲が広がったとしても、その第３の不純物領域がチャネ
ル領域と重なることが有効に防止される。これにより、
実効ゲート長が短くなることもなく、ショートチャネル
効果やパンチスルー現象の発生を有効に防止することが
できる。
物領域から所定の間隔を隔てた半導体基板の主表面上に
凹部を形成し、その凹部の主表面上に沿って第２の不純
物領域を形成し、凹部の側壁部分に側壁拡散調整膜を形
成し、凹部の底部に電気的に接続し層間絶縁膜に沿って
延びるように所定量の不純物を含む導電層を形成し、そ
の導電層内の不純物を熱拡散させることによって第３の
不純物領域を形成することにより、導電層と第２の不純
物領域との接続は凹部の底部においてのみ行なわれるの
で、後の熱処理工程によって第３の不純物領域の拡散範
囲が広がったとしても、その第３の不純物領域がチャネ
ル領域と重なることが有効に防止される。これにより、
実効ゲート長が短くなることもなく、ショートチャネル
効果やパンチスルー現象の発生を有効に防止することが
できる。
【図１】本発明の一実施例によるスタックトタイプキャ
パシタを有するＤＲＡＭを示した断面構造図である。
パシタを有するＤＲＡＭを示した断面構造図である。
【図２】図１に示したキャパシタ下部電極のコンタクト
部分の拡大断面図である。
部分の拡大断面図である。
【図３】図２に示したキャパシタ下部電極のコンタクト
部分の不純物濃度分布と従来のキャパシタ下部電極のコ
ンタクト部分の不純物濃度分布とを比較した不純物濃度
分布図である。
部分の不純物濃度分布と従来のキャパシタ下部電極のコ
ンタクト部分の不純物濃度分布とを比較した不純物濃度
分布図である。
【図４】図１に示した第１実施例によるＤＲＡＭの製造
プロセスの第１工程を説明するための断面構造図であ
る。
プロセスの第１工程を説明するための断面構造図であ
る。
【図５】図１に示した第１実施例によるＤＲＡＭの製造
プロセスの第２工程を説明するための断面構造図であ
る。
プロセスの第２工程を説明するための断面構造図であ
る。
【図６】図１に示した第１実施例によるＤＲＡＭの製造
プロセスの第３工程を説明するための断面構造図であ
る。
プロセスの第３工程を説明するための断面構造図であ
る。
【図７】図１に示した第１実施例によるＤＲＡＭの製造
プロセスの第４工程を説明するための断面構造図であ
る。
プロセスの第４工程を説明するための断面構造図であ
る。
【図８】図１に示した第１実施例によるＤＲＡＭの製造
プロセスの第５工程を説明するための断面構造図であ
る。
プロセスの第５工程を説明するための断面構造図であ
る。
【図９】図１に示した第１実施例によるＤＲＡＭの製造
プロセスの第６工程を説明するための断面構造図であ
る。
プロセスの第６工程を説明するための断面構造図であ
る。
【図１０】図１に示した第１実施例によるＤＲＡＭの製
造プロセスの第７工程を説明するための断面構造図であ
る。
造プロセスの第７工程を説明するための断面構造図であ
る。
【図１１】図１に示した第１実施例によるＤＲＡＭの製
造プロセスの第８工程を説明するための断面構造図であ
る。
造プロセスの第８工程を説明するための断面構造図であ
る。
【図１２】図１に示した第１実施例によるＤＲＡＭの製
造プロセスの第９工程を説明するための断面構造図であ
る。
造プロセスの第９工程を説明するための断面構造図であ
る。
【図１３】本発明の第２実施例によるスタックトタイプ
キャパシタを有するＤＲＡＭを示した断面構造図であ
る。
キャパシタを有するＤＲＡＭを示した断面構造図であ
る。
【図１４】図１３に示した第２実施例によるＤＲＡＭの
製造プロセスの第１工程を説明するための断面構造図で
ある。
製造プロセスの第１工程を説明するための断面構造図で
ある。
【図１５】図１３に示した第２実施例によるＤＲＡＭの
製造プロセスの第２工程を説明するための断面構造図で
ある。
製造プロセスの第２工程を説明するための断面構造図で
ある。
【図１６】図１３に示した第２実施例によるＤＲＡＭの
製造プロセスの第３工程を説明するための断面構造図で
ある。
製造プロセスの第３工程を説明するための断面構造図で
ある。
【図１７】図１３に示した第２実施例によるＤＲＡＭの
製造プロセスの第４工程を説明するための断面構造図で
ある。
製造プロセスの第４工程を説明するための断面構造図で
ある。
【図１８】図１３に示した第２実施例によるＤＲＡＭの
製造プロセスの第５工程を説明するための断面構造図で
ある。
製造プロセスの第５工程を説明するための断面構造図で
ある。
【図１９】図１３に示した第２実施例によるＤＲＡＭの
製造プロセスの第６工程を説明するための断面構造図で
ある。
製造プロセスの第６工程を説明するための断面構造図で
ある。
【図２０】図１３に示した第２実施例によるＤＲＡＭの
製造プロセスの第７工程を説明するための断面構造図で
ある。
製造プロセスの第７工程を説明するための断面構造図で
ある。
【図２１】図１３に示した第２実施例によるＤＲＡＭの
製造プロセスの第８工程を説明するための断面構造図で
ある。
製造プロセスの第８工程を説明するための断面構造図で
ある。
【図２２】図１３に示した第２実施例によるＤＲＡＭの
製造プロセスの第９工程を説明するための断面構造図で
ある。
製造プロセスの第９工程を説明するための断面構造図で
ある。
【図２３】本発明の第３実施例によるスタックトタイプ
キャパシタを有するＤＲＡＭを示した断面構造図であ
る。
キャパシタを有するＤＲＡＭを示した断面構造図であ
る。
【図２４】図２３に示した第３実施例によるＤＲＡＭの
製造プロセスの第１工程を説明するための断面構造図で
ある。
製造プロセスの第１工程を説明するための断面構造図で
ある。
【図２５】図２３に示した第３実施例によるＤＲＡＭの
製造プロセスの第２工程を説明するための断面構造図で
ある。
製造プロセスの第２工程を説明するための断面構造図で
ある。
【図２６】図２３に示した第３実施例によるＤＲＡＭの
製造プロセスの第３工程を説明するための断面構造図で
ある。
製造プロセスの第３工程を説明するための断面構造図で
ある。
【図２７】図２３に示した第３実施例によるＤＲＡＭの
製造プロセスの第４工程を説明するための断面構造図で
ある。
製造プロセスの第４工程を説明するための断面構造図で
ある。
【図２８】図２３に示した第３実施例によるＤＲＡＭの
製造プロセスの第５工程を説明するための断面構造図で
ある。
製造プロセスの第５工程を説明するための断面構造図で
ある。
【図２９】図２３に示した第３実施例によるＤＲＡＭの
製造プロセスの第６工程を説明するための断面構造図で
ある。
製造プロセスの第６工程を説明するための断面構造図で
ある。
【図３０】図２３に示した第３実施例によるＤＲＡＭの
製造プロセスの第７工程を説明するための断面構造図で
ある。
製造プロセスの第７工程を説明するための断面構造図で
ある。
【図３１】図２３に示した第３実施例によるＤＲＡＭの
製造プロセスの第８工程を説明するための断面構造図で
ある。
製造プロセスの第８工程を説明するための断面構造図で
ある。
【図３２】図２３に示した第３実施例によるＤＲＡＭの
製造プロセスの第９工程を説明するための断面構造図で
ある。
製造プロセスの第９工程を説明するための断面構造図で
ある。
【図３３】図２３に示した第３実施例によるＤＲＡＭの
製造プロセスの第１０工程を説明するための断面構造図
である。
製造プロセスの第１０工程を説明するための断面構造図
である。
【図３４】本発明の第４実施例によるスタックトタイプ
キャパシタを有するＤＲＡＭを示した断面構造図であ
る。
キャパシタを有するＤＲＡＭを示した断面構造図であ
る。
【図３５】本発明の第５実施例によるスタックトタイプ
キャパシタを有するＤＲＡＭを示した断面構造図であ
る。
キャパシタを有するＤＲＡＭを示した断面構造図であ
る。
【図３６】本発明の第６実施例によるスタックトタイプ
キャパシタを有するＤＲＡＭを示した断面構造図であ
る。
キャパシタを有するＤＲＡＭを示した断面構造図であ
る。
【図３７】本発明の第７実施例によるスタックトタイプ
キャパシタを有するＤＲＡＭを示した断面構造図であ
る。
キャパシタを有するＤＲＡＭを示した断面構造図であ
る。
【図３８】一般的なＤＲＡＭの構成を示したブロック図
である。
である。
【図３９】従来のスタックトタイプキャパシタを有する
ＤＲＡＭを示した断面構造図である。
ＤＲＡＭを示した断面構造図である。
【図４０】図３９に示した従来のＤＲＡＭの製造プロセ
スの第１工程を説明するための断面構造図である。
スの第１工程を説明するための断面構造図である。
【図４１】図３９に示した従来のＤＲＡＭの製造プロセ
スの第２工程を説明するための断面構造図である。
スの第２工程を説明するための断面構造図である。
【図４２】図３９に示した従来のＤＲＡＭの製造プロセ
スの第３工程を説明するための断面構造図である。
スの第３工程を説明するための断面構造図である。
【図４３】図３９に示した従来のＤＲＡＭの製造プロセ
スの第４工程を説明するための断面構造図である。
スの第４工程を説明するための断面構造図である。
【図４４】図３９に示した従来のＤＲＡＭの製造プロセ
スの第５工程を説明するための断面構造図である。
スの第５工程を説明するための断面構造図である。
【図４５】図３９に示した従来のＤＲＡＭの製造プロセ
スの第６工程を説明するための断面構造図である。
スの第６工程を説明するための断面構造図である。
【図４６】図３９に示した従来のＤＲＡＭの製造プロセ
スの第７工程を説明するための断面構造図である。
スの第７工程を説明するための断面構造図である。
【図４７】図３９に示した従来のＤＲＡＭの製造プロセ
スの第８工程を説明するための断面構造図である。
スの第８工程を説明するための断面構造図である。
【図４８】従来の他のスタックトタイプキャパシタを有
するＤＲＡＭを示した断面構造図である。
するＤＲＡＭを示した断面構造図である。
１：単結晶シリコン基板 ２：分離酸化膜 ３ａ、３ｂ：ｎ+ 不純物注入層（ソース／ドレイン領
域） ４：ｎ+ 不純物拡散層 ５：ゲート酸化膜 ６：ゲート電極 ７：層間絶縁膜 ８：エピタキシャルシリコン層 ９：キャパシタ下部電極 １０：キャパシタ誘電体膜 １１：キャパシタ上部電極 １２：層間絶縁膜 １３：ビット線 １４：層間絶縁膜 １５：アルミ配線 １６：チャネル領域 ２８：多結晶シリコン膜 ４１ａ：トレンチ溝 ４４：ｎ+ 不純物注入層 ４５：ｎ+ 不純物拡散層 ４９：側壁絶縁膜 ６８：ビット線 ８８：ビット線
域） ４：ｎ+ 不純物拡散層 ５：ゲート酸化膜 ６：ゲート電極 ７：層間絶縁膜 ８：エピタキシャルシリコン層 ９：キャパシタ下部電極 １０：キャパシタ誘電体膜 １１：キャパシタ上部電極 １２：層間絶縁膜 １３：ビット線 １４：層間絶縁膜 １５：アルミ配線 １６：チャネル領域 ２８：多結晶シリコン膜 ４１ａ：トレンチ溝 ４４：ｎ+ 不純物注入層 ４５：ｎ+ 不純物拡散層 ４９：側壁絶縁膜 ６８：ビット線 ８８：ビット線
Claims (7)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面上にチャネル領域を挟むよう
に、所定の間隔を隔てて形成された第２導電型の第１と
第２の不純物領域と、 前記第１の不純物領域と重なるように形成された第２導
電型の第３の不純物領域と、 前記チャネル領域上にゲート絶縁膜を介して形成された
ゲート電極と、 前記第１および第３の不純物領域上に形成され、所定量
の不純物を含む第１の導電層と、 前記第１の導電層上に形成され、所定量の不純物を含む
第２の導電層とを備え、 前記第１の導電層の不純物濃度は、前記第２の導電層の
不純物濃度よりも低い、半導体装置。 - 【請求項２】 主表面を有し、その主表面上の所定領域
に凹部を有する第１導電型の半導体基板と、 前記半導体基板の主表面上の所定領域に形成された第２
導電型の第１の不純物領域と、 前記第１の不純物領域と所定の間隔を隔ててチャネル領
域を挟むように、前記半導体基板の凹部の主表面上に沿
って形成された第２導電型の第２の不純物領域と、 前記チャネル領域上にゲート絶縁膜を介して形成された
ゲート電極と、 前記凹部の側壁部分に位置する前記第２の不純物領域上
に形成された側壁絶縁膜と、 前記凹部の底部に位置する前記第２の不純物領域に接続
され、前記側壁絶縁膜に沿って延びるように形成された
導電層とを備えた、半導体装置。 - 【請求項３】 主表面を有し、その主表面上の所定領域
に凹部を有する第１導電型の半導体基板と、 前記半導体基板の主表面上の所定領域に形成された第２
導電型の第１の不純物領域と、 前記第１の不純物領域と所定の間隔を隔ててチャネル領
域を挟むように、前記半導体基板の凹部の主表面上に沿
って形成された第２導電型の第２の不純物領域と、 前記半導体基板の凹部の底部表面に、前記第２の不純物
領域と重なるように形成された第２導電型の第３の不純
物領域と、 前記チャネル領域上にゲート絶縁膜を介して形成された
ゲート電極と、 前記凹部の側壁部分に位置する前記第２の不純物領域上
に形成された側壁拡散調整膜と、 前記凹部の底部に位置する前記第２および第３の不純物
領域に接続され、前記側壁拡散調整膜に沿って延びるよ
うに形成された導電層とを備えた、半導体装置。 - 【請求項４】 第１導電型の半導体基板の主表面上にゲ
ート絶縁膜を介してゲート電極を形成する工程と、 不純物を導入することにより、第２導電型の第１と第２
の不純物領域を形成する工程と、 前記第１の不純物領域上に開口部を有するように絶縁層
を形成する工程と、 前記開口部内の第１の不純物領域上に第１の導電層を形
成する工程と、 前記第１の導電層上に前記第１の導電層よりも高い不純
物濃度を有する第２の導電層を形成する工程と、 前記第２の導電層内の不純物を前記第１の導電層を介し
て前記半導体基板に向かって熱拡散させることにより第
２導電型の第３の不純物領域を形成する工程とを備え
た、半導体装置の製造方法。 - 【請求項５】 前記導電層を形成する工程は、その不純
物濃度が１×１０1 5 ／ｃｍ3 で、その厚みが０．２μ
ｍ程度の導電層を形成する工程を含む、請求項３に記載
の半導体装置の製造方法。 - 【請求項６】 第１導電型の半導体基板の主表面上にゲ
ート絶縁膜を介してゲート電極を形成する工程と、 不純物を導入することにより、第２導電型の第１の不純
物領域を形成する工程と、 前記半導体基板の主表面上に前記第１の不純物領域から
所定の間隔を隔てて凹部を形成する工程と、 前記凹部の主表面上に沿って第２導電型の第２の不純物
領域を形成する工程と、 前記凹部の側壁部分に側壁絶縁膜を形成する工程と、 前記凹部の底部に電気的に接続し、前記側壁絶縁膜に沿
って延びるように導電層を形成する工程とを備えた、半
導体装置の製造方法。 - 【請求項７】 第１導電型の半導体基板の主表面上にゲ
ート絶縁膜を介してゲート電極を形成する工程と、 不純物を導入することにより、第２導電型の第１の不純
物領域を形成する工程と、 前記半導体基板の主表面上に前記第１の不純物領域から
所定の間隔を隔てて凹部を形成する工程と、 前記凹部の主表面上に沿って第２導電型の第２の不純物
領域を形成する工程と、 前記凹部の側壁部分に側壁拡散調整膜を形成する工程
と、 前記凹部の底部に電気的に接続し、前記側壁拡散調整膜
に沿って延びるように導電層を形成する工程と、 前記導電層内の不純物を前記凹部の底部に拡散させるこ
とにより第２導電型の第３の不純物領域を形成する工程
とを備えた、半導体装置の製造方法。
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- 1992-05-20 JP JP4127419A patent/JP2905642B2/ja not_active Expired - Fee Related
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