JPH09283726A

JPH09283726A - 半導体記憶装置及びその製造方法

Info

Publication number: JPH09283726A
Application number: JP9048415A
Authority: JP
Inventors: Yasuo Kasagi; 泰男笠置
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1996-02-16
Filing date: 1997-02-17
Publication date: 1997-10-31

Abstract

(57)【要約】【課題】ＣＯＢ構造の半導体記憶装置におけるストレ
ージ・コンタクトとビット線との配置を簡単にして、更
なる半導体記憶装置の高集積化を図る。【解決手段】ＤＲＡＭメモリセルは、ビット線として
機能する導電膜１０に設けられた貫通孔（即ち、ストレ
ージ・コンタクト１２の一部）を通して、トランジスタ
のソースまたはドレインとして機能する第２の不純物拡
散層２２にキャパシタの下部電極１４を接触させてい
る。即ち、ストレージ・コンタクト１２の位置のビット
線を多少幅広に形成するだけでよく、従来のもののよう
にストレージ・コンタクトおよびビット線の位置を大幅
に変える必要がないため、集積度の向上が図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関し、特に、１トランジスタ・１キ
ャパシタ型のメモリセルを有するＤＲＡＭ及びその製造
方法に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭの高集積化に伴い、メモ
リセルのキャパシタの立体構造化によりメモリセル容量
を確保することが一般化している。しかし、かかるキャ
パシタの立体構造化においては、ビット線を形成する箇
所の段差がより大きくなっており、段切れを起こさずに
ビット線を形成することが困難になってきている。そこ
で、メモリセルのキャパシタ構造をビット線よりも上位
の層に形成するＣＯＢ（Capacitor Over Bitline）構造
が採用されつつある。

【０００３】しかしながら、従来のＣＯＢ構造のＤＲＡ
Ｍでは、キャパシタのストレージ・ノードである下部電
極をトランスファー・ゲートであるＭＯＳトランジスタ
の一方の拡散層（ソースまたはドレイン）に接続するい
わゆるストレージ・コンタクトと、トランスファ・ゲー
トの他方の拡散層（ドレインまたはソース）に接続され
るビット線とを適切に配置することが非常に困難であ
る。

【０００４】すなわち、ワード線であるゲート電極配線
と直交する方向にビット線は形成されるため、以下に示
すような工夫が必要である。（ａ）ストレージ・コンタクトを迂回するように曲げて
ビット線を形成する。（ｂ）ビット線から外した位置にストレージ・コンタク
トを引き出して形成する。（ｃ）ビット線がストレージ・コンタクトの位置を通ら
ないように、メモリセルそのものの配置を変更する。

【０００５】このため、従来のＣＯＢ構造のＤＲＡＭで
は、特に、ストレージ・コンタクトをビット線から確実
に離すためのフォトリソグラフィの合わせ余裕のためも
あって、メモリセルの領域にかなり無駄な空間が形成さ
れ、それが高集積化の妨げとなっている。

【０００６】

【発明が解決しようとする課題】従来、キャパシタ容量
を増加させた半導体記憶装置として、以下に示すものが
開示されている。

【０００７】（１）特開平５−１９８７７３号公報の半
導体メモリセル及びその製造方法特開平５−１９８７７３号公報に開示されている半導体
メモリセルでは、キャパシタのストレージ電極はチュー
ブ状の構造を有し、このチューブの中にビット線が通さ
れる。これにより、素子が形成される活性領域が、ピッ
ト線およびワード線に対して傾斜角を有する部分が無く
なり、半導体メモリセルを直線的な構造にすることがで
きる。その結果、パターニングの際の歪曲の発生を少な
くして、キャパシタおよび単位セルの面積を滅少し、あ
るいは、単位セルの面積の増加なしに容量を増加するこ
とができる。

【０００８】しかしながら、この半導体メモリセルで
は、キャパシタのストレージ電極をチューブ構造にする
工程が必要である。

【０００９】（２）特開平５―１０２４２５号公報の半
導体メモリ素子及びその製造方法特開平５―１０２４２５号公報に開示されている半導体
メモリ素子は、互いに隣り合うビット線をビット線リン
グで接続する。これにより、素子が形成される活性領域
が、ビット線およびワード線に対して傾斜角を有する部
分が無くなり、半導体メモリセルを直線的な構造にする
ことができる。その結果、パター二ングの際の歪曲の発
生を少なくして、キャパシタおよび単位セルの面積を減
少し、あるいは、単位セルの面積の増加なしに容量を増
加することができる。

【００１０】しかしながら、この半導体メモリ素子で
は、互いに隣り合うビット線を接続するビット線リング
を形成する工程が必要である。

【００１１】（３）特開平６−３１４７７５号公報のダ
イナミックＲＡＭセル及びその製造方法特開平６−３１４７７５号公報に開示されているダイナ
ミックＲＡＭセルは、ビット線コンタクトホールを形成
したのちに、後の工程で形成されるビット線とビット線
コンタクトホール内で接触するプレート電極の部分に酸
化膜を形成する。これにより、プレート電極とビット線
との短絡現象をなくして、広い面積を有するキャパシタ
を形成できる。

【００１２】しかしながら、このダイナミックＲＡＭセ
ルは、メモリセルのキャパシタ構造をビット線よりも下
位の層に形成するＣＵＢ（Capacitor Over Bitline）構
造のものである。

【００１３】（４）特開平６−５８１１号公報の半導体
装置とその製造方法特開平６−５８１１号公報の半導体装置は、ＣＯＢ構造
のスタック型ＤＲＡＭにおいて、活性領域の両端部に形
成されたコンタクトの一方を、この活性領域に対してＸ
軸方向に３／４ピッチずれて斜め方向に近接した他の活
性領域に形成されたキャパシタの下部電極と半導体基板
とのコンタクトと同一のビット線間に配置する。これに
より、従来と同じセルサイズでも、コンタクトを形成す
る領域のビット線間の距離を増大することができる。

【００１４】しかしながら、この半導体装置は、ビット
線を避けてストレージ・ノード・コンタクトを形成する
ものである。

【００１５】そこで、本発明の目的は、ＣＯＢ構造の半
導体記憶装置におけるストレージ・コンタクトとビット
線との配置を簡単にして、より高集積化が図れる半導体
記憶装置およびその製造方法を提供することである。

【００１６】

【課題を解決するための手段】本発明の半導体記憶装置
は、ソースおよびドレインとして機能する一対の不純物
拡散層を有するトランジスタと、前記不純物拡散層の一
方に接続された下部電極、前記下部電極上に形成された
誘電体層および前記誘電体層上に形成された上部電極を
有するキャパシタとを備えたメモリセルと、前記不純物
拡散層の他方に接続された、貫通孔を有するビット線と
を含み、前記貫通孔を通して前記下部電極が前記不純物
拡散層の一方に接続されている。

【００１７】本発明の半導体記憶装置の一態様例におい
ては、前記誘電体層が前記ビット線の上方に形成されて
いる。

【００１８】本発明の半導体記憶装置の一態様例におい
ては、前記ビット線の前記貫通孔の側面に露出した部分
に形成された絶縁膜を更に有する。

【００１９】本発明の半導体記憶装置の一態様例におい
ては、前記下部電極と前記不純物拡散層の一方との間に
形成されたコンタクト・プラグを更に有する。

【００２０】本発明の半導体記憶装置の一態様例におい
ては、前記ビット線と前記不純物拡散層の他方との間に
形成された他のコンタクト・プラグを更に有する。

【００２１】本発明の半導体記憶装置の一態様例におい
ては、前記貫通孔の側面に形成されたサイドウォール酸
化膜を更に有する。

【００２２】本発明の半導体記憶装置は、一対の不純物
拡散層を有するトランジスタと、前記不純物拡散層の一
方に接続された下部電極、前記下部電極上に形成された
誘電体層および前記誘電体層上に形成された上部電極を
有するキャパシタと、前記不純物拡散層の他方に接続さ
れたビット線とを含み、前記ビット線が、前記下部電極
を前記不純物拡散層の一方に接続するためのストレージ
・コンタクトとして機能する貰通孔を有する。

【００２３】本発明の半導体記憶装置の一態様例におい
ては、前記誘電体層が前記ビット線の上方に形成されて
いる。

【００２４】本発明の半導体記憶装置の一態様例におい
ては、前記ビット線の前記貫通孔の側面に露出した部分
に形成された絶緑膜を更に含む。

【００２５】本発明の半導体記憶装置の一態様例におい
ては、前記下部電極と前記不純物拡散層の一方との間に
形成されたコンタクト・プラグを更に有する。

【００２６】本発明の半導体記憶装置の一態様例におい
ては、前記ビット線と前記不純物拡散層の他方との間に
形成された他のコンタクト・プラグを更に有する。

【００２７】本発明の半導体記憶装置の一態様例におい
ては、前記貫通孔の側面に形成されたサイドウォール酸
化膜を更に有する。

【００２８】本発明の半導体記憶装置は、第１の不純物
拡散層、第２の不純物拡散層および前記第１の不純物拡
散層と前記第２の不純物拡散層との間に形成されたゲー
ト電極を有するトランジスタと、前記第１の不純物拡散
層の位置に第１の貫通孔を有するとともに前記第２の不
純物拡散層の位置に第２の貫通孔を有するように、前記
ゲート電極上に形成された層間絶縁膜と、前記第１の貫
通孔を介して前記第１の不純物拡散層と接続するととも
に前記第２の不純物拡散層の位置に第３の貫通孔を有す
るように前記層間絶縁膜上に形成されたビット線と、前
記第２の貫通孔および前記第３の貫通孔を介して前記第
２の不純物拡散層と接続するように形成された下部電
極、前記下部電極上に形成された誘電体層および前記誘
電体層上に形成された上部電極を有するキャパシタとを
含む。

【００２９】本発明の半導体記憶装置の一態様例におい
ては、前記下部電極が前記ビット線の上方に形成されて
いる。

【００３０】本発明の半導体記憶装置の一態様例におい
ては、前記ビット線の前記第３の貫通孔の側面に露出し
た部分に形成された絶縁膜を更に有する。

【００３１】本発明の半導体記憶装置の一態様例におい
ては、前記第１の貫通孔内の前記下部電極と前記第１の
不純物拡散層との間に形成されたコンタクト・プラグを
更に有する。

【００３２】本発明の半導体記憶装置の一態様例におい
ては、前記第２の貫通孔内の前記ビット線と前記第２の
不純物拡散層との間に形成された他のコンタクト・プラ
グを更に有する。

【００３３】本発明の半導体記憶装置の一態様例におい
ては、前記第２の貫通孔および前記第３の貫通孔の側面
に形成されたサイドウォール酸化膜をさらに含む。

【００３４】本発明の半導体記憶装置の製造方法は、半
導体基板に、ソースおよびドレインとして機能する一対
の不純物拡散層を有するトランジスタを形成する第１の
工程と、前記不純物拡散層の一方に接続された、貫通孔
を有するビット線を形成する第２の工程と、前記不純物
拡散層の他方に接続された下部電極、前記下部電極上に
形成された誘電体層および前記誘電体層上に形成された
上部電極を有するキャパシタを形成する第３の工程とを
含み、前記第３の工程が、前記貫通孔を通して前記下部
電極を前記不純物拡散層の他方に接続する第４の工程と
を有する。

【００３５】本発明の半導体記憶装置の製造方法の一態
様例においては、前記誘電体層を前記ビット線の上方に
形成する第５の工程を更に有する。

【００３６】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第２の工程が、前記ビット線の前
記貫通孔の側面に露出した部分に絶縁膜を形成する工程
を有する。

【００３７】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第４の工程が、前記下部電極と前
記不純物拡散層の他方との間にコンタクト・プラグを形
成する工程を有する。

【００３８】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第２の工程が、前記ビット線と前
記不純物拡散層の一方との間に他のコンタクト・プラグ
を形成して、前記ビット線を前記不純物拡散層の―方に
接続する工程を有する。

【００３９】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第３の工程が、前記第４の工程の
前に、前記貫通孔の側面にサイドウォール酸化膜を形成
する工程を更に有する。

【００４０】本発明の半導体記憶装置の製造方法は、第
１の不純物拡散層、第２の不純物拡散層および前記第１
の不純物拡散層と前記第２の不純物拡散層との間に形成
されたゲート電極を有するトランジスタを半導体基板に
形成する第１の工程と、前記第１の不純物拡散層の位置
に第１の貫通孔を有するとともに前記第２の不純物拡散
層の位置に第２の貫通孔を有するように、前記半導体基
板および前記ゲート電極上に層間絶録膜を形成する第２
の工程と、前記第１の貫通孔を介して前記第１の不純物
拡散層と接続するとともに前記第２の不純物拡散層の位
置に第３の貫通孔を有するように前記層間絶縁膜上にビ
ット線を形成する第３の工程と、前記第２の貫通孔およ
び前記第３の貫通孔を介し、て前記第２の不純物拡散層
と接続するように形成された下部電極、前記下部電極上
に形成された誘電体層および前記誘電体層上に形成され
た上部電極を有するキャパシタを形成する第４の工程と
を含む。

【００４１】本発明の半導体記憶装置の製造方法の一態
様例においては、前記下部電極を前記ビット線の上方に
形成する。

【００４２】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第３の工程が、前記ビット線の前
記第３の貫通孔の側面に露出した部分に絶縁膜を形成す
る工程を有する。

【００４３】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第４の工程が、前記第２の貫通孔
内の前記下部電極と前記第２の不純物拡散層との間にコ
ンタクト・プラグを形成する工程を有する。

【００４４】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第４の工程が、前記第１の貫通孔
内の前記ビット線と前記第１の不純物拡散層との間に他
のコンタクト・プラグを形成する工程を有する。

【００４５】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第４の工程が、前記第２の貫通孔
および前記第３の貫通孔の側面にサイドウォール酸化膜
を形成する工程を有する。

【００４６】本発明の半導体記憶装置の製造方法は、半
導体基板の上にゲート絶縁膜を介してゲート電極を形成
した後、前記ゲート電極の両側の前記半導体基板内に一
対の不純物拡散層を形成してトランジスタ構造を形成す
る工程と、前記トランジスタ構造の形成された前記半導
体基板の上に層間絶縁膜である第１の絶縁膜を形成する
工程と、前記一対の不純物拡散層のうちの一方の不純物
拡散層の直上位置の前記第１の絶縁膜に第１の貫通孔を
形成するとともに、他方の不純物拡散層の直上位置の前
記第１の絶縁膜に第２の貫通孔を形成する工程と、前記
第１及び第２の貫通孔の内面を含む全面に第１の導電膜
を形成する工程と、前記第１の導電膜の上に第２の絶縁
膜を形成する工程と、前記第２の絶縁膜及び前記第１の
導電膜を夫々エッチングして前記第１の導電膜をビット
線の形状に加工する工程と、前記第１の貫通孔の内部の
前記第２の絶縁膜及び前記第１の導電膜を実質的に全て
除去して、前記第１の貫通孔の位置に前記第２の絶縁
膜、前記第１の導電膜及び前記第１の絶縁膜を貫通する
第３の貫通孔を形成する工程と、前記第３の貫通孔の内
面に露出した前記第１の導電膜の部分を酸化して、前記
第３の貫通孔の側面を全て絶縁膜にする工程と、前記第
３の貫通孔を埋め込むように第２の導電膜を形成する工
程と、前記第２の導電膜ををャパシタの下部電極の形状
に加工した後、その上に、第３の絶縁膜を介してキャパ
シタの上部電極を形成する工程とを有する。

【００４７】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第１の導電膜をビット線の形状に
加工する前記工程と前記第３の貫通孔を形成する前記工
程とが同時に行われる。

【００４８】本発明の半導体記憶装置の製造方法は、半
導体基板の上にゲート絶縁膜を介してゲート電極を形成
した後、前記ゲート電極の両側の前記半導体基板内に一
対の不純物拡散層を形成してトランジスタ構造を形成す
る工程と、前記トランジスタ構造の形成された前記半導
体基板の上に層間絶縁膜である第１の絶縁膜を形成する
工程と、前記一対の不純物拡散層のうちの一方の不純物
拡散層の直上位置の前記第１の絶縁膜に第１の貫通孔を
形成するとともに、他方の不純物拡散層の直上位置の前
記第１の絶縁膜に第２の貫通孔を形成する工程と、前記
第１及び第２の貫通孔を埋め込むように第１の導電膜を
形成する工程と、前記第１の導電膜をエッチングして、
前記第１及び第２の貫通孔の内部にのみ前記第１の導電
膜を残す工程と、全面に第２の導電膜を形成する工程
と、前記第２の導電膜の上に第２の絶縁膜を形成する工
程と、前記第２の絶縁膜及び前記第２の導電膜を夫々エ
ッチングして前記第２の導電膜をビット線の形状に加工
する工程と、前記第１の貫通孔の内部の少なくとも前記
第２の絶縁膜及び前記第２の導電膜を実質的に全て除去
して、少なくとも前記第２の絶縁膜及び前記第２の導電
膜を貫通する開口を形成する工程と、前記開口の側面に
露出した前記した前記第２の導電膜の部分及び前記開口
の底面に露出した前記第１の導電膜の部分を夫々酸化し
て絶縁膜にする工程と、異方性エッチングにより、前記
開口の底面に露出した前記第１の導電膜の酸化された部
分を除去し、前記開口の側面に露出した前記第２の導電
膜の酸化された部分を残す工程と、前記開口を埋め込む
ように第３の導電膜を形成する工程と、前記第３の導電
膜をキャパシタの下部電極の形状に加工した後、その上
に、第３の絶縁膜を介しでキャパシタの上部電極を形成
する工程とを有する。

【００４９】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第２の導電膜をビット線の形状に
加工する前記工程と前記第２の導電膜を貫通する前記開
口を形成する前記工程とが同時に行われる。

【００５０】本発明の半導体記憶装置の製造方法は、半
導体基板の上にゲート絶縁膜を介してゲート電極を形成
した後、前記ゲート電極の両側の前記半導体基板内に一
対の不純物拡散層を形成してトランジスタ構造を形成す
る工程と、前記トランジスタ構造の形成された前記半導
体基板の上に層間絶縁膜である第１の絶縁膜を形成する
工程と、前記一対の不純物拡散層のうちの一方の不純物
拡散層の直上位置の前記第１の絶縁膜に第１の貫通孔を
形成するとともに、他方の不純物拡散層の直上位置の前
記第１の絶縁膜に第２の貫通孔を形成する工程と、前記
第１及び第２の貫通孔の内面を含む全面に第１の導電膜
を形成する工程と、前記第１の導電膜の上に第２の絶縁
膜を形成する工程と、前記第２の絶縁膜及び前記第１の
導電膜を夫々エッチングして前記第１の導電膜をビット
線の形状に加工する工程と、前記第１の貫通孔の内部の
前記第２の絶縁膜及び前記第１の導電膜を実質的に全て
除去して、前記第１の貫通孔の位置に前記第２の絶縁
膜、前記第１の導電膜及び前記第１の絶縁膜を貫通する
第３の貫通孔を形成する工程と、前記第３の貫通孔の内
面を含む全面に第３の絶縁膜を形成する工程と、前記第
３の絶縁膜を異方性エッチングして、前記第３の貫通孔
の側面に前記第３の絶縁膜からなる側壁を形成する工程
と、前記第３の貫通孔を埋め込むように第２の導電膜を
形成する工程と、前記第２の導電膜をキャパシタの下部
電極の形状に加工した後、その上に、第４の絶縁膜を介
してキャパシタの上部電極を形成する工程とを有する。

【００５１】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第１の導電膜をビット線の形状に
加工する前記工程と前記第３の貫通孔を形成する前記工
程とが同時に行われる。

【００５２】本発明の半導体記憶装置は、半導体基板お
よび前記半導体基板内に形成されたソースおよびドレイ
ンとして機能する一対の不純物拡散層を有するトランジ
スタと、前記不純物拡散層の一方に接続された下部電
極、前記下部電極上に形成された誘電体層および前記誘
電体層上に形成された上部電極を有するキャパシタとを
備えたメモリセルと、前記不純物拡散層の他方に接続さ
れた、貫通孔を有するビット線とを含み、前記下部電極
の、少なくとも一部が前記ビット線の上方に形成されて
おり、前記貫通孔を通してかつ前記半導体基板内におい
て、前記下部電極が前記不純物拡散層の一方に接続され
ている。

【００５３】本発明の半導体記憶装置の一態様例におい
ては、前記ビット線の前記貫通孔の側面に絶縁膜が形成
されている。

【００５４】本発明の半導体記憶装置の一態様例におい
ては、前記貫通孔の周辺部分の前記ビット線と前記下部
電極との間にポリシリコン膜が形成されている。

【００５５】本発明の半導体記憶装置は、半導体基板お
よび前記半導体基板内に形成されたソースおよびドレイ
ンとして機能する一対の不純物拡散層を有するトランジ
スタと、前記不純物拡散層の一方に接続された下部電
極、前記下部電極上に形成された誘電体層および前記誘
電体層上に形成された上部電極を有するキャパシタとを
備えたメモリセルと、前記不純物拡散層の他方に接続さ
れた、貫通孔を有するビット線とを含み、前記下部電極
の、少なくとも前記半導体基板に水平な面が、前記ビッ
ト線の上方に形成されており、前記貫通孔を通してかつ
前記半導体基板内において、前記下部電極が前記不純物
拡散層の一方に接続されている。

【００５６】本発明の半導体記憶装置の一態様例におい
ては、前記ビット線の前記貫通孔の側面に絶縁膜が形成
されている。

【００５７】本発明の半導体記憶装置の一態様例におい
ては、前記貫通孔の周辺部分の前記ビット線と前記下部
電極との間にポリシリコン膜が形成されている。

【００５８】本発明の半導体記憶装置の製造方法は、半
導体基板に、ソースおよびドレインとして機能する一対
の不純物拡散層を有するトランジスタを形成する第１の
工程と、前記不純物拡散層の一方に接続された、貫通孔
を有するビット線を形成する第２の工程と、前記不純物
拡散層の他方に接続された下部電極、前記下部電極上に
形成された誘電体層および前記誘電体層上に形成された
上部電極を有するキャパシタを構成する第３の工程とを
含み、前記第３の工程が、前記貫通孔を通してかつ前記
半導体基板内において、前記下部電極を前記不純物拡散
層の他方に接続する第４の工程と、前記誘電体層を前記
ビット線の上方に形成する第５の工程とを有する。

【００５９】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第２の工程の後に、前記ビット線
の前記貫通孔の側面に霧出した部分に絶緑膜を形成する
第６の工程を更に有する。

【００６０】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第３の工程と前記第４の工程との
間に、前記貫通孔の周辺部分の前記ビット線と前記下部
電極との間にポリシリコン膜を形成する工程を更に含
む。

【００６１】本発明の半導体記憶装置の製造方法は、第
１の不純物拡散層、第２の不純物拡散層および前記第１
の不純物拡散層と前記第２の不純物拡散層との間に形成
されたゲート電極を有するトランジスタを半導体基板に
形成する第１の工程と、前記第１の不純物拡散層の位置
に第１の貫通孔を有するとともに前記第２の不純物拡散
層の位置に第２の貫通孔を有するように、前記半導体基
板および前記ゲート電極上に層間絶緑膜を形成する第２
の工程と、前記第１の貫通孔を介して前記第１の不純物
拡散層と接続するとともに前記第２の不純物拡散層の位
置に第３の貫通孔を有するように前記層間絶縁膜上にビ
ット線を形成すると同時に、前記第３の貫通孔と整合す
る溝を前記半導体基板に形成する第３の工程と、前記第
２の貫通孔、前記第３の貫通孔および前記溝を介して前
記第２の不純物拡散層と接続するように前記ビット線上
に形成された下部電極、前記下部電極上に形成された誘
電体層および前記誘電体層上に形成された上部電極を有
するキャパシタを形成する第４の工程とを含む。

【００６２】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第３の工程の後に、前記ビット線
の前記第３の貫通孔の側面に露出した部分に絶縁膜を形
成する第５の工程を更に含む。

【００６３】本発明の半導体記憶装置の製造方法は、第
１の不純物拡散層、第２の不純物拡散層および前記第１
の不純物拡散層と前記第２の不純物拡散層との間に形成
されたゲート電極を有するトランジスタを半導体基板に
形成する第１の工程と、前記第１の不純物拡散層の位置
に第１の貫通孔を有するとともに前記第２の不純物拡散
層の位置に第２の貫通孔を有するように、前記半導体基
板および前記ゲート電極上に層間絶縁膜を形成する第２
の工程と、前記第１の貫通孔を介して前記第１の不純物
拡散層と接続するとともに前記第２の不純物拡散層の位
置に第３の貫通孔を有するように前記層間絶縁膜上にビ
ット線を形成する第３の工程と、前記第２の不純物拡散
層の位置に第４の貫通孔を有するように前記ビット線の
上方にポリシリコン膜を形成する第４の工程と、前記第
２の貫通孔、前記第３の貫通孔および前記第４の貫通孔
を介して前記半導体基板をエッチングして、前記半導体
基板に溝を形成する第５の工程と、前記第２の貫通孔、
前記第３の貫通孔、前記第４の貫通孔および前記溝を介
して前記第２の不純物拡散層と接続するように前記ポリ
シリコン膜上に形成された下部電極、前記下部電極上に
形成された誘電体層および前記誘電体層上に形成された
上部電極を有するキャパシタを形成する第６の工程とを
含む。

【００６４】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第３の工程の後に、前記ビット線
の前記第３の貫通孔の側面に露出した部分に絶縁膜を形
成する第７の工程を更に含む。

【００６５】本発明の半導体記憶装置の製造方法は、半
導体基板の上にゲート絶縁膜を介してゲート電極を形成
した後、前記ゲート電極の両側の前記半導体基板内に一
対の不純物拡散層を形成してトランジスタ構造を形成す
る工程と、前記トランジスタ構造の形成された前記半導
体基板の上に層間絶縁膜である第１の絶縁膜を形成する
工程と、前記一対の不純物拡散層のうちの一方の不純物
拡散層の直上位置の前記第１の絶縁膜に第１の貫通孔を
形成するとともに、他方の不純物拡散層の直上位置の前
記第１の絶縁膜に第２の貫通孔を形成する工程と、前記
第１及び第２の貫通孔の内面を含む全面に第１の導電膜
を形成する工程と、前記第１の導電膜の上に第２の絶縁
膜を形成する工程と、前記第２の絶縁膜及び前記第１の
導電膜を夫々エッチングして前記第１の導電膜をビット
線の形状に加工する工程と、少なくとも前記第１の貫通
孔の内部の、前記第２の絶縁膜及び前記第１の導電膜を
実質的に全て除去して、前記第１の貫通孔の位置に前記
第２の絶縁膜、前記第１の導電膜及び前記第ｌの絶縁膜
を貫通する第３の貫通孔を形成する工程と、前記第３の
貫通孔の内面に露出した前記第１の導電膜の部分を酸化
して、前記第３の貫通孔の側面を全て絶縁膜にする工程
と、前記第３の貫通孔を埋め込むように全面に第２の導
電膜を形成する工程と、前記第３の貫通孔の内部の前記
第２の導電膜を実質的に全てエッチング除去するととも
に、前記第３の貫通孔の位置の前記半導体基板をエッチ
ングして、前記第３の貫通孔に整合する溝を前記半導体
基板に形成する工程と、前記第３の貫通孔及び前記溝の
内面を含む全面に第３の導電膜を形成した後、前記第３
の導電膜を、前記第３の貫通孔及び前記溝の内面に形成
された部分を含むキャパシタの下部電極の形状に加工す
る工程と、前記第３の導電膜の上に第３の絶縁膜を形成
する工程と、前記第３の絶縁膜の上に、キャパシタの上
部電極となる第４の導電膜を形成する工程とを有する。

【００６６】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第１の導電膜をビット線の形状に
加工する前記工程と前記第３の貫通孔を形成する前記工
程とが同時に行われる。

【００６７】

【発明の実施の形態】以下、本発明の半導体記憶装置及
びその製造方法のいくつかの具体的な実施形態について
説明する。

【００６８】（第１の実施形態）先ず、本発明の第１の
実施形態について説明する。

【００６９】第１の実施形態によるＤＲＡＭメモリセル
は、図１に示すように、シリコン半導体基板１と、シリ
コン半導体基板１の表面上に形成されたフィールド・シ
ールド素子分離構造２と、フィールド・シールド素子分
離構造２に囲まれた活性化領域（図５（ａ）の活性化領
域３を参照）３に形成されたＬＤＤ（Lightly DopedDra
in ）構造のトランジスタと、前記トランジスタ上に形
成された薄いシリコン酸化膜６および層間絶縁膜７とを
含む。ここで、ＬＤＤ構造のトランジスタは、活性化領
域３におけるシリコン半導体基板１の表面上に形成され
たワード線４と、ワード線４の側壁に形成されたサイド
ウォール酸化膜５と、活性化領域３におけるワード線４
の両端のシリコン半導体基板１内に形成された第１およ
び第２の不純物拡散層２１、２２とを含む。また、薄い
シリコン酸化膜６および層間絶縁膜７はそれぞれ、第１
の不純物拡散層２１上に形成されたビット・コンタクト
８および第２の不純物拡散層２２上に形成されたストレ
ージ・コンタクト１２を有する。

【００７０】ワード線４は、ポリシリコン膜で形成され
ているが、タングステン・シリサイドやチタンシリサイ
ドなどのシリサイド材料とポリシリコン膜との積層構造
（ポリサイド構造）としてもよい。また、ゲート絶縁膜
に対する要求リーク電流レベルによっては、ワード線４
は、前記シリサイド材料の単層構造またはタングステン
などの高融点金属の単層構造としてもよい。

【００７１】ＤＲＡＭメモリセルは、少なくともビット
・コンタクト８の内面上に形成されるとともに第２の不
純物拡散層２２の位置に貫通孔（すなわち、ストレージ
・コンタクト１２の一部）を有する導電膜１０と、ビッ
ト・コンタクト８を埋め込むように導電膜１０上に形成
されたシリコン酸化膜１１とをさらに含む。ここで、導
電膜１０の前記貫通孔の側面に露出した部分は、酸化さ
れて絶縁膜１３となっている。

【００７２】導電膜１０は、１００ｎｍ程度の膜厚のポ
リシリコン膜上に１００ｎｍ程度の膜厚のタングステン
・シリサイド膜を積層することにより形成されている
が、タングステン・シリサイド膜の代わりにチタン・シ
リサイド膜などの他のシリサイド膜を用いてもよい。ま
た、導電膜１０は、シリサイド膜の単層構造としてもよ
い。

【００７３】ＤＲＡＭメモリセルは、第２の不純物拡散
層２２の位置の薄いシリコン酸化膜６、層間絶縁膜７、
導電膜１０およびシリコン酸化膜１１を貫通して形成さ
れたストレージ・コンタクト１２と、ストレージ・コン
タクト１２を埋め込むようにかつストレージ・コンタク
ト１２の周辺のシリコン酸化膜１１上に形成された下部
電極１４と、少なくとも下部電極１４上に形成されたキ
ャパシタ絶縁膜１９と、キャパシタ絶縁膜１９上に形成
された上部電極１５と、上部電極１５上に形成された平
坦化膜１６とをさらに含む。

【００７４】以上のような構成を有するＤＲＡＭメモリ
セルは、ビット線として機能する導電膜１０に設けられ
た貫通孔（すなわち、ストレージ・コンタクト１２の一
部）を通して、トランジスタのソースまたはドレインと
して機能する第２の不純物拡散層２２にキャパシタの下
部電極１４を接触させている。すなわち、ストレージ・
コンタクト１２の位置のビット線を多少幅広に形成する
だけでよく、従来のもののようにストレージ・コンタク
トおよびビット線の位置を大幅に変える必要がないた
め、集積度の向上が図れる。

【００７５】次に、図１に示したＤＲＡＭメモリセルの
製造方法について、図２〜図５を参照して説明する。

【００７６】図２（ａ）、図５（ａ）に示すように、フ
ィールド・シールド素子分離構造２がシリコン半導体基
板１の表面に形成されることにより、フィールド・シー
ルド素子分離構造２に囲まれた活性化領域３が画定され
る。活性化領域３中に、ＬＤＤ構造のトランジスタおよ
びキャパシタが、以後述べるようにして形成される。活
性化領域３におけるシリコン半導体基板１の表面上に、
１５０ｎｍ程度の膜厚のゲート絶縁膜１８が熱酸化によ
り形成される（図２（ｂ）参照）。なお、図面の簡単化
のため、図２（ｃ）、図２（ｄ）、図３〜図４の各図に
おいては、ゲート絶縁膜１８は省略する。

【００７７】その後、３００ｎｍ程度の膜厚のポリシリ
コン膜がシリコン半導体基板１の全面に形成されたのち
にパターン加工されて、ワード線（ゲート電極配線）４
が所定の位置に形成される（図２（ｂ）、図５（ｂ）参
照）。

【００７８】続いて、ワード線４およびフィールド・シ
ールド素子分離構造２をイオン注入マスクとして、不純
物が活性化領域３におけるシリコン半導体基板１内に導
入される。その後、シリコン酸化膜の成膜後のエッチバ
ックにより、サイドウォール酸化膜５がワード線４の側
壁に形成される（図２（ｃ）参照）。

【００７９】サイドウォール酸化膜５、ワード線４およ
びフィールド・シールド素子分離構造２をイオン注入マ
スクとして、不純物が活性化領域３におけるシリコン半
導体基板１内に再度導入されることにより、ＬＤＤ構造
のトランジスタのソースおよびドレインとなる第１およ
び第２の不純物拡散層２１、２２が形成される（図２
（ｃ）参照）。なお、このＤＲＡＭメモリセルでは、隣
接する２つのメモリセルのトランジスタが共通の第１の
不純物拡散層２１により電気的に接続された構造となっ
ている。また、メモリセルのトランジスタをＬＤＤ構造
としない場合には、サイドウォール酸化膜５の形成は不
要である。

【００８０】続いて、図２（ｄ）に示すように、１００
ｎｍ程度の膜厚の薄いシリコン酸化膜６がＣＶＤ法によ
りシリコン半導体基板１の全面に形成されたのち、４０
０ｎｍ程度の膜厚のＢＰＳＧ膜などからなる層間絶縁膜
７がシリコン半導体基板１の全面に形成される。ここ
で、薄いシリコン酸化膜６を形成する目的は、層間絶縁
膜７として用いるＢＰＳＧ膜などからのホウ素（Ｂ）や
リン（Ｐ）の拡散を防止することである。したがって、
層間絶縁膜７の種類によっては、薄いシリコン酸化膜６
を形成する必要はない。

【００８１】続いて、図３（ａ）、図５（ｃ）に示すよ
うに、同一のマスクを用いたフォトリソグラフィおよび
その後のエッチングにより層間絶縁膜７および薄いシリ
コン酸化膜６に開口が形成されることによって、ビット
・コンタクト８が第１の不純物拡散層２１の位置に形成
されるとともに、後にストレージ・コンタクト１２とな
る開口９が第２の不純物拡散層２２の位置に形成され
る。

【００８２】続いて、図３（ｂ）に示すように、１００
ｎｍ程度の膜厚のポリシリコン膜の上に１００ｎｍ程度
の膜厚のタングステン・シリサイド膜を積層することに
より、導電膜１０が、ビット・コンタクト８の内面およ
び開口９の内面を含むシリコン半導体基板１の全面に形
成されたのち、３００ｎｍ程度の膜厚のシリコン酸化膜
１１が、ビット・コンタクト８および開口９を埋め込む
ように導電膜１０上に形成される。

【００８３】続いて、図３（ｃ）、図５（ｄ）に示すよ
うに、同一のマスクを用いたフォトリソグラフィおよび
その後のエッチングにより、導電膜１０がビット線の形
状に加工されると同時に、開口９の内面に形成された導
電膜１０および開口９に埋め込まれたシリコン酸化膜１
１が除去される。これにより、開口９の位置に、シリコ
ン酸化膜１１、導電膜１０、層間絶縁膜７および薄いシ
リコン酸化膜６を貫通するストレージ・コンタクト１２
が形成される。このときのエッチング条件としては、例
えば、平行平板型ＲＦエッチャーにおいて、ＣＨ
₂Ｆ₂：ＣＦ₄：Ａｒ＝６０［ｓｃｃｍ］：６０［ｓｃ
ｃｍ］：８０「ｓｃｃｍ］、圧力１７００［ｍＴｏｒ
ｒ］およびＲＦパワー７５０［ｗ］でシリコン酸化膜１
Ｉのエッチングを行ったのち、ＥＣＲ型エッチャーにお
いて、ＳＦ₆：ＣＨ₂Ｆ₂：Ｃｌ₂＝８［ｓｃｃｍ］：
２０〔ｓｃｃｍ］：８０［ｓｃｃｍ］、圧力０．０１
［Ｔｏｒｒ］、マイクロ波パワー１９０［ｗ］およびＲ
Ｆパワー３０［Ｗ］での導電膜１０のエッチングを行
う。

【００８４】ここで、ストレージ・コンタクト１２の位
置の層間絶縁膜７および薄いシリコン酸化膜６に予め開
口９を形成した理由は、ストレージ・コンタクト１２を
形成する際に、ストレージ・コンタクト１２の位置以外
のマスクされていない部分の層間絶縁膜７および薄いシ
リコン酸化膜６が完全に除去されてシリコン半導体基板
１の表面が露出するのを防止するために、ストレージ・
コンタクト１２の位置の部分の被エッチング条件を他の
部分のそれと変えることである。

【００８５】続いて、図３（ｄ）に示すように、ストレ
ージ・コンタクト１２の側面に露出した導電膜１０の部
分を熱酸化により酸化して、絶縁膜１３が形成される。
この絶縁膜１３の膜厚は１０００Å以上であればよい。
なお、このとき、ストレージ・コンタクト１２の底面に
露出したシリコン半導体基板１の表面も酸化されるが、
酸化レートは、結晶であるシリコン半導体基板１の表面
の方が遅いため、引き続き行われるＨＦ溶液による洗浄
によって、絶縁膜１３のみを残し、シリコン半導体基板
１の表面の酸化膜のみを除去することができる。

【００８６】続いて、４００ｎｍ程度の膜厚のポリシリ
コン膜がシリコン半導体基板１の全面に形成される。そ
の後、ポリシリコン膜は、図４（ａ）に示すように、フ
ォトリソグラフィおよびエッチングにより、キャパシタ
のストレージ・ノードである下部電極１４の形状に加工
される。

【００８７】続いて、図４（ｂ）に示すように、１０ｎ
ｍ程度の膜厚のシリコン窒化膜が所定の形状に形成され
たのちにシリコン窒化膜の表層が薄く酸化されることに
より、キャパシタ絶縁膜１９が形成される。その後、２
００ｎｍ程度の膜厚のポリシリコン膜がシリコン半導体
基板１の全面に形成されたのち、フォトリソグラフィお
よびエッチングにより、キャパシタのセル・プレートで
ある上部電極ｌ５の形状に加工される。

【００８８】続いて、図４（ｃ）に示すように、ＢＰＳ
Ｇ膜などの平坦化膜１６が４００ｎｍ程度の膜厚で半導
体基板１の全面に形成されて、メモリセル内の素子の形
成が完了する。なお、周辺回路のレイアウトによって
は、引き続き、平坦化膜１６上に配線層などが形成され
る。

【００８９】以上、説明した製造方法では、ビット線と
して機能する導電膜１０をパターニングすると同時にス
トレージ・コンタクト１２を形成するので、マスク工程
が一回で済み、工程を簡略化することができるととも
に、別々のマスクを用いる場合に比べて、その製造コス
トを削減することができる。また、ビット線とストレー
ジ・コンタクトとの間のマスク合せ余裕も必要なくなる
ため、より集積度を向上させることができる。

【００９０】なお、導電膜１０をビット線の形状に加工
すると同時にストレージ・コンタクト１２を形成した
が、導電膜１０のビット線の形状への加工とストレージ
・コンタクト１２の形成とは別々の工程で行ってもよ
い。

【００９１】また、このＤＲＡＭメモリセルでは、導電
膜１０は、図５（ｄ）に示すように、ビット・コンタク
ト８およびストレージ・コンタクト１２の部分ではその
他の部分よりも幅広に形成された。しかし、図６に示す
ように、ビット・コンタクト８およびストレージ・コン
タクト１２の部分とその他の部分とで幅が等しくなるよ
うに、導電膜１０は形成されてもよい。

【００９２】（第２の実施形態）続いて、本発明の第２
の実施形態について説明する。

【００９３】第２の実施形態によるＤＲＡＭメモリセル
は、図７に示すように、下部電極１４と第２の不純物拡
散層２２とを電気的に接続し、導電膜１０を第１の不純
物拡散層２１とを電気的に接続するコンタクト・プラグ
３１を有する点で、図１に示した第１の実施形態による
ＤＲＡＭメモリセルと異なる。ここで、コンタクト・プ
ラグ３１は、ポリシリコン膜で形成することができる
が、タングステン・シリサイドやチタン・シリサイドな
どのシリサイド材料またはタングステンなどの高融点金
属を用いて形成してもよい。

【００９４】図７に示したＤＲＡＭメモリセルの製造方
法について、図８〜図１０を参照して、以下に説明す
る。

【００９５】先ず、図２〜図３（ａ）に示した工程と同
様の工程によって、フィールド・シールド素子分離構造
２とワード線（ゲート電極配線）４とサイドウォール酸
化膜５と第１および第２の不純物拡散層２１、２２と薄
いシリコン酸化膜６と層間絶縁膜７とビット・コンタク
ト８と開口９とが形成される。その後、６００ｎｍ程度
の膜厚のポリシリコン謨がビット・コンタクト８および
開口９を埋め込むようにシリコン半導体基板１の全面に
形成されたのち、層間絶縁膜７上のポリシリコン膜がエ
ッチバックにより除去される。これにより、コンタクト
・プラグ３１が、図８（ａ）に示すように、ビット・コ
ンタクト８の内部および開口９の内部に形成される。な
お、膜厚が許せば、エッチバックにより層間絶縁膜７上
のポリシリコン膜を除去する必要はない。また、エッチ
バックにより層間絶縁膜７上のポリシリコン膜を全部除
去する必要もない。さらに、シリコンのエピタキシャル
成長によりコンタクト・プラグ３１を形成してもよい。

【００９６】続いて、図８（ｂ）に示すように、１００
ｎｍ程度の膜厚のポリシリコン膜の上に１００ｎｍ程度
の膜厚のタングステン・シリサイド膜を積層した導電膜
１０がシリコン半導体基板１の全面に形成されたのち、
３００ｎｍ程度の膜厚のシリコン酸化膜１１が導電謨１
０上に形成される。このとき、導電膜１０を構成するタ
ングステン・シリサイド膜はチタン・シリサイド膜など
の他のシリサイド膜でもよく、また、導電膜１０はシリ
サイド膜の単層構造としてもよい。

【００９７】続いて、図８（ｃ）に示すように、同一の
マスクを用いたフォトリソグラフィおよびその後のエッ
チングにより、導電謨１０がビット線の形状に加工され
ると同時に、開口９の位置のシリコン酸化膜１１と導電
膜１０とコンタクト・プラグ３１の一部とが除去され
る。これにより、シリコン酸化膜１１、導電膜１０、層
間絶縁膜７の一部を貫通する、底面にコンタクト・プラ
グ３１が露出したストレージ・コンタクト１２’が開口
９の位置に形成される。このように、ストレージ・コン
タクト１２’はシリコン半導体基板１の表面まで形成さ
れる必要がないため、ストレージ・コンタクト１２’以
外のマスクされていない部分の層間絶縁膜７及び薄いシ
リコン酸化膜６が完全に除去されてしまうことがない。
このときのエッチング条件としては、前述した第１の実
施形態のＤＲＡＭメモリセルの製造方法におけるエッチ
ング条件と同様でよい。

【００９８】なお、導電謨１０をビット線の形状に加工
すると同時にストレージ・コンタクト１２’を形成した
が、導電膜１０のビット線の形状への加工とストレージ
・コンタクト１２の形成とは別々の工程で行ってもよ
い。

【００９９】続いて、図９（ａ）に示すように、ストレ
ージ・コンタクト１２の側面に露出した導電膜１０の部
分を熱酸化により酸化して、絶縁膜１３が形成される。
このとき、ストレージ・コンタクト１２’の底面に露出
したコンタクト、プラグ３１の上面も酸化膜１３が形成
されるため、シリコン半導体基板１の全面を異方性ドラ
イ・エッチングして、図９（ｂ）に示すように、コンタ
クト・プラグ３１の上面の酸化膜１３のみが除去され
る。

【０１００】続いて、４００ｎｍ程度の膜厚のポリシリ
コン膜がシリコン半導体基板１の全面に形成される。そ
の後、ポリシリコン膜は、図９（ｃ）に示すように、フ
ォトリソグラフィおよびエッチングにより、キャパシタ
のストレージ・ノードである下部電極１４の形状に加工
される。

【０１０１】続いて、図１０（ａ）に示すように、１０
ｎｍ程度の膜厚のシリコン窒化膜が所定の形状に形成さ
れたのちにシリコン窒化膜の表層が薄く酸化されること
により、キャパシタ絶縁膜１９が形成される。その後、
２００ｎｍ程度の膜厚のポリシリコン膜がシリコン半導
体基板１の全面に形成されたのち、フォトリソグラフィ
およびエッチングにより、キャパシタのセル・プレート
である上部電極１５の形状に加工される。

【０１０２】続いて、図１０（ｂ）に示すように、ＢＰ
ＳＧ膜などの平坦化膜１６が４００ｎｍ程度の膜厚で半
導体基板１の全面に形成されて、メモリセル内の素子の
形成が完了する。なお、周辺回路のレイアウトによって
は、引き続き、平坦化膜１６上に配線層などが形成され
る。

【０１０３】以上説明した製造方法では、前述した第１
の実施形態のＤＲＡＭメモリセルの製造方法と同様の効
果が得られるほか、ビット・コンタクト８とストレージ
・コンタクト１２’となる開口９とにコンタクト・プラ
グ３１を埋め込んだ状態で、ビット線となる導電膜１０
およびキャパシタの下部電極１４を形成するため、ビッ
ト・コンタクト８およびストレージ・コンタクト１２’
のアスペクト比が大きい場合でも、導電膜１０および下
部電極１４を確実に埋め込んで第１および第２の不純物
拡散層２１、２２と電気的に接続させることができる。

【０１０４】（第３の実施形態）続いて、本発明の第３
の実施形態について説明する。

【０１０５】第３の実施形態によるＤＲＡＭメモリセル
は、図１１に示すように、ストレージ・コンタクト１２
の側面に形成されたサイドウォール酸化膜５１を有する
点、および導電膜１０のストレージ・コンタクトｌ２の
側面に露出した部分に絶縁膜が形成されていない点で、
図１に示した第１の実施形態によるＤＲＡＭメモリセル
と異なる。

【０１０６】図１１に示したＤＲＡＭメモリセルの製造
方法について、図１２及び図１３を参照して、以下に説
明する。

【０１０７】図２〜図３（ｃ）に示した工程と同様の工
程によって、フィールド・シールド素子分離構造２とワ
ード線（ゲート電極配線）４とサイドウォール酸化膜５
と第１および第２の不純物拡散層２１、２２と薄いシリ
コン酸化膜６と層間絶縁膜７とビット・コンタクト８と
導電膜１０と薄いシリコン酸化膜１１とストレージ・コ
ンタクト１２とが形成される。その後、図１２（ａ）に
示すように、１００ｎｍ程度の膜厚のシリコン酸化膜６
１が、ストレージ・コンタクト１２の側面上及び底面上
にも形成されるように、シリコン半導体基板１の全面に
形成される。

【０１０８】続いて、シリコン半導体基板１の全面を異
方性ドライ・エッチングして、図１２（ｂ）に示すよう
に、薄いシリコン酸化膜１１上のシリコン酸化謨６１お
よびストレージ・コンタクト１２の底面上のシリコン酸
化膜６１を除去して、ストレージ・コンタクト１２の側
面上にサイドウォール酸化膜５１が形成される。

【０１０９】続いて、４００ｎｍ程度の膜厚のポリシリ
コン膜がシリコン半導体基板１の全面に形成される。そ
の後、ポリシリコン膜は、図１３（ａ）に示すように、
フォトリソグラフィおよびエッチングにより、キャパシ
タのストレージ・ノードである下部電極１４の形状に加
工される。

【０１１０】続いて、図１３（ｂ）に示すように、１０
ｎｍ程度の膜厚のシリコン窒化膜が所定の形状に形成さ
れたのちにシリコン窒化膜の表層が薄く酸化されること
により、キャパシタ絶縁膜１９が形成される。その後、
２００ｎｍ程度の膜厚のポリシリコン膜がシリコン半導
体基板１の全面に形成されたのち、フォトリソグラフィ
およびエッチングにより、キャパシタのセル・プレート
である上部電極１５の形状に加工される。その後、ＢＰ
ＳＧ膜などの平坦化膜１６が４００ｎｍ程度の膜厚で半
導体基板１の全面に形成されて、メモリセル内の素子の
形成が完了する。なお、周辺回路のレイアウトによって
は、引き続き、平坦化膜１６上に配線層などが形成され
る。

【０１１１】以上説明した製造方法では、ストレージ・
コンタクト１２の側面にサイドウォール酸化膜５１を熱
酸化を行わずに形成することができるため、ビット線を
構成する導電膜１０を、酸化の遅い、たとえばタングス
テンなどの高融点金属を用いて形成することができる。

【０１１２】なお、ストレージ・コンタクト１２の側面
上にサイドウォール酸化膜５１は、図９（ａ），９
（ｂ）に示した工程と同様の工程により形成してもよ
い。

【０１１３】（第４の実施形態）続いて、本発明の第４
の実施形態について説明する。

【０１１４】本発明の第４の実施形態によるＤＲＡＭメ
モリセルは、図１４に示すように、シリコン半導体基板
２０１と、シリコン半導体基板２０１の表面上に形成さ
れたフィールド・シールド素子分離構造２０２と、フィ
ールド・シールド素子分離構造２０２に囲まれた活性化
領域２０３（図１５（ａ）参照）に形成されたＬＤＤ
（Lightly doped drain ）構造のトランジスタと、前記
トランジスタ上に形成された薄いシリコン酸化膜２０６
および層間絶縁膜２０７とを含む。ここで、ＬＤＤ構造
のトランジスタは、活性化領域２０３におけるシリコン
半導体基板２０１の表面上に形成されたワード線２０４
と、ワード線２０４の側壁に形成されたサイドウォール
酸化膜２０５と、活性化領域２０３におけるワード線２
０４の両端のシリコン半導体基板２０１内に形成された
第１および第２の不純物拡散層２２１、２２２とを含
む。また、薄いシリコン酸化膜２０６および層間絶縁膜
２０７はそれぞれ、第１の不純物拡散層２２１上に形成
されたビット・コンタクト２０８および側面の一部が第
２の不純物拡散層２２２に接するように形成されたスト
レージ・コンタクト２１２を有する。

【０１１５】ワード線２０４は、ポリシリコン膜で形成
されているが、タングステン・シリサイドやチタン・シ
リサイドなどのシリサイド材料とポリシリコン膜との積
層構造（ポリサイド構造）としてもよい。また、ゲート
絶縁膜に対する要求リーク電流レベルによっては、ワー
ド線２０４は、前記シリサイド材料の単層構造またはタ
ングステンなどの高融点金属の単層構造としてもよい。

【０１１６】ＤＲＡＭメモリセルは、少なくともビット
・コンタクト２０８の内面上に形成されるとともに第２
の不純物拡散層２２２の位置に貫通孔（すなわち、スト
レージ・コンタクト２１２の一部）を有する導電膜２１
０と、ビット・コンタクト２０８を埋め込むように導電
膜２１０上に形成されたシリコン酸化膜２１１とをさら
に含む。ここで、導電膜２１０の前記貫通孔の側面に露
出した部分は、酸化されて絶縁謨２１３となっている。

【０１１７】導電膜２１０は、１００ｎｍ程度の膜厚の
ポリシリコン膜上に１００ｎｍ程度の膜厚のタングステ
ン・シリサイド膜を積層することにより形成されている
が、タングステン・シリサイド膜の代わりにチタン・シ
リサイド膜などの他のシリサイド膜を用いてもよい。ま
た、導電膜２１０は、シリサイド膜の単層構造としても
よい。

【０１１８】ＤＲＡＭメモリセルは、第２の不純物拡散
層２２２の位置の薄いシリコン酸化膜２０６、層間絶縁
膜２０７、導電膜２１０およびシリコン酸化膜２１１を
貫通するとともにシリコン半導体基板２０１内の第２の
不純物拡散層２２２よりも深い位置まで達するように形
成されたストレージ・コンタクト２１２と、ストレージ
・コンタクト２１２を埋め込むように且つストレージ・
コンタクト２１２の周辺のシリコン酸化膜２１１上に形
成された下部電極２１４と、少なくとも下部電極２１４
上に形成されたキャパシタ絶縁膜２１９と、キャパシタ
絶縁膜２１９上に形成された上部電極２１５と、上部電
極２１５上に形成された平坦化膜２１６とをさらに含
む。

【０１１９】次に、図１４に示したＤＲＡＭメモリセル
の製造方法について、図１５〜図１７を参照して説明す
る。

【０１２０】図１５（ａ）に示すように、フィールド・
シールド素子分離構造２０２がシリコン半導体基板２０
１の表面に形成されることにより、フィールド・シール
ド素子分離構造２０２に囲まれた活性化領域２０３が画
定される。活性化領域２０３中に、ＬＤＤ構造のトラン
ジスタおよびキャパシタが、以後述べるようにして形成
される。活性化領域２０３におけるシリコン半導体基板
２０１の表面上に、１５０ｎｍ程度の膜厚のゲート絶縁
膜２１８が熱酸化により形成される（図１５（ｂ）参
照）。なお、図面の簡単化のため、図１５（ｃ）〜図１
７（ｃ）ではゲート絶縁膜２１８は省略する。その後、
３００ｎｍ程度の膜厚のポリシリコン膜がシリコン半導
体基板２０１の全面に形成されたのちにパターン加工さ
れて、ワード線（ゲート電極配線）２０４が所定の位置
に形成される（図１５（ｂ）参照）。

【０１２１】続いて、ワード線２０４およびフィールド
・シールド素子分離構造２０２をイオン注入マスクとし
て、不純物が活性化領域２０３におけるシリコン半導体
基板２０１内に導入される。その後、シリコン酸化膜の
成膜後のエッチバックにより、サイドウォール酸化膜２
０５がワード線２０４の側壁に形成される（図１５
（ｃ）参照）。サイドウォール酸化膜２０５、ワード線
２０４およびフィールド・シールド素子分離構造２０２
をイオン注入マスクとして、不純物が活性化領域２０３
におけるシリコン半導体基板２０１内に再度導入される
ことにより、ＬＤＤ構造のトランジスタのソースおよび
ドレインとなる第１および第２の不純物拡散層２２１、
２２２が形成される（図１５（ｃ）参照）。なお、本実
施形態では、後述するように、第２の不純物拡散層２２
２の位置のシリコン半導体基板２０１に溝２１２”を形
成するため、この溝２１２”によって第２の不純物拡散
層２２２がすべてなくなってしまうことを防止する意味
でも、ＬＤＤ構造のトランジスタを形成する方が好都合
である。また、このＤＲＡＭメモリセルでは、隣接する
２つのメモリセルのトランジスタが共通の第１の不純物
拡散層２２１により電気的に接続された構造となってい
る。

【０１２２】続いて、図１５（ｄ）に示すように、１０
０ｎｍ程度の膜厚の薄いシリコン酸化膜２０６がＣＶＤ
法によりシリコン半導体基板２０１の全面に形成された
のち、４００ｎｍ程度の膜厚のＢＰＳＧ膜などからなる
層間絶縁膜２０７がシリコン半導体基板２０１の全面に
形成される。ここで、薄いシリコン酸化膜２０６を形成
する目的は、層間絶縁膜２０７として用いるＢＰＳＧ膜
などからのホウ素（Ｂ）やリン（Ｐ）の拡散を防止する
ことである。したがって、層間絶縁膜２０７の種類によ
っては、薄いシリコン酸化膜２０６を形成する必要はな
い。

【０１２３】続いて、図１６（ａ）に示すように、同一
のマスクを用いたフォトリソグラフィおよびその後のエ
ッチングにより層間絶縁膜２０７および薄いシリコン酸
化膜２０６に開口が形成されることによって、ビット・
コンタクト２０８が第１の不純物拡散層２２１の位置に
形成されるとともに、後にストレージ・コンタクト２１
２となる開口２０９が第２の不純物拡散層２２２の位置
に形成される。

【０１２４】続いて、図１６（ｂ）に示すように、１０
０ｎｍ程度の膜厚のポリシリコン膜の上に１００ｎｍ程
度の膜厚のタングステン・シリサイド膜を積層すること
により、導電膜２１０が、ビット・コンタクト２０８の
内面および開口２０９の内面を含むシリコン半導体基板
２０１の全面に形成されたのち、３００ｎｍ程度の膜厚
のシリコン酸化膜２１１が、ビット・コンタクト２０８
および開口２０９を埋め込むように導電膜２１０上に形
成される。

【０１２５】続いて、図１６（ｃ）に示すように、同一
のマスクを用いたフォトリソグラフィおよびその後のエ
ッチングにより、導電膜２１０がビット線の形状に加工
されると同時に、開口２０９の内面に形成された導電膜
２１０および開口２０９に埋め込まれたシリコン酸化膜
２１１が除去される。これにより、開口２０９の位置
に、シリコン酸化膜２１１導電膜２１０、層間絶縁膜２
０７および薄いシリコン酸化膜２０６を貫通する開口が
形成される。このときのエッチング条件としては、たと
えば、平行平板型ＲＦエッチャーにおいて、ＣＨ
₂Ｆ₂：ＣＦ₄：Ａｒ＝６０［ｓｃｃｍ］：６０［ｓｃ
ｃｍ］：８０［ｓｃｃｍ］、圧力１７００［ｍＴｏｒ
ｒ］およびＲＦパワー７５０［ｗ］でシリコン酸化膜２
１１のエッチングを行ったのち、ＥＣＲ型エッチャーに
おいて、ＳＦ₆：ＣＨ₂Ｆ₂：Ｃｌ₂＝８「ｓｃｃ
ｍ］：２０［ｓｃｃｍ］：８０「ｓｃｃｍ］、圧力０．
０１［Ｔｏｒｒ］、マイクロ波パワー１９０［ｗ］およ
びＲＦパワー３０［Ｗ］での導電膜２１０のエッチング
を行う。但し、本実施形態では、エッチング時間を長く
してシリコン半導体基板２０１を１μｍ以上エッチング
することにより、前記形成された開口に整合する溝２１
２”がシリコン半導体基板２０１に形成される。なお、
前記形成された開口と溝２１２”とはストレージ・コン
タクトとして機能するため、まとめてストレージ・コン
タクト２１２と称する。

【０１２６】続いて、図１６（ｄ）に示すように、スト
レージ・コンタクト２１２の側面に露出した導電膜２１
０の部分を熱酸化により酸化して、絶縁膜２１３が形成
される。この絶縁膜２１３の膜厚はＩ０００Å以上であ
ればよい。なお、このとき、ストレージ・コンタクト２
１２の内面（すなわち、溝２１２”の内面）に露出した
シリコン半導体基板２０１の表面も酸化されるが、酸化
レートは、結晶であるシリコン半導体基板２０１の表面
の方が遅いため、引き続き行われるＨＦ溶液による洗浄
によって、絶縁膜２１３のみを残し、シリコン半導体基
板２０１の表面の酸化膜のみを除去することができる。

【０１２７】続いて、１００ｎｍ程度の膜厚のポリシリ
コン膜が、ストレージ・コンタクト２１２の内面を含む
シリコン半導体基板２０１の全面に形成される。その
後、ポリシリコン膜は、図１７（ａ）に示すように、フ
ォトリソグラフィおよびエッチングにより、キャパシタ
のストレージ・ノードである下部電極２１４の形状に加
工される。したがって、本実施形態では、下部電極２１
４は、ストレージ・コンタクト２２の側面（すなわち、
溝２１２”の側面）で第２の不純物拡散層２２２と電気
的に接触する。

【０１２８】続いて、図１７（ｂ）に示すように、１０
ｎｍ程度の膜厚のシリコン窒化膜が所定の形状に形成さ
れたのちにシリコン窒化膜の表層が薄く酸化されること
により、キャパシタ絶縁膜２１９が形成される。その
後、１００ｎｍ程度の膜厚のポリシリコン膜がシリコン
半導体基板２０１の全面に形成されたのち、フォトリソ
グラフィおよびエッチングにより、キャパシタのセル・
プレートである上部電極２１５の形状に加工される。

【０１２９】続いて、図１７（ｃ）に示すように、ＢＰ
ＳＧ膜などの平坦化膜２１６が４００ｎｍ程度の膜厚で
半導体基板２０１の全面に形成されて、メモリセル内の
素子の形成が完了する。なお、周辺回路のレイアウトに
よっては、引き続き、平坦化膜２１６上に配線層などが
形成される。

【０１３０】以上説明した製造方法では、ビット線とし
て機能する導電膜２１０をパターニングすると同時にス
トレージ・コンタクト１２を形成するので、マスク工程
が一回で済み、工程を簡略化することができるととも
に、別々のマスクを用いる場合に比べて、その製造コス
トを削減することができる。また、ビット線とストレー
ジ・コンタクトとの間のマスク合せ余裕も必要なくなる
ため、より集積度を向上させることができる。さらに、
シリコン半導体基板２０１内に形成された溝（トレン
チ）２１２”の内部にもキャパシタが形成されるので、
キャパシタ容量を増大することができる。

【０１３１】なお、導電膜２１０をビット線の形状に加
工すると同時にストレージ・コンタクト２１２を形成し
たが、導電膜２１０のビット線の形状への加工とストレ
ージ・コンタクト２１２の形成とは別々の工程で行って
もよい。

【０１３２】（第５の実施形態）続いて、本発明の第５
の実施形態について説明する。

【０１３３】第５の実施形態によるＤＲＡＭメモリセル
は、図１８に示すように、シリコン酸化膜３１１と下部
電極３１４との間に形成されたポリシリコン膜３４１を
有する点で、図１４に示した第４の実施形態によるＤＲ
ＡＭメモリセルと異なる。

【０１３４】次に、図１８に示したＤＲＡＭメモリセル
の製造方法について、図１９〜図２２を参照して説明す
る。

【０１３５】図１９（ａ）に示すように、フィールド・
シールド素子分離構造３０２がシリコン半導体基板３０
１の表面に形成されることにより、フィールド・シール
ド素子分離構造３０２に囲まれた活性化領域３０３が画
定される。活性化領域３０Ｓ中に、ＬＤＤ構造のトラン
ジスタおよびキャパシタが、以後述べるようにして形成
される。活性化領域３０３におけるシリコン半導体基板
３０１の表面上に、１５０ｎｍ程度の膜厚のゲート絶縁
膜３１８が熱酸化により形成される（図１９（ｂ）参
照）。なお、図面の簡単化のため、図１９（ｃ）〜図２
２（ｂ）ではゲート絶縁膜３１８は省略する。その後、
３００ｎｍ程度の膜厚のポリシリコン膜がシリコン半導
体基板３０１の全面に形成されたのちにパターン加工さ
れて、ワード線（ゲート電極配線）３０４が所定の位置
に形成される（図１９（ｂ）参照）。

【０１３６】続いて、ワード線３０４およびフィールド
・シールド素子分離構造３０２をイオン注入マスクとし
て、不純物が活性化領域３０３におけるシリコン半導体
基板３０１内に導入される。その後、シリコン酸化膜の
成膜後のエッチバックにより、サイドウォール酸化膜３
０５がワード線３０４の側壁に形成される（図１９
（ｃ）参照）。サイドウォール酸化膜３０５、ワード線
３０４およびフィールド・シールド素子分離構造３０２
をイオン注入マスクとして、不純物が活性化領域３０３
におけるシリコン半導体基板３０１内に再度導入される
ことにより、ＬＤＤ構造のトランジスタのソースおよび
ドレインとなる第１および第２の不純物拡散層３２１、
３２２が形成される（図１９（ｃ）参照）。なお、この
ＤＲＡＭメモリセルでは、隣接する２つのメモリセルの
トランジスタが共通の第１の不純物拡散層３２１により
電気的に接続された構造となっている。また、メモリセ
ルのトランジスタをＬＤＤ構造としない場合には、サイ
ドウォール酸化膜３０５の形成は不要である。

【０１３７】続いて、図１９（ｄ）に示すように、１０
０ｎｍ程度の膜厚の薄いシリコン酸化膜３０６がＣＶＤ
法によりシリコン半導体基板３０１の全面に形成された
のち、４００ｎｍ程度の膜厚のＢＰＳＧ膜などからなる
層間絶縁膜３０７がシリコン半導体基板３０１の全面に
形成される。ここで、薄いシリコン酸化膜３０６を形成
する目的は、層間絶縁膜３０７として用いるＢＰＳＧ膜
などからのホウ素（Ｂ）やリン（Ｐ）の拡散を防止する
ことである。したがって、層間絶縁膜３０７の種類によ
っては、薄いシリコン酸化膜３０６を形成する必要はな
い。

【０１３８】続いて、図２０（ａ）に示すように、同一
のマスクを用いたフォトリソグラフィおよびその後のエ
ッチングにより層間絶縁膜３０７および薄いシリコン酸
化膜３０６に開口が形成されることによって、ビット・
コンタクト３０８が第１の不純物拡散層３２１の位置に
形成されるとともに、後にストレージ・コンタクト３１
２となる開口３０９が第２の不純物拡散層３２２の位置
に形成される。

【０１３９】続いて、図２０（ｂ）に示すように、１０
０ｎｍ程度の膜厚のポリシリコン膜の上に１００ｎｍ程
度の膜厚のタングステン・シリサイド膜を積層すること
により、導電膜３１０が、ビット・コンタクト３０８の
内面および開口３０９の内面を含むシリコン半導体基板
３０１の全面に形成されたのち、３００ｎｍ程度の膜厚
のシリコン酸化膜３１１が、ビット・コンタクト３０８
および開口３０９を埋め込むように導電膜３１０上に形
成される。

【０１４０】続いて、図２０（ｃ）に示すように、同一
のマスクを用いたフォトリソグラフィおよびその後のエ
ッチングにより、導電膜３１０がビット線の形状に加工
されると同時に、開口３０９の内面に形成された導電膜
３１０および開口３０９に埋め込まれたシリコン酸化膜
３１１が除去される。これにより、開口３０９の位置
に、シリコン酸化膜３１１、導電膜３１０、層間絶縁膜
３０７および薄いシリコン酸化膜３０６を貫通する開口
３１２が形成される。このときのエッチング条件として
は、たとえば、平行平板型ＲＦエッチャーにおいて、Ｃ
Ｈ₂Ｆ₂：ＣＦ₄：Ａｒ＝６０［ｓｃｃｍ］：６０〔ｓ
ｃｃｍ］：８０［ｓｃｃｍ］、圧力１７００［ｍＴｏｒ
ｒ］およびＲＦパワー７５０［ｗ］でシリコン酸化膜３
１１のエッチングを行ったのち、ＥＣＲ型エッチャーに
おいて、ＳＦ₆：ＣＨ₂Ｆ₂：Ｃ１₂＝８［ｓｃｃ
ｍ］：２０［ｓｃｃｍ］：８０［ｓｃｃｍ］、圧力０．
０１［Ｔｏｒｒ］、マイクロ波パワー１９０［ｗ］およ
びＲＦパワー３０［Ｗ］での導電膜３１０のエッチング
を行う。

【０１４１】ここで、開口３１２の位置の層間絶縁膜３
０７および薄いシリコン酸化膜３０６に予め開口３０９
を形成した理由は、開口３１２を形成する際に、開口３
１２の位置以外のマスクされていない部分の層間絶縁膜
３０７および薄いシリコン酸化膜３０６が完全に除去さ
れてシリコン半導体基板３０１の表面が露出するのを防
止するために、開口３１２の位置の部分の被エッチング
条件を他の部分のそれと変えることである。

【０１４２】続いて、図２０（ｄ）に示すように、開口
３１２の側面に露出した導電膜３１０の部分を熱酸化に
より酸化して、絶縁膜３１３が形成される。この絶縁膜
３１３の膜厚は１０００Å以上であればよい。なお、こ
のとき、開口３１２の底面に露出したシリコン半導体基
板３０１の表面も酸化されるが、酸化レートは、結晶で
あるシリコン半導体基板３０１の表面の方が遅いため、
引き続き行われるＨＦ溶液による洗浄によって、絶縁膜
３１３のみを残し、シリコン半導体基板３０１の表面の
酸化膜のみを除去することができる。

【０１４３】続いて、図２１（ａ）に示すように、３０
０ｎｍ程度の膜厚のポリシリコン膜３４１が、開口３１
２を埋め込むようにシリコン半導体基板３０１の全面に
形成される。

【０１４４】続いて、図２１（ｂ）に示すように、開口
３１２の部分が比較的大きく開口したパターンを有する
フォトレジスト３５１がシリコン半導体基板３０１の全
面に形成されたのち、このフォトレジスト３５１をエッ
チングマスクとして用いてポリシリコン膜３４１をエッ
チングして、開口３１２内のポリシリコン膜３４１がす
べて除去されるとともに、開口３１２の底面に露出した
シリコン半導体基板３０１の表面を１μｍ以上エッチン
グして、溝３１２”が形成される。このとき、層間絶縁
膜３０７などの酸化シリコンに対するポリシリコンのエ
ッチングの選択比を大きくとることができるため、エッ
チングマスクとして用いるフォトレジスト３５１の開口
をマスク合わせ余裕を考慮して大きく形成しても、図２
０（ｃ）の工程で形成された開口３１２とほとんど同じ
大きさおよび形状の開口を形成することができる。な
お、ここで形成された開口および溝３１２”はストレー
ジ・コンタクトとして機能するため、まとめてストレー
ジ・コンタクト３１２’として、以後の説明を行う。

【０１４５】続いて、フォトレジスト３５１が除去され
たのち、１００ｎｍ程度の膜厚のポリシリコン膜が、ス
トレージ・コンタクト３１２’を埋め込むようにシリコ
ン半導体基板３０１の全面に形成される。形成されたポ
リシリコン膜は、フォトリソグラフィおよびエッチング
により、キャパシタのストレージ・ノードである下部電
極３１４の形状に加工される（図２１（ｃ）参照）。し
たがって、本実施形態では、下部電極３１４は、ストレ
ージ・コンタクト３１２’の側面（すなわち、溝３１
２”の側面）で第２の不純物拡散層３２２と電気的に接
触する。なお、シリコン酸化膜３１１上に残存するポリ
シリコン膜３４１もキャパシタの下部電極の一部として
機能する。

【０１４６】続いて、図２２（ａ）に示すように、１０
ｎｍ程度の膜厚のシリコン窒化膜が所定の形状に形成さ
れたのちにシリコン窒化膜の表層が薄く酸化されること
により、キャパシタ絶縁膜３１９が形成される。その
後、１００ｎｍ程度の膜厚のポリシリコン膜がシリコン
半導体基板３０１の全面に形成されたのち、フォトリソ
グラフィおよびエッチングにより、キャパシタのセル・
プレートである上部電極３１５の形状に加工される。

【０１４７】続いて、図２２（ｂ）に示すように、ＢＰ
ＳＧ膜などの平坦化膜３１６が４００ｎｍ程度の膜厚で
半導体基板３０１の全面に形成されて、メモリセル内の
素子の形成が完了する。なお、周辺回路のレイアウトに
よっては、引き続き、平坦化膜３１６上に配線層などが
形成される。

【０１４８】以上説明した製造方法では、シリコン半導
体基板３０１をエッチングして溝３１２”を形成する
際、開口３１２の底部以外の部分はフォトレジスト３５
１または酸化シリコンによりマスクされる形となるの
で、溝３１２”を好適に形成することができる。

【０１４９】なお、導電膜３１０をビット線の形状に加
工すると同時に開口３１２を形成したが、導電膜３１０
のビット線の形状への加工と開口３１２の形成とは別々
の工程で行ってもよい。

【０１５０】

【発明の効果】本発明によれば、ＣＯＢ構造の半導体記
憶装置におけるストレージ・コンタクトとビット線との
配置を簡単にして、より高集積化が図れる半導体記憶装
置およびその製造方法を提供することが可能となる。

【図面の簡単な説明】

【図１】本発明に係る第１の実施形態のＤＲＡＭを示す
概略断面図である。

【図２】本発明に係る第１の実施形態のＤＲＡＭの製造
方法を工程順に示す概略断面図である。

【図３】本発明に係る第１の実施形態のＤＲＡＭの製造
方法を工程順に示す概略断面図である。

【図４】本発明に係る第１の実施形態のＤＲＡＭの製造
方法を工程順に示す概略断面図である。

【図５】本発明に係る第１の実施形態のＤＲＡＭの製造
方法を工程順に示す概略平面図である。

【図６】本発明に係る第１の実施形態のＤＲＡＭの製造
方法を示す概略平面図である。

【図７】本発明に係る第２の実施形態のＤＲＡＭを示す
概略断面図である。

【図８】本発明に係る第２の実施形態のＤＲＡＭの製造
方法を工程順に示す概略断面図である。

【図９】本発明に係る第２の実施形態のＤＲＡＭの製造
方法を工程順に示す概略断面図である。

【図１０】本発明に係る第２の実施形態のＤＲＡＭの製
造方法を工程順に示す概略断面図である。

【図１１】本発明に係る第３の実施形態のＤＲＡＭを示
す概略断面図である。

【図１２】本発明に係る第３の実施形態のＤＲＡＭの製
造方法を工程順に示す概略断面図である。

【図１３】本発明に係る第３の実施形態のＤＲＡＭの製
造方法を工程順に示す概略断面図である。

【図１４】本発明に係る第４の実施形態のＤＲＡＭを示
す概略断面図である。

【図１５】本発明に係る第４の実施形態のＤＲＡＭの製
造方法を工程順に示す概略断面図である。

【図１６】本発明に係る第４の実施形態のＤＲＡＭの製
造方法を工程順に示す概略断面図である。

【図１７】本発明に係る第４の実施形態のＤＲＡＭの製
造方法を工程順に示す概略断面図である。

【図１８】本発明に係る第５の実施形態のＤＲＡＭを示
す概略断面図である。

【図１９】本発明に係る第５の実施形態のＤＲＡＭの製
造方法を工程順に示す概略断面図である。

【図２０】本発明に係る第５の実施形態のＤＲＡＭの製
造方法を工程順に示す概略断面図である。

【図２１】本発明に係る第５の実施形態のＤＲＡＭの製
造方法を工程順に示す概略断面図である。

【図２２】本発明に係る第５の実施形態のＤＲＡＭの製
造方法を工程順に示す概略断面図である。

【符号の説明】

１，２０１，３０１シリコン半導体基板２，２０２，３０２フィールド・シールド素子分離構
造３，２０３，３０３活性化領域４，２０４，３０４ワード線８，２０８，３０８ビット・コンタクト１２，１２’，２１２，３１２ストレージ・コンタク
ト１４，２１４，３１４下部電極１５，２１５，３１５上部電極１６，２１６，３１６平坦化膜１９，２１９，３１９キャパシタ絶縁膜２１，２２１，３２１第１の不純物拡散層２２，２２２，３２２第２の不純物拡散層３１，２３１，３３１コンタクト・プラグ５１，２５１，３５１サイドウォール酸化膜３４１ポリシリコン膜

Claims

【特許請求の範囲】

【請求項１】ソースおよびドレインとして機能する一
対の不純物拡散層を有するトランジスタと、前記不純物
拡散層の一方に接続された下部電極、前記下部電極上に
形成された誘電体層および前記誘電体層上に形成された
上部電極を有するキャパシタとを備えたメモリセルと、前記不純物拡散層の他方に接続された、貫通孔を有する
ビット線とを含み、前記貫通孔を通して前記下部電極が前記不純物拡散層の
一方に接続されていることを特徴とする半導体記憶装
置。
【請求項２】前記誘電体層が前記ビット線の上方に形
成されていることを特徴とする請求項１に記載の半導体
記憶装置。
【請求項３】前記ビット線の前記貫通孔の側面に露出
した部分に形成された絶縁膜を更に有することを特徴と
する請求項１又は２に記載の半導体記憶装置。
【請求項４】前記下部電極と前記不純物拡散層の一方
との間に形成されたコンタクト・プラグを更に有するこ
とを特徴とする請求項１〜３のいずれか１項に記載の半
導体記憶装置。
【請求項５】前記ビット線と前記不純物拡散層の他方
との間に形成された他のコンタクト・プラグを更に有す
ることを特徴とする請求項１〜４のいずれか１項に記載
の半導体記憶装置。
【請求項６】前記貫通孔の側面に形成されたサイドウ
ォール酸化膜を更にに有することを特徴とする請求項１
〜５のいずれか１項に記載の半導体記憶装置。
【請求項７】一対の不純物拡散層を有するトランジス
タと、前記不純物拡散層の一方に接続された下部電極、前記下
部電極上に形成された誘電体層および前記誘電体層上に
形成された上部電極を有するキャパシタと、前記不純物拡散層の他方に接続されたビット線とを含
み、前記ビット線が、前記下部電極を前記不純物拡散層
の一方に接続するためのストレージ・コンタクトとして
機能する貰通孔を有することを特徴とする半導体記憶装
置。
【請求項８】前記誘電体層が前記ビット線の上方に形
成されていることを特徴とする請求項７に記載の半導体
記憶装置。
【請求項９】前記ビット線の前記貫通孔の側面に露出
した部分に形成された絶緑膜を更に含むことを特徴とす
る請求項７又は８に記載の半導体記憶装置。
【請求項１０】前記下部電極と前記不純物拡散層の一
方との間に形成されたコンタクト・プラグを更に有する
ことを特徴とする請求項７〜９のいずれか１項に記載の
半導体記憶装置。
【請求項１１】前記ビット線と前記不純物拡散層の他
方との間に形成された他のコンタクト・プラグを更に有
することを特徴とする請求項７〜１０のいずれか１項に
記載の半導体記憶装置。
【請求項１２】前記貫通孔の側面に形成されたサイド
ウォール酸化膜を更に有することを特徴とする請求項７
〜１１のいずれか１項に記載の半導体記憶装置。
【請求項１３】第１の不純物拡散層、第２の不純物拡
散層および前記第１の不純物拡散層と前記第２の不純物
拡散層との間に形成されたゲート電極を有するトランジ
スタと、前記第１の不純物拡散層の位置に第１の貫通孔を有する
とともに前記第２の不純物拡散層の位置に第２の貫通孔
を有するように、前記ゲート電極上に形成された層間絶
縁膜と、前記第１の貫通孔を介して前記第１の不純物拡散層と接
続するとともに前記第２の不純物拡散層の位置に第３の
貫通孔を有するように前記層間絶縁膜上に形成されたビ
ット線と、前記第２の貫通孔および前記第３の貫通孔を介して前記
第２の不純物拡散層と接続するように形成された下部電
極、前記下部電極上に形成された誘電体層および前記誘
電体層上に形成された上部電極を有するキャパシタとを
含むことを特徴とする半導体記憶装置。
【請求項１４】前記下部電極が前記ビット線の上方に
形成されていることを特徴とする請求項１３に記載の半
導体記憶装置。
【請求項１５】前記ビット線の前記第３の貫通孔の側
面に露出した部分に形成された絶縁膜を更に有すること
を特徴とする請求項１３又は１４に記載の半導体記憶装
置。
【請求項１６】前記第１の貫通孔内の前記下部電極と
前記第１の不純物拡散層との間に形成されたコンタクト
・プラグを更に有することを特徴とする請求項１５に記
載の半導体記憶装置。
【請求項１７】前記第２の貫通孔内の前記ビット線と
前記第２の不純物拡散層との間に形成された他のコンタ
クト・プラグを更に有することを特徴とする請求項１５
又は１６に記載の半導体記憶装置。
【請求項１８】前記第２の貫通孔および前記第３の貫
通孔の側面に形成されたサイドウォール酸化膜をさらに
含むことを特徴とする請求項１３〜１７のいずれか１項
に記載の半導体記憶装置。
【請求項１９】半導体基板に、ソースおよびドレイン
として機能する一対の不純物拡散層を有するトランジス
タを形成する第１の工程と、前記不純物拡散層の一方に接続された、貫通孔を有する
ビット線を形成する第２の工程と、前記不純物拡散層の他方に接続された下部電極、前記下
部電極上に形成された誘電体層および前記誘電体層上に
形成された上部電極を有するキャパシタを形成する第３
の工程とを含み、前記第３の工程が、前記貫通孔を通して前記下部電極を前記不純物拡散層の
他方に接続する第４の工程とを有することを特徴とする
半導体記憶装置の製造方法。
【請求項２０】前記誘電体層を前記ビット線の上方に
形成する第５の工程を更に有することを特徴とする請求
項１９に記載の半導体記憶装置の製造方法。
【請求項２１】前記第２の工程が、前記ビット線の前
記貫通孔の側面に露出した部分に絶縁膜を形成する工程
を有することを特徴とする請求項１９又は２０に記載の
半導体記憶装置の製造方法。
【請求項２２】前記第４の工程が、前記下部電極と前
記不純物拡散層の他方との間にコンタクト・プラグを形
成する工程を有することを特徴とする請求項２１に記載
の半導体記憶装置の製造方法。
【請求項２３】前記第２の工程が、前記ビット線と前
記不純物拡散層の一方との間に他のコンタクト・プラグ
を形成して、前記ビット線を前記不純物拡散層の―方に
接続する工程を有することを特徴とする請求項２２に記
載の半導体記憶装置の製造方法。
【請求項２４】前記第３の工程が、前記第４の工程の
前に、前記貫通孔の側面にサイドウォール酸化膜を形成
する工程を更に有することを特徴とする請求項１９〜２
３に記載の半導体記憶装置の製造方法。
【請求項２５】第１の不純物拡散層、第２の不純物拡
散層および前記第１の不純物拡散層と前記第２の不純物
拡散層との間に形成されたゲート電極を有するトランジ
スタを半導体基板に形成する第１の工程と、前記第１の不純物拡散層の位置に第１の貫通孔を有する
とともに前記第２の不純物拡散層の位置に第２の貫通孔
を有するように、前記半導体基板および前記ゲート電極
上に層間絶録膜を形成する第２の工程と、前記第１の貫通孔を介して前記第１の不純物拡散層と接
続するとともに前記第２の不純物拡散層の位置に第３の
貫通孔を有するように前記層間絶縁膜上にビット線を形
成する第３の工程と、前記第２の貫通孔および前記第３の貫通孔を介し、て前
記第２の不純物拡散層と接続するように形成された下部
電極、前記下部電極上に形成された誘電体層および前記
誘電体層上に形成された上部電極を有するキャパシタを
形成する第４の工程とを含む。
【請求項２６】前記下部電極を前記ビット線の上方に
形成することを特徴とする請求項２５に記載の半導体記
憶装置の製造方法。
【請求項２７】前記第３の工程が、前記ビット線の前
記第３の貫通孔の側面に露出した部分に絶縁膜を形成す
る工程を有することを特徴とする請求項２５又は２６に
記載の半導体記憶装置の製造方法。
【請求項２８】前記第４の工程が、前記第２の貫通孔
内の前記下部電極と前記第２の不純物拡散層との間にコ
ンタクト・プラグを形成する工程を有することを特徴と
する請求項２７に記載の半導体記憶装置の製造方法。
【請求項２９】前記第４の工程が、前記第１の貫通孔
内の前記ビット線と前記第１の不純物拡散層との間に他
のコンタクト・プラグを形成する工程を有することを特
徴とする請求項２８に記載の半導体記憶装置の製造方
法。
【請求項３０】前記第４の工程が、前記第２の貫通孔
および前記第３の貫通孔の側面にサイドウォール酸化膜
を形成する工程を有することを特徴とする請求項２５〜
２９のいずれか１項に記載の半導体記憶装置の製造方
法。
【請求項３１】半導体基板の上にゲート絶縁膜を介し
てゲート電極を形成した後、前記ゲート電極の両側の前
記半導体基板内に一対の不純物拡散層を形成してトラン
ジスタ構造を形成する工程と、前記トランジスタ構造の形成された前記半導体基板の上
に層間絶縁膜である第１の絶縁膜を形成する工程と、前記一対の不純物拡散層のうちの一方の不純物拡散層の
直上位置の前記第１の絶縁膜に第１の貫通孔を形成する
とともに、他方の不純物拡散層の直上位置の前記第１の
絶縁膜に第２の貫通孔を形成する工程と、前記第１及び第２の貫通孔の内面を含む全面に第１の導
電膜を形成する工程と、前記第１の導電膜の上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜及び前記第１の導電膜を夫々エッチン
グして前記第１の導電膜をビット線の形状に加工する工
程と、前記第１の貫通孔の内部の前記第２の絶縁膜及び前記第
１の導電膜を実質的に全て除去して、前記第１の貫通孔
の位置に前記第２の絶縁膜、前記第１の導電膜及び前記
第１の絶縁膜を貫通する第３の貫通孔を形成する工程
と、前記第３の貫通孔の内面に露出した前記第１の導電膜の
部分を酸化して、前記第３の貫通孔の側面を全て絶縁膜
にする工程と、前記第３の貫通孔を埋め込むように第２の導電膜を形成
する工程と、前記第２の導電膜ををャパシタの下部電極の形状に加工
した後、その上に、第３の絶縁膜を介してキャパシタの
上部電極を形成する工程とを有することを特徴とする半
導体記憶装置の製造方法。
【請求項３２】前記第１の導電膜をビット線の形状に
加工する前記工程と前記第３の貫通孔を形成する前記工
程とが同時に行われることを特徴とする請求項３１に記
載の半導体記憶装置の製造方法。
【請求項３３】半導体基板の上にゲート絶縁膜を介し
てゲート電極を形成した後、前記ゲート電極の両側の前
記半導体基板内に一対の不純物拡散層を形成してトラン
ジスタ構造を形成する工程と、前記トランジスタ構造の形成された前記半導体基板の上
に層間絶縁膜である第１の絶縁膜を形成する工程と、前記一対の不純物拡散層のうちの一方の不純物拡散層の
直上位置の前記第１の絶縁膜に第１の貫通孔を形成する
とともに、他方の不純物拡散層の直上位置の前記第１の
絶縁膜に第２の貫通孔を形成する工程と、前記第１及び第２の貫通孔を埋め込むように第１の導電
膜を形成する工程と、前記第１の導電膜をエッチングして、前記第１及び第２
の貫通孔の内部にのみ前記第１の導電膜を残す工程と、全面に第２の導電膜を形成する工程と、前記第２の導電膜の上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜及び前記第２の導電膜を夫々エッチン
グして前記第２の導電膜をビット線の形状に加工する工
程と、前記第１の貫通孔の内部の少なくとも前記第２の絶縁膜
及び前記第２の導電膜を実質的に全て除去して、少なく
とも前記第２の絶縁膜及び前記第２の導電膜を貫通する
開口を形成する工程と、前記開口の側面に露出した前記した前記第２の導電膜の
部分及び前記開口の底面に露出した前記第１の導電膜の
部分を夫々酸化して絶縁膜にする工程と、異方性エッチングにより、前記開口の底面に露出した前
記第１の導電膜の酸化された部分を除去し、前記開口の
側面に露出した前記第２の導電膜の酸化された部分を残
す工程と、前記開口を埋め込むように第３の導電膜を形成する工程
と、前記第３の導電膜をキャパシタの下部電極の形状に加工
した後、その上に、第３の絶縁膜を介しでキャパシタの
上部電極を形成する工程とを有することを特徴とする半
導体記憶装置の製造方法。
【請求項３４】前記第２の導電膜をビット線の形状に
加工する前記工程と前記第２の導電膜を貫通する前記開
口を形成する前記工程とが同時に行われることを特徴と
する請求項３３に記載の半導体記憶装置の製造方法。
【請求項３５】半導体基板の上にゲート絶縁膜を介し
てゲート電極を形成した後、前記ゲート電極の両側の前
記半導体基板内に一対の不純物拡散層を形成してトラン
ジスタ構造を形成する工程と、前記トランジスタ構造の形成された前記半導体基板の上
に層間絶縁膜である第１の絶縁膜を形成する工程と、前記一対の不純物拡散層のうちの一方の不純物拡散層の
直上位置の前記第１の絶縁膜に第１の貫通孔を形成する
とともに、他方の不純物拡散層の直上位置の前記第１の
絶縁膜に第２の貫通孔を形成する工程と、前記第１及び第２の貫通孔の内面を含む全面に第１の導
電膜を形成する工程と、前記第１の導電膜の上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜及び前記第１の導電膜を夫々エッチン
グして前記第１の導電膜をビット線の形状に加工する工
程と、前記第１の貫通孔の内部の前記第２の絶縁膜及び前記第
１の導電膜を実質的に全て除去して、前記第１の貫通孔
の位置に前記第２の絶縁膜、前記第１の導電膜及び前記
第１の絶縁膜を貫通する第３の貫通孔を形成する工程
と、前記第３の貫通孔の内面を含む全面に第３の絶縁膜を形
成する工程と、前記第３の絶縁膜を異方性エッチングして、前記第３の
貫通孔の側面に前記第３の絶縁膜からなる側壁を形成す
る工程と、前記第３の貫通孔を埋め込むように第２の導電膜を形成
する工程と、前記第２の導電膜をキャパシタの下部電極の形状に加工
した後、その上に、第４の絶縁膜を介してキャパシタの
上部電極を形成する工程とを有することを特徴とする半
導体記憶装置の製造方法。
【請求項３６】前記第１の導電膜をビット線の形状に
加工する前記工程と前記第３の貫通孔を形成する前記工
程とが同時に行われることを特徴とする請求項３５に記
載の半導体記憶装置の製造方法。
【請求項３７】半導体基板および前記半導体基板内に
形成されたソースおよびドレインとして機能する一対の
不純物拡散層を有するトランジスタと、前記不純物拡散
層の一方に接続された下部電極、前記下部電極上に形成
された誘電体層および前記誘電体層上に形成された上部
電極を有するキャパシタとを備えたメモリセルと、前記不純物拡散層の他方に接続された、貫通孔を有する
ビット線とを含み、前記下部電極の、少なくとも一部が前記ビット線の上方
に形成されており、前記貫通孔を通してかつ前記半導体基板内において、前
記下部電極が前記不純物拡散層の一方に接続されている
ことを特徴とする半導体記憶装置。
【請求項３８】前記ビット線の前記貫通孔の側面に絶
縁膜が形成されていることを特徴とする請求項３７に記
載の半導体記憶装置。
【請求項３９】前記貫通孔の周辺部分の前記ビット線
と前記下部電極との間にポリシリコン膜が形成されてい
ることを特徴とする請求項３７又は３８に記載の半導体
記憶装置。
【請求項４０】半導体基板および前記半導体基板内に
形成されたソースおよびドレインとして機能する一対の
不純物拡散層を有するトランジスタと、前記不純物拡散
層の一方に接続された下部電極、前記下部電極上に形成
された誘電体層および前記誘電体層上に形成された上部
電極を有するキャパシタとを備えたメモリセルと、前記不純物拡散層の他方に接続された、貫通孔を有する
ビット線とを含み、前記下部電極の、少なくとも前記半導体基板に水平な面
が、前記ビット線の上方に形成されており、前記貫通孔を通してかつ前記半導体基板内において、前
記下部電極が前記不純物拡散層の一方に接続されている
ことを特徴とする半導体記憶装置。
【請求項４１】前記ビット線の前記貫通孔の側面に絶
縁膜が形成されていることを特徴とする請求項４０に記
載の半導体記憶装置。
【請求項４２】前記貫通孔の周辺部分の前記ビット線
と前記下部電極との間にポリシリコン膜が形成されてい
ることを特徴とする請求項４０又は４１に記載の半導体
記憶装置。
【請求項４３】半導体基板に、ソースおよびドレイン
として機能する一対の不純物拡散層を有するトランジス
タを形成する第１の工程と、前記不純物拡散層の一方に接続された、貫通孔を有する
ビット線を形成する第２の工程と、前記不純物拡散層の他方に接続された下部電極、前記下
部電極上に形成された誘電体層および前記誘電体層上に
形成された上部電極を有するキャパシタを構成する第３
の工程とを含み、前記第３の工程が、前記貫通孔を通してかつ前記半導体基板内において、前
記下部電極を前記不純物拡散層の他方に接続する第４の
工程と、前記誘電体層を前記ビット線の上方に形成する第５の工
程とを有することを特徴とする半導体記憶装置の製造方
法。
【請求項４４】前記第２の工程の後に、前記ビット線
の前記貫通孔の側面に霧出した部分に絶緑膜を形成する
第６の工程を更に有することを特徴とする請求項４３に
記載の半導体記憶装置の製造方法。
【請求項４５】前記第３の工程と前記第４の工程との
間に、前記貫通孔の周辺部分の前記ビット線と前記下部
電極との間にポリシリコン膜を形成する工程を更に含む
ことを特徴とする請求項４３又は４４に記載の半導体記
憶装置の製造方法。
【請求項４６】第１の不純物拡散層、第２の不純物拡
散層および前記第１の不純物拡散層と前記第２の不純物
拡散層との間に形成されたゲート電極を有するトランジ
スタを半導体基板に形成する第１の工程と、前記第１の不純物拡散層の位置に第１の貫通孔を有する
とともに前記第２の不純物拡散層の位置に第２の貫通孔
を有するように、前記半導体基板および前記ゲート電極
上に層間絶緑膜を形成する第２の工程と、前記第１の貫通孔を介して前記第１の不純物拡散層と接
続するとともに前記第２の不純物拡散層の位置に第３の
貫通孔を有するように前記層間絶縁膜上にビット線を形
成すると同時に、前記第３の貫通孔と整合する溝を前記
半導体基板に形成する第３の工程と、前記第２の貫通孔、前記第３の貫通孔および前記溝を介
して前記第２の不純物拡散層と接続するように前記ビッ
ト線上に形成された下部電極、前記下部電極上に形成さ
れた誘電体層および前記誘電体層上に形成された上部電
極を有するキャパシタを形成する第４の工程とを含むこ
とを特徴とする半導体記憶装置の製造方法。
【請求項４７】前記第３の工程の後に、前記ビット線
の前記第３の貫通孔の側面に露出した部分に絶縁膜を形
成する第５の工程を更に含むことを特徴とする請求項４
６に記載の半導体記憶装置の製造方法。
【請求項４８】第１の不純物拡散層、第２の不純物拡
散層および前記第１の不純物拡散層と前記第２の不純物
拡散層との間に形成されたゲート電極を有するトランジ
スタを半導体基板に形成する第１の工程と、前記第１の不純物拡散層の位置に第１の貫通孔を有する
とともに前記第２の不純物拡散層の位置に第２の貫通孔
を有するように、前記半導体基板および前記ゲート電極
上に層間絶縁膜を形成する第２の工程と、前記第１の貫通孔を介して前記第１の不純物拡散層と接
続するとともに前記第２の不純物拡散層の位置に第３の
貫通孔を有するように前記層間絶縁膜上にビット線を形
成する第３の工程と、前記第２の不純物拡散層の位置に第４の貫通孔を有する
ように前記ビット線の上方にポリシリコン膜を形成する
第４の工程と、前記第２の貫通孔、前記第３の貫通孔および前記第４の
貫通孔を介して前記半導体基板をエッチングして、前記
半導体基板に溝を形成する第５の工程と、前記第２の貫通孔、前記第３の貫通孔、前記第４の貫通
孔および前記溝を介して前記第２の不純物拡散層と接続
するように前記ポリシリコン膜上に形成された下部電
極、前記下部電極上に形成された誘電体層および前記誘
電体層上に形成された上部電極を有するキャパシタを形
成する第６の工程とを含むことを特徴とする半導体記憶
装置の製造方法。
【請求項４９】前記第３の工程の後に、前記ビット線
の前記第３の貫通孔の側面に露出した部分に絶縁膜を形
成する第７の工程を更に含むことを特徴とする請求項４
８に記載の半導体記憶装置の製造方法。
【請求項５０】半導体基板の上にゲート絶縁膜を介し
てゲート電極を形成した後、前記ゲート電極の両側の前
記半導体基板内に一対の不純物拡散層を形成してトラン
ジスタ構造を形成する工程と、前記トランジスタ構造の形成された前記半導体基板の上
に層間絶縁膜である第１の絶縁膜を形成する工程と、前記一対の不純物拡散層のうちの一方の不純物拡散層の
直上位置の前記第１の絶縁膜に第１の貫通孔を形成する
とともに、他方の不純物拡散層の直上位置の前記第１の
絶縁膜に第２の貫通孔を形成する工程と、前記第１及び第２の貫通孔の内面を含む全面に第１の導
電膜を形成する工程と、前記第１の導電膜の上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜及び前記第１の導電膜を夫々エッチン
グして前記第１の導電膜をビット線の形状に加工する工
程と、少なくとも前記第１の貫通孔の内部の前記第２の
絶縁膜及び前記第１の導電膜を実質的に全て除去して、
前記第１の貫通孔の位置に前記第２の絶縁膜、前記第１
の導電膜及び前記第ｌの絶縁膜を貫通する第３の貫通孔
を形成する工程と、前記第３の貫通孔の内面に露出した前記第１の導電膜の
部分を酸化して、前記第３の貫通孔の側面を全て絶縁膜
にする工程と、前記第３の貫通孔を埋め込むように全面に第２の導電膜
を形成する工程と、前記第３の貫通孔の内部の前記第２の導電膜を実質的に
全てエッチング除去するとともに、前記第３の貫通孔の
位置の前記半導体基板をエッチングして、前記第３の貫
通孔に整合する溝を前記半導体基板に形成する工程と、前記第３の貫通孔及び前記溝の内面を含む全面に第３の
導電膜を形成した後、前記第３の導電膜を、前記第３の
貫通孔及び前記溝の内面に形成された部分を含むキャパ
シタの下部電極の形状に加工する工程と、前記第３の導電膜の上に第３の絶縁膜を形成する工程
と、前記第３の絶縁膜の上に、キャパシタの上部電極となる
第４の導電膜を形成する工程とを有することを特徴とす
る半導体記憶装置の製造方法。
【請求項５１】前記第１の導電膜をビット線の形状に
加工する前記工程と前記第３の貫通孔を形成する前記工
程とが同時に行われることを特徴とする請求項５０に記
載の半導体記憶装置の製造方法。