KR930009016B1 - 반도체장치의 배선접촉구조 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치의 배선접촉구조 및 그 제조방법
제 1a 도, 제 1b 도, 제 1c 도, 제 1d 도, 제 1e 도는 이 발명에 따른 반도체장치의 배선접촉구조의 제조방법을 공정순으로 표시하는 부분단면도.
제 2 도는 이 발명에 따른 반도체장치의 배선접촉구조의 별도의 실시예를 표시하는 부분단면도.
제 3 도는 이 발명의 배선접촉구조가 적용되는 반도체기억장치의 한 예를 표시하는 부분단면도.
제 4a 도, 제 4b 도, 제 4c 도는 종래의 반도체장치의 한 예를 표시하는 부분단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 절연산화막
3 : 콘택트홀 4 : 다결정 실리콘막
6 : 논도푸 다결정실리콘막 8 : 불순물 확산영역
13 : 불순물 확산영역 41 : 측벽다결정실리콘막
61 : 도푸된 다결정실리콘막 51 : 측벽절연막
그런데, 각 도면중 동일 부호는 동일 또는 상당부분을 표시한다.
이 발명은 반도체장치의 배선접촉구조 및 그 제조방법에 관한 것으로서, 특히 반도체집적회로 장치에 있어서 반도체기판에 형성된 도전영역에 콘택트홀을 통하여 배선층을 전기적으로 접촉시키기 위한 배선접촉구조 및 그 구조방법의 개량에 관한 것이다.
제 4a 도~제 4c 도는 종래의 반도체장치의 제조방법에 있어서, 특히 배선접촉구조의 형성 방법을 공정순으로 표시하는 부분단면도이다.
이것들의 도면을 참조하여, 종래의 반도체장치에 있어서의 배선접촉구조의 제조방법에 대하여 설명한다.
우선, 제 4a 도를 참조하여 P형의 실리콘기판(1)위에 열산화법등에 의하여, 게이트산화막(12)이 형성된다.
이 게이트산화막(12)위에는 화학적기상 박막성장법(CVD법)등에 의하여 다결정실리콘 단층막, 또는 다결정 실리콘과 고융점금속 실리사이드와의 2층막이 퇴적된다.
그후, 포토리소그래피(Photo litho Graphy)기술에 의하여 이것들의 막이 선택적으로 제거되어 게이트전극(11)이 간격을 띠워서 형성된다.
게이트전극(11)의 사이의 실리콘기판(1)에는 이온주입법등에 의하여 n형의 불순물인 인 이온이 주입된다.
그후, 열처리가 행하여지는 것에 의하여, MOS 트랜지스터의 소스 또는 드레인 영역으로서의 n형 불순물 확산영역(13)이 형성된다. 전면(全面)에 절연산화막(2)이 감압 CVD법등에 의하여 퇴적된후, 포토리소 그래피 기술을 사용하여 선택적으로 이 절연산화막(2)이 제거되는 것에 의하여 콘택트홀이 형성된다.
이 콘택트홀(3)은 절연산화막(2)위에 소정의 레지스트 패턴이 형성된 후, 등 방향성의 웨트에칭과 이 방향성의 이온에칭(RIE)과에 의한 선택적 에칭기술을 사용하여 형성된다.
다음에, 제 4b 도를 참조하여 드레인 또는 소스영역이 되어야만 하는 불순물 확산영역(13)의 노출된 표면 및 절연산화막(2)의 표면상에 감압 CVD법을 사용하여 논도푸의 다결정실리콘막(9)이 1000~1500Å의 막두께를 형성되어 진다. 제 4c 도에 표시하는 것과 같이, 이 논도푸의 다결정 실리콘막(9)의 저저항화를 도모하기 위하여, 화살표(7)로 표시되는 방향으로 n형의 불순물인 인이온이 논도푸의 다결정실리콘막(9)의 표면으로부터 확산된다.
이때 시행되는 열 확산처리는 온도 900℃에 있어서, 도푸된 다결정실리콘막(9)중의 불순물 농도가 1022/㎤ 정도가 되도록 행하여 진다.
이와동시에 실리콘기판(1)에도 다결정실리콘 막(91)을 통하여 불순물 확산영역(13)과의 콘택트를 위한 불순물확산영역(10)이 형성된다.
이와같이 하여, 배선층으로서의 불순물이 도푸된 다결정실리콘 막(91)이 콘택트를 위한 불순물확산영역(10)을 사이에 두고, 소스 또는 드레인 영역으로서의 불순물확산영역(13)과의 전기적 접촉이 도모될 수 있다.
그렇지만 종래의 배선접촉구조에 있어서는 다결정실리콘막의 표면상으로부터 불순물의 열 확산을 행할 경우, 실리콘 기판으로의 확산, 특히 가로방향으로의 확산이 크게 된다. 예를 들면 제 4c 도에 있어서 상술한 조건으로 불순물의 열확산 처리가 행하여진 경우, 콘택트를 위한 불순물 확산영역(10)의 크기로서 ℓ1이 0.3㎛정도, d가 0.5㎛정도가 된다.
이와같이 콘택트를 위한 불순물 확산영역(10)의 가로방향으로의 확산이 콘택트홀의 구멍지름 이상으로 되는 경우가 있다. 이러한 일은, 근년 점점 미세화가 진행되는 반도체장치에 있어서 중대한 문제로 되고 있다.
즉, 제 4c 도에 있어서 반도체장치의 미세화에 이하여 게이트전극(11)간의 거리가 축소되고, 콘택트홀의 크기를 규정하는 절연산화막(2)의 측벽면과 게이트전극(11)의 측벽면과의 사이의 거리 ℓ2가 0.5㎛정도로 된다.
그러므로, 콘택트를 위한 불순물 확산영역(10)의 가로방향의 확산이 ℓ1이 MOS 트랜지스터의 소스 또는 드레인영역으로서의 불순물 확산영역(13)에 악 영향을 끼치는 경우가 있다.
그 결과, MOS 트랜지스터의 소정의 특성을 유지하는 면에서 필요로하는 평면적인 여유로서의 마진 영역을 확보하는 것이 곤란하게 되는 문제가 있었다.
거기서, 이 발명의 목적은 상기한 것과 같은 문제점을 해소하는 것이며, 반도체기판에 설치된 도전영역과, 배선층과의 접촉을 위하여 형성되는 불순물 확산영역의 크기가 콘택트홀의 크기 보다도 확산되지 않도록 제어할 수 있는것과 아울러, 미세화된 반도체장치에 적용하는 것이 가능한 배선접촉구조 및 그 제조방법을 제조하는 것이다.
이 발명에 따른 반도체장치의 배선접촉구조는 반도체기판에 형성된 도전영역에 콘택트홀을 통하여 배선층을 전기적으로 접촉시키기 위한 것이며, 반도체기판과, 절연층과 배선층과를 구비한다.
반도체기판은, 주표면을 갖고 그 주표면에 형성된 도전영역을 가지고 있다.
절연층은 반도체기판의 주표면의 위에 형성되어 있고 도전영역의 표면에 도달하도록 열려진 콘택트홀을 가지고 있다.
배선층은 도전영역의 표면 및 절연층의 위에 형성되고 적어도 실리콘과 소정의 도전형의 불순물을 함유한다.
콘택트홀의 깊이를 규정하는 바닥면으로서의 도전영역의 표면상에 있어서 콘택트홀의 크기를 규정하는 절연층의 측벽의 하방끝단인 콘택트홀의 바닥둘레로 부터, 바닥면의 바로위에 형성된 배선층의 위 표면까지의 거리가 바닥면으로서의 도전영역의 표면상에 있어서 절연층의 측벽으로 부터 떨어진 콘택트홀의 밑바닥 중앙으로부터 바닥면의 바로위에 형성된 배선층의 위표면까지의 거리보다도 크게 되도록 배선층은 형성되어 있다.
이 발명에 따른 배선접촉구조의 제조방법은 아래와 같은 공정을 구비한다.
(a) 반도체기판의 주표면에 도전영역을 형성하는 공정.
(b) 반도체기판의 위에 적어도 도전영역의 표면에 도달하도록 열려진 콘택트홀을 가지는 절연층을 형성하는 공정.
(c) 도전영역의 표면상에 있어서 절연층의 측벽의 하끝단부인 콘택트홀의 바닥둘레위에 측벽층을 형성하는 공정.
(d) 측벽층은 덮도록 도전영역의 표면 및 절연층의 위에 적어도 실리콘과 소정의 도전형의 불순물을 함유하는 배선층을 형성하는 공정.
이 발명에 있어서는 콘택트홀을 규정하는 절연층과, 콘택트홀에 의하여 노출된 도전영역의 표면과의 위에 적어도 실리콘과 소정의 도전형의 불순물을 함유하는 배선층이 형성되어 있다.
콘택트홀의 크기를 규정하는 절연층의 측벽의 하방끝단인 콘택트홀의 바닥둘레로부터 바닥면의 바로 위에 형성된 배선층의 상표면까지의 거리를 제 1 의 거리라 한다. 절연층의 측벽으로부터 떨어진 콘택트홀의 바닥 중앙으로부터 바닥면의 바로위에 형성된 배선층의 상표면까지의 거리를 제 2 의 거리라 한다.
제 1 의 거리가 제 2 의 거리보다도 크게 되도록 배선층은 도전영역의 표면상에 형성되어 있다.
그러므로, 이 배선층에 불순물을 함유시켜, 그 불순물의 열확산을 이용하여 콘택트를 위한 불순물 확산영역을 형성할 때 불순물은 콘택트홀의 바닥면의 바로위에 형성된 배선층의 상표면으로부터 콘택트홀의 바닥둘레에 열확산하는 정도가 작게 된다.
즉, 바닥면의 바로위에 형성된 배선층의 상표면은 도전영역의 표면상의 위치하는 콘택트홀의 바닥둘레로부터 떨어진 위치에 존재하므로 배선층의 상표면으로부터 불순물이 열확산이 되어 있다 하더라도, 콘택트홀의 바닥둘레의 위치로부터 외측으로 확산하도록 콘택트를 위한 불순물확산영역이 형성되는 일은 없다.
이것에 의하여 배선층에 전기적으로 접촉되는 도전영역을 구비한 트랜지스터등의 특성에 악 영향을 주는 일은 없다.
[실시예]
아래에 이 발명의 한 실시예를 도면에 의하여 설명한다. 제 1a 도~제 1e 도는 이 발명에 따른 반도체장치의 배선접촉구조에 있어서 특히 콘택트영역의 형성방법을 공정순으로 표시하는 부분단면도이다.
우선, 제 1a 도를 참조하여 반도체 기판으로서의 P형의 실리콘 기판(1)에 열산화법등에 의하여 게이트산화막(12)이 형성된다. 이 게이트산화막(12)의 위에는 CVD법 등에 의하여 다결정실리콘의 단층막 혹은 다결정실리콘과 고융점 금속 실리사이드와의 2층막이 퇴적되어 포토리소그래피 기술에 의하여 선택적으로 제거되는 것에 의하여 게이트전극(11)이 간격을 띠워서 형성된다.
그후, 게이트전극(11)의 사이의 실리콘기판(1)에는 이온주입법등에 의하여 n형의 불순물로서 인이온이 주입되고 MOS 트랜지스터의 도전 영역인 소스 또는 드레인 영역으로서의 n형 불순물 확산 영역(13)이 형성된다. 전면상에 절연층으로서의 절연산화막(2)이 감압 CVD법에 의하여 형성된다.
그후, 소정의 포토레지스트 패턴이 절연산화막(2)의 위에 형성된후, 등방향성의 웨트에칭과 이방성의 RIE와에 의한 선택적 에칭거리가 시행되는 것에 의하여 테이퍼부분을 가지는 콘택트홀(3)이 형성된다.
다음에, 제 1b 도를 참조하여 불순물 확산영역(13)의 표면이 노출된 실리콘기판(1)과 절연산화막(2)과의 불순물로서의 인이 도푸된 혹은 논도푸의 다결정실리콘막(4)이 형성된다. 이 다결정실리콘막(4)의 형성은 감압 CVD법을 사용하여 행하여진다.
제 1c 도를 참조하여 이 다결정실리콘막(4)에 선택성이 높은 또한 이방성의 에칭기술, 예를들면 반응성 이온에칭(RIE)을 사용하여 전면에 걸쳐서 균일한 에칭처리가 시행된다. 예를들면, 이때의 에칭조건은 막두께 1000~1500Å의 다결정실리콘막(4)에 대하여 그 막 두께의 20~50%정도의 오버에칭 조건이다.
이와같이 극히 이방성이 강한 에칭처리가 시행되는 것에 의하여 콘택트홀의 바닥둘레부에 잔존한 스페이스로서의 측벽다결정 실리콘층(41)이 형성된다.
이때, 제 1c 도에 있어서 콘택트홀이 크기를 규정하는 절연산화막(2)의 측벽면으로부터 측벽다결정실리콘층(41)의 끝 테두리까지의 거리(ℓ3)은 1000~1500Å정도이다. 제 1d 도에 표시하는 것과 같이, 측벽 다결정 실리콘 층(41) 노출된 불순물확산영역(13)의 표면 및 절연산화막(2)의 표면의 위에 재차 감압 CVD법을 사용하여 논도푸의 다결정실리콘막(6)이 형성된다.
이 다결정 실리콘막(6)의 막두께는 1000~1500Å정도이다. 이때 측벽다결정 실리콘층(41)는 논도푸의 다결정실리콘층(6)과 일체화 된다.
제 1e 도를 참조하여 다결정실리콘막(6)의 저저항화를 도모하기 위하여는 화살표(7)로 표시하는 것과 같이 불순물로서 인의 열확산 열처리가 행하여진다.
이때, 시행되는 열확산처리는 온도 900℃에 있어서 배선층으로서의 도푸된 다결정실리콘막(61)중의 불순물 농도가 1022/㎤정도로 되도록 행하여진다.
이와 동시에 실리콘기판(1)에 콘택트를 위한 불순물 확산영역(8)이 형성된다.
이때, 제 1e 도에 있어서 미리 형성된 측벽 다결정 실리콘층(41)의 존재에 의하여 t2〉t1=1000~1500Å정도이다. 그러므로 다결정실리콘막(6)의 표면상으로부터 불순물의 열확산처리가 행하여졌다 하여도 콘택트홀 바닥둘레로부터 외측으로 확산되도록 실리콘 기판(1)에 불순물 확산영역이 형성되는 일은 없다.
즉, 제 4c 도에 표시되는 ℓ1±0.1㎛ 정도로 제어될 수 있다.
이것은 불순물의 열확산이 거리(t2)이상으로 행하여질 수 없기 때문이다.
이와같이 하여, 소스 또는 드레인 영역으로서의 불순물영역(13)에 악영향을 주는일이 없는 콘택트를 위한 불순물확산영역(8)이 형성된다.
따라서, MOS 트랜지스터 간의 평면적인 여유, 마진영역이 확보될 수 있다.
이상의 실싱예에 있어서는 콘택트홀의 바닥둘레부에 도전성의 다결정실리콘으로부터 이루어지는 측벽층이 형성되어 있지만, 절연산화막(2)과 전면에칭에 있어서 충분히 높은 선택성이 얻어지는 막이라면, 도전성일 필요는 없다.
제 2 도에 표시하는 것과 같이 예를 들면 측벽절연막(51)이 도푸된 다결정실리콘막(61)과 불순물 확산영역(13)과의 사이에 형성되어도 좋다.
이와같은 구조에 있어서도 거리(t2)가 거리(t1)보다도 크게 되도록 배선층이 형성될 수 있다.
또한, 제 2 도에 표시한것과 같이, 예를들면 콘택트홀의 구멍지름(ℓ4)은 1㎛정도이고, 어스팩트비(h/ℓ4)는 1이상이다. 다음에 이 발명에 따른 배선접촉 구조가 전하축적용의 커패시터를 가지는 반도체장치에 적용되는 한예에 대하여 설명한다.
제 3 도는 이 발명에 따른 배선접촉구조를 가지는 반도체 기억장치를 표시하는 부분단면도이다. 도면에 있어서 P형의 실리콘기판(1)의 위에 선택적으로 P형 불순물이온이 주입된 후 열산화되는 것에 의하여 방전방지를 위한 P형 불순물확산영역(15)과 두꺼운 분리산화막(14)이 형성된다.
이온주입법등에 의하여 n형 불순물 확산영역(13)이 형성된다. 열산화법 또는 CVD법에 의하여 얇은 커패시터 게이트절연막(17)이 형성된다.
이 커패시터 게이트절연막(17)의 위에는 소정의 도전형의 불순물을 함유하는 다결정실리콘층이 CVD법등에 의하여 퇴적되고, 포토리소그라피기술에 의하여 선택적으로 제거되는 것에 의하여 셀 플레이트(18)가 형성된다.
이와같이 하여 n형 불순물 확산영역(16)과 셀플레이트(18)로 이루어지는 커패시터가 형성된다.
이 커패시터는 MOS 트랜지스터가 접속된다.
MOS 트랜지스터는 워드선으로서의 게이트전극(11)고 1쌍의 소스 또는 드레인영역으로서의 n형 불순물 확산영역(13)을 갖는다. 게이트전극(11)은 게이트산화막(12)의 위에 형성되어 있다. 한쪽의 불순물확산영역(13)에는 비트선있다. 비트선은, 불순물이 도푸된 다결정실리콘막(61)과 고융점금속의 실리사이드막(62)으로 구성된다.
이 비트선과 불순물확선영역(13)과의 전기적인 접촉은 콘택트홀(3)의 밑바닥에 형성된 불순물 확산영역(8)을 사이에 두고 행하여 진다.
이와같이 하여 이 발명에 따른 배선접촉구조가 반도체기억장치의 한 예로서 다이나믹형 랜덤 액서스 메모리(Dynamic Type random access memory)에 적용될 수 있다.
또한, 제 3 도에 표시되는 구조는 평면 커패시터 구조를 가진다. 이 발명에 따른 배선젖 배선접촉구조가 반도체기억장치에 적용 되어지는 예는 표시하고 있으나, 반도체기억장치에 한정되는 것은 아니고 적어도 콘택트홀을 통하여 배선층을 반도체기판에 형성된 도전영역에 전기적으로 접촉시키기 위한 구조를 가지는 여러가지의 반도체장치에 이용될 수 있다. 이상과 같이, 이 발명에 의하면, 반도체기판에 형성된 도전영역과 배선층과의 전기적인 접촉을 도모하기 위하여는 반도체기판에 형성되는 불순물 확산영역이 콘택트홀의 크기보다도 크게 되지 않도록 즉, 콘택트홀의 외측으로 가로방향으로 확산하지 않도록 불순물의 열확산이 억제될 수 있다.
그러므로, 미세화된 반도체장치에 있어서 소정의 평면적인 여유, 마진 영역이 확보될 수 있다. 따라서 콘택트를 위한 불순물 확산영역 트랜지스터등의 반도체장치의 특성에 악영향을 주는 일은 없다.

Claims (27)

  1. 주표면을 갖는 반도체 기판(1)과, 상기 반도체 기판(1)에 형성된 도전영역(13)과, 상기 반도체 기판(1)의 주표면상에 형성되어 있되 상기 도전영역(13)의 표면에 도달하는 콘택트홀(3)을 갖는 절연층(2)과, 상기 도전영역(13)의 상기 표면과 상기 절연층(2)상에 형성되어 있되 고융점 물질을 주요물질로 하여 포함하는 배선층(61)과, 상기 배선층(61)과 상기 도전영역(13)사이의 상호작용에 의한 불순물영역이 상기 콘택트홀(3)에서 상기 반도체 기판(1)의 가로방향으로 연장되는 것을 저지하되, 상기 배선층(61)으로 부터 구조의 형성이 저지되고 아울러 상기 콘택트홀(3)내에서 상기 배선층(61)과 상기 도전층(13)사이에 있는 상기 도전층(13)상에 배열된 수단을 포함하는 반도체장치의 배선접촉구조.
  2. 제 1 항에 있어서, 상기 수단은 상기 배선층(61)보다도 상기 상호작용에 대한 저항성이 더 큰 영역(41)과 함께 형성된 상기 배선층(61)을 포함하는 반도체장치의 배선접촉구조.
  3. 제 2 항에 있어서, 상기 수단은 전기적으로 절연물질을 갖는 영역(51)과 함께 형성된 상기 배선층(61)을 포함하는 반도체장치의 배선접촉구조.
  4. 제 1 항에 있어서, 상기 배선층(61)은 적어도 실리콘과 소정의 도전형 불순물을 함유하는 반도체장치의 배선접촉구조.
  5. 제 4 항에 있어서, 상기 상호작용을 저지하는 수단은 상기 반도체기판(1)에 수직으로 확산된 불순물의 저항성보다 큰 상기 반도체 기판(1)에 가로로 확산된 불순물의 저항성을 갖도록 상기 배선층(61)을 형성하는 수단을 포함하는 반도체장치의 배선접촉구조.
  6. 제 5 항에 있어서, 상기 상호작용을 저지하는 수단은 상기 반도체기판(1)에 수직으로 확산된 불순물의 길이보다 큰 상기 반도체기판(1)에 가로로 확산된 불순물의 길이를 갖는 상기 배선층(61)을 포함하는 반도체장치의 배선접촉구조.
  7. 제 1 항에 있어서, 상기 배선층(61)은 고융점금속을 포함하는 반도체장치의 배선접촉구조.
  8. 제 7 항에 있어서, 상기 상호작용을 저지하는 수단은 상기 콘택트홀(3)의 에지 주변에 형성된 상기 고융점금속과 상기 반도체기판(1)사이의 상호작용을 저지하는 수단을 포함하는 반도체 장치의 배선접촉구조.
  9. 제 1 항에 있어서, 상기 도전영역(13)은 저농도의 불순물확산 영역과 고농도의 불순물확산 영역을 포함하는 반도체장치의 배선접촉구조.
  10. 제 9 항에 있어서, 상기 상호작용을 저지하는 수단은 상기 배선층(61)과 상기 저농도의 불순물 확산영역사이의 상호 작용을 저지하는 수단을 포함하는 반도체장치의 배선접촉구조.
  11. 제 1 항에 있어서, 상기 상호작용을 저지하는 수단은 상기 콘택트홀(3)의 에지저부에 형성된 측벽(41)을 포함하는 반도체장치의 배선 접촉구조.
  12. 제 11 항에 있어서, 상기 측벽(41)은 도전물질로 형성되고, 아울러 상기 배선층(61)과 일체로 되는 반도체장치의 배선접촉구조.
  13. 제 11 항에 있어서, 상기 측벽(41)은 절연막(51)으로 된 반도체장치의 배선접촉구조.
  14. 제 4 항에 있어서, 상기 배선층(61)은 소정의 도전형 불순물을 함유하는 다결정 실리콘층을 포함하는 반도체장치의 배선접촉구조.
  15. 제 14 항에 있어서, 상기 배선층(61)은 상기 다결정 실리콘층상에 형성된 고융점 금속의 실리사이드막(62)을 부가한 반도체장치의 배선접촉구조.
  16. 반도체 기판(1)에 도전영역(13)을 형성하는 공정과, 게이트전극(11)을 형성하는 공정과, 상기 반도체 기판(1)의 주표면과 상기 게이트전극(11)상에 절연층(2)을 형성하되, 상기 절연층(2)을 통하여 형성된 콘택트홀(3)이 상기 도전영역(13)의 표면에 도달하도록 하는 공정과, 상기 콘택트홀(3)내에서 상기 콘택트홀의 측벽과 상기 도전영역(13)의 가로지르는 부분에 있는 스페이스로서 배선층(61)과 상기 도전영역(13)사이의 상호작용이 상기 콘택트홀(3)에서 상기 반도체 기판(1)의 가로방향으로 연장하는 것을 저지하는 수단을 형성하는 공정과, 상기 도전영역(13)의 표면과, 상기 스페이서 및 상기 절연층(2)상에 주물질로서 고융점 물질을 함유하는 배선층(61)을 형성하는 공정과, 상기 배선층(61)으로 이온을 주입하여 상기 상호작용을 저지하는 수단에서 보다도 상기 배선층(61)에서 불순물 용도가 더 높게 하는 공정을 포함하는 배선접촉구조의 제조방법.
  17. 제 16 항에 있어서, 상기 상호작용을 저지하는 수단을 형성하는 공정은 상기 배선층(61)보다도 상기 상호작용에 대한 더 큰 저항성을 갖는 영역(41)과 함께 상기 배선층(61)을 형성하는 공정을 포함하는 배선접촉구조의 제조방법.
  18. 제 17 항에 있어서, 상기 상호작용을 저지하는 수단을 형성하는 공정은 전기적 절연 물질을 갖는 영역(52)을 함께 상기 배선층(61)을 형성하는 공정을 포함하는 공정을 포함하는 공정을 포함하는 배선접촉구조의 제조방법.
  19. 제 16 항에 있어서, 상기 배선층(61)의 형성 공정은 적어도 실리콘과 소정의 도전형 불순물을 함유하는 층을 형성하는 배선접촉구조의 제조방법.
  20. 제 16 항에 있어서, 상기 배선층(61)의 형성 공정은 고융점 금속을 형성하는 공정을 포함하는 배선접촉구조의 제조방법.
  21. 제 16 항에 있어서, 상기 상호작용을 저지하는 수단을 형성하는 공정은 상기 콘택트홀(3)의 에지 저부에 측벽(41)을 형성하는 공정을 포함하는 배선접촉구조의 제조방법.
  22. 제 21 항에 있어서, 상기 측벽(41)을 형성하는 공정은 도전물질의 측벽을 형성하는 공정을 포함하는 배선접촉구조의 제조방법.
  23. 제 21 항에 있어서, 상기 측벽을 형성하는 공정은 절연 물질의 측벽을 형성하는 공정을 포함하는 배선접촉구조의 제조방법.
  24. 제 21 항에 있어서, 상기 측벽을 형성하는 공정은 상기 도전 영역(13)의 표면과 상기 절연층(2)상에 적어도 실리콘을 함유하는 퇴적층(4)을 형성하는 공정과, 이방성 에칭에 의해 상기 콘택트홀(3)의 에지 저부에만 상기 퇴적층(4)의 일부가 남도록 하여 상기 퇴적층(4)의 나머지부분은 제거하는 공정을 포함하는 배선구조접촉의 제조방법.
  25. 제 24 항에 있어서, 상기 배선층의 형성방법은 상기 도전영역(13)의 표면과 상기 절연층(2)상에 적어도 실리콘을 함유하는 퇴적층(6)을 형성하여 상기 측벽을 덮는 공정과, 소정의 도전형이 불순물을 상기 퇴적층(4)과 상기 측벽으로 열확산하는 공정을 포함하는 배선접촉구조의 제조방법.
  26. 제 24 항에 있어서, 상기 배선층의 형성공정은 상기 도전영역(13)의 표면과 상기 절연층(2)상에 적어도 실리콘과 소정의 도전형 불순물을 함유하는 퇴적층을 형성하여 상기 측벽을 덮는 공정과, 상기 소정의 도전형 불순물을 상기 퇴적층에서 상기 도전영역으로 열확산하는 공정을 포함하는 배선접촉구조의 제조방법.
  27. 제 21 항에 있어서, 상기 측벽을 형성하는 공정은 상기 도전영역의 표면과 상기 절연층상에 절연물질의 퇴적층을 형성하는 공정과, 이방성 에칭에 의하여 상기 콘택트홀의 에지 저부에 상기 퇴적층의 일부를 남게하고 상기 퇴적층의 나머지를 제거하는 공정을 포함하는 배선접촉구조의 제조방법.
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