KR100311954B1 - 도핑영역에대한콘택홀의제조방법 - Google Patents
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Abstract
적어도 기판(10)의 표면에서 절연영역(12,13)에 의해 제한되는 도핑영역(2a)이 기판(10)에 형성된다. 도핑되지 않은 실리콘층(4)이 전 표면에 증착된다. 콘택홀에 대한 영역에 확실하게 중첩되는 도핑영역(4c)이 상기 실리콘층(4)에 선택적으로 형성된다. 실리콘층(4)의 도핑되지 않은 부분이 도핑영역(4c)에 대해 선택적으로 제거된다. 절연층(6)이 전 표면에 형성되고, 상기 절연층(6)에서 콘택홀(7a)이 실리콘층(4)의 도핑영역(4c)에 대해 선택적으로 비등방성 에칭에 의해 개방된다. 상기 방법은 셀필드에 P 채널 MOSFET 를 가진 DRAM 에서 장소를 절약하는 비트라인 콘택을 제조하는데 적합하며 소위 BOSS 프로세스(Boron outdiffused silicon strap)와 특히 바람직하게 조합될 수 있다.
Description
제 1도 내지 5도는 본 발명의 단계를 예시적으로 설명하기 위한, MOS 트랜지스터를 가진 반도체 기판의 횡단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1a,1b : 게이트 2a,2b : 도핑영역
3 : 배리어층 4 : 실리콘층
5 : 포토마스크 6 : 절연층
7a,7b,7c : 콘택홀 8 : 필드옥사이드
10 : 기판 12,13 : 절연에지
본 발명은 기판내의 도핑영역에 대한 콘택홀의 제조방법에 관한 것이다.
마이크로 일렉트로닉스에서 장소절약을 위해 그리고 프로세스 안정성 증가를 위해, 종종 소위 자기 정렬 콘택이 사용된다. 자기 정렬 콘택은, 콘택의 형성을 위해 통상적으로 사용되는 마스크층 예컨대, 포토 레지스터내의 개구가 한 도전형 영역, 예컨대 트랜지스터 게이트보다 크며 상기 영역위에 중첩되는 경우에도 회로의다른 도전형 영역에 대한, 예컨대 트랜지스터의 소오스영역에 대한 전기 콘택이 형성되는 것을 특징으로 한다. 이것은 마스크층내의 개구의 정확한 크기 및 위치와 무관하게 콘택되지 않는 영역에 대한 단락이 이루어지지 않는다는 장점을 제공한다. 이것은 첫째로 프로세스 안전성을 증가시킨다. 둘째로, 회로의 디자인에 있어서 그밖의 경우에 제공되는 콘택과 콘택되지 않는 도전 영역 사이의 안전 간격이 생략되므로 장소절약이 이루어질 수 있다.
이것은 메모리셀, 예컨대 DRAM 에서 특히 중요한데, 그 이유는 여기서는 통상적으로 필요한 안전 간격이 셀 래스터의 많은 부분을 차지하기 때문이며, 다른 한편으로는 이러한 제품에서 칩 표면은 중요한 경제적 요인이기 때문이다. DRAM 에서 자기 정렬 콘택은 특히 비트라인 콘택에, 즉 메모리셀의 MOS 트랜지스터의 S/D 영역에 대한 비트라인의 단자에 사용된다. 지금까지는 자기 정렬 콘택의 제조에 대한 하기 개념이 공지되어 있다. 여기서는 제 1 단계로 항상 게이트가 게이트로 구조화된 공통의 유전층에 의해 상부에 대해 그리고 소위 스페이서에 의해 측면에 대해 절연된다 :
ㆍ 두꺼운 절연 및 평탄화 산화막의 증착전 얇은 실리콘 질화막의 형성.
콘택은 하이드로 플루오르 산 용액으로 습식 에칭되며, 이때 질화막은 에칭저지부로 작용한다. 그 다음에 얇은 질화막이 에칭되는데, 이 에칭은 게이트의 인캡슐레이션이 유지될 정도로 단시간동안 지속될 수 있다. 또한, 액티브 영역 외부에 있는 필드옥사이드가 과도하게 형성되지 않으므로, 콘택이 필드옥사이드에지 위에서도 자기 정렬되게 형성될 수 있다. 이 방법은 단점은 보다 작은 구조물에 사용될 수 없는 콘택의 습식에칭에 있다.
ㆍ 상기 경우에 에칭저지층으로 폴리실리콘층이 사용될 수 있는데, 그 이유는 폴리실리콘을 적게 부식시키는 비등방성 건식 산화막에칭이 공지되어 있기 때문이다. 그러나, 콘택사이를 관통하는 폴리실리콘 층이 누설전류통로를 제공할 수 있기 때문에, 콘택의 제조동안 또는 제조후에 상기 폴리실리콘층이 제거되거나, 유전체로 변환되거나 또는 절연되어야 한다. 폴리실리콘층의 변환 또는 절연을 위한 여러가지 방법이 공지되어 있다. 모든 방법의 단점은 번잡하고 에러를 발생시키기 쉬운 프로세스를 수행해야 한다는 것이다.
모든 방법의 또다른 단점은 기판내의 도전영역에 대한 콘택이 다른 프로세스로 제조되어야 하고 그에따라 게이트에 대한 마스킹 평면인 다른 마스킹 평면으로 제조되어야 한다는 것이다. 이것은 프로세스의 수행후 후속하는 금속증착 평면에서의 프로세스 수행을 번잡하에 하며 부가의 위험을 수반한다(이미 개방된 콘택홀에서의 레지스트 오염, 두 콘택타입의 정렬 에러).
본 발명의 목적은 제 1 및 제 2 도전형의 도핑영역을 가진 웨이퍼에서 한 도전형의 도핑영역에 대한 콘택홀의 제조방법을 개선시키는 것이다.
상기 목적은 적어도 기판의 표면에서 절연에지에 의해 제한되는 제 1 도핑영역을 기판에 형성하는 단계, 적어도 제 1 도핑영역을 덮지않고 제 2 도전형의 제 2 도핑영역을 덮는 확산 배리어층을 형성하는 단계, 도핑되지 않는 실리콘층을 전표면에 증착하는 단계, 콘택홀에 대한 영역에 확실하게 중첩되는 도핑영역을 주입에 의해 실리콘층에 선택적으로 형성하는 단계, 실리콘층의 도핑되지 않은 부분을 도핑영역에 대해 선택적으로 제거하는 단계, 절연층을 전표면에 형성하는 단계, 절연층내의 실리콘층의 도핑영역에 대해 선택적으로 비등방성 에칭에 의해 콘택홀을 개방하는 단계로 이루어진, 도핑영역에 대한 콘택홀의 제조방법에 의해 달성된다.
본 발명에 따른 방법에서는 도핑되지 않은 실리콘이 도핑된 실리콘에 대해 선택적으로 제거될 수 있다는 것이 이용된다. 다 결정인, 도핑되지 않은 실리콘층은 마스크를 사용한 주입에 의해 나중의 콘택영역에 선택적으로 도핑된다. 적어도 제 1 도핑영역을 덮지않고 반대도전형의 제 2 도핑영역을 덮는 확산 배리어층은 실리콘층 아래 배치되며, 특히 후속하는 템퍼링시 다른 장소에서 예컨대, 반대로 기판 영역으로 부터 실리콘층내로 도핑재료의 원하지 않는 확산을 방지한다. 그 다음에, 실리콘층의 도핑되지 않은 부분은 도핑영역에 대해 선택적으로 제거된다. 절연층이 전표면에 형성되고 실리콘층내의 도핑영역에 대해 선택적으로 비등방성 에칭에 의해 콘택홀이 상기 절연층내에 개방되낟. 이때 실리콘층의 도핑영역은 에칭저지부로 작용하며 더이상 제거되지 않는다.
실리콘층은 적어도 도핑영역에서 폴리실리콘으로 이루어지도록 형성되는 것이 바람직한데, 그 이유는 일반적으로 절연층을 포함하는 실리콘 산화막이 폴리실리콘에 대한 높은 선택도로 에칭될 수 있기 때문이다.
콘택홀의 외부에 있는 실리콘층의 도핑되지 않은 부분이 제거되기 때문에, 종래 기술에서 필요했던, 문제점을 가진, 실리콘층의 추후 산화가 생략된다.
본 발명의 실시예를 첨부한 도면을 참고로 설명하면 다음과 같다.
제 1도 : Si 반도체기판(10)상에는, 게이트(1a) 및 기판내의 P 도핑영역(2a)으로서 2개의 S/D 영역을 가진 MOS 트랜지스터가 놓인다. 절연영역, 예컨대 필드옥사이드(8)에 의해 게이트(1b) 및 n 도핑영역(2b)을 가진 또다른 MOS 트랜지스터가 상기 MOS 트랜지스터로 부터 분리된다. 전술한 바와같이, 게이트(1a,1b)는 절연에지(12,13)에 의해 상부 및 측면으로 절연된다. 소오스 및 드레인 영역으로서 도핑영역(2a),(2b)은 통상적인 바와같이 도핑된다. 상기 프로세스는 P 도핑영역(2a)상에 자기 정렬되는 콘택에 특히 바람직하게 사용될 수 있다. 즉, 여기서 도핑은 통상적으로 붕소로 이루어진다.
제 2도 : 그 다음에 얇은 배리어층(3), 예컨대 실리콘질화막이 증착된다. 나중에 자기정렬되는 콘택이 형성되어야 하는 장소(3a)에서는 상기 층이 포토마스크를 사용해서 에칭공정에 의해 개방된다. 배리어층(3)의 에칭이 단시간에 이루어질 수 있으므로, 게이트의 인캡슐레이션, 즉 절연에지(12,13)가 유지된다.
제 3도 : 그 다음에 폴리실리콘층(4)이 증착된다. 또다른 포토마스크(5)를 사용해서 자기 정렬되는 콘택이 제공되는 장소(4a)에 폴리실리콘층이 적합한 도핑재료로 여기서는 특히 붕소로 주입된다. 붕소로 주입되는 영역(4a)은 바람직하게는 나중의 콘택홀보다 약간 더 크게 형성되어야 한다. 주입은 실제로 전체 도우즈가 폴리실리콘층(4)에 증착될 정도로 낮은 에너지로 수행된다. 템퍼링에 의해 붕소가 폴리실리콘층(4)에 분포되어 전기적으로 활성화된다. 붕소도핑은 나중에 이루어지는 에칭공정 및 도핑된 폴리실리콘에 대한 도핑되지 않은 폴리실리콘의 그것의 선택도에 따라 선택되며, >1019cm-3, 바람직하게는 약 1020cm-3이다. 그 아래 놓인 배리어층(3)은 자기 정렬되는 콘택이 없는 장소에서, 특히 n 도핑영역(4b)에서 예컨대 도핑재료가 폴리실리콘층(4)내로 확산되는 것을 방지한다.
제 4도 : 예컨대 KOH 용액에 의해 포토마스크(5)의 제거후 도핑되지 않은 폴리실리콘이 도핑된 폴리실리콘에 대해 선택적으로 에칭될 수 있다. 상기 에칭에 의해, 붕소를 포함하지 않거나 단지 적게 포함하는 곳에서 폴리실리콘이 제거된다. 주입 조건에 따라 폴리실리콘층의 수직부분이 가급적 낮은 높이로 도핑되므로 이 부분이 에칭에 의해 제거된다. 이것은 어렵지 않은데, 그 이유는 나중에 콘택을 만들때 비등방성 에칭이 사용되므로 게이트의 수직에지에서의 에칭저지부가 필요하지 않기 때문이다. 그 아래놓인 배리어층(3)은 자기 정렬되는 콘택이 없는 장소에서, 특히 n 도핑영역(2b)에서 KOH 에칭시 도핑영역(2a),(2b)의 부식을 방지한다. P 도핑영역(3a)위의 상기층의 개구는 디자인의 필요에 따라 주입영역(4a)에 의해 완전히 커버링 되거나 상기 영역에 중첩된다. 상기 중첩장소(3b)에서도 기판의 에칭이 이루어지지 않는데, 그 이유는 여기서는 폴리실리콘층(4)이 기판(2a)으로 부터 외방확산된 붕소에 의해 도핑됨으로써, 에칭에 저항하게 되기 때문이다. 나중에 자기 정렬되는 콘택의 장소에, 즉 도핑된 영역상에 도핑된 폴리실리콘 패드(4c)가 만들어지며, 상기 폴리실리콘패드(4c)는 배리어층내의 개구를 통해 도핑영역(2a)에 대한 전기콘택내에 놓인다.
제 5도 : 경우에 따라 단시간의 전 표면 에칭에 의해 배리어층(3)의 노출장소가 제거될 수 있다. 모든 경우, 그 다음에 두꺼운 절연층(6), 예컨대 실리콘산화막이 절연 및 평탄화를 위해 형성된다. 콘택홀 마스크 및 비등방성 건식 산화물 에칭으로 기판 및 게이트에 대한 콘택홀이 상기 절연층내에 만들어진다. 모든 자기 정렬되게 제공된 콘택(7a) 아래에는 모든 다른 패드로부터 절연된 폴리실리콘패드(4c)("붕소 주입 실리콘패드(Boron implanted Polysilicon Pad)", BIPP)가 각각 놓이며, 상기 실리콘패드(4c)는 전술한 바와같이, 정렬되지 않은 경우에도 콘택홀 마스크가 상기 패드위에 겹치지 않을 정도로 크게 형성되었다. 콘택홀 마스크가 상기 장소에서 게이트(1a)위에 중첩되어야 하면, 상기 패드(4c)상에서 에칭이 중단됨으로써, 유전 게이트 인캡슐레이션, 즉 절연에지(12,13)가 유지되고 게이트(1a)에 대한 단락이 이루어지지 않는다. 게이트(1b)에 대한 콘택(7b)이 제공되는 장소에는 패드가 없다. 여기서는, 콘택홀 에칭이 게이트(1b)를 개방시키므로 전기콘택이 형성될 수 있다. 동일한 프로세스 순서로, 부분적으로 필드옥사이드(8)상에 중첩되는 또는 완전히 필드옥사이드 위에 배치되는 콘택(7c)이 형성될 수도 있다. 기판에 대한 자기 정렬되지 않은 모든 콘택, 특히 n 도핑영역(2b)상의 콘택은 동시에 형성될 수 있다. 이 경우, 콘택 아래에는 패드가 없다. 더 이상의 금속증착 프로세스가 통상적인 바와같이(콘택홀을 채우거나 채우지 않고) 수행된다.
상기 방법이 유럽 특허 공개 제 543 158 호에 개시된 바와같이, 소위 BOSS 스트랩(Boron out-diffused surface strap)을 가진 메모리셀에 사용되는 것이 특히 바람직하다. 상기 스트랩은 DRAM 메모리셀에서 트랜지스터의 드레인 영역을 캐패시터 트렌치의 내부에 배치된 폴리실리콘 충전물에 연결시킨다. 이러한 BOSS 스트랩에 대한 제조방법에서는 대개 전술한 막 증착, 광학기술 및 그밖의 단계가 이미 수행된다. 본 발명에 따른 방법을 수행하기 위해, 하기 단계만이 추가된다 :
ㆍ BIPP 패드를 한정하기 위한 광학기술
ㆍ 주입
ㆍ 레지스트 스트리칭 프로세스
상기 단계는 유럽 특허 공개 제 543 158 호에 개시된 방법에서 폴리실리콘의 증착후 템퍼링전에 삽입된다. 더 이상의 세부사항은 상기 출원의 전체 내용을 참고할 수 있다.
BOSS 프로세스와 본 발명을 결합하면, 새로운 단계가 추가되지 않기 때문에, 기본 프로세스 수행의 방해 또는 변동(트랜지스터 데이타, 누설전류등)이 양호하게 배제된다는 장점이 있다. 특히, 주입된 붕소의 활성화를 위해 필요한 템퍼링이 BOSS 프로세스에 이미 포함되기 때문에, 온도부하가 변동되지 않는다. 따라서, 본 발명에 따른 프로세스의 사용시 기본프로세스를 새로이 최적화할 필요가 없다.
디자인에 있어서도, 본 발명에 따른 방법이 BOSS 프로세스와 간단히 그리고 중요하게 연결될 수 있다. BOSS 스트랩은 게이트에 대해 자기 정렬되는데, 그 이유는 게이트들 사이의 영역에서만 폴리실리콘이 붕소도핑된 기판에 대한(및 트렌치 충전물에 대한) 콘택내에 놓이며 여기에서만 외방확산에 의해 에칭에 저항하게 되기 때문이다. 따라서, 충분히 큰 BIPP 패드가 셀내로 통합되는 것이 매우 쉽게 이루어질 수 있다. 유일한 에지조건은 BIPP 패드가 콘택으로 부터 떨어진 게이트에지 위에 중첩되어서는 안된다는 것이다. 쉽게 추정할 수 있는 바와같이, 상기 에지조건은 충족될 수 있다. 특히, 통상적인 바와같이, 하한 전압 누설전류를 줄이기 위한 셀 트랜지스터가 디자인의 최소규정보다 훨씬 길때 충족될 수 있다. 이 경우, 문제가 되는 영역내의 게이트는 비교적 넓으며, 이것은 붕소주입된 폴리실리콘패드를 구체적으로 형성하기 위한 매우 큰 공간을 제공한다. 상세하게는 디자인에 있어서 하기 매칭이 이루어진다 :
ㆍ 경우에 따라 : 콘택 및 게이트 사이의 안전간격제거, 모든 평면을 줄어든 워드라인래스터에 매칭. 이 조치는 장소절약없이 프로세스 안전성만을 증가시키려고 할때는 불필요하다.
ㆍ 폴리실리콘아래 얇은 유전층을 구조화시키기 위한 마스크의 변동 : 비트라인 콘택의 영역내의 객구
ㆍ 붕소주입된 폴리실리콘패드의 형성
ㆍ 경우에 따라 : 프로세스 안정성 증가를 위해 콘택홀의 확대
ㆍ 경우에 따라 : 더이상의 장소절약을 위해 예컨대, 래스터회로내의 그 밖의 P 도핑 영역에도 본 발명에 따른 콘택의 사용.
Claims (11)
- 제 1 및 제 2 도전형의 도핑영역을 가진 반도체 기판에서 제 1 도전형의 제 1 도핑영역에 대한 콘택홀의 제조방법에 있어서, 적어도 기판의 표면에서 절연에지(12,13)에 의해 제한되는 제 1 도핑영역(2a)을 기판(10)에 형성하는 단계, 적어도 제 1 도핑영역(2a)을 덮지않고 제 2 도전형의 제 2 도핑영역(2b)을 덮는 확산 배리어층(3)을 형성하는 단계, 도핑되지 않는 실리콘층(4)을 전표면에 증착하는 단계, 콘택홀에 대한 영역에 확실하게 중첩되는 도핑영역(4c)을 주입에 의해 선택적으로 실리콘층(4)내에 형성하는 단계, 실리콘층(4)의 도핑되지 않은 부분을 도핑영역(4c)에 대해 선택적으로 제거하는 단계, 절연층(6)을 전 표면에 형성하는 단계, 절연층(6)내의 실리콘층(4)의 도핑영역(4c)에 대해 선택적으로 비등방성 에칭에 의해 콘택홀(7a)을 개방시키는 단계로 이루어지는 것을 특징으로 하는 도핑영역에 대한 콘택홀의 제조방법.
- 제 1항에 있어서, 기판(10)이 단결정 실리콘으로 이루어지는 것을 특징으로 하는 도핑영역에 대한 콘택홀의 제조방법.
- 제 1항 또는 2항에 있어서, 실리콘층(4)이 폴리실리콘으로 형성되는 것을 특징으로 하는 도핑영역에 대한 콘택홀의 제조방법.
- 제 1항 내지 3항중 어느 한 항에 있어서, 실리콘층(4)의 도핑되지 않은 부분이 습식화학 에칭에 의해 제거되는 것을 특징으로 하는 도핑영역에 대한 콘택홀의 제조방법.
- 제 1항 내지 4항중 어느 한 항에 있어서, 배리어층(3)이 실리콘 질화막으로 형성되는 것을 특징으로 하는 도핑영역에 대한 콘택홀의 제조방법.
- 제 1항 내지 5항중 어느 한 항에 있어서, 절연층(6)의 형성전에 배리어층(3)의 덮혀지지 않은 부분이 제거되는 것을 특징으로 하는 도핑영역에 대한 콘택홀의 제조방법.
- 제 1항 내지 6항중 어느 한 항에 있어서, 실리콘층(4)의 도핑영역(4c)이 P 도핑되고, 실리콘층(4)의 도핑되지 않은 부분이 칼륨-수산화물 용액에 의한 습식화학 에칭에 의해 제거되는 것을 특징으로 하는 도핑영역에 대한 콘택홀의 제조방법.
- 제 7항에 있어서, 실리콘층(4)의 도핑영역(4c)에 1019cm-3내지 1021cm-3의 붕소농도가 세트되는 것을 특징으로 하는 도핑영역에 대한 콘택홀의 제조방법.
- 제 1항 내지 8항 중 어느 한 항에 있어서, 기판(10)내의 도핑영역(2a)이 MOS 트랜지스터의 소오스-드레인 영역이고, 절연영역이 MOS 트랜지스터의 게이트 전극(1)의 절연에지(12) 및 (13)를 포함하는 것을 특징으로 하는 도핑영역에 대한 콘택홀의 제조방법.
- 제 9항에 있어서, 도핑영역(2a)에 대한 콘택홀(7a,7c)의 개구와 동시에 게이트전극(10)에 대한 또다른 콘택홀(7b)이 개방되는 것을 특징으로 하는 도핑영역에 대한 콘택홀의 제조방법.
- 제 9항 내지 10항 중 어느 한 항에 있어서, MOS 트랜지스터(1,2)가 메모리 캐패시터를 포함하는 메모리셀의 선택트랜지스터이고, 메모리 캐패시터의 한 전극이 도핑된 폴리실리콘 구조물을 통해 MOS 트랜지스터의 또다른 도핑영역에 접속되는 것을 특징으로 하는 도핑영역에 대한 콘택홀의 제조방법.
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