KR100281346B1 - 도핑된 영역내 비아 홀 제조방법 - Google Patents

도핑된 영역내 비아 홀 제조방법 Download PDF

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Abstract

본 발명은 도프드 영역에 대해 비아 홀을 제조하는 방법에 관한 것이다.
도프드 영역(2)은 기판(1)내에서 적어도 기판(1)의 표면에서 절연영역(5)에 의해 제한되는 방식으로 형성된다. 언도프드 실리콘 영역(6)은 표면에 넓게 증착된다. 비아홀(10)을 위한 영역에 중첩되게 되는 도프드 영역(61)은 실리콘층(6) 내에서 선택적으로 형성된다. 실리콘층(6)의 언도프드부는 도프드영역(61)에 대해서 선택적으로 제거된다. 절연층(9)은 표면에 넓게 형성되며, 비아홀(10)은 실리콘층(6)의 도프드 영역(61)에 대해 선택적으로 이방성 에칭에 의해 이러한 절연층(9)에서 개방된다. 상기 방법은 셀 영역에서 p-채널 MOSFET 를 갖는 DRAM 내 공간절약 비트라인 접촉의 제조에 적합하다.

Description

도핑된 영역내 비아 홀 제조방법
제1도는 MOS 트랜지스터가 제조되며 그 표면에 실리콘층이 형성되는 기판을 나타내며,
제2도는 실리콘층의 선택적 도핑을 나타내며,
제3도는 비아 홀 영역(4)을 중첩시키는 실리콘층의 도핑된 영역을 도시하며,
제4도는 절연층내에 비아 홀을 도시한다.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 기판 2, 61 : 도핑된 영역
3 : 게이트 전극 4 : 절연 커버층
5 : 절연영역 6 : 실리콘층
7 : 마스크 9 : 절연층
10 : 비아 홀
집적회로의 제조에서, 소자들간을 연결시키는 적어도 하나의 배선 레벨은 개별 소자, 보통 MOS 트랜지스터의 패브리케이션(fabrication) 후에 형성된다.
이와 같은 목적을 위해, 종래 기술에서는 보통 첨가물을 갖는 실리콘 산화물로 형성되는 비교적 두꺼운 절연층이 증착된다. 비아 홀은 이 절연층을 통해서 이방적으로 토레지스트 마스크를 사용하여 수직의 우선 방향으로 상기 소자의 접촉 영역까지 하부로 에치된다. 접촉되는 영역중에는 트랜지스터의 게이트 또는 도핑된 영역이 있다. 금속이 증착되는데, 예를들면 AlSiCu 합금이 있다. 상기 금속은 비아 홀을 매입하여 절연층의 표면에서 연속층을 형성한다. 이 연속 층은 배선 레벨을 완결하기 위해서 제조된다.
이러한 공정 순서에서, 비아 홀은 간격(clearance) 거리가 비아 홀의 위치와 기판의 표면상에 또는 그 내부의 이웃하는 도전 영역 사이에서 각각 보장되도록 배치되어야 한다. 특히, MOS 트랜지스터의 도핑된 영역에 접촉될때, 이웃하는 게이트 전극까지의 간격 거리는 단락을 방지하도록 보장되어야 한다. 이러한 간격 거리는 필요한 공정 및 정렬 오차를 확실히 없앨 정도의 치수가 되어야 한다. 이러한 간격 거리는 극도로 높은 패킹 밀도, 예를들면 DRAM과 같은 밀도를 갖는 소형화된 집적 회로에서 특히 고집적화를 방해하는 간격 손실을 야기한다.
이러한 단점을 피하기 위한 방법이 문헌에 공지되어 있다.
1987년 기술 다이제스트, 93면 VLSI 기술에 관한 심포지움에서 케이. 에이취.쿠에스터스(Kuesters) 등은, 두꺼운 절연층의 증착전에, 게이트 전극이 절연 커버층과 절연 측벽 커버링 즉 스페이서로 에워싸이는 것을 발표하였다. 다음, 실리콘 질화물과 같은 박형 보조층이 증착된다. 이 후에, 상기 비아 홀이 개방되는 두꺼운 절연층이 증착된다. 따라서, 상기 보조층은 에치 스톱으로 작용한다. 상기 개방된 비아 홀내의 보조층은 기판에 대하여 그리고 게이트 전극을 에워싸는 절연물에 대해서 대체로 선택적으로 에치되어 버린다. 이러한 방식으로 상기 비아 홀은 게이트 전극에 대해 중첩되어 배치될 수 있다. 게이트 전극을 에워싸는 절연물, 보통은 실리콘 산화물에 대해 실리콘 질화물의 높은 에칭 선택도가 이러한 방법에서 요구된다.
1988년 ESSDERC, 저널 드 피지크, 503면, 케이. 에이취, 쿠에스터 등에 의해서 발표된 또다른 방법은, 실리콘 질화물 대 산화물의 주어진 적당한 에칭 선택도를 사용하게 된다. 이러한 방법에서, 박형 폴리실리콘 층이 실리콘 질화물의 보조층상에 부가적으로 증착된다. 상기 비아 홀이 두꺼운 절연층을 통해서 에치된 후, 얇은 폴리실리콘 층이 그 안의 에치 스톱으로서 작용하여 상기 폴리실리콘이 실리콘 질화물에 대해 먼저 선택적으로 에치되며 상기 실리콘 질화물은 기판에 대해 선택적으로 에치된다.
접촉 영역 밖에서, 상기 절연층하에 남아 있는 폴리실리콘 층은 O2분위기내에서 적당히 열처리하므로 후에 산화된다. 이러한 공정단계는 극도로 복잡하다.
비아 홀 영역내에서 완전히 제거되어야 하는 보조층이 공지된 두가지 방법에서 모두 사용된다. 상기 두가지 공지된 방법에서 기판, 소스/드레인 영역 내의 도핑된 영역과 폴리실리콘의 게이트 전극에 비아 홀을 동시에 개방시키는 것은 근본적으로 불가능하다. 게이트 전극에 대한 비아 홀은 실리콘 질화물 에칭후에 개방되어야 한다.
본 발명은 도핑된 영역에 비아 홀을 형성하는 또다른 방법을 특정하는 문제에 기초해 있는데, 이 방법은 접촉 영역내 보조 층의 제거를 방지하며 소스/드레인 영역 및 게이트 전극에 대한 비아 홀을 동시에 개방하는데 특히 적합하다.
이러한 문제는 청구범위 제 1항, 즉, 도핑된 영역이 기판에서 적어도 기판의 표면이 절연 영역에 의해 제한되도록 발생되며, 도핑된 실리콘 층이 증착된 표면 넓이이며, 비아 홀에 대한 영역을 중첩시키게 되는 도핑된 영역은 실리콘 층내에서 선택적으로 발생되며, 실리콘 층의 비도핑된 부분은 도핑된 영역에 대해 선택적으로 제거되며, 절연층은 표면에서 넓게 발생되며, 상기 비아 홀은 실리콘층의 도프된 영역에 대해 선택적으로 이방성 에칭에 의해 절연층내에서 개방되는 방법으로 본 발명에 따라서 해결된다. 본 발명의 또다른 발전 형태들이 다른 청구항들에 기술되어 있다.
본 발명의 방법은 비도핑된 실리콘이 도핑된 실리콘에 대해 선택적으로 제거되는 사실을 이용한다. 예를들어 비정질인 비도핑된 실리콘 층은 마스크상에 이온 주입과 같은 것에 의해 후에 접촉을 이루는 영역내에 선택적으로 도프된다. 결국, 실리콘층의 비도핑된 부분은 도핑된 영역에 대해 선택적으로 제거된다. 절연층이 표면상에서 넓게 형성되며 여기에 비아 홀이 이방성 에칭에 의해 실리콘 층의 도핑된 영역에 대해 선택적으로 개방된다. 따라서 실리콘층의 도핑된 영역은 에치 스톱으로 작용한다. 보조층으로서 도입된 실리콘 층은 비아 홀의 영역에서 더 이상 제거될 필요가 없다.
상기 실리콘 층은 적어도 도핑된 영역내에서 폴리실리콘으로 구성되는 것이 특히 유리하다. 왜냐하면, 절연층에 보통 실질적으로 포함되는 실리콘 산화물이 폴리실리콘에 대해 높은 선택도를 갖고 에치될 수 있기 때문이다.
종래 기술에서 요구된 실리콘 층의 복잡한, 차후의 산화공정이 제거된다. 왜냐하면, 상기 비아 홀 밖의 실리콘층의 비도핑된 부분이 제거되기 때문이다.
접촉되는 도핑된 영역 표면의 높은 도전성을 갖는 연장된 접촉 영역은 실리콘층의 도핑된 영역내에 높은 도핑을 설정하므로 존재하게 된다. 비아 홀을 금속 매입함에 의해 형성된 접촉부에 대한 낮은 접속 저항이 그 결과로서 얻어질 수 있다.
상기 방법은 폴리실리콘 전극의 게이트에 비아 홀의 동시 개방을 가능하게 한다. 게이트 전극의 절연 커버층과 절연층은 근본적으로 실리콘 산화물로 구성되며, 따라서, 게이트 전극의 폴리실리콘은 게이트 전극의 영역내에서 에칭되는 비아 홀내의 에치 스톱으로 작용하며, 실리콘층의 도핑된 영역은 도핑된 영역 내에서 에치 스톱으로 작용한다.
본 발명은 이하의 실시예 및 도면을 참조하여 더 상세히 설명된다.
도핑된 영역(2)은, 예를들어 단결정 실리콘으로 이루어진 기판(1)에 배치된다. 예를들어 도핑된 영역(2)은 MOS 트랜지스터의 소스 또는 드레인 영역이다. 예를들어 그것은 p-도프된다.
도핑된 폴리실리콘의 게이트 전극(3)은 소스 및 드레인으로 작용하는 두 개의 도프된 영역(2) 사이에서 기판(1)의 표면에 장치된다. 게이트 전극(3)에는 예를들어 SiO2로 된 절연 커버층(4)이 제공된다. 예를들어서 SiO2로 형성되는 스페이서(5)는 게이트전극(3)과 절연 커버층(4)의 측벽에 배치된다.
실리콘층(6)은 표면에 넓게 퍼져 형성되며, 이 실리콘층(6)은 도핑된 영역(2)의 노출된 표면과 절연층(4) 및 스페이서(5)의 표면을 덮는다. 상기 실리콘층(6)은 비정질 또는 다결정으로 증착된다. 실리콘 층(6)은 도핑되지 않는다(제 1도 참조).
포토레지스트 마스크(7)는 차후의 비아 홀 영역과 중첩되는 실리콘층(6)의 영역을 덮지않도록 형성된다. 이온주입 마스크로서 포토레지스트 마스크(7)를 사용하며, 실리콘층의 도핑된 영역(61)은 화살표(8)로 표시된 바와 같이 보론과 같은 것으로 주입되어 형성된다. 예를들어, 상기 이온주입은 10KeV의 이온에너지와 1015cm-2의 입자 밀도로 수행된다(제 2도 참조).
포토레지스트 마스크(7)를 제거한 후에, 실리콘층(6)의 비도핑된 부분은, 포타슘하이드록사이드 용액으로 선택적, 습식-화학 에칭에 의해 도핑된 영역(61)에 대해 선택적으로 제거된다(제 3도 참조).
실질적으로 SiO2로 형성되는 절연층(9)을 표면에 넓게 도포한 후에, 비아 홀(10)은 에칭 마스크로서 또다른 포토레지스트 마스크(도시되지 않음)를 사용하여 예를들어 CF6와 같은 것으로 반응성 이온 에칭에 의해 개구된다(제 4도 참조).
게이트 전극에 대한 비아 홀이 동일한 공정에서 개구되는 경우에는, 실리콘층의 도프된 영역이 게이트 전극에 대한 비아 홀의 영역과 중첩하지 않음을 확인하는데 주의를 요한다. 게이트 전극에 대한 비아 홀은 절연층을 통해서 그리고 절연 커버층을 통해서 개구된다.

Claims (7)

  1. MOS 트랜지스터의 소스/드레인 영역 상의 절연층에 비아 홀을 형성하는 방법에 있어서, 두 개의 소스/드레인 영역들(2)과, 절연 측벽 커버링(5) 및 절연 커버링 층(4)이 제공되어 있는 게이트 전극(3)이 기판(1) 상의 상기 MOS 트랜지스터에 형성되는 단계; 비도핑된 실리콘 층(6)이 전체 면적 상에 증착되는 단계; 마스크(7)를 이용하여 상기 실리콘 층(6)에 이온주입을 이용하여 상기 두 개의 소스/드레인 영역들중 적어도 하나 상에, 차후에 형성될 상기 비아홀(10)의 상기 영역 상에 신뢰성 있게 연장되는 도핑된 영역(61)을 형성하는 단계; 상기 실리콘 층(6)의 비도핑된 부분이 상기 도핑된 영역(61)에 대하여 선택적으로 제거되는 단계; 절연층(9)이 전체 면적에 형성되는 단계; 및 상기 실리콘 층(6)의 상기 도핑된 영역(61)에 대하여 선택적으로 상기 절연층을 이방성 에칭함에 의해 상기 비아 홀(10)이 상기 절연층(9)에 개구되는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 소스/드레인 영역 상의 절연층의 비아 홀 형성 방법.
  2. 제1항에 있어서, 상기 기판(1)은 단결정 실리콘으로 형성되는 것을 특징으로 하는 MOS 트랜지스터 소스/드레인 영역 상의 절연층의 비아 홀 형성 방법.
  3. 제1항 또는 제2항에 있어서, 상기 실리콘층(6)은 비정질 실리콘으로 생성되는 것을 특징으로 하는 MOS 트랜지스터의 소스/드레인 영역 상의 절연층의 비아 홀 형성 방법.
  4. 제1항 또는 제2항에 있어서, 상기 실리콘층(6)의 비도핑된 부분은 습식-화학 에칭에 의해서 제거되는 것을 특징으로 하는 MOS 트랜지스터의 소스/드레인 영역 상의 절연층의 비아 홀 형성 방법.
  5. 제1항 또는 제2항에 있어서, 상기 기판(1)의 상기 소스/드레인 영역들(2)은 p 도프되며, 상기 실리콘 층의 상기 도핑된 영역(61)이 p 도프되며, 상기 실리콘(6)의 상기 비도핑된 부분은 포타슘 하이드록사이드 용액으로 습식-화학 에칭에 의해 제거되며, 상기 절연 측벽 커버링(5) 및 상기 절연 커버층(4)이 실리콘 산화물로 형성되는 것을 특징으로 하는 MOS 트랜지스터의 소스/드레인 영역 상의 절연층의 비아 홀 형성 방법.
  6. 제5항에 있어서, 1018cm-3내지 1020cm-3의 농도의 보론이 상기 실리콘층(6)의 상기 도핑된 영역(61)에 설정되는 것을 특징으로 하는 MOS 트랜지스터의 소스/드레인 영역 상의 절연층의 비아 홀 형성 방법.
  7. 제5항에 있어서, 상기 비아 홀(10)이 개구된 상기 절연층(9)은 SiO2를 포함하며, 상기 게이트 전극(3)에 대한 또다른 비아 홀이 상기 도핑된 영역(2)에 대한 상기 비아 홀(10)의 개구되는 것과 동시에 개구되는 것을 특징으로 하는 MOS 트랜지스터의 소스/드레인 영역 상의 절연층의 비아 홀 형성 방법.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62245653A (ja) * 1986-04-18 1987-10-26 Toshiba Corp 半導体装置の製造方法
US4735916A (en) * 1986-07-09 1988-04-05 Hitachi, Ltd. Method of fabricating bipolar transistors and insulated gate field effect transistors having doped polycrystalline silicon conductors

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