JPS62245653A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体装置の製造方法に関するもので、特
に配線層と配線取り出し口との自己整合的分離技術（Ｓ
ＡＣ技術）に係わるものである。

（従来の技術） 従来、両側あるいは四方を配線層で囲まれた半導体基板
中の拡散層上に上層配線とのコンタクトを形成する場合
には、第２図に示すようにしている。すなわち、半導体
基板１１上にゲート酸化膜を介してゲート電１１（半導
体多結晶層）１２１゜１２２を形成し、これらのゲート
電極１２１　、１２２をマスクにして不純物のイオン注
入を行ない、ソースあるいはドレイン領域（拡散１領［
）１３１〜１３３を形成する。次に、上記半導体基板１
１上に層間絶縁膜１４を形成した後、この層間絶縁膜１
４にコンタクトホール１５を開孔する。そして、上記層
間絶縁膜１４上およびコンタクトホール１５内に配線層
を形成し、パターニングを行なって上層配１ＩＡ１６を
形成する。

ところで、上記層間絶縁膜１４に上層配線１６と下層配
線（拡散層領域１３２）とを接続するためのコンタクト
ホール１５を開孔する際には、マスクずれ等による位置
ずれを考應して、コンタクトホール１５をゲート電極１
２１　、１２２と所定の距離ΔＬ１゜ΔＬ２だけ離さな
ければならない。この距離ΔＬｉ、ΔＬ２は、各層の加
工精度とアライメント精度とによって決定され、回路の
高集積化に取って大きな妨げとなる。

また、上記コンタクトホール１５を介して上層配線１６
と拡散層領域１３２とのコンタクトを取る際、コンタク
トのアスペクト比（縦方向膜厚／コンタクトサイズ）が
大きくなるにつれてコンタクトホール１５の側壁の配置
１１１１！厚が減少するとともに、上層配線１６上にさ
らに層間絶縁膜を堆積する時にボイドが発生しやすくな
る等、配線の信頼性が低下する問題がある。

（発明が解決しようとする問題点） 上述したように、従来の半導体装置の製造方法では、上
層配線と下層の拡散層とのコンタクトを取る際に、マス
クずれ等の誤差を予め見込んでコンタクトホールと半導
体基板上の配線層との間の距離を設定するため高集積化
が困難であり、配線の信頼性も低い欠点がある。

従って、この発明の目的は、配線層間の絶縁を自己整合
的に実現でき、且つ配線の信頼性を向上させることがで
きる半導体装置の製造方法を提供することにある。

［発明の構成］ （問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、半導体
基板上に第１の配線を形成するとともに半導体基板中に
拡散層を形成し、上記第１のＩｉ！線上およびその側壁
に絶縁膜を形成した後、上記拡散層上に選択的に導電層
を形成する。次に、上記半導体基板上に層間絶縁膜を形
成し、上記導電層上の層間絶縁膜に配線取り出し用のコ
ンタクトホールを開孔する。そして、上記コンタクトホ
ールの中の導電層上に減圧選択エピタキシャル成長技術
を用いてシリコン層を成長形成し、このシリコン層上に
第２の配線を形成するようにしている。これによって、
上記第１の配線上およびその側壁に形成した絶縁膜によ
って自己整合的に導電層と拡散層とを接続し、コンタク
トホールの中の上記導電層上にシリコンを成長させてコ
ンタクトホールを埋め込むことにより上層の第２の配線
を平坦化させ、半導体基板中の拡散層と第２の配線とを
接続している。

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図（ａ）〜（Ｇ）は、この発明による半導体
装置の製造工程を順次示すもので、まず（ａ）図に示す
ように、半導体（シリコン）基板１７上に素子分離用の
フィールド酸化膜１８を形成して能動素子領域を形成す
るとともに、ゲート酸化膜としての薄い酸化４１１９を
形成する。次に、上記フィールド酸化＃１１８および薄
い酸化膜１９上に多結晶シリコン＠２０．　、２０２　
　（あるい１ま金属シリサイド層）を３０００〜４００
０人堆積形成し、この多結晶シリコン層２０１　、２０
２上に５ｉｉＮ＋膜２１．　、２１２　　（膜厚５００
人）を形成する。そして、ＲＩＥによる選択エツチング
を行なってゲート電極２２１．２２２を形成する。次に
、これらのゲート電極２２．　、２２２をマスクにして
上記半導体基板１１に不純物のイオン注入を行ない、（
ｂ）図に示すようなソースあるいはドレイン領域として
の拡散層領域２３１〜２３３を形成する。次に、上述し
た工程でＭＯ８型電界効果トランジスタが形成された半
導体基体上にＣｖＤ−８１０２膜を２０００〜３０００
人堆積させ、ＲＩＥにより選択除去を行なって、（Ｃ）
図に示すようにゲート電極２２１　、２２２の側壁部に
のみ上記ＣＶＤ・５ｉ０２膜２４１〜２４４を残存させ
る。この時、ＲＩＥのガス条件は、ＳＩ３Ｎ４膜２１ｔ
　、　２１２と選択比を有するＣＶＤ−８Ｉ０２膜エツ
チングガスを用いる。その後、（ｄ）図に示すように、
半導体基体上に膜厚が例えば７００〜１０００人の多結
晶シリコンｍ２５を堆積形成して拡散層２３２と直接接
触させ、導電性を得るためにリンＰあるいはヒ素Ａｓイ
オンを加速電圧５０〜６０ＫｅＶでドーズ１５ｘ１０１
　’　ｃｍ４程度注入した後パターニングする。次に、
（１Ｂ）図に示すように、上６一 記半導体基体上に層間絶縁膜としてＣＶＤ・５１０２膜
２６およびＢＰＳＧ膜２７を約８０００人程度（例えば
ＣＶＤ−８ｉＯ２膜２６：２０００人、ＢＰＳＧ膜２７
：６０００人）堆積形成する。次に、（ｆ）図に示すよ
うに、多結晶シリコン膜２５上の上記ＣＶＤ−８ｉ　０
２１１２６およびＢＰＳＧＩＩ２７にコンタクトホール
２８を開孔し、このコンタクトホール２８内に、圧力的
７　Ｑ　ｔｏｒｒ、測度９００℃の減圧選択エピタキシ
ャル成長技術（ＳＥＧ技術）を用いて選択的にシリコン
１ｉ１２９を成長形成する。この成長技術には、５ｉＨ
２Ｃり２／ＨＣｆｉの流量比を約１／３とし、Ｈ２（１
００ρ／１ｎ）をキャリアガスとして用いる。なお、キ
ャリアガスには、例えばＰＨ３を含ませることによりシ
リコン層２９に不純物を添加して導電性を高める。この
時のシリコン＠２９の成長膜厚は、コンタクトホール２
８がほぼ埋まる程度とする。次に、上層配線層（例えば
アルミニウムＡβ、タングステンＷ）を形成し、パター
ニングを行なって（０）図に示すような上層配置９３０
を得る。これによって、拡散層２３３は、多結晶シリコ
ン膜２５およびシリコン層２９を介して上層配線３０に
接続される。

このような製造方法によれば、配ｌｉ！（ゲート電極２
２．　、２２２　）とコンタクト部の距離をゲート電極
２２．　、２２２の側壁部に残存させたＣＶＤ・ＳｉＯ
２膜２４２　、２４３の幅Δ２２．Δり３に設定できる
。すなわち、自己整合的に配線とコンタクト部の位置が
決定できる。従って、マスク合わせの時のずれ等を考慮
する必要がなく、回路の高集積化が図れる。また、コン
タクトホール２８内にシリコン層２９を埋め込んだ状態
で上層配線３０を形成するので、コンタクトホール２８
の側壁の配線層膜厚が薄くなることがなく、上層配線上
に１ＩｆＪ絶縁膜を堆積する時にボイドが発生すること
もない。

［発明の効果］ 以上説明したようにこの発明によれば、配線層間の絶縁
を自己整合的に実現でき、且つ配線の信頼性を向上させ
ることができる半導体装置の製造方法が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半導体装置の製造
方法について説明するための図、第２図は従来の半導体
装置の製造方法について説明するための図である。 １７・・・半導体基板、２２１．２２２・・・ゲート電
極（第１の配線）　、２３．〜２３３・・・拡散層、２
１１　、２１２　。 ２４１〜２４４・・・絶縁膜、２５・・・多結晶シリコ
ン膜（導電層）　、２６．２７・・・層間絶縁膜、２８
・・・コンタクトホール、２９・・・シリコン層、３０
・・・第２の配線。

Claims (1)

【特許請求の範囲】
1. 半導体基板上に第１の配線を形成するとともに半導体基
   板中に拡散層を形成する工程と、上記第１の配線上およ
   びその側壁に絶縁膜を形成する工程と、上記拡散層上に
   選択的に導電層を形成する工程と、上記半導体基板上に
   層間絶縁膜を形成する工程と、上記導電層上の上記層間
   絶縁膜に配線取り出し用のコンタクトホールを開孔する
   工程と、減圧選択エピタキシャル成長技術を用いて上記
   コンタクトホールの中の導電層上にシリコン層を成長形
   成する工程と、上記減圧選択エピタキシャル成長技術に
   よって成長されたシリコン層上に第２の配線を形成する
   工程とを具備することを特徴とする半導体装置の製造方
   法。