JPS60171761A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に１、ＣＭ　Ｉ　Ｓ（Ｃｏｍ−ｐ
ｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　■ｎ５ｕｌａｔｏｒ
　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＦｉｅｌｄ　Ｅｆｆｅｃ
ｔ　Ｔｒａｎｓｉｓｔｏｒ　）を備えた半導体集積回路
装置に適用して有効な技術に関するものである。

〔背景技術〕

ＣＭＩ　Ｓを備えた半導体集積回路装置は、ＣＭＩｓに
よって構成される寄生バイポーラトランジスタによるラ
ッチアップ現象を防止することが技術的課題の一つとさ
れている。一般的には、前記ラッチアップ現象を防止す
るために、ＣＭＩＳを構成するｐチャンネｙＭＩｓＦＥ
Ｔとｎチャンネ／Ｌ−ＭＩＳＦＥＴとを、Ｌ　ＯＣＯＳ
　（Ｌｏｃａｌ　０ｘｉ−ｄａｔｉｏｎ　ｏｆ　５ｉｌ
ｉｃｏｎ）技術による分離絶縁膜を介して７〜８〔μ毒
〕程度の充分な距離で離隔している。しかしながら、こ
のような方法では、分離領域に要する面積が増大し、半
導体集積回路装置の高集積化の妨げとなる。

七こで、トレンチと称する深い溝とその内部に埋め込ま
れる絶縁膜とによって分離領域を形成し、それに要する
面積を縮小することが可能な技術が提案されている（日
経エレクトロニクス、１９８２年６月２１日号、Ｐ、１
４６乃至Ｐ、１５１　）。これは、その幅が１〔μ毒〕
、深さが５〔μ惧〕程度の寸法を有する溝を用いたもの
であり、前記分離絶縁膜のように平面的に充分な距離を
もった横長の分離領域に代えて、半導体基板の深さ方向
に充分な距離をとった縦長の分離領域を用いるものであ
る。

しかしながら、本発明者の検討によると、この提案方法
には、次のような問題点があることが判明した。

（１）トレンチ構造を形成した後でウェル領域への不純
物の導入を行なうため、ウェル領域の形成がセルファラ
インでできず、余分なマスク工程が必要となる。

（２）分離領域の溝幅はホ）　ＩＪソグラフイ技術で規
定されてしまい、その下限はたとえば０．８μｍ程度で
ある。

〔発明の目的〕

本発明の目的は、ＣＭＩＳを備えた半導体集積回路装置
において、ウェル分離領域に要する面積を縮小すること
が可能な技術手段を提供することにある。

本発明の他の目的は、ＣＭＩＳを備えた半導体集積回路
装置において、ＣＭＩＳを構成するウェル領域に対して
分離領域をセルファラインで構成することが可能な技術
手段を提供することにある。

本発明の他の目的は、ＣＭＩ　Ｓを備えた半導体集積回
路装置において、高集積化が可能な技術手段を提供する
ことにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面によって明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、半導体基体の一面のうちウェルと境界となる
べき部分に急峻な段差を持つ第１の絶縁膜上に形成した
第２の絶縁膜の前記段差部を選択的にエツチング除去し
開口部を形成した後に核間口部から前記第１の絶縁膜を
エツチングし、前記段差部に沿った幅のきわめて細い開
口部を形成する。前記第２の絶縁膜をエツチング除去し
た後に前記第１の絶縁膜をマスクに前記半導体基体につ
エル分離用の深い溝を形成するものである。これにより
ウェルに対してセルファラインでウェル分離用の溝を形
成することができる。

以下、本発明の構成について、実施例とともに説明する
。

なお、全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。

〔実施例Ｉ〕

第１図（５）乃至第１図（、］）は、本発明の実施例Ｉ
の具体的な製造方法を説明するための各製造工程におけ
るＣＭＩ　Ｓを備えた半導体集積回路装置の要部断面図
である。

まず、シリコン単結晶からなるｎ型の半導体基板１を用
意し、その主面上部に絶縁膜２を形成する。これは、例
えば、熱酸化技術またはＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖ
ａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ　）技術による酸化
シリコン膜を用い、その膜厚な１〔μｍ〕程度に形成す
ればよい。そして、第１図（２）に示すように、ｐ型の
ウェル領域が形成されるべき領域の絶縁膜２を選択的に
除去し、耐不純物導入のためのマスクを形成する。絶縁
膜２の選択的に除去された部分における段差形状は後述
する絶縁膜の該段差部における選択エツチングを容易な
らしめるよう急１唆（略垂直または逆台形状）にするこ
とが望ましい。そのためには絶縁膜２のエツチングに例
えば指向性の優れた反応性イオンエツチングを用いると
良い。

第１図（４）に示す工程の後に、前記絶縁膜２の選択的
に除去された部分を主体とし、その部分に絶縁膜３を形
成する。これは、例えば、熱酸化技術またはＣＶＤ技術
による酸化シリコン膜を用い、後述する溝の形成のため
の耐エツチングマスクを構成し得るように、その膜厚を
３０００（Ａ）程度にすればよい。この後、第１図０に
示すように、前記絶縁膜２を耐不純物導入のためのマス
クとして用い、絶縁膜３を介した半導体基板１主面部に
ｐ型のウェル領域形成のための不純物４を選択的に導入
する。これは、例えば、ボロンイオンを用い、イオン注
入技術によって導入すればよい。また、不純物４は、絶
縁膜３の形成前に導入してもよい。

第１図■に示す工程の後に、第１図（ｑに示すように、
絶縁膜２，３上面部に被着させて絶縁膜５を形成する。

これは、例えば、プラズマＣＶＤ技術による窒化シリコ
ン膜を用い、後述する絶縁膜２．３の選択的なエツチン
グに対処できるように、その膜厚な１［μｍ］程度にす
ればよい。

第１図（Ｑに示す工程の後に、第１図０に示すように、
絶縁膜２，３によって構成される急１唆な段差部におけ
る絶縁膜５を選択的に除去し、開口部６を形成する。こ
れは、急峻な段差部における絶縁膜５の膜質がその平坦
部よりも悪いことを利用したものであり、例えばフッ酸
系のウェットエツチングまたは四弗化炭素（ＣＦ４）系
の等方性プラズマエツチングによって、１０：工程度の
エツチング速度差を得ることができる。絶縁膜５は、こ
のような性質を具備するものであればよく、窒化シリコ
ン膜に限定されるものではない。

第１図０に示す工程の後に、第１図■に示すように、開
口部６において露出されている絶縁膜２゜３を選択的に
除去し、開口部７を形成する。これは、例えば、フッ酸
系のウェットエツチングを用いればよい。絶縁膜２，３
を酸化シリコン膜、絶縁膜５をプラズマＣＶＤ法による
窒化シリコン膜とした場合において、６：工程度のエツ
チング速度差を得ることができる。

第１図■に示す工程の後に、第１図■に示すように、絶
縁膜５を選択的に除去し、後述するｐ型のウェル領域の
側部にそれに対してセルファラインで形成される溝を形
成するだめのマスク（絶縁膜２，３）が、第１装置に示
す絶縁膜２によるマスクに対してセルファラインで形成
される。これは、例えば、熱リン酸によってエツチング
すればよい。そして、開口部７０寸法、すなわち、後述
する溝幅寸法は、その形成のためのエツチング制御によ
って容易に設定することができ、例えば、０．５〔μｍ
〕程度に形成することができる。

第１図０に示す工程の後に、第１図０に示すように、絶
縁膜２，３を耐エツチングのためのマスクとして用い、
後述するｐｍのウェル領域の側部な囲むように、半導体
基板１の主面部に溝８を形成する。これは、例えば、指
向性の良好な反応性イオンエツチングを用い、後述する
ｐ型のウェル領域よりも深くその深さを５〔μ情〕程度
、その溝幅を０．５〔μｍ〕程度にすればよい。この溝
８は、ＣＭＩＳによって構成される寄生バイポーラトラ
ンジスタによるラッチアップ現象を防止するためのもの
であり、半導体基板１の深さ方向に充分な距離をとった
縦長の分離領域を構成するためのものである。

第１図０に示す工程の後に、前記不純物４に引き伸し拡
散を施し、第１図０に示すように、ｐ型のウェル領域９
を形成する。これは、例えば１１００〜１２００〔℃〕
程度の熱処理技術を用いればよい。

これによって、溝８は、ウェル領域９に対してセル７ア
ラインで形成されたことになる。従って、溝８を形成す
るためのマスク工程を低減することができるという作用
で半導体集積回路装置の集積度を向上することができる
。また、ホトリソグラフィ技術で規定されることなく、
溝８幅はエツチング制御によって規定されるので、素子
分離領域に要する面積を縮小し、半導体集積回路装置の
集積度を向上することができる。

第１図０に示す工程の後に、絶縁膜２，３を選択的に除
去する。そして、溝８に酸化シリコン等の絶縁物１０を
埋め込み、分離領域を構成する。

この後、通常の製造プロセスを用い、ＭＩＳＦＥＴのゲ
ート絶縁膜となる絶縁膜１１、その上部にゲート電極１
２、その両側部の半導体基板１主面部に一対のｐ＋型の
半導体領域１３およびウェル領域９主面部に一対のｎ＋
型の半導体領域１４をそれぞれ形成し、第１図（Ｉ）に
示すように、ｐチャンネ）ｖＭＩ　５ＦＥＴ　Ｑｐおよ
びｎチャ７ネＡ／ＭＩＳＦＥＴＱｎを形成する。また、
前記第１図０に示したウェル領域９は、絶縁物１０の埋
め込み後に形成してもよい。

第１図（Ｉ）　Ｉｃ示す工程の後に、全面に絶縁膜１５
を形成する。これは、例えば、グラスフローを施すこと
のできるフォスフオシリケードガラス膜を用いればよい
。そして、所定の半導体領域１３゜１４上部の絶縁膜１
１．１５を選択的に除去し、接続孔１６を形成する。こ
の後、第１図（Ｊ）に示すように、接続孔１６を介して
、所定の半導体領域１３．１４と電気的に接続するよう
に、配線１７を形成する。これは、例えば、スパッタ蒸
着技術によるアルミニウム膜を用いればよい。

これら、一連の製造工程によって、本実施例の半導体集
積回路装置は完成する。また、この後に、保護膜等の処
理工程を施してもよい。

なお、本実施例は、急１１２な段差部における絶縁膜５
の膜質の悪さを積極的に利用したものであり、本発明者
の検討によれば、その段差部における段差高さが、０．
７〜１．０〔μｍ）程度あれば充分である。

〔実施例■〕

第２図面乃至第２図（Ｉ）は、本発明の実施例Ｈの具体
的な製造方法を説明するための各製造工程におけるＣＭ
ＩＳを備えた半導体集積回路装置の要部断面図である。

前記実施例Ｉは、ｐ型のウェル領域を形成する所謂片ウ
ェル方式について説明したが、本実施例は、ｐチャンネ
ルＭＩＳＦＥＴとｎチャンネルＭＩＳＦＥＴとのそれぞ
れの特性を最適化するために、ｐ型のウェル領域とｎＭ
ｌのウェル領域とを形成する両ウェル方式について説明
する。

まず、ウェル領域より濃度の低いｎ−型の半導体基板２
０を用意し、第２図面に示すように、その主面部にｎ型
のウェル領域形成のだめの不純物１８を導入する。これ
は、例えば、リンイオンを用い、イオン注入技術によっ
て導入すればよい。

また、不純物１８の導入は、半導体基板２０主面上部に
熱酸化技術による絶縁膜を形成し、それを介して導入し
てもよい。

第２図面に示す工程の後に、半導体基板２０主面上部に
絶縁膜２人を形成する。これは、例えば、８００〜９０
０〔℃〕程度の高温度および１．０　（ｔｏ、ｒ）程度
の低圧力のＣＶＤ技術による酸化シリコン膜を用い、そ
の膜厚を１〔μｍ〕程度に形成すればよい。この酸化シ
リコン膜は、熱酸化技術による酸化シリコン膜に比べ、
半導体基板２０に導入した不純物１８を吸収しにくいと
いう利点がある。そして、第２図■に示すように、ｐ型
のウェル領域が形成されるべき領域の絶縁膜２人を選択
的に除去し、さらに、不純物１８が導入された部分の半
導体基板２０主面部を選択的に除去する。絶縁膜２人の
除去は、その部分において急峻な段差部を構成し得るよ
うに、例えば指向性の優れた反応性イオンエツチングを
用い、半導体基板２０主面部の除去は、ウェットエツチ
ングまたはドライエツチングを用いればよい。

第２図０に示す工程の後に、絶縁膜２人およびそれが露
出された半導体基板２０主面上部に絶縁膜３Ａを形成す
る。これは、例えば、高温度および低圧力のＣＶＤ技術
による酸化シリコン膜を用い、後述する溝の形成のため
の耐エツチングマスクを構成し７得るように、その膜厚
を３０００　［Ａ）程度に形成すればよい。また、絶縁
膜３Ａは、熱酸化技術による酸化シリコン膜であっても
よい。

この後、第２図（Ｑに示すように、前記不純物１８が除
去された部分において、絶縁膜３Ａを介した半導体基板
２０主面部に、ｐ型のウェル領域形成のための不純物４
を選択的に導入する。不純物１８が除去された部分以外
の部分は、絶縁膜２人が充分に厚いために、不純物４が
導入されないようになっている。また、不純物４は、絶
縁膜３Ａの形成前に導入してもよい。

第２図（Ｑに示す工程の後に、１０００　［’Ｃ］程度
の高温熱処理工程（デンシファイ）を施し、絶縁膜２Ａ
、３Ａによって構成される絶縁膜３Ｂおよび絶縁膜３Ａ
によって構成される絶縁膜３Ｃを形成する。これは、後
述する絶縁膜５とのエツチング速度差を充分に得るため
のものである。この後、前記実施例■と同様にして、第
２図０に示すように、絶縁膜３Ｂ、３Ｃ上面部に被着さ
せて絶縁膜５を形成する。

第２図０に示す工程の後に、前記実施例■と同様にして
、第２図■に示すように、開口部６，７を形成し、第２
図０に示すように、絶縁膜５を除去した後に溝８を形成
する。

第２図（ト）に示す工程の後に、前記不純物４，１８に
引き伸し拡散を施し、第２図０に示すように、ｐ型のウ
ェル領域９およびｎ型のウェル領域１９を形成する。

第２図０に示す工程の後に、絶縁膜３Ｂ　、　３Ｃを選
択的に除去する。そして、溝８に絶縁物１０を埋め込み
、実施例Ｉと同様にして、第２図０に示すように、絶縁
膜１１．ゲート電極１２．その両側部のｎ型のウェル領
域１９主面部に一対のｐ＋型の半導体領域１３およびｐ
型のウェル領域９主面部に一対のｎ＋型の半導体領域１
４を形成する。

第２図σ４に示す工程の後に、前記実施例■と同様にし
て、第２図（Ｉ）に示すように、接続孔１６および配線
１７を形成する。

これら、一連の製造工程によって１本実施例の半導体集
積回路装置は完成する。

〔効果〕

（１）　半導体基板に設けられるウェル領域に対してセ
ルファラインで、かつ、その側部を囲むような溝によっ
て分離領域を構成することにより、前記溝を形成するた
めのマスク工程を低減することができるという作用で、
半導体集積回路装置の製造工程を短縮することができる
。

（２）前記分離領域を形成する溝の溝幅をホ）　ＩＪソ
グラフィ技術よりも微細化が可能なエツチング量の制御
によって規定できるという作用で、素子分離領域に要す
る面積を低減することができる。

以上、本発明者によってなされた発明を前記実施例にも
とづき具体的に説明したが、本発明は前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変更可能であることは勿論である。

例えば、前記実施例における絶縁膜５は、プラズマＣＶ
Ｄ技術によって形成した窒化シリコン膜を用いたが、急
峻な段差部における膜質がその平坦部より悪く、選択的
に早くエツチングされる性質を具備する膜であれば良く
、例えば、ＥＣＲ（Ｅｌｅｃｔｒｏｎ　Ｃｙｃｌｏｔｏ
ｒｏｎ　Ｒｅ５ｏｎａｎｃｅ　）技術によって形成する
窒化シリコン膜であってもよい。

また、第１図（４）乃至第１図０において絶縁膜２゜を
部分的にエツチングして半導体基板１を露出してから新
たに絶縁膜３を形成しているが、絶縁膜２のエツチング
の際エツチングを途中で停止し所望の厚さの絶縁膜を残
し第１図０の形状を得てもよい。

また、前記〔実施例Ｉ〕において半導体基板１はｎ型を
用いたが、ｐ型を用い、ウェル９をｎ型としてもよ（・
。

また、前記〔実施例■〕において半導体基板２０は、ｎ
−型を用いたが、ｐ−型を用いてもよ％％。

また、前把手み体基板１，２０は、その主面部に分離領
域を形成したが、半導体基板１，２０主面上部にエピタ
キシャル層を成長させ、その主面部に素子分離領域を形
成してもよい。

さらに、前記素子分離領域は、ＣＭＩ　Ｓを構成するＭ
ＩＳＦＥＴ間を分離するために用いたが、バイポーラト
ランジスタ間の分離に用いてもよい。

【図面の簡単な説明】

第１装置乃至第１図（Ｊ）は、本発明の実施例Ｉの具体
的な製造方法を説明するための各製造工程におゆるＣＭ
ＩＳを備えた半導体集積回路装置の要部断面図、 第２図（２）乃至第２図（Ｉ）は、本発明の実゛流側■
の具体的な製造方法を説明するための各製造工程におけ
るＣＭＩＳを備えた半導体集積回路装置の要部断面図で
ある。 図中、１，２０・・・半導体基板、２，２Ａ、３゜３Ａ
、３Ｂ、３Ｃ，５，１１，１５・・・絶縁膜、４゜１８
・・・不純物、６，７・・・開口部、８・・・溝、９，
１９・・・ウェル領域（半導体領域）、１０・・・絶縁
物、１２・・・ゲート電極、１３．１４・・・半導体領
域、１６−・・接続孔、１７・・−配線、Ｑｐ、　Ｑｎ
・ＭＩ　５ＦＥＴである。 第　１　図 第　１　図 第　１　図 第　２　図 第　２　図 （Ｅ） 第　２　図 （Ｈ） （す

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板主面部に設けられた第２導
   電型の半導体領域と、該第２導電型の半導体領域の側部
   を囲み、かつそれに対してセルファラインで設けられた
   溝によって構成される分離領域とを具備してなることを
   特徴とする半導体集積回路装置。 ２、前記第２導電型の半導体領域は、ＣＭＩＳを構成す
   るためのウェル領域であることを特徴とする特許請求の
   範囲第１項記載の半導体集積回路装置。 ３、前記第２導電型のウェル以外の領域に第１導電型と
   同一の導電型のウェルを具備して゛なることを特徴とす
   る特許請求の範囲第１項または第２項記載の半導体集積
   回路装置。 ４、次の各工程を少なくとも含むことを特徴とする半導
   体集積回路装置の製造方法。 （ト）第１導電型の半導体基体の第２導電型の半導体領
   域を形成すべき領域上に薄い第１の絶縁膜を、それ以外
   の領域には前記第１の絶縁膜に急峻な段差で連なり前記
   第１の絶縁膜より厚い第２の絶縁膜を形成する工程、 （ハ）前記第１および第２の絶縁膜の膜厚差により、前
   記第２導電屋の半導体領域を形成すべき領域に選択的に
   第２導電狐の不純物を導入する工程、（Ｑ　前記第１の
   絶縁膜上に第３の絶縁膜を形成する工程、 ０　前記段差部における前記第３の絶縁膜を選択的に除
   去し、露出した前記第１の絶縁膜をエツチング除去し、
   前記段差部に沿った微細な幅の開口部を設ける工程、 （ト）前記第３の絶縁膜を除去した後に前記第１および
   第２の絶縁膜をマスクとして前記半導体基体に深い溝を
   形成する工程、 ［Ｆ］　前記第２導電型の不純物を引き伸ばし拡散し第
   ２導電型の半導体領域を形成する工程、０　前記深い溝
   を絶縁物等で埋め第１導電型の半導体領域と第２導電型
   の半導体領域の分離領域を形成する工程。 ５、前記第３の絶縁膜は段差部における膜質が平坦部の
   膜質より悪く選択的に早くエツチングされる性質を具備
   することを特徴とする特許請求の範囲第４項に記載の半
   導体集積回路装置の製造方法。 ６、前記半導体基体は、前記第１導電型の半導体基体の
   一部であって、前記第２の絶縁膜の形成されるべき領域
   に該半導体基体より濃度の高い第１導電型の半導体領域
   を形成しであることを特徴とする特許請求の範囲第４項
   に記載の半導体集積回路装置の製造方法。