JPH0335534A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0335534A JPH0335534A JP17142589A JP17142589A JPH0335534A JP H0335534 A JPH0335534 A JP H0335534A JP 17142589 A JP17142589 A JP 17142589A JP 17142589 A JP17142589 A JP 17142589A JP H0335534 A JPH0335534 A JP H0335534A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は半導体装置の製造方法に関する。
【従来の技術］
従来の半導体装置は第３図及び第４図に示すような構造
をしていて、一般にラテラル型の０ＭＯ５と呼ばれる高
耐圧素子の構造で、ｌ又は１３は半導体基板、７は第二
導電型の高濃度不純物拡散層、６は第一導電型の低濃度
不純物拡散層、９はゲート電極、１２は配線、１１は保
護膜、１０は層間絶縁膜、８はゲート絶縁膜、４は第二
導電型の低濃度不純物拡散層、をそれぞれ示している。
をしていて、一般にラテラル型の０ＭＯ５と呼ばれる高
耐圧素子の構造で、ｌ又は１３は半導体基板、７は第二
導電型の高濃度不純物拡散層、６は第一導電型の低濃度
不純物拡散層、９はゲート電極、１２は配線、１１は保
護膜、１０は層間絶縁膜、８はゲート絶縁膜、４は第二
導電型の低濃度不純物拡散層、をそれぞれ示している。
［発明が解決しようとする課題］
しかし前述の従来構造では、高耐圧化しようとすればゲ
ートから第一導電型の低濃度不純物拡散層にくるまれて
いない第二導電型高濃度不純物拡散層（ドレイン）まで
の距離を、第一導電型の低濃度不純物拡散層にくるまれ
ている高濃度不純物拡散層（ソース）からの空乏層の厚
さ以上にデザインする必要があり、平面的に相当な面積
を有し、集積化がむずかしいという問題点を有する。
ートから第一導電型の低濃度不純物拡散層にくるまれて
いない第二導電型高濃度不純物拡散層（ドレイン）まで
の距離を、第一導電型の低濃度不純物拡散層にくるまれ
ている高濃度不純物拡散層（ソース）からの空乏層の厚
さ以上にデザインする必要があり、平面的に相当な面積
を有し、集積化がむずかしいという問題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは高集積化の可能なラテラル型のＤ
ＭＯ３を提供することにある。
の目的とするところは高集積化の可能なラテラル型のＤ
ＭＯ３を提供することにある。
〔課題を解決するための手段］
本発明の半導体装置の製造方法は、
１）ａ）半導体基板上に少なくと６−つ以上の溝を形成
する工程と、 ｂ）前記溝を絶縁物で埋める工程と、 Ｃ）前記溝な隔てて片側に第一導電型の低濃度不純物層
を形成する工程と、 ｄ）前記溝な隔てて両側に第二導電型の高濃度不純物拡
散層を形成する工程と、 ｅ）前記溝内の第一導電型の低濃度不純物層側の絶縁物
を第一導電型の低濃度不純物層の深さを越えて一部除去
する工程と、 ｆ）半導体基板表面にゲート絶縁膜を形成する工程と。
する工程と、 ｂ）前記溝を絶縁物で埋める工程と、 Ｃ）前記溝な隔てて片側に第一導電型の低濃度不純物層
を形成する工程と、 ｄ）前記溝な隔てて両側に第二導電型の高濃度不純物拡
散層を形成する工程と、 ｅ）前記溝内の第一導電型の低濃度不純物層側の絶縁物
を第一導電型の低濃度不純物層の深さを越えて一部除去
する工程と、 ｆ）半導体基板表面にゲート絶縁膜を形成する工程と。
ｇ）前記溝内の絶縁物が一部除去されている部位にゲー
ト電極を埋め込む工程とからなる事を特徴とする。
ト電極を埋め込む工程とからなる事を特徴とする。
２）前記半導体基板は第二導電型であることを特徴とす
る。
る。
３）前記半導体基板が第一導電型であり、且つ溝形成後
に溝内表面に第二導電型の低濃度不純物を形成する工程
を有することを特徴とする。
に溝内表面に第二導電型の低濃度不純物を形成する工程
を有することを特徴とする。
（作 用１
本発明の上記の製造方法によって形成された半導体装置
は、ゲート・ドレイン間の距離を半導体基板内に稼ぐこ
とができるため極端に高集積化することが可能となる。
は、ゲート・ドレイン間の距離を半導体基板内に稼ぐこ
とができるため極端に高集積化することが可能となる。
以下実施例に基づき詳細に説明する。第１図及び第２図
は、本発明における半導体装置の製造方法の実施例を示
す主要工程断面図で、ｌ、１３は半導体基板、５は絶縁
膜、３は第二導電型の高濃度不純物拡散層、４は第二導
電型の低濃度不純物拡散層、９はゲート電極、１２は配
線、１１は保護膜、ＩＯは眉間絶縁膜、８はゲート絶縁
膜、６は第一導電型の低濃度不純物拡散層、をそれぞれ
示している。
は、本発明における半導体装置の製造方法の実施例を示
す主要工程断面図で、ｌ、１３は半導体基板、５は絶縁
膜、３は第二導電型の高濃度不純物拡散層、４は第二導
電型の低濃度不純物拡散層、９はゲート電極、１２は配
線、１１は保護膜、ＩＯは眉間絶縁膜、８はゲート絶縁
膜、６は第一導電型の低濃度不純物拡散層、をそれぞれ
示している。
通常のラテラル型のＤＭＯ３では、第一導電型の低濃度
不純物拡散層にくるまれていない第二導電型の高濃度不
純物拡散層（ドレイン）と第一導電型の低濃度不純物拡
散層にくるまれている第二導電型の高濃度不純物拡散層
（ソース）が存在し、第一導電型の低濃度不純物拡散層
をチャンネルとしてゲート絶縁膜を介してゲート電極を
チャンネルにオーバーして形成する。
不純物拡散層にくるまれていない第二導電型の高濃度不
純物拡散層（ドレイン）と第一導電型の低濃度不純物拡
散層にくるまれている第二導電型の高濃度不純物拡散層
（ソース）が存在し、第一導電型の低濃度不純物拡散層
をチャンネルとしてゲート絶縁膜を介してゲート電極を
チャンネルにオーバーして形成する。
本実施例の製造方法では、ゲート端からドレインの距離
を基板方向にとっており、ソースからの空乏層の広がり
の影響を受けにくくなっている。
を基板方向にとっており、ソースからの空乏層の広がり
の影響を受けにくくなっている。
そのため高密度の集積化がおこなわれている。
次に、本実施例を工程順に詳細に説明する。まず半導体
基板として、例えば第一導電型の基板としてＰ型シリコ
ン基板に塩素ガスによるリアクティブイオンエツチング
（ＲＩ Ｅ）によって垂直に溝を形成し、第二導電型の
低濃度不純物（４）としてＮ型の例えばリンを溝中にフ
ォトレジスト（２）をマスクにしてイオン打ち込み法に
よって形成する。（第１図（ａ）、（ｂ））この際の不
純物は勿論リンに限定されるわけではなく砒素をはじめ
様々な不純物がある。
基板として、例えば第一導電型の基板としてＰ型シリコ
ン基板に塩素ガスによるリアクティブイオンエツチング
（ＲＩ Ｅ）によって垂直に溝を形成し、第二導電型の
低濃度不純物（４）としてＮ型の例えばリンを溝中にフ
ォトレジスト（２）をマスクにしてイオン打ち込み法に
よって形成する。（第１図（ａ）、（ｂ））この際の不
純物は勿論リンに限定されるわけではなく砒素をはじめ
様々な不純物がある。
つぎに、化学気層成長法（ＣＶＤ）によって絶縁物とし
て、例えば酸化シリコン（５）を成長させ、ＲＩＥによ
るエッチバックによって溝内にのみ残す、この際絶縁物
は勿論酸化シリコンに限定されるわけではなく、シリコ
ン窒化膜、オキシナイトライドをはじめ様々な材料があ
る。（第１図（Ｃ）） ついで、ソースを形成したい任意の溝に囲まれた領域に
第一導電型の低濃度不純物（６）としてＰ型の例えばボ
ロンを拡散する。（第１図（ｄ））この際の不純物はボ
ロンに限定されるわけではなく様々な不純物がある。
て、例えば酸化シリコン（５）を成長させ、ＲＩＥによ
るエッチバックによって溝内にのみ残す、この際絶縁物
は勿論酸化シリコンに限定されるわけではなく、シリコ
ン窒化膜、オキシナイトライドをはじめ様々な材料があ
る。（第１図（Ｃ）） ついで、ソースを形成したい任意の溝に囲まれた領域に
第一導電型の低濃度不純物（６）としてＰ型の例えばボ
ロンを拡散する。（第１図（ｄ））この際の不純物はボ
ロンに限定されるわけではなく様々な不純物がある。
ついで、第二導電型の高濃度不純物（７）としてＮ型の
例えば砒素をソース及びドレイン領域にイオン打ち込み
によって拡散する。この際不純物は砒素に限定されるわ
けではなくリン等様々な不純物がある。（第１図（ｅ）
） ついで、溝のソースに接する面の絶縁物（５）を第一導
電型の低濃度不純物（６）の深′さより若干深くなるよ
うにＲＩＥによりエツチング除去し、ゲート絶縁物とし
て酸化膜（８）を形成する。この際ゲート絶縁膜は酸化
膜に限定されるわけではなくシリコン窒化膜、オキシナ
イトライドやこれらの積層膜など様々な膜がある。（第
１図（ｆ）） ついで、ゲート電極（９）として多結晶シリコン膜をＣ
ＶＤによって形成し、フォトエツチングによってゲート
電極を形成する。ゲート材料も多結晶シリコンに限定さ
れるわけではなく様々な金属がある。（第１図（ｇ）） ついで、配！Ｉ（１２）や保護膜（１１）を形成して半
導体装置が完成する。（第１図（ｈ））ここでは不純物
を限定してＮチャンネル型の素子を形成しているが、第
−及び第二導電型の不純物が入れ替わって＜Ｊｐチャン
ネル型の素子が形成される。
例えば砒素をソース及びドレイン領域にイオン打ち込み
によって拡散する。この際不純物は砒素に限定されるわ
けではなくリン等様々な不純物がある。（第１図（ｅ）
） ついで、溝のソースに接する面の絶縁物（５）を第一導
電型の低濃度不純物（６）の深′さより若干深くなるよ
うにＲＩＥによりエツチング除去し、ゲート絶縁物とし
て酸化膜（８）を形成する。この際ゲート絶縁膜は酸化
膜に限定されるわけではなくシリコン窒化膜、オキシナ
イトライドやこれらの積層膜など様々な膜がある。（第
１図（ｆ）） ついで、ゲート電極（９）として多結晶シリコン膜をＣ
ＶＤによって形成し、フォトエツチングによってゲート
電極を形成する。ゲート材料も多結晶シリコンに限定さ
れるわけではなく様々な金属がある。（第１図（ｇ）） ついで、配！Ｉ（１２）や保護膜（１１）を形成して半
導体装置が完成する。（第１図（ｈ））ここでは不純物
を限定してＮチャンネル型の素子を形成しているが、第
−及び第二導電型の不純物が入れ替わって＜Ｊｐチャン
ネル型の素子が形成される。
また、第２図の様に第二導電型の低濃度不純物を形成し
ない場合は半導体基板は第２導電型であることが望まし
い、またここではゲート電極をエッチバック技術によっ
て形成している。
ない場合は半導体基板は第２導電型であることが望まし
い、またここではゲート電極をエッチバック技術によっ
て形成している。
以上のような構成によって、ゲートからドレインの距離
を基板の深さ方向に稼ぐため高集積化することが可能と
なった。また溝は隣接する素子を分離する効果らあり、
高信頼性の半導体装置を得た。
を基板の深さ方向に稼ぐため高集積化することが可能と
なった。また溝は隣接する素子を分離する効果らあり、
高信頼性の半導体装置を得た。
［発明の効果）
以上述べたように本発明の製造方法によれば。
溝に沿って空乏層が広がるために、ゲート・ドレイン間
の距離を半導体基板内に稼ぐことができるため極端に高
集積化することが可能となった。また溝は隣接する素子
を分離する効果もあり、高信頼性の半導体装置を得た。
の距離を半導体基板内に稼ぐことができるため極端に高
集積化することが可能となった。また溝は隣接する素子
を分離する効果もあり、高信頼性の半導体装置を得た。
第１図（ａ）〜（ｈ）は、本発明の半導体装置の製造装
置の一実施例を示す主要工程断面図。 第２図（ａ）〜（ｇ）は、本発明の半導体装置の製造装
置の一実施例を示す主要工程断面図。 第３図及び第４図は、従来の半導体装置を示す主要断面
図。 第一導電型の半導体基板 酸化膜 フォトレジスト 第二導電型の低濃度不純物拡散層 絶縁膜 第一導電型低濃度不純物拡散層 第二導電型の高濃度不純物拡散層 ８ ・ ９ ・ １０ ・ ｌ １ ・ １２ ・ １３ ・ ゲート絶縁膜 ゲート電極 層間絶縁膜 保護膜 配線 第二導電型の半導体基板
置の一実施例を示す主要工程断面図。 第２図（ａ）〜（ｇ）は、本発明の半導体装置の製造装
置の一実施例を示す主要工程断面図。 第３図及び第４図は、従来の半導体装置を示す主要断面
図。 第一導電型の半導体基板 酸化膜 フォトレジスト 第二導電型の低濃度不純物拡散層 絶縁膜 第一導電型低濃度不純物拡散層 第二導電型の高濃度不純物拡散層 ８ ・ ９ ・ １０ ・ ｌ １ ・ １２ ・ １３ ・ ゲート絶縁膜 ゲート電極 層間絶縁膜 保護膜 配線 第二導電型の半導体基板
Claims (3)
- （１）ａ）半導体基板上に少なくとも一つ以上の溝を形
成する工程と、 ｂ）前記溝を絶縁物で埋める工程と、 ｃ）前記溝を隔てて片側に第一導電型の低濃度不純物層
を形成する工程と、 ｄ）前記溝を隔てて両側に第二導電型の高濃度不純物拡
散層を形成する工程と、 ｅ）前記溝内の第一導電型の低濃度不純物層側の絶縁物
を第一導電型の低濃度不純物層の深さを越えて一部除去
する工程と、 ｆ）半導体基板表面にゲート絶縁膜を形成する工程と、 ｇ）前記溝内の絶縁物が一部除去されている部位にゲー
ト電極を埋め込む工程とからなる事を特徴とする半導体
装置の製造方法。 - （２）前記半導体基板は第二導電型であることを特徴と
する請求項１記載の半導体装置の製造方法。 - （３）前記半導体基板が第一導電型であり、且つ溝形成
後に溝内表面に第二導電型の低濃度不純物を形成する工
程を有することを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17142589A JPH0335534A (ja) | 1989-07-03 | 1989-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17142589A JPH0335534A (ja) | 1989-07-03 | 1989-07-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335534A true JPH0335534A (ja) | 1991-02-15 |
Family
ID=15922895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17142589A Pending JPH0335534A (ja) | 1989-07-03 | 1989-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335534A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2770687A1 (fr) * | 1997-11-04 | 1999-05-07 | Motorola Semiconducteurs | Dispositif a semiconducteur lateral et son procede de formation |
| JP2011108797A (ja) * | 2009-11-17 | 2011-06-02 | Ptek Technology Co Ltd | トレンチ型パワーｍｏｓトランジスタおよびその製造方法 |
| CN108735815A (zh) * | 2017-04-14 | 2018-11-02 | 力芯科技股份有限公司 | 半导体装置及其充电系统 |
-
1989
- 1989-07-03 JP JP17142589A patent/JPH0335534A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2770687A1 (fr) * | 1997-11-04 | 1999-05-07 | Motorola Semiconducteurs | Dispositif a semiconducteur lateral et son procede de formation |
| JP2011108797A (ja) * | 2009-11-17 | 2011-06-02 | Ptek Technology Co Ltd | トレンチ型パワーｍｏｓトランジスタおよびその製造方法 |
| CN108735815A (zh) * | 2017-04-14 | 2018-11-02 | 力芯科技股份有限公司 | 半导体装置及其充电系统 |
| US11227925B2 (en) | 2017-04-14 | 2022-01-18 | Ptek Technology Co., Ltd. | Semiconductor device and charging system using the same |
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