JPS60171760A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS60171760A JPS60171760A JP59027011A JP2701184A JPS60171760A JP S60171760 A JPS60171760 A JP S60171760A JP 59027011 A JP59027011 A JP 59027011A JP 2701184 A JP2701184 A JP 2701184A JP S60171760 A JPS60171760 A JP S60171760A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
し技術分野〕
本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、ＯＭＩ Ｓ（Ｃｏｍｐｌｅｍ
ｅｎｔａｒｙ Ｍｅｔａｌ １ｎｓｕｌａｔｏｒ ５ｃ
ｍ１ｃｏｎ−ｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）Ｙ備えた半導体集積回路装置
に適用して有効な技術に関するものである。 〔背景技術〕 ０Ｍｌ５ゲ備えた半導体集積回路装置は、０Ｍ１８によ
って構成される寄生バイポーラトランジスタによるラッ
チアップ現象ン防止することが技術的課題の一つと嘔れ
ている。一般的には、前記ラッチアップ現象を防止する
ために、０Ｍｌ５をＪＰｔＭするｐチャンネルＭＩＳＦ
ＥＴとｎチャンネＮＭＩｓｆＩ″ＥＴとχ、Ｌ ００
Ｕ Ｓ （ＬＯＯａｌ Ｑｘｉ−ｄａｔｉｏｎ ｏｆ
５ｉｌｉｃｏｎ ）技術による分離絶縁＠を介して７〜
８〔μｍ〕程度の充分な距離で離隔している。しかしな
がら、このような方法では、分離領域に要する面積が増
大し、半導体集積回路装置の高集積化の妨げとなる。 そこで、トレンチと称する深い溝とその内部に埋め込ま
れる絶縁物とによって分離領域を形成し、それに要する
面積を縮小することが可能な技術が提案ζｊている（日
経エレクトロニクス、１９８２年６月２１日号、Ｐ、１
４６乃至Ｐ、１５１．ＶＬＳＩ。 Ｓｙｍｐｏｓｉｕｍ ’ ８３、Ｐ、２６およびＰ、２
７ ）。これは、その畠か１〔μｍｌ、深さが５〔μｍ
〕程度の寸法を有する溝を用いたものであり、前記分離
絶縁膜のように平面的に充分な距離ｔもった横長の分離
領域に代えて、半導体基板の深ζ方向に充分な距離をと
った縦長の分離領域を用いるものである。 しかしながら、本発明者の検討によると、この提案方法
には、次のような間鴨点があることが判明した。 ■ トレンチ構造を形成した後でウェル領域への不純物
の導入ケ行なうため、ウェル領域の形成が溝九対してセ
ルファラインできず、マスク合わせズレのための余裕度
が必要となる。 ■ トレンチ構造を形成した後でウェル領域への不純物
の導入を行なうため、ウェル領域の形成がセルファライ
ンできす、余分なマスクエ糧が必要となる。 ■ 分離領域の溝幅はホ） ＩＪソグラフィ技術で規定
ζ４てしまい、その下限はたと支は０．８μｍ程度であ
る。 〔発明の目的〕 本発明の目的は、０Ａ４１ＳＹ備えた半導体集積回路装
置において、ウェル分離領域に要する面稍ン縮小するこ
とが可能な技術手段を提供することにある。 本発明の他の目的は、０Ｍｌ５Ｙ備えた半導体集積回路
装置において、０Ｍｌ５Ｙ構成するウェル領域に対して
前記分離領域ｔセルファラインで構成することか可能な
技術手段ン提供することにある。 本発明の他の目的は、０Ｍｌ５ｖ備えた半導体集積回路
装置において、高８％積化が可能な技術手段を提供する
ことにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および糸付図面によって明らかになるであ
ろう。 〔発明の概要〕 本願において開示きれる発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。 すなわち、半導体基板に設けられるウェル領域に対して
セルファラインで、かつ、その側部乞囲むような溝によ
って分離領域を構成すイ）ことｒ（より、前記溝乞形成
するためのマスク工程を低減できること及びチャンネル
ストッパ領域形成の不純物の耐鳩・人のためのマスクに
膜厚差ン設けることによりチャンネルストクバ領域影成
のためのマスクエ８を低減することができるという作用
で、半導体集積回路装置の製造工程を短縮することかで
きる。 以下、本発明の構成について、＠流側とともに説明する
。 なお、全図νこＡ６いて、四−９能を有するものは同一
符号を付け、そのくり返しの説明は省略する。 〔実施例〕 第１図囚乃全第１図ＩＫＩは、本発明の実施例の具体的
な製造方法を説明するための各製造工程におけるｏＭｔ
ｓｖ備えた半導体集積回路装置の要部断面図である。 ます、シリコン単結晶からなるｎ−型の半導体基板１乞
用意し、その主面上部に絶縁膜２Ａ、その上部に被着さ
せて絶縁膜２Ｂ、さらにその上部に被着婆せて絶縁膜２
０ン形成する。絶縁膜２Ｂは、耐熱処理のためのマスク
Ｚ構成し得るように、例えば、ＯＶ ］） （Ｏｈｅｍ
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ山ｏｎ）技術によ
る窒化シリコンＩｌｌ用い、その膜厚ｔ１０（１０１，
Ａｌ程度にすればよい。絶縁膜２人は、絶１１７膜２１
３’＆窒イヒシリコン膜とした場合に、半導体基板１と
の熱応力Ｚ緩和し得るように、例えば、熱酸化技術また
は０■Ｄ技術による酸化シリコン膜ン用い、その膜厚ン
２００ ［Ａｌ程度にすればよい。絶縁Ｂ２ｏは、後述
するｐ型つェル佃域またはｎ型のウェル領域の側部を囲
み、それに対してセルスプラインで設けられる溝のため
のマスクを形成し得るように、また、ｎｇのウェル領域
形成の不純物の耐導入マスクを影成し得るように、例え
は、８００〜９ｏｏ［℃）程度の高温度および１．０
［ｔｏｒｒ］程度の低圧力のＯＶＤ技術による酸化シリ
コン膜ン用い、その膜厚ＶＯ，Ｓ〜１，０〔μｍ〕程度
にすればよい。そして、ｎ型のウェル領域が形成さねる
べき領域の絶縁膜２Ａ、２Ｂ、ｚＯ′（！１′選択的に
除去し、王として、絶縁膜２０による耐不純物導入のた
めのマスク’１３１成する。絶縁膜２Ａ、２Ｂ、２０の
選択的に除去ばれた部分における段差形状は後述する絶
縁膜の該段差部における選択エツチングを容易ならしめ
るよう急峻（略垂直または逆台形状）Ｋすることが望ま
しい。そのためには絶縁Ｈ２Ａ、２Ｂ、２０のエツチン
グに例えば指向性の優ｔ″Ｉた反応性イオンエツチング
を用いるとよい。この後、第１回置に示すように、前記
耐不純物尋人のためのマスクン用い、半導体基板１王面
部Ｋｎ型のウェル領域形成のための不純物３７選択的に
導入する。こｊは、例えば、リンイオンを用い、イオン
注入技術によって導入すればよい。また、絶縁１１１！
２ＡＹ介して尋人させてもよい。 第１図（ＡＩＫ示す工程の後に、絶縁膜２Ｃおよび露出
これた半導体基板１主面上部に絶縁膜を形成する。これ
は１例えば、高温度および低圧力のＯＶＤ技術による酸
化シリコン膜を用い、後述する溝の形成のための耐エツ
チングマスクＸ構成し得るように、その膜Ｊ！ｊＹ３０
００ ［Ａ１程度に形成すればよい。また、絶縁膜は、
熱酸化技術による酸化シリコン膜であってもよい。前記
０ＶＩ）酸化シリコン膜は、熱酸化技術による酸化シリ
コン膜に比べ、半導体基板１に導入した不純物３を食い
にくいという利点がある。この後、１０００℃８贋の高
温熱処理工程（デンシファイ）ＹＭし、前記絶縁膜と絶
縁膜２０とによって膜厚の異なる絶縁膜４ケ形成する。 これは、後述する絶縁膜５とのエツチング速度差を光分
圧得るためである。そして、第１図（Ｂｌ忙示すように
、絶縁膜４上面部に被着ζせて絶縁膜５を形成する。こ
れは、例えは、プラズマＯＶＤ技術による窒化シリコン
膜を用い、後述する絶縁膜４の選択的なエツチングに対
処できるように、その膜厚を１〔μｍ〕程度にすれはよ
Ｘ、１゜ 第１図（Ｂｌに示す工程の後に、絶縁膜４によって構成
ζ４る急峻な段差部における絶虐膜５χ選択的に除去し
、開口部６を形成する。これは、急峻な段差部における
絶縁膜５の膜質がその平坦部よりも悪いこと？利用した
ものであり、例えはフッ酸系のウェットエツチングまた
は四弗化炭素（ＯＦ４）系のプラズマエツチングによっ
て、１０：工程度のエツチング速度差を得ることができ
る。 絶縁膜５は、このような性質を具備するものであればよ
く、窒化シリコン膜に限定これるものではない。そして
、第１図ｔｏｔ Ｋ示すように、開口部６において露出
これている絶縁膜４を選択的に除去し、開口部７を形成
する。これは、例えば、７７醗系のウエットエッチング
ヶ用いればよい。絶縁膜４ン酸化シリコン膜、絶縁膜５
をプラズマＯｖＤ法による窒化シリコン膜とした場合に
おいて、６：工程度のエツチング速度差乞得ることがで
きる。 第１図（０１に示す工程の後に、絶縁に５Ｙ選択的に除
去する。これは例えは熱リン酸によってエツチングすれ
ば艮い。こうして後述するｎＮのウェル領域またはｐ型
のウェル領域の側部にそれに対してセルファラインで形
成これる溝を形成するためのマスク（絶縁＠４）が、第
１回内に示−ｆ絶縁＋１’Ｊ２Ａ、２Ｂ、２０に４るマ
スクに対してセルファラインで形成これる。そして、開
口部７０寸法、すなわち、後述する溝幅寸法は、そのノ
し成の１こめのエツチング制御によって容易に設定する
ことができ、例えば、０．５〔μｍ〕程度に形成するこ
とができる。こａ）後、第１図の）に示すように、絶縁
膜４ン耐エツチングのためのマスクとして用い、後〕ホ
するｎ型のウェル領域またはｐｆｆｌのウェル領域のｉ
ｔ’１１部ケ囲むように、半導体基板１の工面部に溝８
を形成する。これは、例えば、指向性の良好な反応性イ
オンエッチングン用い、後述するｎ型のウェル領域、ｐ
型のウェル領域よりも深くその深ζ馨５〔μｍ〕程度、
その溝幅１ｉｋｏ、５．Ｃμｍ〕程度にｊｔｌはよい。 このｆＲ８は、０Ｍｌ５＆ＣＪって構成すｔｔ、る奇生
バイポーラトランジスタによるラッチアップ現象を防止
するためのものであり、半導体基板１の深さ方向に充分
な距離をとりだ縦長の分離領域ＹＷ成するためのもので
ある。 第１図［）ｌｋ示す工種の後に、絶縁膜４ヶ選択的Ｖ−
除去し、絶縁膜２Ｂおよびｎｍの半導体領域が形成され
るべき領域の半導体基板１王而を露出させる。そして、
絶縁膜２Ｂを耐熱処理のためのマスクとして用い、ｎ型
の半導体領域が形成されるべき領域および与８の半導体
基板１が露出したその工面上部に絶縁膜９Ａ、９ＢＹ形
成する。これは、後述するｐ型のウェル仙境形成の不純
物およびチャンネルストッパ領域形成の不純物の耐導入
マスクｌ構成し得るように、酸化シリコン膜を用い、そ
の膜厚乞２０００ （Ａｌ程度にすればよい。 この後、絶縁膜９Ａ、９１１−耐不純物辱入のためのマ
スクとして用い、第１回出に示すように、ｐ型のウェル
領域が形成されるべき領域の絶ａｍ２Ａ、２ＢＹ介した
半導体基板１王面部に、その形成のための不純物１０Ｙ
導入する。これは、例えは、ボロンイオン？用い、イオ
′ン注大技術ＶＣ，Ｃっ
関するものであり、特に、ＯＭＩ Ｓ（Ｃｏｍｐｌｅｍ
ｅｎｔａｒｙ Ｍｅｔａｌ １ｎｓｕｌａｔｏｒ ５ｃ
ｍ１ｃｏｎ−ｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）Ｙ備えた半導体集積回路装置
に適用して有効な技術に関するものである。 〔背景技術〕 ０Ｍｌ５ゲ備えた半導体集積回路装置は、０Ｍ１８によ
って構成される寄生バイポーラトランジスタによるラッ
チアップ現象ン防止することが技術的課題の一つと嘔れ
ている。一般的には、前記ラッチアップ現象を防止する
ために、０Ｍｌ５をＪＰｔＭするｐチャンネルＭＩＳＦ
ＥＴとｎチャンネＮＭＩｓｆＩ″ＥＴとχ、Ｌ ００
Ｕ Ｓ （ＬＯＯａｌ Ｑｘｉ−ｄａｔｉｏｎ ｏｆ
５ｉｌｉｃｏｎ ）技術による分離絶縁＠を介して７〜
８〔μｍ〕程度の充分な距離で離隔している。しかしな
がら、このような方法では、分離領域に要する面積が増
大し、半導体集積回路装置の高集積化の妨げとなる。 そこで、トレンチと称する深い溝とその内部に埋め込ま
れる絶縁物とによって分離領域を形成し、それに要する
面積を縮小することが可能な技術が提案ζｊている（日
経エレクトロニクス、１９８２年６月２１日号、Ｐ、１
４６乃至Ｐ、１５１．ＶＬＳＩ。 Ｓｙｍｐｏｓｉｕｍ ’ ８３、Ｐ、２６およびＰ、２
７ ）。これは、その畠か１〔μｍｌ、深さが５〔μｍ
〕程度の寸法を有する溝を用いたものであり、前記分離
絶縁膜のように平面的に充分な距離ｔもった横長の分離
領域に代えて、半導体基板の深ζ方向に充分な距離をと
った縦長の分離領域を用いるものである。 しかしながら、本発明者の検討によると、この提案方法
には、次のような間鴨点があることが判明した。 ■ トレンチ構造を形成した後でウェル領域への不純物
の導入ケ行なうため、ウェル領域の形成が溝九対してセ
ルファラインできず、マスク合わせズレのための余裕度
が必要となる。 ■ トレンチ構造を形成した後でウェル領域への不純物
の導入を行なうため、ウェル領域の形成がセルファライ
ンできす、余分なマスクエ糧が必要となる。 ■ 分離領域の溝幅はホ） ＩＪソグラフィ技術で規定
ζ４てしまい、その下限はたと支は０．８μｍ程度であ
る。 〔発明の目的〕 本発明の目的は、０Ａ４１ＳＹ備えた半導体集積回路装
置において、ウェル分離領域に要する面稍ン縮小するこ
とが可能な技術手段を提供することにある。 本発明の他の目的は、０Ｍｌ５Ｙ備えた半導体集積回路
装置において、０Ｍｌ５Ｙ構成するウェル領域に対して
前記分離領域ｔセルファラインで構成することか可能な
技術手段ン提供することにある。 本発明の他の目的は、０Ｍｌ５ｖ備えた半導体集積回路
装置において、高８％積化が可能な技術手段を提供する
ことにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および糸付図面によって明らかになるであ
ろう。 〔発明の概要〕 本願において開示きれる発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。 すなわち、半導体基板に設けられるウェル領域に対して
セルファラインで、かつ、その側部乞囲むような溝によ
って分離領域を構成すイ）ことｒ（より、前記溝乞形成
するためのマスク工程を低減できること及びチャンネル
ストッパ領域形成の不純物の耐鳩・人のためのマスクに
膜厚差ン設けることによりチャンネルストクバ領域影成
のためのマスクエ８を低減することができるという作用
で、半導体集積回路装置の製造工程を短縮することかで
きる。 以下、本発明の構成について、＠流側とともに説明する
。 なお、全図νこＡ６いて、四−９能を有するものは同一
符号を付け、そのくり返しの説明は省略する。 〔実施例〕 第１図囚乃全第１図ＩＫＩは、本発明の実施例の具体的
な製造方法を説明するための各製造工程におけるｏＭｔ
ｓｖ備えた半導体集積回路装置の要部断面図である。 ます、シリコン単結晶からなるｎ−型の半導体基板１乞
用意し、その主面上部に絶縁膜２Ａ、その上部に被着さ
せて絶縁膜２Ｂ、さらにその上部に被着婆せて絶縁膜２
０ン形成する。絶縁膜２Ｂは、耐熱処理のためのマスク
Ｚ構成し得るように、例えば、ＯＶ ］） （Ｏｈｅｍ
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ山ｏｎ）技術によ
る窒化シリコンＩｌｌ用い、その膜厚ｔ１０（１０１，
Ａｌ程度にすればよい。絶縁膜２人は、絶１１７膜２１
３’＆窒イヒシリコン膜とした場合に、半導体基板１と
の熱応力Ｚ緩和し得るように、例えば、熱酸化技術また
は０■Ｄ技術による酸化シリコン膜ン用い、その膜厚ン
２００ ［Ａｌ程度にすればよい。絶縁Ｂ２ｏは、後述
するｐ型つェル佃域またはｎ型のウェル領域の側部を囲
み、それに対してセルスプラインで設けられる溝のため
のマスクを形成し得るように、また、ｎｇのウェル領域
形成の不純物の耐導入マスクを影成し得るように、例え
は、８００〜９ｏｏ［℃）程度の高温度および１．０
［ｔｏｒｒ］程度の低圧力のＯＶＤ技術による酸化シリ
コン膜ン用い、その膜厚ＶＯ，Ｓ〜１，０〔μｍ〕程度
にすればよい。そして、ｎ型のウェル領域が形成さねる
べき領域の絶縁膜２Ａ、２Ｂ、ｚＯ′（！１′選択的に
除去し、王として、絶縁膜２０による耐不純物導入のた
めのマスク’１３１成する。絶縁膜２Ａ、２Ｂ、２０の
選択的に除去ばれた部分における段差形状は後述する絶
縁膜の該段差部における選択エツチングを容易ならしめ
るよう急峻（略垂直または逆台形状）Ｋすることが望ま
しい。そのためには絶縁Ｈ２Ａ、２Ｂ、２０のエツチン
グに例えば指向性の優ｔ″Ｉた反応性イオンエツチング
を用いるとよい。この後、第１回置に示すように、前記
耐不純物尋人のためのマスクン用い、半導体基板１王面
部Ｋｎ型のウェル領域形成のための不純物３７選択的に
導入する。こｊは、例えば、リンイオンを用い、イオン
注入技術によって導入すればよい。また、絶縁１１１！
２ＡＹ介して尋人させてもよい。 第１図（ＡＩＫ示す工程の後に、絶縁膜２Ｃおよび露出
これた半導体基板１主面上部に絶縁膜を形成する。これ
は１例えば、高温度および低圧力のＯＶＤ技術による酸
化シリコン膜を用い、後述する溝の形成のための耐エツ
チングマスクＸ構成し得るように、その膜Ｊ！ｊＹ３０
００ ［Ａ１程度に形成すればよい。また、絶縁膜は、
熱酸化技術による酸化シリコン膜であってもよい。前記
０ＶＩ）酸化シリコン膜は、熱酸化技術による酸化シリ
コン膜に比べ、半導体基板１に導入した不純物３を食い
にくいという利点がある。この後、１０００℃８贋の高
温熱処理工程（デンシファイ）ＹＭし、前記絶縁膜と絶
縁膜２０とによって膜厚の異なる絶縁膜４ケ形成する。 これは、後述する絶縁膜５とのエツチング速度差を光分
圧得るためである。そして、第１図（Ｂｌ忙示すように
、絶縁膜４上面部に被着ζせて絶縁膜５を形成する。こ
れは、例えは、プラズマＯＶＤ技術による窒化シリコン
膜を用い、後述する絶縁膜４の選択的なエツチングに対
処できるように、その膜厚を１〔μｍ〕程度にすれはよ
Ｘ、１゜ 第１図（Ｂｌに示す工程の後に、絶縁膜４によって構成
ζ４る急峻な段差部における絶虐膜５χ選択的に除去し
、開口部６を形成する。これは、急峻な段差部における
絶縁膜５の膜質がその平坦部よりも悪いこと？利用した
ものであり、例えはフッ酸系のウェットエツチングまた
は四弗化炭素（ＯＦ４）系のプラズマエツチングによっ
て、１０：工程度のエツチング速度差を得ることができ
る。 絶縁膜５は、このような性質を具備するものであればよ
く、窒化シリコン膜に限定これるものではない。そして
、第１図ｔｏｔ Ｋ示すように、開口部６において露出
これている絶縁膜４を選択的に除去し、開口部７を形成
する。これは、例えば、７７醗系のウエットエッチング
ヶ用いればよい。絶縁膜４ン酸化シリコン膜、絶縁膜５
をプラズマＯｖＤ法による窒化シリコン膜とした場合に
おいて、６：工程度のエツチング速度差乞得ることがで
きる。 第１図（０１に示す工程の後に、絶縁に５Ｙ選択的に除
去する。これは例えは熱リン酸によってエツチングすれ
ば艮い。こうして後述するｎＮのウェル領域またはｐ型
のウェル領域の側部にそれに対してセルファラインで形
成これる溝を形成するためのマスク（絶縁＠４）が、第
１回内に示−ｆ絶縁＋１’Ｊ２Ａ、２Ｂ、２０に４るマ
スクに対してセルファラインで形成これる。そして、開
口部７０寸法、すなわち、後述する溝幅寸法は、そのノ
し成の１こめのエツチング制御によって容易に設定する
ことができ、例えば、０．５〔μｍ〕程度に形成するこ
とができる。こａ）後、第１図の）に示すように、絶縁
膜４ン耐エツチングのためのマスクとして用い、後〕ホ
するｎ型のウェル領域またはｐｆｆｌのウェル領域のｉ
ｔ’１１部ケ囲むように、半導体基板１の工面部に溝８
を形成する。これは、例えば、指向性の良好な反応性イ
オンエッチングン用い、後述するｎ型のウェル領域、ｐ
型のウェル領域よりも深くその深ζ馨５〔μｍ〕程度、
その溝幅１ｉｋｏ、５．Ｃμｍ〕程度にｊｔｌはよい。 このｆＲ８は、０Ｍｌ５＆ＣＪって構成すｔｔ、る奇生
バイポーラトランジスタによるラッチアップ現象を防止
するためのものであり、半導体基板１の深さ方向に充分
な距離をとりだ縦長の分離領域ＹＷ成するためのもので
ある。 第１図［）ｌｋ示す工種の後に、絶縁膜４ヶ選択的Ｖ−
除去し、絶縁膜２Ｂおよびｎｍの半導体領域が形成され
るべき領域の半導体基板１王而を露出させる。そして、
絶縁膜２Ｂを耐熱処理のためのマスクとして用い、ｎ型
の半導体領域が形成されるべき領域および与８の半導体
基板１が露出したその工面上部に絶縁膜９Ａ、９ＢＹ形
成する。これは、後述するｐ型のウェル仙境形成の不純
物およびチャンネルストッパ領域形成の不純物の耐導入
マスクｌ構成し得るように、酸化シリコン膜を用い、そ
の膜厚乞２０００ （Ａｌ程度にすればよい。 この後、絶縁膜９Ａ、９１１−耐不純物辱入のためのマ
スクとして用い、第１回出に示すように、ｐ型のウェル
領域が形成されるべき領域の絶ａｍ２Ａ、２ＢＹ介した
半導体基板１王面部に、その形成のための不純物１０Ｙ
導入する。これは、例えは、ボロンイオン？用い、イオ
′ン注大技術ＶＣ，Ｃっ
【導入すれはよい。
第１図囚に示す工程の後に、前記不純物３゜１０に引き
伸し拡散を施し、第１図ψ゛）に示すように、ｎ型のウ
ェル領域】１．ｐ型のウェル領域１２’ｔ’形成する。 これは、例えば１１００〜１２００〔℃〕程にの熱処理
技術を用いればよい。これＶＣよって、溝８は、ウェル
領域１１またはウェル領域１２に対してセルファライン
で形成されたことになる。従って、それらのマスク合せ
ズレを考慮した平面的な余裕度を設ける必蚤がなくなり
、半導体集積回路装置にの集積度を向上することができ
る。 第１図促）＆［示す工程の後に、第１図０に示すように
、溝８に多結晶シリコン１３を埋め込む。この埋め込み
材料としては絶縁膜を用いても艮い。 第１図（Ｇｌｋ示す工程の後に、絶縁膜９ＡＩ’選択的
にエツチング除去し、その後、ｎ−ｗｅｌｌ領域１１及
び多結晶シリコン１３上に熱酸化法ｉ／ｃＪ：り酸化シ
リコン膜２ｆｌ’形成する。Ｊ！１１！厚としては後述
スるチャンネルストッパ尋人に対してマスク作用のある
よう酸化シリコン＠２Ａより厚（たとえは１０００し入
〕程度に形成する。そして、絶縁膜２ＢＹ逃択的に除去
する。この後、ｐチャンネチャンネルへ１ＩｓＩ！’Ｅ
Ｔが形成でれるべき領域の絶縁膜２Ａ、２５上部に、絶
縁膜１４乞影成する。 これは、後述するチャンネルストッパ領域形成の不純物
の耐尋人マスクを構成し得るように、また、素子間ン笥
気的に分離するフィールド絶縁膜を構成し得るように、
例えば、ＯＶＤ技術による窒化シリコン膜？用い、その
膜厚ン１０００ ［Ａｌ程厩にすればよい。そして、第
１図（１（ｌに示すように、絶縁膜２５．１４を耐不純
物尋人のためのマスクとして用い、素子間となるべき領
域、溝８近傍部の絶縁膜２Ａχ介したウェル領域１２主
面部に、チャンネルストッパ領域形成のための不純物Ｊ
５を追択的に導入する。こハは、例えば、ボロンイオン
を用い、イオン注入技術によって導入すねはよい。なお
、ウェル領域１１王而部には、絶縁膜２５が絶縁膜２人
に比べて充分に厚いので、導入されない。 第１図０に示す工程の後に、通常プロセスン用い、第１
１山に示すように、絶縁膜］４ン耐熱処理のためのマス
クとして用い、ウェル領域１２よりも高濃度のｐ型のチ
ャンネルストッパ領域１６およびフィールド絶縁膜１７
を形成する。 第１１山に示す工程の後に、絶縁膜１４，２Ａ。 ２５を略選択的に除去し、該除去ばれた部分に、ＭＩ
５ＦＥＴのゲート絶縁膜となる絶縁膜１８、その上部に
ゲートｗ祢１９、その両側部のウェル領域１１主面部に
一対のｐ′？型の半導体領域２０およびウェル領域１２
王而部に一対のれ＋型の半導体領域２１χそれぞれ形成
し、第１図り）に示すように、ｐチャンネルＭ Ｉ Ｓ
ｋ’ Ｅ Ｔ ＱｐおよびｎチャンネルＭＩＳＦＥＴ
Ｑ、ｎン形成する。ｎ型のウェル領域１１とｐ型のウェ
ル領域１２とは深さ方向′に充分な距離を有する＠によ
って電気的に分離されている。さらにｎチャンネルＭＩ
ＳＦ’ＥＴＱｎは溝８近傍部のウェル領域１２王面部に
設けられたチャンネルストッパ領域１６およびその上の
絶縁膜１７によってｎウェル１１に対しより電気的に分
離感ハでいる。 第１１山に示す工程の後釦、全面に絶縁膜２２ン形成す
る。これは、例えば、グラスフローラ施すことのできる
フ矛スフオシリケードガラス膜を用いればよい。そして
、所定の半導体領域２０゜２１上部の絶縁膜１８，２２
Ｙ選択的に除去し、接続孔２３ン形成する。この後、第
１１囚に示すように、接続孔２３を介して、所定の半導
体領域２０．２１と電気的に接続するように、配＃２４
ン形成する。これは、例えば、スパッタ蒸着技術による
アルミニウム膜を用い４はよい。 これら、一連の製造工程によって、本実施例の半導体集
積回路装置は完成する。また、この後に、保腹膜等の処
理工程を施してもよい。 ナオ、本実施例は、急峻な段差部における絶縁膜５の膜
質の悪ざｔ稍極的に利用したものであ゛す、本発明者の
検討によれば、その段差部における段差面ζが、０．７
〜１，０〔μｍ〕程度あれば充分であるとしている。 〔効果〕 （１１、半導体基板に設けられるウェル領域に対してセ
ルファレインで、かつ、その側部を囲むようなθＶｃｊ
って分離領域を構成することにより、ウェル領域と分離
領域とのマスク合せズレ余裕度を設げる必要がなくなる
という作用で、半導体集積回路装置の集積度ケ向上する
ことができる。 （２）、半導体基板に設けられるウェル領域に対してセ
ルファレインで、かつ、その側部を囲むような溝によっ
て分離領域を構成することにより、前記溝ン形成するた
めのマスク工程を低減することができるという作用で、
半導体集積回路装置の製造工程を短縮することができる
。 （３１、チャンネルストッパ領域形成の不純物の耐堺入
のためのマスクに膜厚差１設けることによって、チャン
ネルストッパ領域形成のためのマスク工程を低減するこ
とができるという作用で、半導体集積回路装置の製造１
糧を短縮することができる。 以上、本発明者によってなされた発明を前記実施例にも
とづき具体的に説明したか、本発明は前記実流側に限定
されるものではなく、その要旨χ逸脱しない範囲におい
て、４ｉｔ々変史可能であることは勿論である。 例えば、前記実旋例における絶縁）換５は、プラズマＯ
ＶＤ技術によって形成した窒化シリコン膜娑用いたが、
急峻な段差部における膜質がそσ）平坦部より悪く、退
択的に早くエツチングこれる性質を具備する膜であわば
良く、例えばＥＯＲ（Ｅｌｅｃｔｒｏｎ ０ｙｃｌｏｔ
ｏｒｏｎ Ｒｅ５ｏｎａｎｃｅ）技術によって形成する
窒化シリコン膜であってもよい。 また、前記半導体基板１は、ｎ−型を用いたが、ｐ−型
？用いてもよい。さらにその他の各半導体領域乞夫々逆
心市型としてもよい。 また、前記半導体基板１は、その主面部に分離領域ン形
成したが、半導体基板１王面上部にエビタキシャ／Ｉ／
Ｉ＊Ｙ成長ζせ、その主面部に分離佃域ン形放し、ても
よい。 さらＶこ、前記分離領域は、０Ｍｌ５’Ｙ措成するＭＩ
ＳＦＥＴ間ン分離するために用いたが、ノ（イボーラト
ランジスタ間の分離に用いてもよい。
伸し拡散を施し、第１図ψ゛）に示すように、ｎ型のウ
ェル領域】１．ｐ型のウェル領域１２’ｔ’形成する。 これは、例えば１１００〜１２００〔℃〕程にの熱処理
技術を用いればよい。これＶＣよって、溝８は、ウェル
領域１１またはウェル領域１２に対してセルファライン
で形成されたことになる。従って、それらのマスク合せ
ズレを考慮した平面的な余裕度を設ける必蚤がなくなり
、半導体集積回路装置にの集積度を向上することができ
る。 第１図促）＆［示す工程の後に、第１図０に示すように
、溝８に多結晶シリコン１３を埋め込む。この埋め込み
材料としては絶縁膜を用いても艮い。 第１図（Ｇｌｋ示す工程の後に、絶縁膜９ＡＩ’選択的
にエツチング除去し、その後、ｎ−ｗｅｌｌ領域１１及
び多結晶シリコン１３上に熱酸化法ｉ／ｃＪ：り酸化シ
リコン膜２ｆｌ’形成する。Ｊ！１１！厚としては後述
スるチャンネルストッパ尋人に対してマスク作用のある
よう酸化シリコン＠２Ａより厚（たとえは１０００し入
〕程度に形成する。そして、絶縁膜２ＢＹ逃択的に除去
する。この後、ｐチャンネチャンネルへ１ＩｓＩ！’Ｅ
Ｔが形成でれるべき領域の絶縁膜２Ａ、２５上部に、絶
縁膜１４乞影成する。 これは、後述するチャンネルストッパ領域形成の不純物
の耐尋人マスクを構成し得るように、また、素子間ン笥
気的に分離するフィールド絶縁膜を構成し得るように、
例えば、ＯＶＤ技術による窒化シリコン膜？用い、その
膜厚ン１０００ ［Ａｌ程厩にすればよい。そして、第
１図（１（ｌに示すように、絶縁膜２５．１４を耐不純
物尋人のためのマスクとして用い、素子間となるべき領
域、溝８近傍部の絶縁膜２Ａχ介したウェル領域１２主
面部に、チャンネルストッパ領域形成のための不純物Ｊ
５を追択的に導入する。こハは、例えば、ボロンイオン
を用い、イオン注入技術によって導入すねはよい。なお
、ウェル領域１１王而部には、絶縁膜２５が絶縁膜２人
に比べて充分に厚いので、導入されない。 第１図０に示す工程の後に、通常プロセスン用い、第１
１山に示すように、絶縁膜］４ン耐熱処理のためのマス
クとして用い、ウェル領域１２よりも高濃度のｐ型のチ
ャンネルストッパ領域１６およびフィールド絶縁膜１７
を形成する。 第１１山に示す工程の後に、絶縁膜１４，２Ａ。 ２５を略選択的に除去し、該除去ばれた部分に、ＭＩ
５ＦＥＴのゲート絶縁膜となる絶縁膜１８、その上部に
ゲートｗ祢１９、その両側部のウェル領域１１主面部に
一対のｐ′？型の半導体領域２０およびウェル領域１２
王而部に一対のれ＋型の半導体領域２１χそれぞれ形成
し、第１図り）に示すように、ｐチャンネルＭ Ｉ Ｓ
ｋ’ Ｅ Ｔ ＱｐおよびｎチャンネルＭＩＳＦＥＴ
Ｑ、ｎン形成する。ｎ型のウェル領域１１とｐ型のウェ
ル領域１２とは深さ方向′に充分な距離を有する＠によ
って電気的に分離されている。さらにｎチャンネルＭＩ
ＳＦ’ＥＴＱｎは溝８近傍部のウェル領域１２王面部に
設けられたチャンネルストッパ領域１６およびその上の
絶縁膜１７によってｎウェル１１に対しより電気的に分
離感ハでいる。 第１１山に示す工程の後釦、全面に絶縁膜２２ン形成す
る。これは、例えば、グラスフローラ施すことのできる
フ矛スフオシリケードガラス膜を用いればよい。そして
、所定の半導体領域２０゜２１上部の絶縁膜１８，２２
Ｙ選択的に除去し、接続孔２３ン形成する。この後、第
１１囚に示すように、接続孔２３を介して、所定の半導
体領域２０．２１と電気的に接続するように、配＃２４
ン形成する。これは、例えば、スパッタ蒸着技術による
アルミニウム膜を用い４はよい。 これら、一連の製造工程によって、本実施例の半導体集
積回路装置は完成する。また、この後に、保腹膜等の処
理工程を施してもよい。 ナオ、本実施例は、急峻な段差部における絶縁膜５の膜
質の悪ざｔ稍極的に利用したものであ゛す、本発明者の
検討によれば、その段差部における段差面ζが、０．７
〜１，０〔μｍ〕程度あれば充分であるとしている。 〔効果〕 （１１、半導体基板に設けられるウェル領域に対してセ
ルファレインで、かつ、その側部を囲むようなθＶｃｊ
って分離領域を構成することにより、ウェル領域と分離
領域とのマスク合せズレ余裕度を設げる必要がなくなる
という作用で、半導体集積回路装置の集積度ケ向上する
ことができる。 （２）、半導体基板に設けられるウェル領域に対してセ
ルファレインで、かつ、その側部を囲むような溝によっ
て分離領域を構成することにより、前記溝ン形成するた
めのマスク工程を低減することができるという作用で、
半導体集積回路装置の製造工程を短縮することができる
。 （３１、チャンネルストッパ領域形成の不純物の耐堺入
のためのマスクに膜厚差１設けることによって、チャン
ネルストッパ領域形成のためのマスク工程を低減するこ
とができるという作用で、半導体集積回路装置の製造１
糧を短縮することができる。 以上、本発明者によってなされた発明を前記実施例にも
とづき具体的に説明したか、本発明は前記実流側に限定
されるものではなく、その要旨χ逸脱しない範囲におい
て、４ｉｔ々変史可能であることは勿論である。 例えば、前記実旋例における絶縁）換５は、プラズマＯ
ＶＤ技術によって形成した窒化シリコン膜娑用いたが、
急峻な段差部における膜質がそσ）平坦部より悪く、退
択的に早くエツチングこれる性質を具備する膜であわば
良く、例えばＥＯＲ（Ｅｌｅｃｔｒｏｎ ０ｙｃｌｏｔ
ｏｒｏｎ Ｒｅ５ｏｎａｎｃｅ）技術によって形成する
窒化シリコン膜であってもよい。 また、前記半導体基板１は、ｎ−型を用いたが、ｐ−型
？用いてもよい。さらにその他の各半導体領域乞夫々逆
心市型としてもよい。 また、前記半導体基板１は、その主面部に分離領域ン形
成したが、半導体基板１王面上部にエビタキシャ／Ｉ／
Ｉ＊Ｙ成長ζせ、その主面部に分離佃域ン形放し、ても
よい。 さらＶこ、前記分離領域は、０Ｍｌ５’Ｙ措成するＭＩ
ＳＦＥＴ間ン分離するために用いたが、ノ（イボーラト
ランジスタ間の分離に用いてもよい。
第１図（５）乃至第１図■は、本発明の実施例の具体的
な製造方法を説明１−るための各ｉ造工程における０Ｍ
ｌ５Ｙ備えた半導体果稍回路装錐の要部断面図である。 図中、１・・・半導体基板、２人乃至２ｏ、４’、ｓ。 ９Ａ、９Ｂｌ １４．Ｉ Ｒ，２２，２５・・・絶縁膜
、３．１０．１５・・・不純・物、６，７・・・開口部
、８・・・溝、１１，１２・・・ウェル領域、１３・・
・多結晶シリコン、１６・・・チャンネルストッパ領域
、１７・・・フィールド絶縁膜、１９・・・ゲート電極
、２０．２１・・・半導体領域（ソース・ドレイン領域
）、２３・・・接続孔、２４・・・配線である。 、・ −ｍ−、 第 １ 図 第 １ 図 （Ｅ）
な製造方法を説明１−るための各ｉ造工程における０Ｍ
ｌ５Ｙ備えた半導体果稍回路装錐の要部断面図である。 図中、１・・・半導体基板、２人乃至２ｏ、４’、ｓ。 ９Ａ、９Ｂｌ １４．Ｉ Ｒ，２２，２５・・・絶縁膜
、３．１０．１５・・・不純・物、６，７・・・開口部
、８・・・溝、１１，１２・・・ウェル領域、１３・・
・多結晶シリコン、１６・・・チャンネルストッパ領域
、１７・・・フィールド絶縁膜、１９・・・ゲート電極
、２０．２１・・・半導体領域（ソース・ドレイン領域
）、２３・・・接続孔、２４・・・配線である。 、・ −ｍ−、 第 １ 図 第 １ 図 （Ｅ）
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主面部に選択的ＶＣ設けられた第１導
を型の第１半導体領域および第２導電型の第２半尋休領
域と、前記第１および第２半導体仙域の間の前記半導体
基板内にこれらχ分離するために設げられた溝からなる
分離領域とＹ：備えた半導体集積回路装置のＩ！！１造
方法であって、前記第１半尋体領域となるべき領域上Ｖ
ｃ＠１のマスクを形成する工程と、前記第１のマスクを
用いて前記第１のマスク上および前記第２半導体領域と
なるべき領域上に第２のマスクを形成する工程と、前記
第１および＠２の々スフが形成ｌｉｔていない領域の前
記半導体基板ン除去して前記溝！形成する工程と、前記
第１のマスフケ用いて少なくとも前記第２半堺体領域と
なるべき領域上に第３のマスクン形成する工程と、前記
第３９マスクを用いて前記半導体基板の生面部忙不純瞼
を導入して前記第１半導体領域を形成する工程と、前記
半導体基板の工面上に前記溝および前記半導体基板の工
面の少なくとも一部ン除いて耐酸化マスクを形成する工
程と、前記耐酸化マスクを用いて前記半導体基板に不純
物を導入する工程と、前記耐酸化マスク！用いて前記半
導体基板？選択的に熱儀仕して酸化Ｂ’ｌｚｔ形成しか
つその下部に第３の半導体領域を形成する工程とｔ含む
半導体集積回路装置の製造方法。 ２、前記半導体基板と前記第２半導体領域とは、同一導
電型かつ同一不純物濃度であることを特徴とする特許請
求の範囲第１項記載の半環体ｇｋｍ回路装債の製造方法
。 ３６ 前記半導体基板と前記第２半導体領域とは同一導
電型であり、前記第２半導体領域は前記半導体基板より
高い不純物濃度を有すること′ｌｉ！：特徴とする特許
請求の範囲第１項記載の半導体集積回路装置の製造方法
。 ４、前記第２半導体領域は前記第１のマスクを用い【前
記半導体基板に不純物を導入して形成ブれることＹ特徴
とする特許請求の範囲第３項記載の半導体集積回路装置
の調造方法。 ５．前記第３半導体争域は前記第１半導体領域内に形成
され、前記第１半導体領域と同−Ｎ５ＴＨ，型の高い不
純物濃度ン有することを特徴とする特許請求の範囲第１
項記載の半導体集積回路＠置の製造方法。 ６、前記第１導電型はｐ型であることｔ特徴とする特許
請求の範囲第５項記載の半導体集積回路装置の調造方法
。 ７、前記第２０）マスクは、前記第１のマスクと前記半
導体基板との間の段走χ利用して形成されることを特徴
とする特許ｎ請求の範囲第１項記載の半導体ｓｍ回路装
置の装造方法。 ８、前記第１のマスクは耐酸化膜であり、前記第３のマ
スクは前記第１のマスクを利用した前記半導体基板の熱
酸化によって形成することン特徴とする特許請求の範囲
第１項記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027011A JPS60171760A (ja) | 1984-02-17 | 1984-02-17 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027011A JPS60171760A (ja) | 1984-02-17 | 1984-02-17 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60171760A true JPS60171760A (ja) | 1985-09-05 |
Family
ID=12209161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027011A Pending JPS60171760A (ja) | 1984-02-17 | 1984-02-17 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171760A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4923821A (en) * | 1988-03-24 | 1990-05-08 | Seiko Epson Corporation | Forming trench in semiconductor substrate with rounded corners |
| US5573969A (en) * | 1994-01-19 | 1996-11-12 | Hyundai Electronics Industries Co., Ltd. | Method for fabrication of CMOS devices having minimized drain contact area |
-
1984
- 1984-02-17 JP JP59027011A patent/JPS60171760A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4923821A (en) * | 1988-03-24 | 1990-05-08 | Seiko Epson Corporation | Forming trench in semiconductor substrate with rounded corners |
| US5573969A (en) * | 1994-01-19 | 1996-11-12 | Hyundai Electronics Industries Co., Ltd. | Method for fabrication of CMOS devices having minimized drain contact area |
| US5831305A (en) * | 1994-01-19 | 1998-11-03 | Hyundai Electronics Industries Co., Ltd. | CMOS devices having minimized drain contact area |
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