JPS6021573A - 接合ゲ−ト型電界効果トランジスタの製造方法 - Google Patents
接合ゲ−ト型電界効果トランジスタの製造方法Info
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- JPS6021573A JPS6021573A JP12880583A JP12880583A JPS6021573A JP S6021573 A JPS6021573 A JP S6021573A JP 12880583 A JP12880583 A JP 12880583A JP 12880583 A JP12880583 A JP 12880583A JP S6021573 A JPS6021573 A JP S6021573A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は接合ゲート型電界効果トランジスタの製造方法
の改良に関する。特に、高集積化を可能とし、伝達コン
ダクタンス、ＩＩＩＩｔ圧、高周波特性等の特性を向上
し、しかも、製造歩留まりを向上する、接合ゲート型電
界効果トランジスタの製造方法の改良に関する。
の改良に関する。特に、高集積化を可能とし、伝達コン
ダクタンス、ＩＩＩＩｔ圧、高周波特性等の特性を向上
し、しかも、製造歩留まりを向上する、接合ゲート型電
界効果トランジスタの製造方法の改良に関する。
（２）技術の背景
接合ゲート型電界効果トランジスタは、その１例を第１
図に示すように、ゲート電極６とチャンネル領域３との
間にＰＮ接合５が介在しており、トランジスタ動作は、
上記のＰＮ接合５に対して逆バイアスとなりＰＮ接合５
を挟んで空乏層が発生するようにゲート電極６に制御電
圧を印加し、この空乏層の広がりをもってチャンネル３
の断面積を変化してそのチャンネル３のインピーダンス
を制御してなすものである。図において、ｌはＮ型半導
体基板であり、２はソース・ドレイン領域としての高濃
度Ｐ型領域であり、３はチャンネル領域としてのｐ Ｊ
（ｊ＋領領域あり、４はＰＮ接合５を発生させるための
Ｎ型領域（ゲート領域）であり、６はゲート電極であり
、７．８はそれぞれソース′ｒ１！極とドレイン電極と
である。
図に示すように、ゲート電極６とチャンネル領域３との
間にＰＮ接合５が介在しており、トランジスタ動作は、
上記のＰＮ接合５に対して逆バイアスとなりＰＮ接合５
を挟んで空乏層が発生するようにゲート電極６に制御電
圧を印加し、この空乏層の広がりをもってチャンネル３
の断面積を変化してそのチャンネル３のインピーダンス
を制御してなすものである。図において、ｌはＮ型半導
体基板であり、２はソース・ドレイン領域としての高濃
度Ｐ型領域であり、３はチャンネル領域としてのｐ Ｊ
（ｊ＋領領域あり、４はＰＮ接合５を発生させるための
Ｎ型領域（ゲート領域）であり、６はゲート電極であり
、７．８はそれぞれソース′ｒ１！極とドレイン電極と
である。
かかる構造の接合ゲート型゛市界効果トランジスタにお
いて、ゲート電極６にｒＩＥ電圧を印加するとＰＮ接合
５を挟んで空乏層が広がり、チャンネル３の断面積が鍼
少してそのインピーダンスは十シ１し、デプレッション
型電界効果トランジスタとして動作する。
いて、ゲート電極６にｒＩＥ電圧を印加するとＰＮ接合
５を挟んで空乏層が広がり、チャンネル３の断面積が鍼
少してそのインピーダンスは十シ１し、デプレッション
型電界効果トランジスタとして動作する。
（３）従来技術と問題点
第１図に示す構造の接合ゲート型電界効果トランジスタ
を製造するために従来使用されていた工程は、（イ）ｌ
導電型の半導体基板ｌに高濃度に反対導電型の領域（ソ
ース領域・ドレイン領域）２を形成し、（ロ）中程度に
反対導電型の領域（チャンネル領域）３を形成し、（ハ
）この反対導電型の領域（チャンネル領域）３中に１導
電型の領域（ゲート領域）４を形成し、（ニ）高濃度に
反対導電型の領域（ソース領域・ドレイン領域）２に抵
抗性接触をなすソース電極７、ドレイン電極８を形成し
、（ホ）■導電型領域（ゲーＩ・領域）４の一部に抵抗
性接触をなすゲート電極６を形成するものであった。
を製造するために従来使用されていた工程は、（イ）ｌ
導電型の半導体基板ｌに高濃度に反対導電型の領域（ソ
ース領域・ドレイン領域）２を形成し、（ロ）中程度に
反対導電型の領域（チャンネル領域）３を形成し、（ハ
）この反対導電型の領域（チャンネル領域）３中に１導
電型の領域（ゲート領域）４を形成し、（ニ）高濃度に
反対導電型の領域（ソース領域・ドレイン領域）２に抵
抗性接触をなすソース電極７、ドレイン電極８を形成し
、（ホ）■導電型領域（ゲーＩ・領域）４の一部に抵抗
性接触をなすゲート電極６を形成するものであった。
この製造方法においては、上記の（ハ）の工程において
、極めて狭い領域（領域２に挟まれた領域）に二つの異
なった導電型の領域３と４とを形成する必要がある。そ
のため、拡散のマージンとマスク合わせのマージンとを
確保するため、チャンネル領域３の長さを短くすること
は容易でなく、不可避的にチャンネル長は長くなり、集
積度は満足すべきものとならず、高周波特性が悪く、更
に製造歩留りが低いという欠点があった。
、極めて狭い領域（領域２に挟まれた領域）に二つの異
なった導電型の領域３と４とを形成する必要がある。そ
のため、拡散のマージンとマスク合わせのマージンとを
確保するため、チャンネル領域３の長さを短くすること
は容易でなく、不可避的にチャンネル長は長くなり、集
積度は満足すべきものとならず、高周波特性が悪く、更
に製造歩留りが低いという欠点があった。
（４）発明の目的
本発明の目的はこれらの欠点を解消することにあり、集
積度が高く伝達コンダクタンスが大きく耐圧が高く高周
波特性が良好である接合ゲート型電界効果トランジスタ
を、高い製造歩留りをもって安定に製造しうる製造方法
を提供することにある。
積度が高く伝達コンダクタンスが大きく耐圧が高く高周
波特性が良好である接合ゲート型電界効果トランジスタ
を、高い製造歩留りをもって安定に製造しうる製造方法
を提供することにある。
（５）発明の構成
本発明の構成は、１導電型の半導体層表面に酸化膜を形
成し、該醇化膜１−に耐酸化膜および該耐耐化膜］二に
マスク層を形成し、該耐酸化膜およびマスク層を選択的
に除去した後、残存する該マスク層をマスクとして該半
導体層に不純物を導入して反対導電型のソース・ドレイ
ン用の不純物領域を形成し、次いで該耐酸化膜で覆われ
ていない該酸化膜を酸化し、次いで該耐酸化膜を除去し
た後、該耐酸化膜で覆われていた該酸化膜を介して異な
る導電型の不純物を順次該半導体層に導入して該ソース
およびドｌ／イン用の不純物領域にまたがる反対導電型
の第１不純物領域と該第１不純物領域内に形成された一
導電型の不純物領域を形成することを特徴とする接合ゲ
ート型電界効果トランジスタの製造方法にある。
成し、該醇化膜１−に耐酸化膜および該耐耐化膜］二に
マスク層を形成し、該耐酸化膜およびマスク層を選択的
に除去した後、残存する該マスク層をマスクとして該半
導体層に不純物を導入して反対導電型のソース・ドレイ
ン用の不純物領域を形成し、次いで該耐酸化膜で覆われ
ていない該酸化膜を酸化し、次いで該耐酸化膜を除去し
た後、該耐酸化膜で覆われていた該酸化膜を介して異な
る導電型の不純物を順次該半導体層に導入して該ソース
およびドｌ／イン用の不純物領域にまたがる反対導電型
の第１不純物領域と該第１不純物領域内に形成された一
導電型の不純物領域を形成することを特徴とする接合ゲ
ート型電界効果トランジスタの製造方法にある。
（６）発明の実施例
以下、図面を参ｌ＠シつつ、本発明の一実施例に係る接
合ゲート型電界効果トランジスタの製造方法について更
に説明する。
合ゲート型電界効果トランジスタの製造方法について更
に説明する。
第２図参照
Ｎ型シリコン（Ｓｌ）基板ｌの表面を酸化して約５００
Ｘ厚の二酸化シリコン（Ｓｉ＋０２）膜９を形成し、
つづいて、ＣＶＤ法を使用して、約１，０００ Ａ厚の
窒化シリコン（Ｓ１３Ｎ４）膜１０と二酸化シリコン（
ＳｉＯ）膜１１とを形成する。二酸化シリコン（Ｓ ｉ
Ｏ２）膜１１はフォー・レジスト膜をもって換えること
も可能である。
Ｘ厚の二酸化シリコン（Ｓｉ＋０２）膜９を形成し、
つづいて、ＣＶＤ法を使用して、約１，０００ Ａ厚の
窒化シリコン（Ｓ１３Ｎ４）膜１０と二酸化シリコン（
ＳｉＯ）膜１１とを形成する。二酸化シリコン（Ｓ ｉ
Ｏ２）膜１１はフォー・レジスト膜をもって換えること
も可能である。
フォー・リングラフイー法を使用してソース領域・ドレ
イン領域２」−のみに開口を有するエツチング用マスク
１２を形成し、このマスク１２を使用して、ソース領域
・ドレイン領域２上から二酸化シリコン（ＳｉＯ）膜１
１と窒化シリコン（Ｓｉ３Ｎ４）膜１０とをエツチング
除去する。。
イン領域２」−のみに開口を有するエツチング用マスク
１２を形成し、このマスク１２を使用して、ソース領域
・ドレイン領域２上から二酸化シリコン（ＳｉＯ）膜１
１と窒化シリコン（Ｓｉ３Ｎ４）膜１０とをエツチング
除去する。。
第３図参照
使用図み、のエツチング用マスク１２を除去した後、Ｐ
型不純物としてボロン（ＢＯ）をイオン注入したのち熱
処理を実行し二酸化シリコン（Ｓ１０２）膜ＩＩと窒化
シリコン（Ｓ１３Ｎ４） ＷＪｒｏとに覆われていない
ソース領域・Ｆ’ ｌ／イン領域２のみを高濃度のＰ型
に反転する。
型不純物としてボロン（ＢＯ）をイオン注入したのち熱
処理を実行し二酸化シリコン（Ｓ１０２）膜ＩＩと窒化
シリコン（Ｓ１３Ｎ４） ＷＪｒｏとに覆われていない
ソース領域・Ｆ’ ｌ／イン領域２のみを高濃度のＰ型
に反転する。
第４図参！ＩＱ
チャンネル領域以外から一酸化シリコン（Ｓ ｉ Ｏ２
）膜１１と窒化シリコン（Ｓ ＋ ａ Ｎ ａ ）膜Ｉ
Ｏを除去した後、チャンネル領域に残留している二酸化
シリコン（Ｓ１０２）膜１１ど窒化シリコン（Ｓｉ３Ｎ
４）膜１０をマスクとしてなす選＋Ｊｅ Ｍ化法を使用
して、ソース領域・ドレイン領域２上に二酸化シリコン
（Ｓ１０２）膜９°を成長する。このとき、チャンネル
領域とソース領域［株］ドレイン領域２との境界におい
ては、新たに成長した二酸化シリコン（ＳＩ０２）膜９
°の側面は図示せるように傾斜していわゆるバーズビー
ク状となる。
）膜１１と窒化シリコン（Ｓ ＋ ａ Ｎ ａ ）膜Ｉ
Ｏを除去した後、チャンネル領域に残留している二酸化
シリコン（Ｓ１０２）膜１１ど窒化シリコン（Ｓｉ３Ｎ
４）膜１０をマスクとしてなす選＋Ｊｅ Ｍ化法を使用
して、ソース領域・ドレイン領域２上に二酸化シリコン
（Ｓ１０２）膜９°を成長する。このとき、チャンネル
領域とソース領域［株］ドレイン領域２との境界におい
ては、新たに成長した二酸化シリコン（ＳＩ０２）膜９
°の側面は図示せるように傾斜していわゆるバーズビー
ク状となる。
使用済みの二酸化シリコン（Ｓ ＋ ０２ ）膜１１と
窒化シリコン（ｓ；３ｔｔ４） ｌｌＡｌ０をすべて除
去する。
窒化シリコン（ｓ；３ｔｔ４） ｌｌＡｌ０をすべて除
去する。
第５図参！■ζ（
チャンオル領域以列に形成されている二酸化シリコン（
ＳＩ０２）膜８′をマスクとして、Ｐ型不純物としてボ
ロン（Ｂｏ）をイオン注入した後熱処理を実行し、ソー
ス領域・ドレイン領域２に挟まれたチャンネル領域にＰ
型領域３を形成する。次に、Ｎ型不純物としてリン（Ｐ
）をイオン注入した後熱処理を実行し、Ｐ型領域３の中
央部にＮ型領域（ケート領域）４を形成する。このとき
、ポロン（Ｂｏ）とリン（Ｐ）との拡散係数の差と注入
エネルギーの差とを利用して、Ｎ型領域（ゲート領域）
４の深さはＰ型領域（チャンネル領域）３の深さより小
さくする。また、上記のＰ型領域（チャンネル領域）３
とＮ型領域（ゲート領域）４との形成は、ともに、Ｐ＋
型領域（ソース−ドレイン領域）２の形成に使用したマ
スクをそのまま使用して形成した二酸化シリコン（Ｓｉ
ｎ ）膜８°をマスクとしてなされているから、ゲート
とソース・ドレインとの合わせずれが発生せず、伝達コ
ンダクタンスが増加する。また、ゲート領域４は低濃度
のＰ壁領域３中に形成されるので制圧も向上する。なお
、−１，記と全く同様の理由により、拡散のマージンと
マスク合わせのマージンを考慮する必要がないので、高
集積化に寄ｌｊすることも明らかである。
ＳＩ０２）膜８′をマスクとして、Ｐ型不純物としてボ
ロン（Ｂｏ）をイオン注入した後熱処理を実行し、ソー
ス領域・ドレイン領域２に挟まれたチャンネル領域にＰ
型領域３を形成する。次に、Ｎ型不純物としてリン（Ｐ
）をイオン注入した後熱処理を実行し、Ｐ型領域３の中
央部にＮ型領域（ケート領域）４を形成する。このとき
、ポロン（Ｂｏ）とリン（Ｐ）との拡散係数の差と注入
エネルギーの差とを利用して、Ｎ型領域（ゲート領域）
４の深さはＰ型領域（チャンネル領域）３の深さより小
さくする。また、上記のＰ型領域（チャンネル領域）３
とＮ型領域（ゲート領域）４との形成は、ともに、Ｐ＋
型領域（ソース−ドレイン領域）２の形成に使用したマ
スクをそのまま使用して形成した二酸化シリコン（Ｓｉ
ｎ ）膜８°をマスクとしてなされているから、ゲート
とソース・ドレインとの合わせずれが発生せず、伝達コ
ンダクタンスが増加する。また、ゲート領域４は低濃度
のＰ壁領域３中に形成されるので制圧も向上する。なお
、−１，記と全く同様の理由により、拡散のマージンと
マスク合わせのマージンを考慮する必要がないので、高
集積化に寄ｌｊすることも明らかである。
第６図参照
ソース領域働ド１／イン領域２」二とＮ型領域（ゲート
領域）４の一部領域（パッド部）４′とに電極コンタク
ト窓を形成１．た後、アルミニウム（Ａ１）膜を蒸着形
成し、所９の電極配線形状にパターニングしてソース電
極配線７、ドレイン電極配線８、ゲート電極配線６を形
成する。
領域）４の一部領域（パッド部）４′とに電極コンタク
ト窓を形成１．た後、アルミニウム（Ａ１）膜を蒸着形
成し、所９の電極配線形状にパターニングしてソース電
極配線７、ドレイン電極配線８、ゲート電極配線６を形
成する。
なお、ゲー（・電極はソース電極７・ドレイン電極８と
平行してＮ型領域（ゲート領域）４の全域に形成しても
さしつかえないが、高集積化の観点からは不利である。
平行してＮ型領域（ゲート領域）４の全域に形成しても
さしつかえないが、高集積化の観点からは不利である。
以上説明せるとおり、１−記の実施例においては、ソー
ス領域・ドレイン電極２の形成に使用したマスク１０．
１１をそのまま使用して、ソース領域争ドレイン領域２
との間にいわゆる八−ズビークを有する二酸化シリコン
（Ｓｉ０２）膜９′を形成し、これをマスクとしてチャ
ンネル領域３とゲート領域とが形成されるので、拡散と
マスク合わせのためのマージンを減少することができ、
（イ）高集積化、（ロ）伝達コンダクタンス、耐圧、高
周波特性等の特性向」二、（ハ）製造歩留の向上が実現
される。
ス領域・ドレイン電極２の形成に使用したマスク１０．
１１をそのまま使用して、ソース領域争ドレイン領域２
との間にいわゆる八−ズビークを有する二酸化シリコン
（Ｓｉ０２）膜９′を形成し、これをマスクとしてチャ
ンネル領域３とゲート領域とが形成されるので、拡散と
マスク合わせのためのマージンを減少することができ、
（イ）高集積化、（ロ）伝達コンダクタンス、耐圧、高
周波特性等の特性向」二、（ハ）製造歩留の向上が実現
される。
（７）発明の効果
以４−説明するとおり、本発明によれば東積度が高く高
周波特性が良好である接合ゲート型電界効果トランジス
タを高い製造歩留をもって安定に製造しうる製造方法を
提供することができる。
周波特性が良好である接合ゲート型電界効果トランジス
タを高い製造歩留をもって安定に製造しうる製造方法を
提供することができる。
第１図は接合ゲート型電界効果トランジスタの概念的構
成を示す断面図である。第２図〜第６図は、本発明の一
実施例に係る接合ゲート型電界効果トランジスタの主要
製造工程を説明する基板断面図または平面図である。 ｌ・・・ｌ導電型半導体基板（Ｎ型シリコン基板）、２
・・ソース領域・ドレイン領域（高濃度Ｐ型領域）、３
・・・チャンネル領域（Ｐ型領域）、４・・・ゲート領
域（Ｎ型領域）、５・・・ＰＮ接合、 ６・拳・ゲート
電極、・・・ソース電極、８・・・ドレイン電極。 第１図
成を示す断面図である。第２図〜第６図は、本発明の一
実施例に係る接合ゲート型電界効果トランジスタの主要
製造工程を説明する基板断面図または平面図である。 ｌ・・・ｌ導電型半導体基板（Ｎ型シリコン基板）、２
・・ソース領域・ドレイン領域（高濃度Ｐ型領域）、３
・・・チャンネル領域（Ｐ型領域）、４・・・ゲート領
域（Ｎ型領域）、５・・・ＰＮ接合、 ６・拳・ゲート
電極、・・・ソース電極、８・・・ドレイン電極。 第１図
Claims (1)
- １導電型の半導体層表面に酸化膜を形成し、該酸化膜」
二に耐酸化膜および該耐酸化膜」−にマスク層を形成し
、該ｌｌｌＶｔ酸化膜およびマスク層を選択的に除去し
た後、残存する該マスク層をマスクとして該半導体層に
不純物を導入して反対導電型のソース令ドレイン用の不
純物領域を形成し、次いで該耐酸化膜で覆われていない
該酸化膜を酸化し、次いで該耐酸化膜を除去した後、該
耐酸化膜で覆われていた該酸化膜を介して異なる導電型
の不純物を順次該半導体層に導入して該ソースおよびド
レイン用の不純物領域にまたがる反対導電型の第１不純
物傾城と該第１不純物領域内に形成された一導電型の不
純物領域を形成することを特徴とする接合ゲー）・型電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12880583A JPS6021573A (ja) | 1983-07-15 | 1983-07-15 | 接合ゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12880583A JPS6021573A (ja) | 1983-07-15 | 1983-07-15 | 接合ゲ−ト型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6021573A true JPS6021573A (ja) | 1985-02-02 |
Family
ID=14993854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12880583A Pending JPS6021573A (ja) | 1983-07-15 | 1983-07-15 | 接合ゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021573A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3136426B1 (en) * | 2015-08-24 | 2019-04-03 | IMEC vzw | Method for producing a junction field effect transistor on a semiconductor substrate |
-
1983
- 1983-07-15 JP JP12880583A patent/JPS6021573A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3136426B1 (en) * | 2015-08-24 | 2019-04-03 | IMEC vzw | Method for producing a junction field effect transistor on a semiconductor substrate |
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