JPS60251640A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS60251640A JPS60251640A JP10819984A JP10819984A JPS60251640A JP S60251640 A JPS60251640 A JP S60251640A JP 10819984 A JP10819984 A JP 10819984A JP 10819984 A JP10819984 A JP 10819984A JP S60251640 A JPS60251640 A JP S60251640A
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- film
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は酸化膜等の絶縁膜により素子間分離をする半導
体装置およびその製造方法に関する。−〔発明の技術的
背慎とその問題点〕 従来、高密度の集積回路の素子間分離法として、例えば
選択酸化法が知られている。これは、素子分離用酸化膜
の膜厚の ／２に当る部分を、選択酸化によってシリコ
ン基板表面から下方に設けるものである。しかしながら
、この方法によると、熱酸化時に耐酸化性マスクどして
用いられるシリコン窒化膜下に横方向から酸化が進行す
る、いわゆるバーズビークを生じる。その結果、素子領
域が両側で狭くなり、素子の集積度が低下するという欠
点がある。
体装置およびその製造方法に関する。−〔発明の技術的
背慎とその問題点〕 従来、高密度の集積回路の素子間分離法として、例えば
選択酸化法が知られている。これは、素子分離用酸化膜
の膜厚の ／２に当る部分を、選択酸化によってシリコ
ン基板表面から下方に設けるものである。しかしながら
、この方法によると、熱酸化時に耐酸化性マスクどして
用いられるシリコン窒化膜下に横方向から酸化が進行す
る、いわゆるバーズビークを生じる。その結果、素子領
域が両側で狭くなり、素子の集積度が低下するという欠
点がある。
このようなことから、最近ポリシリコンを用いた選択酸
化技術や埋込み酸化技術等のような素子分離法による半
導体装置の製造方法が提案されている。
化技術や埋込み酸化技術等のような素子分離法による半
導体装置の製造方法が提案されている。
以下添付図面の第１図および第２図を参照して従来技術
を説明する。なお、以下の図面の説明において同一要素
は同一符号で示しである。第１図はポリシリコンを用い
た選択酸化技術によるＭＯＳトランジスタの製造工程を
説明するための、半導体装置の断面図である。まず、第
１図（ａ）に示すようにｐ型シリコン基板１上に第１の
ＳｉＯ２膜２ａ、ポリシリコン層３、第２のＳｉＯ２響
２ｂを順次形成する。次いで、第１図（ｂ）に示すよう
に全面にＳｉ３Ｎ４膜を堆積し、パターニングしてＳｉ
３Ｎ４パターン４を形成する。そして、このＳｉ３Ｎ４
パターン４をマスクとしてｐ型不純物をイオン注入し、
活性化してｐ型シリコン基板１にｐ中型のチャネルスト
ッパ領域５を形成する。次いで、第１図（Ｃ）に示すよ
うにＳｉ３Ｎ４パターン４を耐酸化性マスクとしてポリ
シリコン層３を選択酸化し、厚い酸化膜６を形成する。
を説明する。なお、以下の図面の説明において同一要素
は同一符号で示しである。第１図はポリシリコンを用い
た選択酸化技術によるＭＯＳトランジスタの製造工程を
説明するための、半導体装置の断面図である。まず、第
１図（ａ）に示すようにｐ型シリコン基板１上に第１の
ＳｉＯ２膜２ａ、ポリシリコン層３、第２のＳｉＯ２響
２ｂを順次形成する。次いで、第１図（ｂ）に示すよう
に全面にＳｉ３Ｎ４膜を堆積し、パターニングしてＳｉ
３Ｎ４パターン４を形成する。そして、このＳｉ３Ｎ４
パターン４をマスクとしてｐ型不純物をイオン注入し、
活性化してｐ型シリコン基板１にｐ中型のチャネルスト
ッパ領域５を形成する。次いで、第１図（Ｃ）に示すよ
うにＳｉ３Ｎ４パターン４を耐酸化性マスクとしてポリ
シリコン層３を選択酸化し、厚い酸化膜６を形成する。
次いで、５ｔ３Ｎ４パターン４、第２のＳｉＯ膜２ｂ、
Ｓｉ３Ｎ４パターン４下のポリシリコン層３及び第１の
Ｓ ｉ Ｏ２膜２ａを順次除去してｐ型シリコン基板１
表面の一部を露出する。
Ｓｉ３Ｎ４パターン４下のポリシリコン層３及び第１の
Ｓ ｉ Ｏ２膜２ａを順次除去してｐ型シリコン基板１
表面の一部を露出する。
この時、厚い酸化膜６のオーバーハング部のポリシリコ
ン層３も除去されるため、第１図（ｄ）に示す如く素子
領域側の部分が横方向に凸状にはり出した形状の素子間
分離膜７が形成される。この後、第１図（ｅ）に示すよ
うに常法により露出するｐ型シリコン基板１上にゲート
酸化膜８を形成し、このゲート酸化膜上にゲート電極９
を形成し、更にｐ型シリコン基板１にｎ＋型のソース、
ドレイン（図示せず）を形成してｎチャネルＭＯＳトラ
ンジスタを製造する。
ン層３も除去されるため、第１図（ｄ）に示す如く素子
領域側の部分が横方向に凸状にはり出した形状の素子間
分離膜７が形成される。この後、第１図（ｅ）に示すよ
うに常法により露出するｐ型シリコン基板１上にゲート
酸化膜８を形成し、このゲート酸化膜上にゲート電極９
を形成し、更にｐ型シリコン基板１にｎ＋型のソース、
ドレイン（図示せず）を形成してｎチャネルＭＯＳトラ
ンジスタを製造する。
このようなポリシリコンをもちいた選択酸化技術を用い
た製造法によれば、前述したバーズビークを著しく抑制
して素子の高集積化を図ることができる。しかし、チャ
ンネルストッパ領域５を形成するためには、５１３Ｎ４
パターン４をマスクとしてポリシリコン層６等を介して
基板にイオン注入を行なうためその作業が困難である。
た製造法によれば、前述したバーズビークを著しく抑制
して素子の高集積化を図ることができる。しかし、チャ
ンネルストッパ領域５を形成するためには、５１３Ｎ４
パターン４をマスクとしてポリシリコン層６等を介して
基板にイオン注入を行なうためその作業が困難である。
また、素子間分離膜７の段差部の傾斜が急なためゲート
電極９の形成時に断切れの恐れがある。またこの時酸化
されなかったポリシリコン膜をきれいに除去することは
非常に困難であり、これを行なおうとすると、ＳｉＯ２
のエツチングが多くなって素子間分離膜７の厚さが減少
してしまう虞れがある。
電極９の形成時に断切れの恐れがある。またこの時酸化
されなかったポリシリコン膜をきれいに除去することは
非常に困難であり、これを行なおうとすると、ＳｉＯ２
のエツチングが多くなって素子間分離膜７の厚さが減少
してしまう虞れがある。
第２図は埋め込み酸化技術によるＭＯＳ Ｉ−ランジス
タの製造工程を説明するための半導体装置の断面図であ
る。まず、第２図（ａ）に示すように、ｐ型シリコン基
板１上に例えば／１ｌｉ５を蒸着しバターニングしてへ
９パターン１０を形成する。次いで、このＡｊパターン
１０をマスクとして、露出するｐ型シリコン基板１を反
応性イオンエツチング（ＲＩＥ ）法により適宜除去し
１．ｌパターン１０下に島状部１１を形成する。次いで
、第２図（ｂ）に示すようにｐ型シリコン基板１を熱酸
化処理してｐ型シリコン基板１表面及び島状部１１の側
部に第３のＳ ｉ ０２膜２Ｃを形成する。ひきつづき
、Ａ、Ｉｌパターン１０をマスクとしてｐ型シリコン基
板１表面にｐ型不純物をイオン注入し、活性化してｐ＋
型チャネルストッパ領域５を形成した後、全面にプラズ
マＳｉＯ２膜１２を形成する。次いで、第２図（Ｃ）に
示すようにこのプラズマＳｉＯ２膜１２を希釈したＨＦ
溶液で処理する。このとき、プラズマＳｉＯ２膜１２が
島状部１１のＡＪＩパターン１０上に残存するとともに
、島状部１１を除く第３のＳ ＋ Ｏ２膜２ｂ上には島
状部１１表面と同レベルまで残存する。なお、第３のｓ
ｒ ｏ２膜２ｂ上の残存プラズマＳｉＯ２膜１２′と
島状部１１との間に■溝１３が形成される。更に、Ａｌ
ｌパターン１０をエツチング除去して島状部１１上に残
存したプラズマＳｉＯ２膜をリフトオフした後、第２図
（ｄ）に示すように全面にＣＶＤＳｉＯ２膜１４、レジ
スト膜１５を順次形成する。次いで、第２図（ｅ）に示
すようにＲＩＥ法によりレジスト膜１５、ＣＶＤＳｉＯ
２膜１４をその除去面が島状部１１表面と同レベルにな
るまで除去して■溝１３にのみＣＶＤ酸化膜１４′を残
存させ、この残存ＣＶＤ５ｉＯ膜１４′と残存プラズマ
ｓ ｒ ｏ２膜１２′とにより素子間分離を行なう。こ
の後、第２図（ｆ）に示すように常法により露出するｐ
型シリコン基板１上にゲート酸化膜８を形成し、このゲ
ート酸化膜８上にゲート電極９を形成し、更にｐ型シリ
コン基板１に ｎ＋型のソース領域、ドレイン領域（図示せず）を形成
してｎチャネルＭＯＳトランジスタを製造する。
タの製造工程を説明するための半導体装置の断面図であ
る。まず、第２図（ａ）に示すように、ｐ型シリコン基
板１上に例えば／１ｌｉ５を蒸着しバターニングしてへ
９パターン１０を形成する。次いで、このＡｊパターン
１０をマスクとして、露出するｐ型シリコン基板１を反
応性イオンエツチング（ＲＩＥ ）法により適宜除去し
１．ｌパターン１０下に島状部１１を形成する。次いで
、第２図（ｂ）に示すようにｐ型シリコン基板１を熱酸
化処理してｐ型シリコン基板１表面及び島状部１１の側
部に第３のＳ ｉ ０２膜２Ｃを形成する。ひきつづき
、Ａ、Ｉｌパターン１０をマスクとしてｐ型シリコン基
板１表面にｐ型不純物をイオン注入し、活性化してｐ＋
型チャネルストッパ領域５を形成した後、全面にプラズ
マＳｉＯ２膜１２を形成する。次いで、第２図（Ｃ）に
示すようにこのプラズマＳｉＯ２膜１２を希釈したＨＦ
溶液で処理する。このとき、プラズマＳｉＯ２膜１２が
島状部１１のＡＪＩパターン１０上に残存するとともに
、島状部１１を除く第３のＳ ＋ Ｏ２膜２ｂ上には島
状部１１表面と同レベルまで残存する。なお、第３のｓ
ｒ ｏ２膜２ｂ上の残存プラズマＳｉＯ２膜１２′と
島状部１１との間に■溝１３が形成される。更に、Ａｌ
ｌパターン１０をエツチング除去して島状部１１上に残
存したプラズマＳｉＯ２膜をリフトオフした後、第２図
（ｄ）に示すように全面にＣＶＤＳｉＯ２膜１４、レジ
スト膜１５を順次形成する。次いで、第２図（ｅ）に示
すようにＲＩＥ法によりレジスト膜１５、ＣＶＤＳｉＯ
２膜１４をその除去面が島状部１１表面と同レベルにな
るまで除去して■溝１３にのみＣＶＤ酸化膜１４′を残
存させ、この残存ＣＶＤ５ｉＯ膜１４′と残存プラズマ
ｓ ｒ ｏ２膜１２′とにより素子間分離を行なう。こ
の後、第２図（ｆ）に示すように常法により露出するｐ
型シリコン基板１上にゲート酸化膜８を形成し、このゲ
ート酸化膜８上にゲート電極９を形成し、更にｐ型シリ
コン基板１に ｎ＋型のソース領域、ドレイン領域（図示せず）を形成
してｎチャネルＭＯＳトランジスタを製造する。
しかし、この方法によればｌｌパターン１０をマスクと
してＲＩＥ法によりｐ型シリコン基板１を選択的に除去
するため、へ１パターン１０と雪間ガスとが反応し、第
２図（Ｃ）に示すように露出する基板１の表面が汚染さ
れる虞れがある。さらに狭い領域での酸化膜のエツチン
グに比べて、広い領域での酸化膜のエツチングが早く進
んでしまうため、広い領域での酸化膜の埋め込みが非常
に困難である。
してＲＩＥ法によりｐ型シリコン基板１を選択的に除去
するため、へ１パターン１０と雪間ガスとが反応し、第
２図（Ｃ）に示すように露出する基板１の表面が汚染さ
れる虞れがある。さらに狭い領域での酸化膜のエツチン
グに比べて、広い領域での酸化膜のエツチングが早く進
んでしまうため、広い領域での酸化膜の埋め込みが非常
に困難である。
他方、半導体装置の高集積化を図るためには素子領域と
素子分離領域を共に縮小する必要があるが、第３図の断
面図中素子分離領域の幅ｊ１２が小さくなると素子分離
性能が低下するため、素子領域の幅、０１を狭めるにし
たがって素子分離領域の幅」２を極端に狭めることはで
きない。これを解決するため素子分離領域の高さｈを増
加させて素子分離性能を向上させることが行なわれるが
、従来のポリシリコンを用いた選択酸化技術対し素子分
離領域の厚さを０．５μｍ以上とすることは不可能であ
る。また、従来の方法ではエツチング速度が広い領域と
狭い領域で速度が異なることから素子領域の周囲に存在
する素子分離領域の絶縁膜の厚さがソース雫ドレインを
結ぶ方向およびこれに直角な方向について均一でないた
め特性的に十分でなく、また酸化膜を２度形成する必要
があり、工程が複雑化する等の問題がある。
素子分離領域を共に縮小する必要があるが、第３図の断
面図中素子分離領域の幅ｊ１２が小さくなると素子分離
性能が低下するため、素子領域の幅、０１を狭めるにし
たがって素子分離領域の幅」２を極端に狭めることはで
きない。これを解決するため素子分離領域の高さｈを増
加させて素子分離性能を向上させることが行なわれるが
、従来のポリシリコンを用いた選択酸化技術対し素子分
離領域の厚さを０．５μｍ以上とすることは不可能であ
る。また、従来の方法ではエツチング速度が広い領域と
狭い領域で速度が異なることから素子領域の周囲に存在
する素子分離領域の絶縁膜の厚さがソース雫ドレインを
結ぶ方向およびこれに直角な方向について均一でないた
め特性的に十分でなく、また酸化膜を２度形成する必要
があり、工程が複雑化する等の問題がある。
本発明は上記問題点を解決するためなされたちので、素
子分離性能が良く集積度の高い半導体装置およびバーズ
ビークを防止しつつ、容易に微細な素子間分離を行ない
得る半導体装置の製造方法を提供することを目的とする
。
子分離性能が良く集積度の高い半導体装置およびバーズ
ビークを防止しつつ、容易に微細な素子間分離を行ない
得る半導体装置の製造方法を提供することを目的とする
。
上記目的達成のため本発明においては半導体基板上に形
成された素子領域および幅２μＴｎ以下の素子分離領域
と、 前記素子領域の周囲に設けられ、前記半導体基板内に形
成された、前記素子分離領域幅の１／以上の均一厚さを
有する素子分離のための絶縁膜を備えた半導体装置を提
供しており、集積度が高くても素子分離性能が良好なも
のである。
成された素子領域および幅２μＴｎ以下の素子分離領域
と、 前記素子領域の周囲に設けられ、前記半導体基板内に形
成された、前記素子分離領域幅の１／以上の均一厚さを
有する素子分離のための絶縁膜を備えた半導体装置を提
供しており、集積度が高くても素子分離性能が良好なも
のである。
また、本発明においては、半導体基板の上に第１の絶縁
膜および耐酸化性のある第２の絶縁膜を形成し、これら
の絶縁膜を素子分離領域に対応する部分のみ除去する第
１の工程と、この絶縁膜が除去された素子分離領域に対
応する部分の半導体基板上に、少なくとも前記第１の絶
縁膜および第２の絶縁膜の合計厚さに半導体層を選択的
に形成する第２の工程と、前記半導体層を酸化して素子
分離のための厚い酸化膜を形成する第３の工程と、素子
領域に対応する部分の前記第１の絶縁膜および前記第２
の絶縁膜を除去して前記半導体基板を露出させる第４の
工程と、この露出した素子領域に対応する部分の半導体
基板上に半導体素子を形成する第５の工程と、を備えた
半導体装置の製造方法を提供するようにしており、バー
ズビークを防止しつつ、微細な素子間分離を行ない得る
ものである。
膜および耐酸化性のある第２の絶縁膜を形成し、これら
の絶縁膜を素子分離領域に対応する部分のみ除去する第
１の工程と、この絶縁膜が除去された素子分離領域に対
応する部分の半導体基板上に、少なくとも前記第１の絶
縁膜および第２の絶縁膜の合計厚さに半導体層を選択的
に形成する第２の工程と、前記半導体層を酸化して素子
分離のための厚い酸化膜を形成する第３の工程と、素子
領域に対応する部分の前記第１の絶縁膜および前記第２
の絶縁膜を除去して前記半導体基板を露出させる第４の
工程と、この露出した素子領域に対応する部分の半導体
基板上に半導体素子を形成する第５の工程と、を備えた
半導体装置の製造方法を提供するようにしており、バー
ズビークを防止しつつ、微細な素子間分離を行ない得る
ものである。
以下、本発明の実施例を図面を参照しながら詳細に説明
する。
する。
第４図は本発明にかかる半導体′ＪＡ置の製造方法の一
実施例をｎチャネルＭＯ３ｌ−ランジスタについてソー
スおよびドレインを結ぶ線に沿って切断した様子を示す
各工程ごとの断面図であって、結晶方向（１００）のｐ
型シリコン基板３１を約１．０００℃の加熱酸素零囲気
中で熱酸化１ノで、０．１μｍのシリコン酸化膜３２を
形成し、次にモノシラン（ＳｉＨａ）およびアンモニア
（ＮＨ３）を使用したＣＶＤ法によって窒化シリコン膜
３３を０．２５μｍの厚さに形成し、更にレジスト層（
図示せず）を形成して素子形成領域のレジスト層が残存
するように写真食刻を行ない、この残存したレジスト層
をマスクとして素子分離領域のシリコン酸化膜３２およ
びシリコン窒化膜３３を除去し、レジスト層を除去する
と、第４図＜ａ）の状態となる。
実施例をｎチャネルＭＯ３ｌ−ランジスタについてソー
スおよびドレインを結ぶ線に沿って切断した様子を示す
各工程ごとの断面図であって、結晶方向（１００）のｐ
型シリコン基板３１を約１．０００℃の加熱酸素零囲気
中で熱酸化１ノで、０．１μｍのシリコン酸化膜３２を
形成し、次にモノシラン（ＳｉＨａ）およびアンモニア
（ＮＨ３）を使用したＣＶＤ法によって窒化シリコン膜
３３を０．２５μｍの厚さに形成し、更にレジスト層（
図示せず）を形成して素子形成領域のレジスト層が残存
するように写真食刻を行ない、この残存したレジスト層
をマスクとして素子分離領域のシリコン酸化膜３２およ
びシリコン窒化膜３３を除去し、レジスト層を除去する
と、第４図＜ａ）の状態となる。
次に、例えばジクロルシラン（Ｓｉｔ−１２Ｃ，Ｑ２）
ガスを用いてＣＶＤ法による膜形成を行なうと素子分離
領域のシリコン基板上にシリコン層３４が形成されるが
、素子領域ではシリコン窒化膜が存在しているために堆
積が進行せず素子分離領域のみに選択的にシリコン層の
形成が行なわれることになる。このシリコン層３４の厚
さはシリコン酸化膜゛３２およびシリコン窒化膜３３の
厚さの合計と等しい０．３５μ■とするが、これよりも
多くてもよい。またシリコン層３４は通常の結晶に限ら
ず多結晶であってもよい。このように形成されたシリコ
ン層３４にボウ素イオン（８＋）を４０ＫｅＶのエネル
ギーで５ Ｘ ’１０１３ｃｍ−３の濃度に注入すると
、シリコン層３４の下部には不純物層３５が形成される
（第４図（ｂ））。
ガスを用いてＣＶＤ法による膜形成を行なうと素子分離
領域のシリコン基板上にシリコン層３４が形成されるが
、素子領域ではシリコン窒化膜が存在しているために堆
積が進行せず素子分離領域のみに選択的にシリコン層の
形成が行なわれることになる。このシリコン層３４の厚
さはシリコン酸化膜゛３２およびシリコン窒化膜３３の
厚さの合計と等しい０．３５μ■とするが、これよりも
多くてもよい。またシリコン層３４は通常の結晶に限ら
ず多結晶であってもよい。このように形成されたシリコ
ン層３４にボウ素イオン（８＋）を４０ＫｅＶのエネル
ギーで５ Ｘ ’１０１３ｃｍ−３の濃度に注入すると
、シリコン層３４の下部には不純物層３５が形成される
（第４図（ｂ））。
次に、このシリコン基板３１全体を水素および酸素の１
０００℃加熱零囲気中で２００分間の酸化を行なうと、
素子分離領域のシリコン層３４が酸化成長して厚さ０．
８μｍ程度の厚いシリコン酸化膜３６が形成され、その
下方には不純物層３５′が形成される（第４図（Ｃ））
。
０００℃加熱零囲気中で２００分間の酸化を行なうと、
素子分離領域のシリコン層３４が酸化成長して厚さ０．
８μｍ程度の厚いシリコン酸化膜３６が形成され、その
下方には不純物層３５′が形成される（第４図（Ｃ））
。
なお、この不純物層は素子分離性能を向上させるためで
あり必ずしも必要はない。この酸化時にはシリコン窒化
膜３３上ではシリコン窒化膜の耐酸化性により酸化が行
なわれず膜厚は増加しない。
あり必ずしも必要はない。この酸化時にはシリコン窒化
膜３３上ではシリコン窒化膜の耐酸化性により酸化が行
なわれず膜厚は増加しない。
またこの酸化時にはシリコン窒化膜３３の上面がシリコ
ン層３４の上面と一致しており、シリコン窒化膜３３の
側壁はシリコン層３４の中に埋設さｈているためシリコ
ン窒化膜が形成された酸化膜のため持上げられることが
なく、バーズビークが生じることはない。また、シリコ
ン酸化膜３６の立上りはポリシリコンを用いた選択酸化
技術のように急峻にならず段差が生じない。さらに、埋
め込み酸化技術法のようにＲＩＥ法で基板を選択的に除
去することがないため基板の汚染の虞れもない。
ン層３４の上面と一致しており、シリコン窒化膜３３の
側壁はシリコン層３４の中に埋設さｈているためシリコ
ン窒化膜が形成された酸化膜のため持上げられることが
なく、バーズビークが生じることはない。また、シリコ
ン酸化膜３６の立上りはポリシリコンを用いた選択酸化
技術のように急峻にならず段差が生じない。さらに、埋
め込み酸化技術法のようにＲＩＥ法で基板を選択的に除
去することがないため基板の汚染の虞れもない。
次に素子形成領域のシリコン酸化膜３２およびシリコン
窒化膜３３を除去し、通常行なわれるように熱酸化によ
ってゲート酸化膜３７を形成しその上にゲート電極とな
るポリシリコン層３８をＣＶＤ法によって形成した後、
これをゲート部のみ残るようにバターニングし、これを
マスクとしてシリコン基板３１にｎ型不純物、例えばヒ
素（ＡＳ）イオンを打込むことにより、ソース領域３９
、およびドレイン領域４０が形成される（第４図（ｄ）
）。
窒化膜３３を除去し、通常行なわれるように熱酸化によ
ってゲート酸化膜３７を形成しその上にゲート電極とな
るポリシリコン層３８をＣＶＤ法によって形成した後、
これをゲート部のみ残るようにバターニングし、これを
マスクとしてシリコン基板３１にｎ型不純物、例えばヒ
素（ＡＳ）イオンを打込むことにより、ソース領域３９
、およびドレイン領域４０が形成される（第４図（ｄ）
）。
次に全面に層間絶縁膜４１を堆積さゼ、電極引出しが必
要な部分にコンタクト孔４２を形成し、アルミニウムを
全面に蒸着させて必要な部分を残ずようにパターニング
を行なうことにより配線４３を形成しＭＯＳ ｔ−ラン
ジスタが完成する（第４図（ｅ））。
要な部分にコンタクト孔４２を形成し、アルミニウムを
全面に蒸着させて必要な部分を残ずようにパターニング
を行なうことにより配線４３を形成しＭＯＳ ｔ−ラン
ジスタが完成する（第４図（ｅ））。
このようにして得られた半導体装置にｄ５いては素子分
離領域の幅が２μ７＋Ｌ以下であっても、素子分離のた
めの絶縁膜の厚さを素子領域の周囲全面にわたって均一
に素子分離領域幅の ７４以上とすることができ、高集
積化したにもかかわらず良好な素子分離特性を示す。
離領域の幅が２μ７＋Ｌ以下であっても、素子分離のた
めの絶縁膜の厚さを素子領域の周囲全面にわたって均一
に素子分離領域幅の ７４以上とすることができ、高集
積化したにもかかわらず良好な素子分離特性を示す。
第５図は第４図とほぼ同様の実施例を示す各工程ごとの
断面図であるが、最初の工程でシリコン基板５１の上に
形成されるシリコン酸化膜５２およびシリコン窒化膜５
４の間にポリシリコン層５３をさらに形成している点が
異なる（第５図（ａ））。これに伴ない、素子分離領域
に形成されるシリコン層５５の厚さは、少くともシリコ
ン酸化膜５２、ポリシリコン層５３、シリコン窒化膜５
４の合計厚さとなる（第５図（ｂ））。以下は第４図の
場合と同様であって厚い酸化膜５７の下方に不純物層５
６′を形成しく第５図（Ｃ））ゲート酸化膜５８、ゲー
ト電極５９、ソース領域６０、ドレイン領域６１を形成
して（第５図（ｄ））、層間絶縁膜６２、コンタクト孔
６３、アルミニウム配線６４を有するＭＯＳ ｌ−ラン
ジスタが最終的に完成する（第５図（ｅ））、このよう
な方法ではシリコン酸化膜５２およびシリコン窒化膜５
４間に設けられたポリシリコン層５３がこれらの酸化膜
５２と窒化膜５４間に生じるストレスを軽減させるため
、フィールド酸化を行なう際に素子に欠陥が生じにくい
。
断面図であるが、最初の工程でシリコン基板５１の上に
形成されるシリコン酸化膜５２およびシリコン窒化膜５
４の間にポリシリコン層５３をさらに形成している点が
異なる（第５図（ａ））。これに伴ない、素子分離領域
に形成されるシリコン層５５の厚さは、少くともシリコ
ン酸化膜５２、ポリシリコン層５３、シリコン窒化膜５
４の合計厚さとなる（第５図（ｂ））。以下は第４図の
場合と同様であって厚い酸化膜５７の下方に不純物層５
６′を形成しく第５図（Ｃ））ゲート酸化膜５８、ゲー
ト電極５９、ソース領域６０、ドレイン領域６１を形成
して（第５図（ｄ））、層間絶縁膜６２、コンタクト孔
６３、アルミニウム配線６４を有するＭＯＳ ｌ−ラン
ジスタが最終的に完成する（第５図（ｅ））、このよう
な方法ではシリコン酸化膜５２およびシリコン窒化膜５
４間に設けられたポリシリコン層５３がこれらの酸化膜
５２と窒化膜５４間に生じるストレスを軽減させるため
、フィールド酸化を行なう際に素子に欠陥が生じにくい
。
以上の実施例においては、シリコン基板の上に形成され
る層はシリコン酸化膜およびシリコン窒化膜またはシリ
コン酸化膜、ポリシリコン層、シリコン窒化膜により成
っているが、シリコン窒化膜の代りに耐酸化性のある絶
縁膜例えば窒化モリブデン等の金属窒化物膜であっても
よい。
る層はシリコン酸化膜およびシリコン窒化膜またはシリ
コン酸化膜、ポリシリコン層、シリコン窒化膜により成
っているが、シリコン窒化膜の代りに耐酸化性のある絶
縁膜例えば窒化モリブデン等の金属窒化物膜であっても
よい。
また、素子力ｍ領域に対応する部分に選択的にシリコン
層を形成する工程において、実施例ではジクロルシラン
ガスを用いているが、モノシラン（ＳｉＨ４）および塩
化水素（ＨＣＪ））ガスを用いたＣＶＤ法、または高温
シリコン蒸気等シリコン基板上に堆積しやすくシリコン
窒化膜上に堆積しにくい選択性を有するものであれば何
れも使用することができる。
層を形成する工程において、実施例ではジクロルシラン
ガスを用いているが、モノシラン（ＳｉＨ４）および塩
化水素（ＨＣＪ））ガスを用いたＣＶＤ法、または高温
シリコン蒸気等シリコン基板上に堆積しやすくシリコン
窒化膜上に堆積しにくい選択性を有するものであれば何
れも使用することができる。
さらに、実施例ではｎ型半導体基板を用いたｎチャネル
ＭＯＳトランジスタについて説明しているが、ｎ型半導
体基板を用いたｎチャネルＭＯＳトランジスタ、０Ｍ０
８回路、バイポーラトランジスタについても同様に適用
することができる。
ＭＯＳトランジスタについて説明しているが、ｎ型半導
体基板を用いたｎチャネルＭＯＳトランジスタ、０Ｍ０
８回路、バイポーラトランジスタについても同様に適用
することができる。
以上のように本発明によれば幅２μｍ以下の素子分離特
性を有する素子領域周囲の半導体基板内および半導体基
板上にわたって形成された素子力離領域幅の ７４以上
の均一厚さの素子分離のための絶縁膜を有するようにし
ているので、高集積度で素子分離特性のよい半導体装置
を得ることができ、１メガビツトのＤＲＡＭや２５６キ
ロビツトのＣＭＯＳスタティックメモリ等の大規模集積
回路を提供することが可能となる。
性を有する素子領域周囲の半導体基板内および半導体基
板上にわたって形成された素子力離領域幅の ７４以上
の均一厚さの素子分離のための絶縁膜を有するようにし
ているので、高集積度で素子分離特性のよい半導体装置
を得ることができ、１メガビツトのＤＲＡＭや２５６キ
ロビツトのＣＭＯＳスタティックメモリ等の大規模集積
回路を提供することが可能となる。
また、本発明によれば、半導体基板の上に形成された第
１の絶縁膜および耐酸化性のある第２の絶縁膜を形成し
、これらの素子分離領域に対応する部分を除去した接受
なくとも上記２つの絶縁膜の合計厚さになるよう素子分
離領域に対応する部分に半導体層を選択的に形成し、こ
れを酸化して素子分離のための厚い酸化膜を形成するよ
うにしているので第２の絶縁膜と基板の境界部から酸化
物が侵入してバーズビークが生じたり、厚い酸化膜の立
上り部に段差が生じたり、基板の汚染を生じたりするこ
とがなく、高集積化を行なった場合でも有効チャネル長
を確保し、欠陥の少ない半導体装置を製造することがで
きる。
１の絶縁膜および耐酸化性のある第２の絶縁膜を形成し
、これらの素子分離領域に対応する部分を除去した接受
なくとも上記２つの絶縁膜の合計厚さになるよう素子分
離領域に対応する部分に半導体層を選択的に形成し、こ
れを酸化して素子分離のための厚い酸化膜を形成するよ
うにしているので第２の絶縁膜と基板の境界部から酸化
物が侵入してバーズビークが生じたり、厚い酸化膜の立
上り部に段差が生じたり、基板の汚染を生じたりするこ
とがなく、高集積化を行なった場合でも有効チャネル長
を確保し、欠陥の少ない半導体装置を製造することがで
きる。
また、半導体層を選択的に形成した後半導体基板と同一
導電型の不純物層を形成する工程を更に含む本発明にお
いては素子間分離性能が更に向上する。
導電型の不純物層を形成する工程を更に含む本発明にお
いては素子間分離性能が更に向上する。
また、半導体基板上に最初に形成する２つの絶縁膜間に
半導体層、特にポリシリコンを有した状態から工程を始
める本発明においては絶縁膜間のストレスを軽減するこ
とができ、特にフィールド酸化の際に欠陥が生じにくい
。
半導体層、特にポリシリコンを有した状態から工程を始
める本発明においては絶縁膜間のストレスを軽減するこ
とができ、特にフィールド酸化の際に欠陥が生じにくい
。
第１図は従来方法の一例を説明するための各工程ごとの
半導体装置の断面図、第２図は従来方法の他の例を説明
するための各工程ごとの半導体装置の断面図、第３図は
素子領域と素子分離領域の寸法関係を説明する断面図、
第４図および第５図はそれぞれ本発明の詳細な説明する
ための各工程ごとの半導体装置の断面図である。 ３１．５１・・・ｐ型シリコン基板、３２．５２・・・
シリコン酸化膜、３３．５４・・・シリコン窒化膜、３
４．５５・・・シリコン層、３５’ 、５６’・・・不
純物層、３６．５７・・・シリコン酸化膜、３７．５８
・・・ゲート酸化膜、３８．５９・・・ゲート電極、３
９゜６０・・・ソース領域、４０．６１・・・ドレイン
領域、４１．６２・・・層間絶縁膜、４３．６４・・・
アルミニウム配線。 第１図 第２図 第５図
半導体装置の断面図、第２図は従来方法の他の例を説明
するための各工程ごとの半導体装置の断面図、第３図は
素子領域と素子分離領域の寸法関係を説明する断面図、
第４図および第５図はそれぞれ本発明の詳細な説明する
ための各工程ごとの半導体装置の断面図である。 ３１．５１・・・ｐ型シリコン基板、３２．５２・・・
シリコン酸化膜、３３．５４・・・シリコン窒化膜、３
４．５５・・・シリコン層、３５’ 、５６’・・・不
純物層、３６．５７・・・シリコン酸化膜、３７．５８
・・・ゲート酸化膜、３８．５９・・・ゲート電極、３
９゜６０・・・ソース領域、４０．６１・・・ドレイン
領域、４１．６２・・・層間絶縁膜、４３．６４・・・
アルミニウム配線。 第１図 第２図 第５図
Claims (1)
- 【特許請求の範囲】 １、 半導体基板上に形成された素子領域および幅２μ
メートル以下の素子分離領域と、前記素子領域の周囲に
設けられ、前記半導体基板内および前記半導体基板上に
わたって形成されま た、前記素子分離領域幅の ７４以上の均一厚さを有す
る素子分離のための絶縁膜を備えたことを特徴とする半
導体装置。 ２、 半導体基板がシリコン基板であり、酸化膜がシリ
コン酸化膜である特許請求の範囲第１項記載の半導体装
置。 ３、 半導体基板の上に第１の絶縁膜および耐酸化性の
ある第２の絶縁膜を形成し、これらの絶縁膜を素子分離
領域に対応する部分のみ除去する第１の工程と、 この絶縁膜が除去された素子分離領域に対応する部分の
半導体基板上に、少なくとも前記第１の絶縁膜および第
２の絶縁膜の合計厚さに半導体層を選択的に形成する第
２の工程と、 前記半導体層を酸化して素子分離のための厚い酸化膜を
形成する第３の工程と、 素子領域に対応する部分の前記第１の絶縁膜および前記
第２の絶縁膜を除去して前記半導体基板を露出させる第
４の工程と、 この露出した素子領域に対応する部分の半導体基板上に
半導体素子を形成する第５の工程と、を備えたことを特
徴とする半導体装置の製造方法。 ４、 第１の絶縁膜がシリコン酸化膜であり、第２の絶
縁膜がシリコン窒化膜である特許請求の範囲第３項記載
の半導体装置の製造方法。 ５、 第１の絶縁膜がシリコン酸化膜であり、第２の絶
縁膜が金属窒化膜である特許請求の範囲第３項記載の半
導体装置の製造方法。 ６、 半導体層を選択的に形成する第２の工程がジクロ
ルシランを用いたＣＶＤ法により行なわれるものである
特許請求の範囲第４項または第５項記載の半導体装置の
製造方法。 ７、 半導体基板の上に第１の絶縁膜および耐酸化性の
ある第２の絶縁膜を形成し、これらの絶縁膜を素子分離
領域に対応する部分のみ除去する第１の工程と、 この絶縁膜が除去された素子分離領域に対応する部分の
半導体基板上に、少なくども前記第１の絶縁膜および第
２の絶縁膜の合計厚さに半導体層を選択的に形成する第
２の工程と、 前記半導体層の下部に前記半導体基板と同一導電型の不
純物層を形成する第３の工程と、前記半導体層を酸化し
て素子分離のための厚い酸化膜とその下方に前記半導体
基板と同一導電型の不純物層を形成する第４の工程と、 素子領域に対応する部分の前記第１の絶縁膜および前記
第２の絶縁膜を除去して前記半導体基板を露出させる第
５の工程と、 この露出した素子領域の半導体基板上に半導体素子を形
成する第６の工程と、 を備えたことを特徴とする半導体装置の製造方法。 ８、 第１の絶縁膜がシリコン酸化膜であり、第２の絶
縁膜がシリコン窒化膜である特許請求の範囲第７項記載
の半導体装置の製造方法。 ９、 第１の絶縁膜がシリコン酸化膜であり、第２の絶
縁膜が金属窒化膜である特許請求の範囲第７項記載の半
導体装置の製造方法。 １０、半導体層を選択的に形成する第２の工程がジクロ
ルシランを用いたＣＶＤ法により行なわれるものである
特許請求の範囲第８項または第９項記載の半導体装置の
製造方法。 １１、半導体基板の上に第１の絶縁膜、第１の半導体層
、第２の絶縁膜をこの順序で形成し、これらの膜および
層を素子分離領域に対応する部分のみ除去する第１の工
程と、 この絶縁膜が除去された素子分離領域に対応する部分の
半導体基板上に、少なくとも前記第１の絶縁膜、第１の
半導体層、第２の絶縁膜の合計厚さに第２の半導体層を
選択的に形成する第２の工程と、 前記第２の半導体層の下部に前記半導体基板と同一導電
型の不純物層を形成する第３の工程と、前記第２の半導
体層を酸化して素子分離のための厚い酸化膜とその下方
に前記半導体基板と同一導電型の不純物層を形成する第
４の工程と、素子領域に対応する部分の前記第１の絶縁
膜、第１の半導体層、第２の絶縁膜を除去して前記半導
体基板を露出させる第５の工程と、 この露出した素子領域に対応する部分の半導体基板上に
半導体素子を形成する第６の工程と、を備えたことを特
徴とする半導体装置の製造方法。 １２、第１の絶縁膜がシリコン酸化膜であり、第２の絶
縁膜がシリコン窒化膜である特許請求の範囲第１１項記
載の半導体装置の製造方法。 １３、第１の絶縁膜がシリコン酸化膜であり、第２の絶
縁膜が金属窒化膜である特許請求の範囲第１１項記載の
半導体装置の製造方法。 １４、第１の半導体層が多結晶シリコン層である特許請
求の範囲第１２項または第１３項記載の半導体装置の製
造方法。 １５、第２の半導体層を選択的に形成する第２の工程が
ジクロルシランを用いたＣＶＤ法により行なわれるもの
である特許請求の範囲第１４項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10819984A JPS60251640A (ja) | 1984-05-28 | 1984-05-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10819984A JPS60251640A (ja) | 1984-05-28 | 1984-05-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60251640A true JPS60251640A (ja) | 1985-12-12 |
Family
ID=14478526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10819984A Pending JPS60251640A (ja) | 1984-05-28 | 1984-05-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60251640A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654227A (en) * | 1996-01-23 | 1997-08-05 | Micron Technology, Inc. | Method for local oxidation of silicon (LOCOS) field isolation |
-
1984
- 1984-05-28 JP JP10819984A patent/JPS60251640A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654227A (en) * | 1996-01-23 | 1997-08-05 | Micron Technology, Inc. | Method for local oxidation of silicon (LOCOS) field isolation |
| US6090727A (en) * | 1996-01-23 | 2000-07-18 | Micron Technology, Inc. | Method for local oxidation of silicon (LOCOS) field isolation |
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