JPS60251640A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS60251640A JPS60251640A JP10819984A JP10819984A JPS60251640A JP S60251640 A JPS60251640 A JP S60251640A JP 10819984 A JP10819984 A JP 10819984A JP 10819984 A JP10819984 A JP 10819984A JP S60251640 A JPS60251640 A JP S60251640A
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- film
- semiconductor
- layer
- oxide film
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は酸化膜等の絶縁膜により素子間分離をする半導
体装置およびその製造方法に関する。−〔発明の技術的
背慎とその問題点〕 従来、高密度の集積回路の素子間分離法として、例えば
選択酸化法が知られている。これは、素子分離用酸化膜
の膜厚の /2に当る部分を、選択酸化によってシリコ
ン基板表面から下方に設けるものである。しかしながら
、この方法によると、熱酸化時に耐酸化性マスクどして
用いられるシリコン窒化膜下に横方向から酸化が進行す
る、いわゆるバーズビークを生じる。その結果、素子領
域が両側で狭くなり、素子の集積度が低下するという欠
点がある。
体装置およびその製造方法に関する。−〔発明の技術的
背慎とその問題点〕 従来、高密度の集積回路の素子間分離法として、例えば
選択酸化法が知られている。これは、素子分離用酸化膜
の膜厚の /2に当る部分を、選択酸化によってシリコ
ン基板表面から下方に設けるものである。しかしながら
、この方法によると、熱酸化時に耐酸化性マスクどして
用いられるシリコン窒化膜下に横方向から酸化が進行す
る、いわゆるバーズビークを生じる。その結果、素子領
域が両側で狭くなり、素子の集積度が低下するという欠
点がある。
このようなことから、最近ポリシリコンを用いた選択酸
化技術や埋込み酸化技術等のような素子分離法による半
導体装置の製造方法が提案されている。
化技術や埋込み酸化技術等のような素子分離法による半
導体装置の製造方法が提案されている。
以下添付図面の第1図および第2図を参照して従来技術
を説明する。なお、以下の図面の説明において同一要素
は同一符号で示しである。第1図はポリシリコンを用い
た選択酸化技術によるMOSトランジスタの製造工程を
説明するための、半導体装置の断面図である。まず、第
1図(a)に示すようにp型シリコン基板1上に第1の
SiO2膜2a、ポリシリコン層3、第2のSiO2響
2bを順次形成する。次いで、第1図(b)に示すよう
に全面にSi3N4膜を堆積し、パターニングしてSi
3N4パターン4を形成する。そして、このSi3N4
パターン4をマスクとしてp型不純物をイオン注入し、
活性化してp型シリコン基板1にp中型のチャネルスト
ッパ領域5を形成する。次いで、第1図(C)に示すよ
うにSi3N4パターン4を耐酸化性マスクとしてポリ
シリコン層3を選択酸化し、厚い酸化膜6を形成する。
を説明する。なお、以下の図面の説明において同一要素
は同一符号で示しである。第1図はポリシリコンを用い
た選択酸化技術によるMOSトランジスタの製造工程を
説明するための、半導体装置の断面図である。まず、第
1図(a)に示すようにp型シリコン基板1上に第1の
SiO2膜2a、ポリシリコン層3、第2のSiO2響
2bを順次形成する。次いで、第1図(b)に示すよう
に全面にSi3N4膜を堆積し、パターニングしてSi
3N4パターン4を形成する。そして、このSi3N4
パターン4をマスクとしてp型不純物をイオン注入し、
活性化してp型シリコン基板1にp中型のチャネルスト
ッパ領域5を形成する。次いで、第1図(C)に示すよ
うにSi3N4パターン4を耐酸化性マスクとしてポリ
シリコン層3を選択酸化し、厚い酸化膜6を形成する。
次いで、5t3N4パターン4、第2のSiO膜2b、
Si3N4パターン4下のポリシリコン層3及び第1の
S i O2膜2aを順次除去してp型シリコン基板1
表面の一部を露出する。
Si3N4パターン4下のポリシリコン層3及び第1の
S i O2膜2aを順次除去してp型シリコン基板1
表面の一部を露出する。
この時、厚い酸化膜6のオーバーハング部のポリシリコ
ン層3も除去されるため、第1図(d)に示す如く素子
領域側の部分が横方向に凸状にはり出した形状の素子間
分離膜7が形成される。この後、第1図(e)に示すよ
うに常法により露出するp型シリコン基板1上にゲート
酸化膜8を形成し、このゲート酸化膜上にゲート電極9
を形成し、更にp型シリコン基板1にn+型のソース、
ドレイン(図示せず)を形成してnチャネルMOSトラ
ンジスタを製造する。
ン層3も除去されるため、第1図(d)に示す如く素子
領域側の部分が横方向に凸状にはり出した形状の素子間
分離膜7が形成される。この後、第1図(e)に示すよ
うに常法により露出するp型シリコン基板1上にゲート
酸化膜8を形成し、このゲート酸化膜上にゲート電極9
を形成し、更にp型シリコン基板1にn+型のソース、
ドレイン(図示せず)を形成してnチャネルMOSトラ
ンジスタを製造する。
このようなポリシリコンをもちいた選択酸化技術を用い
た製造法によれば、前述したバーズビークを著しく抑制
して素子の高集積化を図ることができる。しかし、チャ
ンネルストッパ領域5を形成するためには、513N4
パターン4をマスクとしてポリシリコン層6等を介して
基板にイオン注入を行なうためその作業が困難である。
た製造法によれば、前述したバーズビークを著しく抑制
して素子の高集積化を図ることができる。しかし、チャ
ンネルストッパ領域5を形成するためには、513N4
パターン4をマスクとしてポリシリコン層6等を介して
基板にイオン注入を行なうためその作業が困難である。
また、素子間分離膜7の段差部の傾斜が急なためゲート
電極9の形成時に断切れの恐れがある。またこの時酸化
されなかったポリシリコン膜をきれいに除去することは
非常に困難であり、これを行なおうとすると、SiO2
のエツチングが多くなって素子間分離膜7の厚さが減少
してしまう虞れがある。
電極9の形成時に断切れの恐れがある。またこの時酸化
されなかったポリシリコン膜をきれいに除去することは
非常に困難であり、これを行なおうとすると、SiO2
のエツチングが多くなって素子間分離膜7の厚さが減少
してしまう虞れがある。
第2図は埋め込み酸化技術によるMOS I−ランジス
タの製造工程を説明するための半導体装置の断面図であ
る。まず、第2図(a)に示すように、p型シリコン基
板1上に例えば/1li5を蒸着しバターニングしてへ
9パターン10を形成する。次いで、このAjパターン
10をマスクとして、露出するp型シリコン基板1を反
応性イオンエツチング(RIE )法により適宜除去し
1.lパターン10下に島状部11を形成する。次いで
、第2図(b)に示すようにp型シリコン基板1を熱酸
化処理してp型シリコン基板1表面及び島状部11の側
部に第3のS i 02膜2Cを形成する。ひきつづき
、A、Ilパターン10をマスクとしてp型シリコン基
板1表面にp型不純物をイオン注入し、活性化してp+
型チャネルストッパ領域5を形成した後、全面にプラズ
マSiO2膜12を形成する。次いで、第2図(C)に
示すようにこのプラズマSiO2膜12を希釈したHF
溶液で処理する。このとき、プラズマSiO2膜12が
島状部11のAJIパターン10上に残存するとともに
、島状部11を除く第3のS + O2膜2b上には島
状部11表面と同レベルまで残存する。なお、第3のs
r o2膜2b上の残存プラズマSiO2膜12′と
島状部11との間に■溝13が形成される。更に、Al
lパターン10をエツチング除去して島状部11上に残
存したプラズマSiO2膜をリフトオフした後、第2図
(d)に示すように全面にCVDSiO2膜14、レジ
スト膜15を順次形成する。次いで、第2図(e)に示
すようにRIE法によりレジスト膜15、CVDSiO
2膜14をその除去面が島状部11表面と同レベルにな
るまで除去して■溝13にのみCVD酸化膜14′を残
存させ、この残存CVD5iO膜14′と残存プラズマ
s r o2膜12′とにより素子間分離を行なう。こ
の後、第2図(f)に示すように常法により露出するp
型シリコン基板1上にゲート酸化膜8を形成し、このゲ
ート酸化膜8上にゲート電極9を形成し、更にp型シリ
コン基板1に n+型のソース領域、ドレイン領域(図示せず)を形成
してnチャネルMOSトランジスタを製造する。
タの製造工程を説明するための半導体装置の断面図であ
る。まず、第2図(a)に示すように、p型シリコン基
板1上に例えば/1li5を蒸着しバターニングしてへ
9パターン10を形成する。次いで、このAjパターン
10をマスクとして、露出するp型シリコン基板1を反
応性イオンエツチング(RIE )法により適宜除去し
1.lパターン10下に島状部11を形成する。次いで
、第2図(b)に示すようにp型シリコン基板1を熱酸
化処理してp型シリコン基板1表面及び島状部11の側
部に第3のS i 02膜2Cを形成する。ひきつづき
、A、Ilパターン10をマスクとしてp型シリコン基
板1表面にp型不純物をイオン注入し、活性化してp+
型チャネルストッパ領域5を形成した後、全面にプラズ
マSiO2膜12を形成する。次いで、第2図(C)に
示すようにこのプラズマSiO2膜12を希釈したHF
溶液で処理する。このとき、プラズマSiO2膜12が
島状部11のAJIパターン10上に残存するとともに
、島状部11を除く第3のS + O2膜2b上には島
状部11表面と同レベルまで残存する。なお、第3のs
r o2膜2b上の残存プラズマSiO2膜12′と
島状部11との間に■溝13が形成される。更に、Al
lパターン10をエツチング除去して島状部11上に残
存したプラズマSiO2膜をリフトオフした後、第2図
(d)に示すように全面にCVDSiO2膜14、レジ
スト膜15を順次形成する。次いで、第2図(e)に示
すようにRIE法によりレジスト膜15、CVDSiO
2膜14をその除去面が島状部11表面と同レベルにな
るまで除去して■溝13にのみCVD酸化膜14′を残
存させ、この残存CVD5iO膜14′と残存プラズマ
s r o2膜12′とにより素子間分離を行なう。こ
の後、第2図(f)に示すように常法により露出するp
型シリコン基板1上にゲート酸化膜8を形成し、このゲ
ート酸化膜8上にゲート電極9を形成し、更にp型シリ
コン基板1に n+型のソース領域、ドレイン領域(図示せず)を形成
してnチャネルMOSトランジスタを製造する。
しかし、この方法によればllパターン10をマスクと
してRIE法によりp型シリコン基板1を選択的に除去
するため、へ1パターン10と雪間ガスとが反応し、第
2図(C)に示すように露出する基板1の表面が汚染さ
れる虞れがある。さらに狭い領域での酸化膜のエツチン
グに比べて、広い領域での酸化膜のエツチングが早く進
んでしまうため、広い領域での酸化膜の埋め込みが非常
に困難である。
してRIE法によりp型シリコン基板1を選択的に除去
するため、へ1パターン10と雪間ガスとが反応し、第
2図(C)に示すように露出する基板1の表面が汚染さ
れる虞れがある。さらに狭い領域での酸化膜のエツチン
グに比べて、広い領域での酸化膜のエツチングが早く進
んでしまうため、広い領域での酸化膜の埋め込みが非常
に困難である。
他方、半導体装置の高集積化を図るためには素子領域と
素子分離領域を共に縮小する必要があるが、第3図の断
面図中素子分離領域の幅j12が小さくなると素子分離
性能が低下するため、素子領域の幅、01を狭めるにし
たがって素子分離領域の幅」2を極端に狭めることはで
きない。これを解決するため素子分離領域の高さhを増
加させて素子分離性能を向上させることが行なわれるが
、従来のポリシリコンを用いた選択酸化技術対し素子分
離領域の厚さを0.5μm以上とすることは不可能であ
る。また、従来の方法ではエツチング速度が広い領域と
狭い領域で速度が異なることから素子領域の周囲に存在
する素子分離領域の絶縁膜の厚さがソース雫ドレインを
結ぶ方向およびこれに直角な方向について均一でないた
め特性的に十分でなく、また酸化膜を2度形成する必要
があり、工程が複雑化する等の問題がある。
素子分離領域を共に縮小する必要があるが、第3図の断
面図中素子分離領域の幅j12が小さくなると素子分離
性能が低下するため、素子領域の幅、01を狭めるにし
たがって素子分離領域の幅」2を極端に狭めることはで
きない。これを解決するため素子分離領域の高さhを増
加させて素子分離性能を向上させることが行なわれるが
、従来のポリシリコンを用いた選択酸化技術対し素子分
離領域の厚さを0.5μm以上とすることは不可能であ
る。また、従来の方法ではエツチング速度が広い領域と
狭い領域で速度が異なることから素子領域の周囲に存在
する素子分離領域の絶縁膜の厚さがソース雫ドレインを
結ぶ方向およびこれに直角な方向について均一でないた
め特性的に十分でなく、また酸化膜を2度形成する必要
があり、工程が複雑化する等の問題がある。
本発明は上記問題点を解決するためなされたちので、素
子分離性能が良く集積度の高い半導体装置およびバーズ
ビークを防止しつつ、容易に微細な素子間分離を行ない
得る半導体装置の製造方法を提供することを目的とする
。
子分離性能が良く集積度の高い半導体装置およびバーズ
ビークを防止しつつ、容易に微細な素子間分離を行ない
得る半導体装置の製造方法を提供することを目的とする
。
上記目的達成のため本発明においては半導体基板上に形
成された素子領域および幅2μTn以下の素子分離領域
と、 前記素子領域の周囲に設けられ、前記半導体基板内に形
成された、前記素子分離領域幅の1/以上の均一厚さを
有する素子分離のための絶縁膜を備えた半導体装置を提
供しており、集積度が高くても素子分離性能が良好なも
のである。
成された素子領域および幅2μTn以下の素子分離領域
と、 前記素子領域の周囲に設けられ、前記半導体基板内に形
成された、前記素子分離領域幅の1/以上の均一厚さを
有する素子分離のための絶縁膜を備えた半導体装置を提
供しており、集積度が高くても素子分離性能が良好なも
のである。
また、本発明においては、半導体基板の上に第1の絶縁
膜および耐酸化性のある第2の絶縁膜を形成し、これら
の絶縁膜を素子分離領域に対応する部分のみ除去する第
1の工程と、この絶縁膜が除去された素子分離領域に対
応する部分の半導体基板上に、少なくとも前記第1の絶
縁膜および第2の絶縁膜の合計厚さに半導体層を選択的
に形成する第2の工程と、前記半導体層を酸化して素子
分離のための厚い酸化膜を形成する第3の工程と、素子
領域に対応する部分の前記第1の絶縁膜および前記第2
の絶縁膜を除去して前記半導体基板を露出させる第4の
工程と、この露出した素子領域に対応する部分の半導体
基板上に半導体素子を形成する第5の工程と、を備えた
半導体装置の製造方法を提供するようにしており、バー
ズビークを防止しつつ、微細な素子間分離を行ない得る
ものである。
膜および耐酸化性のある第2の絶縁膜を形成し、これら
の絶縁膜を素子分離領域に対応する部分のみ除去する第
1の工程と、この絶縁膜が除去された素子分離領域に対
応する部分の半導体基板上に、少なくとも前記第1の絶
縁膜および第2の絶縁膜の合計厚さに半導体層を選択的
に形成する第2の工程と、前記半導体層を酸化して素子
分離のための厚い酸化膜を形成する第3の工程と、素子
領域に対応する部分の前記第1の絶縁膜および前記第2
の絶縁膜を除去して前記半導体基板を露出させる第4の
工程と、この露出した素子領域に対応する部分の半導体
基板上に半導体素子を形成する第5の工程と、を備えた
半導体装置の製造方法を提供するようにしており、バー
ズビークを防止しつつ、微細な素子間分離を行ない得る
ものである。
以下、本発明の実施例を図面を参照しながら詳細に説明
する。
する。
第4図は本発明にかかる半導体′JA置の製造方法の一
実施例をnチャネルMO3l−ランジスタについてソー
スおよびドレインを結ぶ線に沿って切断した様子を示す
各工程ごとの断面図であって、結晶方向(100)のp
型シリコン基板31を約1.000℃の加熱酸素零囲気
中で熱酸化1ノで、0.1μmのシリコン酸化膜32を
形成し、次にモノシラン(SiHa)およびアンモニア
(NH3)を使用したCVD法によって窒化シリコン膜
33を0.25μmの厚さに形成し、更にレジスト層(
図示せず)を形成して素子形成領域のレジスト層が残存
するように写真食刻を行ない、この残存したレジスト層
をマスクとして素子分離領域のシリコン酸化膜32およ
びシリコン窒化膜33を除去し、レジスト層を除去する
と、第4図<a)の状態となる。
実施例をnチャネルMO3l−ランジスタについてソー
スおよびドレインを結ぶ線に沿って切断した様子を示す
各工程ごとの断面図であって、結晶方向(100)のp
型シリコン基板31を約1.000℃の加熱酸素零囲気
中で熱酸化1ノで、0.1μmのシリコン酸化膜32を
形成し、次にモノシラン(SiHa)およびアンモニア
(NH3)を使用したCVD法によって窒化シリコン膜
33を0.25μmの厚さに形成し、更にレジスト層(
図示せず)を形成して素子形成領域のレジスト層が残存
するように写真食刻を行ない、この残存したレジスト層
をマスクとして素子分離領域のシリコン酸化膜32およ
びシリコン窒化膜33を除去し、レジスト層を除去する
と、第4図<a)の状態となる。
次に、例えばジクロルシラン(Sit−12C,Q2)
ガスを用いてCVD法による膜形成を行なうと素子分離
領域のシリコン基板上にシリコン層34が形成されるが
、素子領域ではシリコン窒化膜が存在しているために堆
積が進行せず素子分離領域のみに選択的にシリコン層の
形成が行なわれることになる。このシリコン層34の厚
さはシリコン酸化膜゛32およびシリコン窒化膜33の
厚さの合計と等しい0.35μ■とするが、これよりも
多くてもよい。またシリコン層34は通常の結晶に限ら
ず多結晶であってもよい。このように形成されたシリコ
ン層34にボウ素イオン(8+)を40KeVのエネル
ギーで5 X ’1013cm−3の濃度に注入すると
、シリコン層34の下部には不純物層35が形成される
(第4図(b))。
ガスを用いてCVD法による膜形成を行なうと素子分離
領域のシリコン基板上にシリコン層34が形成されるが
、素子領域ではシリコン窒化膜が存在しているために堆
積が進行せず素子分離領域のみに選択的にシリコン層の
形成が行なわれることになる。このシリコン層34の厚
さはシリコン酸化膜゛32およびシリコン窒化膜33の
厚さの合計と等しい0.35μ■とするが、これよりも
多くてもよい。またシリコン層34は通常の結晶に限ら
ず多結晶であってもよい。このように形成されたシリコ
ン層34にボウ素イオン(8+)を40KeVのエネル
ギーで5 X ’1013cm−3の濃度に注入すると
、シリコン層34の下部には不純物層35が形成される
(第4図(b))。
次に、このシリコン基板31全体を水素および酸素の1
000℃加熱零囲気中で200分間の酸化を行なうと、
素子分離領域のシリコン層34が酸化成長して厚さ0.
8μm程度の厚いシリコン酸化膜36が形成され、その
下方には不純物層35′が形成される(第4図(C))
。
000℃加熱零囲気中で200分間の酸化を行なうと、
素子分離領域のシリコン層34が酸化成長して厚さ0.
8μm程度の厚いシリコン酸化膜36が形成され、その
下方には不純物層35′が形成される(第4図(C))
。
なお、この不純物層は素子分離性能を向上させるためで
あり必ずしも必要はない。この酸化時にはシリコン窒化
膜33上ではシリコン窒化膜の耐酸化性により酸化が行
なわれず膜厚は増加しない。
あり必ずしも必要はない。この酸化時にはシリコン窒化
膜33上ではシリコン窒化膜の耐酸化性により酸化が行
なわれず膜厚は増加しない。
またこの酸化時にはシリコン窒化膜33の上面がシリコ
ン層34の上面と一致しており、シリコン窒化膜33の
側壁はシリコン層34の中に埋設さhているためシリコ
ン窒化膜が形成された酸化膜のため持上げられることが
なく、バーズビークが生じることはない。また、シリコ
ン酸化膜36の立上りはポリシリコンを用いた選択酸化
技術のように急峻にならず段差が生じない。さらに、埋
め込み酸化技術法のようにRIE法で基板を選択的に除
去することがないため基板の汚染の虞れもない。
ン層34の上面と一致しており、シリコン窒化膜33の
側壁はシリコン層34の中に埋設さhているためシリコ
ン窒化膜が形成された酸化膜のため持上げられることが
なく、バーズビークが生じることはない。また、シリコ
ン酸化膜36の立上りはポリシリコンを用いた選択酸化
技術のように急峻にならず段差が生じない。さらに、埋
め込み酸化技術法のようにRIE法で基板を選択的に除
去することがないため基板の汚染の虞れもない。
次に素子形成領域のシリコン酸化膜32およびシリコン
窒化膜33を除去し、通常行なわれるように熱酸化によ
ってゲート酸化膜37を形成しその上にゲート電極とな
るポリシリコン層38をCVD法によって形成した後、
これをゲート部のみ残るようにバターニングし、これを
マスクとしてシリコン基板31にn型不純物、例えばヒ
素(AS)イオンを打込むことにより、ソース領域39
、およびドレイン領域40が形成される(第4図(d)
)。
窒化膜33を除去し、通常行なわれるように熱酸化によ
ってゲート酸化膜37を形成しその上にゲート電極とな
るポリシリコン層38をCVD法によって形成した後、
これをゲート部のみ残るようにバターニングし、これを
マスクとしてシリコン基板31にn型不純物、例えばヒ
素(AS)イオンを打込むことにより、ソース領域39
、およびドレイン領域40が形成される(第4図(d)
)。
次に全面に層間絶縁膜41を堆積さゼ、電極引出しが必
要な部分にコンタクト孔42を形成し、アルミニウムを
全面に蒸着させて必要な部分を残ずようにパターニング
を行なうことにより配線43を形成しMOS t−ラン
ジスタが完成する(第4図(e))。
要な部分にコンタクト孔42を形成し、アルミニウムを
全面に蒸着させて必要な部分を残ずようにパターニング
を行なうことにより配線43を形成しMOS t−ラン
ジスタが完成する(第4図(e))。
このようにして得られた半導体装置にd5いては素子分
離領域の幅が2μ7+L以下であっても、素子分離のた
めの絶縁膜の厚さを素子領域の周囲全面にわたって均一
に素子分離領域幅の 74以上とすることができ、高集
積化したにもかかわらず良好な素子分離特性を示す。
離領域の幅が2μ7+L以下であっても、素子分離のた
めの絶縁膜の厚さを素子領域の周囲全面にわたって均一
に素子分離領域幅の 74以上とすることができ、高集
積化したにもかかわらず良好な素子分離特性を示す。
第5図は第4図とほぼ同様の実施例を示す各工程ごとの
断面図であるが、最初の工程でシリコン基板51の上に
形成されるシリコン酸化膜52およびシリコン窒化膜5
4の間にポリシリコン層53をさらに形成している点が
異なる(第5図(a))。これに伴ない、素子分離領域
に形成されるシリコン層55の厚さは、少くともシリコ
ン酸化膜52、ポリシリコン層53、シリコン窒化膜5
4の合計厚さとなる(第5図(b))。以下は第4図の
場合と同様であって厚い酸化膜57の下方に不純物層5
6′を形成しく第5図(C))ゲート酸化膜58、ゲー
ト電極59、ソース領域60、ドレイン領域61を形成
して(第5図(d))、層間絶縁膜62、コンタクト孔
63、アルミニウム配線64を有するMOS l−ラン
ジスタが最終的に完成する(第5図(e))、このよう
な方法ではシリコン酸化膜52およびシリコン窒化膜5
4間に設けられたポリシリコン層53がこれらの酸化膜
52と窒化膜54間に生じるストレスを軽減させるため
、フィールド酸化を行なう際に素子に欠陥が生じにくい
。
断面図であるが、最初の工程でシリコン基板51の上に
形成されるシリコン酸化膜52およびシリコン窒化膜5
4の間にポリシリコン層53をさらに形成している点が
異なる(第5図(a))。これに伴ない、素子分離領域
に形成されるシリコン層55の厚さは、少くともシリコ
ン酸化膜52、ポリシリコン層53、シリコン窒化膜5
4の合計厚さとなる(第5図(b))。以下は第4図の
場合と同様であって厚い酸化膜57の下方に不純物層5
6′を形成しく第5図(C))ゲート酸化膜58、ゲー
ト電極59、ソース領域60、ドレイン領域61を形成
して(第5図(d))、層間絶縁膜62、コンタクト孔
63、アルミニウム配線64を有するMOS l−ラン
ジスタが最終的に完成する(第5図(e))、このよう
な方法ではシリコン酸化膜52およびシリコン窒化膜5
4間に設けられたポリシリコン層53がこれらの酸化膜
52と窒化膜54間に生じるストレスを軽減させるため
、フィールド酸化を行なう際に素子に欠陥が生じにくい
。
以上の実施例においては、シリコン基板の上に形成され
る層はシリコン酸化膜およびシリコン窒化膜またはシリ
コン酸化膜、ポリシリコン層、シリコン窒化膜により成
っているが、シリコン窒化膜の代りに耐酸化性のある絶
縁膜例えば窒化モリブデン等の金属窒化物膜であっても
よい。
る層はシリコン酸化膜およびシリコン窒化膜またはシリ
コン酸化膜、ポリシリコン層、シリコン窒化膜により成
っているが、シリコン窒化膜の代りに耐酸化性のある絶
縁膜例えば窒化モリブデン等の金属窒化物膜であっても
よい。
また、素子力m領域に対応する部分に選択的にシリコン
層を形成する工程において、実施例ではジクロルシラン
ガスを用いているが、モノシラン(SiH4)および塩
化水素(HCJ))ガスを用いたCVD法、または高温
シリコン蒸気等シリコン基板上に堆積しやすくシリコン
窒化膜上に堆積しにくい選択性を有するものであれば何
れも使用することができる。
層を形成する工程において、実施例ではジクロルシラン
ガスを用いているが、モノシラン(SiH4)および塩
化水素(HCJ))ガスを用いたCVD法、または高温
シリコン蒸気等シリコン基板上に堆積しやすくシリコン
窒化膜上に堆積しにくい選択性を有するものであれば何
れも使用することができる。
さらに、実施例ではn型半導体基板を用いたnチャネル
MOSトランジスタについて説明しているが、n型半導
体基板を用いたnチャネルMOSトランジスタ、0M0
8回路、バイポーラトランジスタについても同様に適用
することができる。
MOSトランジスタについて説明しているが、n型半導
体基板を用いたnチャネルMOSトランジスタ、0M0
8回路、バイポーラトランジスタについても同様に適用
することができる。
以上のように本発明によれば幅2μm以下の素子分離特
性を有する素子領域周囲の半導体基板内および半導体基
板上にわたって形成された素子力離領域幅の 74以上
の均一厚さの素子分離のための絶縁膜を有するようにし
ているので、高集積度で素子分離特性のよい半導体装置
を得ることができ、1メガビツトのDRAMや256キ
ロビツトのCMOSスタティックメモリ等の大規模集積
回路を提供することが可能となる。
性を有する素子領域周囲の半導体基板内および半導体基
板上にわたって形成された素子力離領域幅の 74以上
の均一厚さの素子分離のための絶縁膜を有するようにし
ているので、高集積度で素子分離特性のよい半導体装置
を得ることができ、1メガビツトのDRAMや256キ
ロビツトのCMOSスタティックメモリ等の大規模集積
回路を提供することが可能となる。
また、本発明によれば、半導体基板の上に形成された第
1の絶縁膜および耐酸化性のある第2の絶縁膜を形成し
、これらの素子分離領域に対応する部分を除去した接受
なくとも上記2つの絶縁膜の合計厚さになるよう素子分
離領域に対応する部分に半導体層を選択的に形成し、こ
れを酸化して素子分離のための厚い酸化膜を形成するよ
うにしているので第2の絶縁膜と基板の境界部から酸化
物が侵入してバーズビークが生じたり、厚い酸化膜の立
上り部に段差が生じたり、基板の汚染を生じたりするこ
とがなく、高集積化を行なった場合でも有効チャネル長
を確保し、欠陥の少ない半導体装置を製造することがで
きる。
1の絶縁膜および耐酸化性のある第2の絶縁膜を形成し
、これらの素子分離領域に対応する部分を除去した接受
なくとも上記2つの絶縁膜の合計厚さになるよう素子分
離領域に対応する部分に半導体層を選択的に形成し、こ
れを酸化して素子分離のための厚い酸化膜を形成するよ
うにしているので第2の絶縁膜と基板の境界部から酸化
物が侵入してバーズビークが生じたり、厚い酸化膜の立
上り部に段差が生じたり、基板の汚染を生じたりするこ
とがなく、高集積化を行なった場合でも有効チャネル長
を確保し、欠陥の少ない半導体装置を製造することがで
きる。
また、半導体層を選択的に形成した後半導体基板と同一
導電型の不純物層を形成する工程を更に含む本発明にお
いては素子間分離性能が更に向上する。
導電型の不純物層を形成する工程を更に含む本発明にお
いては素子間分離性能が更に向上する。
また、半導体基板上に最初に形成する2つの絶縁膜間に
半導体層、特にポリシリコンを有した状態から工程を始
める本発明においては絶縁膜間のストレスを軽減するこ
とができ、特にフィールド酸化の際に欠陥が生じにくい
。
半導体層、特にポリシリコンを有した状態から工程を始
める本発明においては絶縁膜間のストレスを軽減するこ
とができ、特にフィールド酸化の際に欠陥が生じにくい
。
第1図は従来方法の一例を説明するための各工程ごとの
半導体装置の断面図、第2図は従来方法の他の例を説明
するための各工程ごとの半導体装置の断面図、第3図は
素子領域と素子分離領域の寸法関係を説明する断面図、
第4図および第5図はそれぞれ本発明の詳細な説明する
ための各工程ごとの半導体装置の断面図である。 31.51・・・p型シリコン基板、32.52・・・
シリコン酸化膜、33.54・・・シリコン窒化膜、3
4.55・・・シリコン層、35’ 、56’・・・不
純物層、36.57・・・シリコン酸化膜、37.58
・・・ゲート酸化膜、38.59・・・ゲート電極、3
9゜60・・・ソース領域、40.61・・・ドレイン
領域、41.62・・・層間絶縁膜、43.64・・・
アルミニウム配線。 第1図 第2図 第5図
半導体装置の断面図、第2図は従来方法の他の例を説明
するための各工程ごとの半導体装置の断面図、第3図は
素子領域と素子分離領域の寸法関係を説明する断面図、
第4図および第5図はそれぞれ本発明の詳細な説明する
ための各工程ごとの半導体装置の断面図である。 31.51・・・p型シリコン基板、32.52・・・
シリコン酸化膜、33.54・・・シリコン窒化膜、3
4.55・・・シリコン層、35’ 、56’・・・不
純物層、36.57・・・シリコン酸化膜、37.58
・・・ゲート酸化膜、38.59・・・ゲート電極、3
9゜60・・・ソース領域、40.61・・・ドレイン
領域、41.62・・・層間絶縁膜、43.64・・・
アルミニウム配線。 第1図 第2図 第5図
Claims (1)
- 【特許請求の範囲】 1、 半導体基板上に形成された素子領域および幅2μ
メートル以下の素子分離領域と、前記素子領域の周囲に
設けられ、前記半導体基板内および前記半導体基板上に
わたって形成されま た、前記素子分離領域幅の 74以上の均一厚さを有す
る素子分離のための絶縁膜を備えたことを特徴とする半
導体装置。 2、 半導体基板がシリコン基板であり、酸化膜がシリ
コン酸化膜である特許請求の範囲第1項記載の半導体装
置。 3、 半導体基板の上に第1の絶縁膜および耐酸化性の
ある第2の絶縁膜を形成し、これらの絶縁膜を素子分離
領域に対応する部分のみ除去する第1の工程と、 この絶縁膜が除去された素子分離領域に対応する部分の
半導体基板上に、少なくとも前記第1の絶縁膜および第
2の絶縁膜の合計厚さに半導体層を選択的に形成する第
2の工程と、 前記半導体層を酸化して素子分離のための厚い酸化膜を
形成する第3の工程と、 素子領域に対応する部分の前記第1の絶縁膜および前記
第2の絶縁膜を除去して前記半導体基板を露出させる第
4の工程と、 この露出した素子領域に対応する部分の半導体基板上に
半導体素子を形成する第5の工程と、を備えたことを特
徴とする半導体装置の製造方法。 4、 第1の絶縁膜がシリコン酸化膜であり、第2の絶
縁膜がシリコン窒化膜である特許請求の範囲第3項記載
の半導体装置の製造方法。 5、 第1の絶縁膜がシリコン酸化膜であり、第2の絶
縁膜が金属窒化膜である特許請求の範囲第3項記載の半
導体装置の製造方法。 6、 半導体層を選択的に形成する第2の工程がジクロ
ルシランを用いたCVD法により行なわれるものである
特許請求の範囲第4項または第5項記載の半導体装置の
製造方法。 7、 半導体基板の上に第1の絶縁膜および耐酸化性の
ある第2の絶縁膜を形成し、これらの絶縁膜を素子分離
領域に対応する部分のみ除去する第1の工程と、 この絶縁膜が除去された素子分離領域に対応する部分の
半導体基板上に、少なくども前記第1の絶縁膜および第
2の絶縁膜の合計厚さに半導体層を選択的に形成する第
2の工程と、 前記半導体層の下部に前記半導体基板と同一導電型の不
純物層を形成する第3の工程と、前記半導体層を酸化し
て素子分離のための厚い酸化膜とその下方に前記半導体
基板と同一導電型の不純物層を形成する第4の工程と、 素子領域に対応する部分の前記第1の絶縁膜および前記
第2の絶縁膜を除去して前記半導体基板を露出させる第
5の工程と、 この露出した素子領域の半導体基板上に半導体素子を形
成する第6の工程と、 を備えたことを特徴とする半導体装置の製造方法。 8、 第1の絶縁膜がシリコン酸化膜であり、第2の絶
縁膜がシリコン窒化膜である特許請求の範囲第7項記載
の半導体装置の製造方法。 9、 第1の絶縁膜がシリコン酸化膜であり、第2の絶
縁膜が金属窒化膜である特許請求の範囲第7項記載の半
導体装置の製造方法。 10、半導体層を選択的に形成する第2の工程がジクロ
ルシランを用いたCVD法により行なわれるものである
特許請求の範囲第8項または第9項記載の半導体装置の
製造方法。 11、半導体基板の上に第1の絶縁膜、第1の半導体層
、第2の絶縁膜をこの順序で形成し、これらの膜および
層を素子分離領域に対応する部分のみ除去する第1の工
程と、 この絶縁膜が除去された素子分離領域に対応する部分の
半導体基板上に、少なくとも前記第1の絶縁膜、第1の
半導体層、第2の絶縁膜の合計厚さに第2の半導体層を
選択的に形成する第2の工程と、 前記第2の半導体層の下部に前記半導体基板と同一導電
型の不純物層を形成する第3の工程と、前記第2の半導
体層を酸化して素子分離のための厚い酸化膜とその下方
に前記半導体基板と同一導電型の不純物層を形成する第
4の工程と、素子領域に対応する部分の前記第1の絶縁
膜、第1の半導体層、第2の絶縁膜を除去して前記半導
体基板を露出させる第5の工程と、 この露出した素子領域に対応する部分の半導体基板上に
半導体素子を形成する第6の工程と、を備えたことを特
徴とする半導体装置の製造方法。 12、第1の絶縁膜がシリコン酸化膜であり、第2の絶
縁膜がシリコン窒化膜である特許請求の範囲第11項記
載の半導体装置の製造方法。 13、第1の絶縁膜がシリコン酸化膜であり、第2の絶
縁膜が金属窒化膜である特許請求の範囲第11項記載の
半導体装置の製造方法。 14、第1の半導体層が多結晶シリコン層である特許請
求の範囲第12項または第13項記載の半導体装置の製
造方法。 15、第2の半導体層を選択的に形成する第2の工程が
ジクロルシランを用いたCVD法により行なわれるもの
である特許請求の範囲第14項記載の半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10819984A JPS60251640A (ja) | 1984-05-28 | 1984-05-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10819984A JPS60251640A (ja) | 1984-05-28 | 1984-05-28 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60251640A true JPS60251640A (ja) | 1985-12-12 |
Family
ID=14478526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10819984A Pending JPS60251640A (ja) | 1984-05-28 | 1984-05-28 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60251640A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5654227A (en) * | 1996-01-23 | 1997-08-05 | Micron Technology, Inc. | Method for local oxidation of silicon (LOCOS) field isolation |
-
1984
- 1984-05-28 JP JP10819984A patent/JPS60251640A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5654227A (en) * | 1996-01-23 | 1997-08-05 | Micron Technology, Inc. | Method for local oxidation of silicon (LOCOS) field isolation |
US6090727A (en) * | 1996-01-23 | 2000-07-18 | Micron Technology, Inc. | Method for local oxidation of silicon (LOCOS) field isolation |
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