JPS59222939A - 半導体装置 - Google Patents

半導体装置

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JPS59222939A
JPS59222939A JP58095721A JP9572183A JPS59222939A JP S59222939 A JPS59222939 A JP S59222939A JP 58095721 A JP58095721 A JP 58095721A JP 9572183 A JP9572183 A JP 9572183A JP S59222939 A JPS59222939 A JP S59222939A
Authority
JP
Japan
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substrate
oxide film
diffusion layer
contamination
gate
Prior art date
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Pending
Application number
JP58095721A
Other languages
English (en)
Inventor
Yasuo Wada
恭雄 和田
Akira Sato
朗 佐藤
Yoshifumi Kawamoto
川本 佳史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Priority to JP58095721A priority Critical patent/JPS59222939A/ja
Publication of JPS59222939A publication Critical patent/JPS59222939A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、良好な特性を示す半導体装置に関するもので
、さらに詳述すると、波型キャパシタセル(角内ら:I
EEE・国際電子素子会議、26.9ワシントン、19
82年12月、H8unamietal;Ili:’ 
1ntnl )i:1ectron ])eviceM
tg、 26.9WashingtOn、 D、C,(
1982,12)、以下CCC(Corrugated
 (::apacitance Ce1l) と略記)
もしくはタングステン(W)やモリブデン(Mo)等の
金属ゲートを有するMO8型集積回路(以下MO8LS
Iと略記)において、筒濃度のリン拡散層をウェーハ矢
面に形成する事により、上記CCCや金属ゲートに起因
する汚染を除去する技術に関する。
〔発明の背景〕
CCCは、Si基板中に形成した穴の表面を容量として
用い、平面構造に比較して数倍の容量を得ようとするも
のである。したがってこのCCCを形成する際に、sl
a板を反応性スパッタエッチ等のドライエッチ技術で加
工する必要があるが、この工程で金属等の汚染がSi丞
板中に導入され、素子不良の原因となる事がわかった。
まだ金属ゲートについても同様に、金属層が露出された
状態で高温熱処理が行なわれるため、金属ゲートの一部
が8i基板中に入シ、再結合中心を形成し、素子不良の
原因となる。すなわち、CCCや金属ゲートヶ具備した
MO8LSIにおいては、これらの汚染は許容レベルを
越えるため、何等かの形で汚染除去を行なう必要がある
墨が本発明者の検討で明らかになった。第1図はこの結
果を示した図で、11□ ソース・ドレーン領域となるべき高礎度n形拡散−層−
と基板の間に、悪バイアスを印加した時のリ一り上流の
バイアス依存性を示したものである。−図から明らかな
ように、印加′1圧5Vでも、10’−8A。
10Vでは10−’Aと、正常な素子特性全期待できな
い値となっている。
〔発明の目的〕
本発明はこのような従来技術の問題点ヲ屏決するために
なされたもので、cccと金属ゲートの少なくとも一方
を具備したMO8LSIにおいて、汚染ケ除去するため
の技術を提供することである。
〔発明の概要〕
上記目的を達成するため、本発明はゲッタ作用を有する
層を基板に形成する事にょシ、良好な素子特性を実現す
るものである。
〔発明の実施例〕
以下本発明を、実施例に基づき具体的に説明する。
第2図(a)は、P′m(lOo)面ioΩ”ffiの
Si基板lに、通常のLOCO8法を用いて厚さ1μm
の素子分離用のば化膜(以下フィールド酸化膜と称す)
2を成長させた俊、厚さ2μmmの薄い熱ば化膜3を乾
燥ば累算囲気中で成長させ、さらに化学蒸着法(Che
mical vapor 1)eposition法:
以下CVD法と略記)によシ厚さ5μmmの望化シリコ
ン膜(以下SiNと略記)4、厚さ7Qnmのリンガラ
ス(phospho−silicateGlaSS;以
下PSGと略記)5を堆積させ、通常のホトエッチ法と
反応性スパッタエッチ法によシ、該PSG5およびS 
I N 4 、熱酸化膜3をエッチし、レジス) fc
除去した状態を示す。
第2図(b)は、上記シリコン葉板1e、PSG5およ
びSiN4をマスクとして、反応性スパッタエッチによ
シ加工し、深さ3μmの穴を形成後、PSG5および8
iN4、熱酸化膜3′f:おのおの弗酸および熱りン敵
によシ除去し、再び乾燥酸素基囲気中で酸化して、厚さ
1μmmの熱酸化膜6、CVD法で厚さ15nmのS 
i N7、および950Cウエツト雰囲気中で該5iN
7を酸化して厚さ4imの酸化膜8を形成し、CVD法
によシ厚さ03μmの多結晶シリコン(以下Po1yS
iと略記)9を堆積した状態をボす。
第2図(C)は、polysi 9 k熱酸化し、厚さ
2゜nmの酸化膜10を成長させ、さらにシリコン基板
l中に形成した穴ケ埋めるだめのPo1ySi l 1
全厚さ0.5μmに堆積した状態を示す。このpoly
 Si 11の厚きは、穴の大きさにょシ決める事がで
き、一般的に、穴の幅の1/2がらPo1ySi9の厚
さを減じた値より10%以上大きい値紫使う革によシ、
良好な埋込み形状を実現できる。
第2図(d)は、Kmめ用poly 8i i 1f反
応性スパッタエッチにより除去し、基板中に形成した穴
を埋め、きらに露出したPo1ySi酸化膜ioを弗酸
系の溶液で除去した後、pocl、を拡散源とするリン
拡散法により、ウェーハ表面に露出した1)oly8i
9および!L14込み1Joly8i 11にリンを拡
散すると共に、該シリコン基板矢面に高濃度のリン拡散
層12を形成した状態を示す。
第2図(e)は、poly Si 9 (DHTIIJ
K−、ヒ素イオン(As”)を1.5X 10Il1c
m−” 、 25KeVという条件で打込み、通常のホ
トリングラフィにより必要部分にパターンを形成し、反
応性スパッタエッチでPOI)’SiQを加工して、約
30度の傾斜角を持ったパターンを形成し、さらに95
0cウエツト雰囲気で酸化し、polysi9および埋
込みPo1ySi11および高濃度リン拡散層12上に
厚さ300nmの酸化膜13を成長させた後、5iN7
および熱酸化M6をおのおの熱リン酸および弗酸累水浴
液中で除去し、1oooc乾燥酸素雰囲気中で酸化し、
基板l上にゲート酸化膜14i厚さ2゜nmに成長させ
た状態を示す。
第2図(f)はアルゴン(Ar )ガスe[いタスパツ
タ法によシタングステン(W)を浮さ300nmに堆積
し、通常のホトエッチ法にょシゲートとなるべきパター
ン15を形成後、ヒ素イオン(Asつ(i−5×101
5CrrI−2,80Kevという条件テ打込ミ、さら
にCVD法でPSGI 6’に厚さ0.4ttmに堆積
して、950C乾燥留素中で20分間アニールし、ソー
ス・およびドレーン領域17を形成した状態を示す。
第2図(g)は通常のホトエッチおよび反応性スパック
エッチにより、コンタクト’1−PSGに形成し、さら
にアルミニウム(At)’tArスパッタ法で厚さ1μ
mに堆積後、ホトリソグラフィおよび反応性スパッタエ
ッチによる加工によシ、At配線18を形成し、MOS
FETおよびMO8L8Iを完成した状態を示す。
本実施例において、基板中に形成した穴の加工時に導入
される汚染、骸楓ゲートを乾燥望素中で加熱時に導入さ
れる汚染等は、高濃度リン拡散層12によシ捕果される
ため、これらの汚染によシ生ずるソース−ドレーンの接
合リーク電流の増大を効果的に防ぐことができる。第3
図はこの効果の実例を示した図で、該リン拡散層12を
形成した場合(図中aで示す)のリーク電流は、lOv
の逆電圧印加時でも10−”A以下であるのに対し、リ
ン拡散層が形成されていない場合(図中にbで示す)に
は、10−’Aと、約4桁の差を生じ、特にダイナミッ
ク形のRA M (14andom AccessMe
mOrV )の場合には、情報保持時1’a」を長く保
つ事が必要とされているため、該リン拡散層を形成する
事は不可欠である。
実施例 2 実施例1においては、polysi層を通常のCVD技
術によシ形成したが、減圧CVD法(以下LPGVDと
略記)により形成する事もできる。
第4図(a)は、Si基板1、フィールド酸化膜2、第
一層ゲート絶縁体として酸化m6.5iN7、酸化膜8
’e具備した構造において、LPCVD法により、po
lysiを浮式0.4μITIに堆積後リンを5X 1
020cm−”  ドープしホトリングラフィ2よび反
応性スパッタエッチにより第二層ゲート9を形成した状
態を示す。
第4図中)はCVD法によシ、ノ享さ4QnmのPSG
lQを堆積後、再びLPCVD法にょシpoJysi 
11を厚さ0.6 tt Inに堆積し、しがる後ウェ
ーハ表面をレジストで覆い、CF、と02の混会ガス中
で裏面に形成されたpolysi9および11を除去し
、 poc13を拡散Wとしてリンを基板lの裏面に拡
散し、リン拡散層12を形成し、さらに反応性スパッタ
エッチによシ該埋込公用polysi 11 オJ: 
Une系エツf液でPSGlQを除去して、基板に形成
した穴kmめた状態を示す。
本実施例においては、LPCVD法でウェーハの衣畏両
面に形成されたpolysiのうち、外面にJl#積さ
れたpoly Siを除去代、リン拡散する事によシ、
Si4板li面に高礎度のリン拡散層12を形成し、該
リン拡散層により、CCC穴形成および金属ゲートに起
因する汚染金除去し、良好な系子特性を実現するもので
ある。
実施例 3 実施例1においては、基板lに穴を形成した後、熱眩化
膜6を直ちに形成したが、本実施例では、熱酸化11+
 6 f!:形成する前に、−変成化(以下プレ酸化と
称す)?5行なった。
第5図(a)はP型(toe)而ioΩ・tyn(D 
S i基板lに厚さ1μmのフィールド酸化膜2を成長
させた荷造において、1000tl’乾燥酸素雰囲気中
で20分間酸化し、熱酸化膜2oを形成した状態を示す
第5図(b)は、熱酸化膜2oを弗酸溶液中でエッチ除
去し、再び乾燥酸素中で酸化し、厚さi。
nmt7)By7z化展6、CVD法にょるS i N
 7、熱酸化膜8を形成した状態を示す。
このようにプレ酸化にょシバ化膜20’に形成する事に
よシ、第一グー11化膜の耐圧を向上する事が可能にな
る。
実施例 4 本実施例では、基板中に形成した穴の狭面に、n型層お
よび/あるいはPm層を設けた構造について述べる。
第6図はSi基板1上に成長したフィールド酸化膜2を
有する構造において 81基板lに形成した穴の内部に
、封管法にょシヒ累(As )を拡散し、底面濃度10
18α−3、接合深さ0.1μmのAs拡散層21を形
成し、さらにボロンナイトライド(BN)を拡散源とし
て、表面濃度1g1a国−3゜接合深さ1μmのボロン
(B)拡散層22を形成した状態を示す。As拡散層2
1は、As圧カ1torr、  拡散温度1000tl
’という条件で形成し、葦た該B拡散層22は、BN拡
散テボ温度730C1拡淑ドライブ温度1050tll
’3時間という条件で形成できた。
実施例 5 本実施例では、コンタクト穴とn型拡散層を自己整合的
に形成することを可能にする構造について示す。
第7図(a)は、Pm(100)面lOΩ”cmの81
基板11フイールドh¥化膜2、熱酸化膜6、S i 
N 7、酸化膜B、polysiゲート9、酸化膜io
、埋込みpoly Si l l s高濃度リン拡散層
12、酸化膜13、ゲート酸化膜14、Wゲートエ5、
n+拡散層17、PSG16を有する構造において、コ
ンタクト部分に、リンイオンP″′を、50KeV、l
Xl0”Crn−’ という条件で打込み、950Cで
15分間アニールし、コンタクト部分に、接合旅さ0.
5μmの拡散層23を形成した状態を示す。このような
拡散層23を形成する事によシ、第7図(b)に対応す
る平面図で示したように、に形成する事ができるため、
素子面積全縮小する事が可能である。
実施例 6 本実施例では、81基板裏面に形成された高濃就リン拡
散層の濃度範囲について示す。第8図は該リン拡散層の
濃度と、8i泰板表面に形成した接合のリーク′亀流の
関係を示したもので必る。図から明らかなように、I 
O″cm−’では殆んど効果を示さないが、10”Cr
IT−”以上で効果が現われはじめ、3 X 20 ”
cm−”以上の濃度で著効がある。
したがって、該リン拡散層の濃度は、少なくとも10”
cm−”以上にする事が必妾である。
なお、本実施例においては、ウエーノ・裏面に形成した
面濃度リン拡散層によるゲッターについて示したが、他
のゲッタ一方法、たとえば、Si基板中に析出物を形成
するインドリノ・/ツクゲッタリング、イオン打込みの
ダメージによるケツタリング、SiN膜のストレスを利
用する方法なども有効である。
〔発明の効果〕
上記実施例から明らかなように、不発明によれば、基板
中に形成された穴および/あるいは金属ゲートを有する
半導体装置において、穴の形成、および、金属ゲートに
起因する汚染によって生ずる素子不良を、基板に形成し
た高濃度リン拡散層によって除土する事が可能となシ、
技術上の効果は多大である。
【図面の簡単な説明】
第1図は従来技術を示す図、第2図〜第8図は本発明の
実施例を示す図である。 l・・・Si基板、2’、3,6,8,10,13゜1
4.20・・・熟慮化膜、5,16.19・・・CVD
 PSG、4.7−CVD S i N、9.11−−
− Po1y Si、12.17−n″)拡散層、15
・W。 18−AA%  21 、23・n型拡散層、22−P
型拡散層、24・・・コンタクト。 第20(C) ¥12図(d) 第7口(e) 第3図 逆へイ了スfp71D第譚玉(V) 第4目(α) fls[8(α) りn 第5図(b) 第61¥] 9

Claims (1)

    【特許請求の範囲】
  1. 1、−導電型を有するシリコン基板と、該シリコン基板
    に形成された汚染のゲッタ一層とを有するMO8型集積
    回路において、タングステン、モリブデン等の金属ゲー
    ト6るいは該シリコン基板中に形成された穴の少なくと
    も一方を具備している半音特徴とする半導体装置。
JP58095721A 1983-06-01 1983-06-01 半導体装置 Pending JPS59222939A (ja)

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JP58095721A JPS59222939A (ja) 1983-06-01 1983-06-01 半導体装置

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JP (1) JPS59222939A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288460A (ja) * 1985-06-17 1986-12-18 Nippon Telegr & Teleph Corp <Ntt> 半導体記憶装置およびその製造方法
JPH0235734A (ja) * 1988-07-25 1990-02-06 Nec Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288460A (ja) * 1985-06-17 1986-12-18 Nippon Telegr & Teleph Corp <Ntt> 半導体記憶装置およびその製造方法
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