KR0184620B1 - 반도체 장치 및 그 제조방법 - Google Patents

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KR0184620B1
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모리시따 요오이찌
마쯔시다 덴끼 산교 가부시끼가이샤
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Abstract

금속 실리사이드막에서는 그 실리사이드 결정입계에 과잉 실리콘이 포함되어 석출된다. 이와 같이 석출된 과잉 실리콘은 WSi2결정입계를 따라 진행하는 불순물들의 확산 경로를 불연속적으로 만든다. 결과적으로, 불순물들은 열처리가 실행된 이후라도 금속 실리사이드막에서 횡방향으로 확산되지 못하게 된다.

Description

반도체 장치 및 그 제조방법(A semiconductor device and a methed for fabricating the same)
제1도는 본 발명에 따른 실시예 1의 반도체 장치의 주요부를 도시하는 단면도.
제2a도 내지 d도는 본 발명에 따른 실시예 1의 반도체 장치의 단면도로서 제조 방법의 각 단계를 도시하는 도면.
제3a도 내지 d도 본 발명에 따른 실시예 1의 반도체 장치의 단면도로서 한 부분에 대한 제조 방법의 각 단계를 도시하는 도면.
제4a도 내지 d도는 본 발명에 따른 실시예 1의 반도체 장치의 단면도로서 다른 부분에 대한 제조 방법의 각 단계를 도시하는 도면.
제5a도는 막 증착 동안에 원자비(Si/W)가 2.53인 종래 텅스텐 실리사이드막의 입자를 보여주는 투과형 전자 현미경으로 찍은 사진을 도시하는 도면.
제5b도는 막 성장 동안에 원자비(Si/W)가 2.64인 본 발명의 텅스텐 실리사이드막의 입자를 보여주는 투과형 전자 현미경으로 찍은 사진을 도시하는 도면.
제6a도는 막 성장 동안에 원자비(Si/W)가 2.53인 종래 텅스텐 실리사이드막에서의 불순물들의 확산 경로를 도시하는 도면.
제6b도는 막 성장 동안에 원자비(Si/W)가 2.64인 본 발명의 텅스텐 실리사이드막에서의 불순물들의 확산 경로를 도시하는 도면.
제7a도는 p 형 MOS 트랜지스터의 문턱 전압 편차를 도시하는 도면.
제7b도는 n 형 MOS 트랜지스터의 문턱 전압 편차를 도시하는 도면.
제8도는 제7a도 및 제7b도의 그래프를 구하는데 사용되는 검사 패턴을 도시하는 도면.
제9도는 본 발명에 따른 실시예 2의 반도체 장치의 주요부를 도시하는 단면도.
제10a도 및 b도는 종래의 금속 실리사이드막에서 발생하는 문제점을 설명하는 도면으로서, a도는 반도체 장치의 전형적인 구조를 나타내는 평면도이며, b도는 a도의 라인 10B-10B' 을 따라 절단한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : n 형 웰
3 : 분리 영역 4 : p 채널 MOS 트랜지스터
5 : n 채널 MOS 트랜지스터 6, 7 : 확산 영역
8 : 게이트 산화막 9a, 9b : 폴리실리콘막
10, 11 : 포토레지스트 12, 16 : 텅스텐 실리사이드막
13 : 실리콘 산화막 14 : 절연막
15 : 상호접속부 15a : p형 폴리실리콘막
15b : n형 폴리실리콘막 17 : 접촉 구멍(contact hole)
102a : n 형 MOSFET 102b : p 형 MOSFET
103a, 103b : 소스 영역 104a, 104b : 드레인 영역
105a, 105b : 폴리사이드 게이트 106a, 106b : 폴리실리콘막
107 : 텅스텐 실리사이드막
[발명의 배경]
[기술분야]
본 발명은 P 형 불순물을 포함하는 실리콘 또는 폴리실리콘과 n 형 불순물을 포함하는 실리콘 또는 폴리실리콘이 금속 실리사이드막을 사용하여 서로간에 전기적으로 접속되는 반도체 장치와 이 반도체 장치의 제조 방법에 관한 것이다.
[종래기술]
최근에 금속 산화물 반도체(Metal Oxide Semiconductor; 이하, 'MOS'라 함) 트랜지스터의 크기를 줄이기 위해서는 p 채널 MOS 트랜지스터의 게이트 전극으로 p+형 폴리실리콘을 사용하고 n 채널 MOS 트랜지스터의 게이트 전극으로는 n+형 폴리실리콘을 사용하는 것이 유리하다는 사실이 알려졌다. 이런 기술에 의한 장점들은 예컨대 IEEE, IEDM, Technical Digest, 418-422쪽(1984)에 기술되어 있다. 또한, 일반적으로 반도체 기판에 형성되는 p형 영역과 폴리실리콘막 사이의 접촉을 형성하는데에는 형 폴리실리콘막을 사용하고, 반도체 기판에 형성되는 n형 영역과 폴리실리콘막 사이의 접촉을 형성하는데에는 n형 폴리실리콘막을 사용한다.
이러한 관점에서 보면, p 채널 MOS 트랜지스터와 n 채널 MOS 트랜지스터 모두가 하나의 반도체 기판에 형성되는 CMOS 반도체 장치를 형성하는데 있어서는 집적 회로 장치의 크기를 줄이기 위해서 뿐만 아니라 다른 목적을 위해서도 n+형 영역과 p+형 영역을 하나의 폴리실리콘 층에 혼합 조건으로 형성하는 것이 바람직하다.
폴리실리콘 층은 통상의 금속막에 비해서 높은 비저항(specific resistance)을 갖기 때문에, 폴리실리콘 층상에 고융점 금속 실리사이드막(refractory metal silicide film)이나 고융점 금속 질화막 등을 증착시켜 2 층으로 된 폴리사이드막(polycide film)을 형성하는 것이 일반적이 관행이다. 또한, 폴리실리콘막과 금속 실리사이드막의 2 층 구조를 갖는 폴리사이드막을 형성한 후, 폴리사이드막은 900℃에서 열처리 될 수 있게 되므로 BPSG(붕소 및 인 함유 실리케이트 유리)막을 사용하여 평탄화된다. 이런 유형의 반도체 장치는 일본특허공개공보 제57-192079호에 개시되어 있다. 이러한 2 층 폴리사이드막에서는 n+폴리실리콘막과 p+폴리실리콘막이 고융점 금속 실리사이드막, 고융점 금속 질화막 등을 통해 서로 간에 전기적으로 접속되며, 그에 따라 이들 간의 접속을 위한 부가적인 접속 영역을 형성할 필요가 없게 된다.
그러나, 폴리실리콘막 위에 금속 실리사이드막을 단순히 증착시켜 형성되는 폴리사이드막인 경우에는, 상기 막이 BPSG 막을 사용한 평탄화와 같은 후-처리공정(post-process)에서 열처리될 때, p+폴리실리콘막에 포함된 전형적인 p 형 불순물인 붕소(boron)와 n+형 영역에 포함된 전형적인 n 형 불순물인 인(phosphorus)이나 비소(arsenic)가 금속 실리사이드막으로 확산되어 서로 혼합되어 버린다. 이 때문에, 폴리사이드막이 MOSFET의 게이트 전극으로 사용될 때 MOSFET의 문턱 전압 Vt 에 편차가 발생한다. 이러한 문턱 전압의 편차는 일반적으로 p 채널 MOSFET에 대해서 발생하며, n 채널 MOSFET에 대해서는 발생하지 않는다. 이런 문제점은 예컨대, IEEE, Electron Device Letter, 제12권, 696-698쪽(1991)에 설명되어 있다.
이런 문제점을 도면 제10a도와 제10b도를 참조로 설명한다. 제10a도와 제10b도는 n 형 MOSFET(102a)와 p형 MOSFET(102b)가 분리 영역(101)을 사이에 두고 반도체기판(190)에 형성되어 있는 반도체 장치(900)의 구성을 구성적으로 도시한 것이다. 제10b도는 제10a도를 라인 10B-10B' 을 따라 절단한 단면도이다.
제10a,b도에 도시한 것처럼, n형 MOSFET(102a)는 소스(103a)와 드레인(104a)을 포함하고 p 형 MOSFET(102b)는 소스(103b)와 드레인(104b)을 포함한다. 비소(As)와 같은 n형 불순물을 폴리사이드 게이트(105a)와 붕소(B)와 같은 p형 불순물을 포함하는 폴리사이드 포함하는 게이트(105b)는 각각 n형 MOSFET(102a)와 p형 MOSFET(102b)를 위해 제공된다.
폴리사이드 게이트(105a,105b) 각각은 아래층의 폴리실리콘막 위에 텅스텐 실리사이드막(107)을 적층함으로써 형성된다. n형 MOSFET(102a)상의 폴리사이드 게이트(105a)의 폴리실리콘막은 n형 불순물로 도핑되어 n+형 폴리실리콘막(106a)을 형성한다. 마찬가지로, p형 MOSFET(102b)상의 폴리사이드 게이트(105b)의 폴리실리콘막은 p형 불순물로 도핑되어 P+형 폴리실리콘막(106b)을 형성한다. 이하, n+형 폴리실리콘막(106a)과 p+형 폴리실리콘막(106b)을 함께 묶어서 참조 번호 106 으로 사용한다.
이렇게 아래층의 폴리실리콘막(106) 위에 텅스텐 실리사이드막(107)이 적충된 폴리사이드 구조를 갖는 반도체 장치(900)가 열처리될 때, n형 폴리실리콘막(106a)에 있는 n 형 불순물인 비소(AS)가 제10b도에 도시한 것처럼 p형 MOSFET (102b)의 게이트(105b)내의 p형 폴리실리콘막(106b)으로 확산된다. 이와 마찬가지로 p형 폴리실리콘막(106b)에 있는 p형 불순물인 붕소가 n형 MOSFET(102a)의 게이트(105a)내의 n+형 폴리실리콘막(106a)으로 확산된다. 이러한 불순물들의 확산은 반도체 장치(900)의 일함수를 변화시키며, 그에 따라 문턱 전압(Vt)을 변동시킨다.
이와 마찬가치로, 만약 n+형 확산 영역인 소스(103a)와 드레인(104a) 및 p+형 확산 영역인 소스(103b)와 드레인(104b)에 접속된 상호접속부가 상술된 폴리사이드 구조를 이용하여 형성된다면, 접촉 저항은 변동하게 된다.
상술한 바와 같이 금속 실리사이드막을 통한 불순물의 횡방향 확산을 방지하기 위해서, 폴리실리콘막과 금속 실리사이드막 사이에 확산 차단막을 구비한 반도체 장치 및 그 제조 방법이 일본특허공개공보 제1-265542호와 제2-192161호에 개시되어 있다.
그러나, 상술된 공보에 개시된 확산 차단막을 갖는 폴리사이드막 형성 방법은 공정 단계를 늘리게 되고 제조비용을 높게 한다. 또한, 확산 차단막으로서 TiN막의 효과도 안정적이지 못한데, 그 이유는 차단 효과는 N/Ti의 조성비, 불순물로서 함유되는 산소량, 입자의 크기(grain size), 결정 방향(crystal orientation) 등과 같은 공정상의 변수에 크게 좌우되기 때문이다. 특히, 폴리사이드막이 상호접속용으로 사용되는 경우, 접촉 영역에서 TiN 막의 두께가 줄어들게 되고, 확산 차단의 효과가 손실될 수 있게 된다. 결과적으로, 폴리실리콘막에 함유된 p 형 불순물이나 n 형 불순물이 금속 실리사이드 층으로 확산되고, 나아가서는 금속 실리사이드막을 통해 확산된다. 이런 확산으로 인해, p 형 불순물은 n+형 폴리실리콘막에 도달하고, n 형 불순물은 p+형 폴리실리콘막에 도달하게 된다. 결과적으로, 캐리어 농도가 보상 효과(compensation effect)에 의해 줄어들고, 접촉 저항이 변동하게 되는 문제를 야기시킨다.
[발명의 요약]
본 발명에 따른 반도체 장치는, a) p 형 불순물을 함유한 제1실리콘 영역, b) n 형 불순물을 함유한 제2실리콘 영역, c) 제1실리콘 영역과 제2실리콘 영역을 전기적으로 접속하기 위한 금속 실리사이드막을 구비하며, 여기서 금속 실리사이드막은 과잉 실리콘(excessive silicon)을 포함하고, 상기 과잉 실리콘은 금속 실리사이드막의 실리사이드 결정입계(silicide grain boundaries)에 석출되어(precipitated) 실리사이드 결정입계를 통한 불순물의 확산 경로를 불연속적으로 한다.
본 발명의 다른 특징에 따르면, p 형 불순물을 함유하는 제1실리콘 영역을 n 형 불순물을 함유하는 제2실리콘 영역과 전기적으로 접속하기 위한 금속 실리사이드막을 구비하는 반도체 장치를 제조하는 방법은, 과잉 실리콘을 함유하도록 금속 실리사이드막을 증착시키는 단계를 포함하고, 여기서 과잉 실리콘이 금속 실리사이드막내의 실리사이드 결정입계에 석출되며, 그에 따라 실리사이드 결정입계를 통한 불순물의 확산 경로가 불연속적으로 된다.
본 발명의 일실시예에서, 금속 실리사이드막은 텅스텐 실리사이드막이며, 상기 텅스텐 실리사이드막은 2.36∼4.0 범위내의 실리콘 원자 대 텅스텐 원자의 비(Si/W)를 갖는데, 상기 실리콘 원자 대 텅스텐 원자의 비(Si/W)는 2.36∼3.0의 범위내에 있는 것이 바람직하다.
본 발명의 일실시예에서, 제1실리콘 영역은 p 채널 MOS 트랜지스터의 p 형 폴리사이드 게이트 전극에 p 형 불순물로 도핑된 제1폴리실리콘막이고, 제2실리콘 영역은 n 채널 MOS 트랜지스터의 n 형 폴리사이드 게이트에 n 형 불순물로 도핑된 제2폴리실리콘막이며, 금속 실리사이드막이 이러한 제1폴리실리콘막과 제2폴리실리콘막 위에 증착되어 이들 제1 및 제2폴리실리콘막을 전기적으로 접속시킨다. 과잉 실리콘은 p 형 및 n 형 폴리사이드 게이트 전극의 문턱 전압 편차를 소정의 값 또는 그 이하로 유지하도록 충분히 과잉 상태가 되는 것이 바람직하다. 특히, 문턱 전압 편차는 20mV 이내로 억제되거나, 또는 설계값(design value)의 10% 이내가 되도록 억제되는 것이 바람직하다.
본 발명의 또다른 실시예에서, 제1실리콘 영역은 p 채널 MOS 트랜지스터의 p 형 불순물로 도핑된 p+형 확산 영역과 접촉하고 있는 p 형 불순물로 도핑된 제1폴리실리콘막이고, 제2실리콘 영역은 n 채널 MOS 트랜지스터의 n 형 불순물로 도핑된 형 확산 영역과 접촉하고 있는 n 형 불순물로 도핑된 제2폴리실리콘막이며, 금속 실리사이드막이 제1, 제2폴리실리콘막 위에 증착되어 이들을 전기적으로 접속시킨다. 과잉 실리콘은, p+형 확산 영역과 제1 폴리실리콘 영역간의 접촉 저항 편차, 및 n+형 확산 영역과 제2폴리실리콘 영역간의 접촉 저항 편차를 소정의 값 또는 그 이하로 유지하도록 충분히 과잉 상태가 되는 것이 바람직하다. 특히, 접촉 저항 편차는 설계값의 20% 이내로 억제되는 것이 바람직하다.
본 발명의 다른 실시예에서는 붕소의 응리(segregation)를 방지하기 위한 제 3 실리콘막을 금속 실리사이드막 위에 더 증착시킨다.
본 발명의 또다른 실시예에서 붕소는 전체 금속 실리사이드막내에 균일하게 분포되어 있다
본 발명의 일실시예에서 금속 실리사이드막을 성장시키는 단계는 화학 기상 증착법(CVD)을 사용한다. 다른 실시예에서는 금속 실리사이드막을 증착시키는 단계는 스퍼터링법(sputtering)을 사용한다.
본 발명의 또다른 실시예에서는 금속 실리사이드막을 증착시키는 단계는 화학기상 증착법을 사용하고, 금속 실리사이드막과 제1, 제2폴리실리콘막이 동일한 진공 챔버내에서 연속적으로 증착된다.
본 발명의 또다른 실시예에서 금속 실리사이드막 위에는 붕소의 응리를 방지하기 위한 제3폴리실리콘막이 증착되는데, 금속 실리사이드막은 화학 기상 증착법으로 증착되고, 금속 실리사이드막, 제1, 제2, 및 제3폴리실리콘막은 동일한 진공 챔버내에서 연속적으로 증착된다.
본 발명에 따르면 금속 실리사이드막에 함유된 과잉 실리콘(excessive silicon)은 금속 실리사이드막의 실리사이드 결정입계(silicide grain boundaries)에 석출되며(precipitated), 그에 따라 불순물들이 확산해가는 실리사이드 결정입계들중 WSi2입자(grain)들간의 연속적인 접속을 차단시킨다. 결과적으로, 평탄화를 위한 약 900℃의 열처리가 BPSG 막 등을 사용해서 실행된 이후에도 불순물은 금속 실리사이드막에서 수평 방향으로 확산되지 않는다.
금속 실리사이드막이 텅스텐 실리사이드막이고 실리콘 원자와 텅스텐 원자의 비(Si/W)가 2.36∼4.0, 특히 2.36∼3.0 의 범위내에 있는 경우에는, 과잉 실리콘으로 인하여 상술한 효과가 금속 실리사이드막의 비저항 증가에 의한 영향을 받지 않고서 얻어질 수 있다.
본 발명은 채널형 MOS 트랜지스터의 폴리사이드 게이트 또는 그 폴리사이드 상호접속부에 적용할 수 있다. 금속 실리사이드막에 포함된 과잉 실리콘 입자(excessive silicon grain)들은 폴리사이드 게이트 전극에 대한 문턱 전압 편차와 폴리사이드 상호접속부에 대한 접촉 저항 편차를 소정의 값 이하로 유지하기에 충분하다.
붕소의 응리를 방지하기 위해서 금속 실리사이드막 위에 또다른 폴리실리콘막을 증착함으로써 또는 붕소를 금속 실리사이드막 전체에 대해 균일하게 도핑함으로써, 불순물의 횡방향 확산이 더욱 억제될 수 있다.
금속 실리사이드막의 증착을 위해, 반도체 기술분야에서 일반적으로 사용되는 화학 기상 증착법이나 스퍼터링법이 사용될 수 있다. 특히 화학 기상 증착법이 사용되는 경우에는, 금속 실리사이드막과 폴리실리콘막을 동일한 진공 챔버에서 연속적으로 증착시킴으로써 제조 공정이 복잡해지는 것을 피할 수 있다.
따라서, 본 발명은 다음과 같은 장점이 있다. (1) p 형 불순물을 함유하는 실리콘이나 폴리실리콘과 n 형 불순물을 함유하는 실리콘이나 폴리실리콘이 금속 실리사이드를 사용함으로써 서로간에 전기적으로 접속되어, 후처리-공정에서의 열처리 이후에도 불순물이 금속 실리사이드막에서 횡방향으로 확산되는 것을 방지하는 구조를 갖는 반도체 장치를 제공하고, (2) 이러한 반도체 장치를 제조하는 방법을 제공한다.
[실시예]
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명한다.
[실시예 1]
본 발명의 실시예 1에 있어서, 폴리사이드 게이트로서 폴리실리콘막과 금속 실리사이드막을 포함하는 2 층 구조의 폴리사이드막을 게이트 전극으로 사용하는 반도체 장치(100)가 도면을 참조로 설명한다. 제1도는 이러한 실시예 1 반도체 장치(100)의 주요부의 단면 구성도이다.
반도체 장치(100)는 p 형 실리콘 기판(1), p 형 실리콘 기판(1)에 형성된 n 형 웰(Well; 2), 기판(1)의 표면상에 일정한 간격을 두고 형성되는 분리 영역(3), n 형 웰(2)에 형성된 p 채널 MOS 트랜지스터 영역(4), n 형 웰(2)을 제외한 p 형 기판(1)의 영역에 형성된 n 채널 MOS 트랜지스터 영역(5)을 포함한다. p 채널 MOS 트랜지스터 영역(4)에 있어서, p 채널 MOS 트랜지스터의 소스/드레인 영역이 될 p+형 확산 영역(6)이 기판(1)의 표면쪽에 제공된다. 이와 마찬가지로, n 채널 MOS 트랜지스터 영역(5)에 있어서, n 채널 MOS 트랜지스터의 소스/드레인 영역이 될 n+형 확산 영역(7)이 기판(1)의 표면쪽에 제공된다.
그 다음에는 게이트 산화막(8)이 기판(1)의 표면 위에 형성되고, p+형 폴리실리콘막(9a)이나 n+형 폴리실리콘막(9b)이 그 위에 제공된다. 텅스텐 실리사이드막(12)은 p+형 폴리실리콘막(9a)과 n+형 폴리실리콘막(9b) 위에 형성된다. 이러한 폴리실리콘막(9a 또는 9b)과 텅스텐 실리사이드막(12)은 폴리사이드막을 형성한다. 제1도에 도시된 p+형 확산 영역(6) n+형 확산 영역(7)은 게이트 전극(도시하지 않음) 바로 밑에 형성되지는 않는다.
제1도의 반도체 장치(100)의 제조 방법에 대해서 도면 제2a-2d도, 제3a-3b도, 제4a-4d도를 참조하여 설명한다. 제2a-2d도는 제1도와 동일한 부분을 도시한 반도체 장치(100)의 제조 방법의 간 단계를 도시한 단면도이다. 제3a-3d도는 제2a-2d도에서 n 채널 MOS 트랜지스터 영역(5)에 대한 단면도이다. 제4a-4d도는 제2a-2d도에서 p 채널 트랜지스터 영역(4)에 대한 단면도이다.
제2a, 3a, 4a도에 도시된 단계에서, n 형 웰(2)이 이온주입 방법 및 열확산 방법에 의해 (100) 배향을 갖는 p형 실리콘 기판(1)에 형성된다. 다음에 전형적인 선택적 산화 방법에 의해 분리 영역(3)이 기판(1) 위에 형성된다. 하기에 설명하겠지만, n 형 웰(2)은 p 채널 MOS 트랜지스터 영역(4)과 대응하고, 이 n 형 웰(2)이외의 영역은 n 채널 MOS 트랜지스터 영역(5)에 대응한다.
이후에, 10nm 두께를 갖는 게이트 산화막(8)이 기판(1) 위에 형성되며, 이 게이트 산화막(8) 위에 폴리실리콘막(9)이 증착된다. 그리고나서, n 채널 MOS 트랜지스터 영역(5)이 포토레지스트(10)로 덮여지고, BF2 +이온이 10KeV의 가속 에너지에서 6×1015㎝-2의 주입량(dose)으로 폴리실리콘막(9)에 이온주입되어, p 채널 MOS 트랜지스터 영역(4)의 p+형 폴리실리콘막(9a)을 형성한다.
제2b, 3b, 4b도에 도시된 단계에서는 포토레지스트(10)의 제거후, 다른 포토레지스트(11)로 p 채널 MOS 트랜지스터 영역(4)이 덮여진다. 그리고나서, As+이온이 가속 에너지 20KeV, 주입량 1×1015㎝-2으로 폴리실리콘막(9)에 이온주입되어, n 채널 MOS 트랜지스터 영역(5)의 n+형 폴리실리콘막(9b)을 형성시킨다.
제2c,3c,4c 도에 도시된 단계에서는, 포토레지스트(11)의 제거후, 폴리실리콘막(9a 및 9b)의 표면상에 형성된 자연적 산화막(도시되지 않음)이 실례로 불화 수소산(hydrofluoric acid) 처리에 의해 제거된다. 이 자연적 산화막은 통상 텅스텐 실리사이드막(12)이 벗겨지는 것을 방지하기 위해 제거된다. 다시말해서, 낮은 농도로 실리콘을 함유하는 텅스텐 실리사이드막은 비록 저항이 낮다는 장점이 있기는 하지만 그 높은 응력으로 인하여 쉽게 벗겨진다는 단점이 있다. 그래서, 상술한 바와 같이 이러한 폴리실리콘상의 자연적 산화막을 제거하는 단계를 통하여 텅스텐 실리사이드막의 벗겨짐은 방지된다. 결과적으로, 낮은 농도의 실리콘을 함유한 즉, 낮은 저항을 실현하는 텅스텐 실리사이드막이 얻어지게 된다.
불화수소산 처리에 이어서, 200nm 두께의 텅스텐 실리사이드막(12)이 폴리실리콘막(9a,9b) 위에 증착되며, 증착하는 동안 실리콘 원자수와 텅스텐 원자수의 비(Si/W)는 2.64 이상이 되도록 한다. 텅스텐 실리사이드막(12)은 원자수의 비(Si/W)가 2.64 이상이 되는 한 스퍼터링법이나 화학 기상 증착법 어느 것에 의해서든 증착될 수 있다. 원자수의 비(Si/W)는 막 증착후의 열처리(예컨대,900℃,30분)에 의한 실리콘 입자들의 석출(precipitation)에 의해 감소한다. 따라서, 열처리를 한후 텅스텐 실리사이드막(12)의 실리콘과 텅스텐의 원자수의 비(Si/W)는 2.36 이상이 된다.
제2d, 3d, 4d 도에 도시된 단계에서는, 200nm의 두께를 갖는 실리콘 산화막(13)이 반도체 장치(100)의 전체표면 위에 형성된다. 그리고나서 p+형 폴리실리콘막(9a), n+형 폴리실리콘막(9b), 텅스텐 실리사이드막(12), 실리콘 산화막(13)이 에칭되어, 원하는 상호접속 및 전극 패턴이 얻어진다. 이러한 에칭 처리에 있어서는, 게이트 전극의 패턴뿐만 아니라, p 채널 MOS 트랜지스터(4)의 게이트 전극과 n 채널 MOS 트랜지스터(5)의 게이트 전극 사이의 상호접속 패턴 역시 동시에 형성될 수 있다.
다음에, 가속 에너지 30KeV, 주입량 6×1015㎝-2에서 BF2 +이온이 p 채널 MOS 트랜지스터 영역(4)에 이온 주입되어, 소스/드레인 영역으로서 p+형 확산 영역(6)을 형성시킨다(제2d도에는 도시되지 않음). 한편, n 채널 MOS 트랜지스터 영역(5)에는 As+이온이 가속 에너지 40KeV, 주입량 6×1015㎝-2에서 이온 주입되어, 소스/드레인 영역으로서 n+형 확산 영역(7)(제2d도에는 도시되지 않음)이 형성된다.
또한, 절연막(14)이 실리콘 산화막(13)의 표면 위에 형성되고, 불순물을 활성화시키고 절연막(14)을 평탄화하기 위한 열처리가 질소 분위기(nitride atmosphere)에서 900℃, 30분 동안 실행된다. 다음으로, 실례로 알루미늄 합금으로 이루어진 상호접속부(15)(제2d도에는 도시되지 않음)가 공지의 방법으로 소스, 드레인 및 게이트 전극을 접촉하도록 형성시켜 반도체 장치(100)을 완성한다.
다음에는, 본 발명에 따라 상술한 방법으로 형성된 금속 실리사이드막에 존재하는 결정입계(grain boundaries)에 대해 설명한다.
제5a도와 제5b도는 900℃로 열처리한 후의 텅스텐 실리사이드막을 투과형 전자현미경(TEM; Transmission Electron Microscope)으로 촬영한 사진이다. 제5a도는 막을 증착하는 동안 원자수의 비(Si/W)가 2.53(열처리 후에는 2.26)인 종래 텅스텐 실리사이드막의 TEM 사진을 도시하며, 제5b도는 막을 증착하는 동안 원자수의 비(Si/W)가 2.64(열처리 후에는 2.36)이 되는 본 발명에 따른 텅스텐 실리사이드막의 TEM 사진을 도시한 것이다.
900℃ 의 열처리 후 텅스텐 실리사이드 입자들은 화학량론적으로 두가지 상태로 분류할 수 있는데, 즉 WSi2입자들과 열처리 동안 석출되는 Si 입자들로 분류된다. 제5a도와 제5b도에서, 어두운 부분은 WSi2입자에 해당하고, 밝은 부분은 열처리에 의해 석출되는 Si 입자에 해당한다. 종래의 텅스텐 실리사이드막을 나타내는 제5a도에서는, WSi2입자에 해당하는 어두운 영역들이 명확하게 식별된다. 이에 반하여, 본 발명에 따른 Si가 많은(Si-rich) 텅스텐 실리사이드막을 나타내는 제5b도에서는, 다량의 실리콘 입자가 석출되기 때문에 Si 입자에 해당하는 밝은 영역들이 명확히 식별된다.
본 발명자는 WSi2입자와 Si 입자간 계면(boundaries)에서의 불순물의 확산 계수 Dwsi2/si 가 WSi2입자들간 계면에서의 불순물의 확산계수 Dwsi2/wsi2에 비해서 훨씬작다는 것을 알았으며, 이것을 식(1)로 나타내었다.
Dwsi2/si ＜ ＜ Dwsi2/wsi2…………… (1)
따라서, 열처리 이후 텅스텐 실리사이드막에 있는 불순물들은 WSi2입자와 Si 입자간의 경계보다도 WSi2입자들간의 계면을 따라서 주로 확산된다.
상술한 바로부터 알 수 있듯이, 텅스텐 실리사이드막에서 불순물의 확산 경로에 대한 본 발명과 종래예간의 차이점이 제6a도와 제6b도에 도식적으로 나타내었다. 낮은 농도의 실리콘을 포함하는 종래예의 텅스텐 실리사이드막에서는, 불순물들의 연속적인 확산 경로(제6a도에 표시된 화살표를 시작과 끝으로하여 굵은선으로 나타냄)가 WSi2입자들간의 계면을 따라서 존재하게 된다. 따라서, 불순물들은 쉽게 그리고 빨리 확산 경로를 따라서 텅스텐 실리사이드막의 횡방향으로 확산될 수 있다. 이에 반하여, 본 발명에 따른 Si이 풍부한 텅스텐실리사이드막에서는, 석출된 Si 입자의 양이 증가함에 따라, WSi2입자와 Si 입자간의 계면수가 증가하고 동시에 WSi2입자들간의 계면수가 감소된다. 결과적으로, 석출된 Si 입자들은 텅스텐 실리사이드막의 WSi2입자 경계면(grain interfaces)를 따라 확장되는 불순물의 연속적인 횡측 확산경로를 차단시킨다. 따라서, 본 발명에 따른 텅스텐 실리사이드막에서의 불순물들의 횡방향 확산은 아주 느려지게 된다.
p 형 또는 n 형 MOS 트랜지스터의 문턱 전압 편차에 대한 본 발명에 따른 텅스텐 실리사이드막의 효과가 제7a도와 제7b도를 참조하여 설명된다. p 형 MOS 트랜지스터에 대한 영향을 알기 위해서, 제8도에 도시한 것처럼, 불순물로서 붕소(B)를 함유한 폴리사이드 게이트 전극(81)과 불순물로서 비소(As)를 함유한 큰 폴리사이드 영역(82)을 접속시킨 검사용 패턴이 사용된다. n 형 MOS 트랜지스터에 대한 영향을 알기 위해서는, 폴리사이드 게이트 전극(81)과 폴리사이드 영역(82)에 포함된 불순물의 도전형태를 제8도에 도시된 것과 반대로 하면 된다. 제7a도와 제7b도에서, 가로측은 제8도에 도시된 폴리사이드 영역(82)으로부터의 이격 거리 D를 나타내고, 세로측은 문턱 전압을 나타낸다.
제7a도에 도시된 p 형 MOS 트랜지스터의 경우, 텅스텐 실리사이드막에 있는 원자수의 비(Si/W)가 열처리 후 2.26(막증착 동안에는 Si/W=2.53)이 되는 종래예에서는 900℃ 열처리로 인하여 문턱 전압은 최대 약 400mV까지 변동한다. 만일 열처리가 850℃에서 실행된다고 하더라도, 문턱 전압 편차는 여전히 최대 약 100mV가 된다. 이에 반하여, 텅스텐 실리사이드막의 원자수의 비(Si/W)가 열처리 후 2.36(막증착 동안에는 Si/W=2.64)이 되는 본 발명에서는, 900℃에서 열처리가 실행된다 하더라도 문턱 전압의 편차는 기껏해야 20 mV 이하에 불과하다.
n 형 MOS 트랜지스터의 경우에서는, 종래의 문전 전압은 제7b도에 도시된 바와 같이 단지 50mV의 좁은 범위내에서 변동한다. 게이트 전극으로서 본 발명의 텅스텐 실리사이드막을 포함하는 n 형 MOS 트랜지스터에서는, 열처리 후의 문턱 전압 편차는 더 좁은 범위, 즉 20mV 이내로 억제된다.
이상의 설명과 같이, 본 발명의 실시예 1는 p 채널 및 n채널 MOS 트랜지스터와, 각 트랜지스터의 게이트 전극으로서 p+형 또는 n+형 폴리실리콘막을 포함하는 폴리사이드막을 사용하는 폴리사이드 게이트 전극을 갖는 반도체 장치(100)에 관한 것이다. 이러한 반도체 장치(100)에 있어서, 금속 실리사이드막에 있는 과잉 실리콘 입자들은 실리사이드 결정입계에 석출된다. 따라서, 불순물이 확산되는 금속 실리사이드막의 WSi2입자들간의 계면(boundaries)은 불연속적으로 된다. 이러한 불연속적인 경로로 인하여, 열처리가 실행된 후에라도 불순물은 횡방향으로 확산하지 못하게 된다. 따라서, 문턱 전압의 편차는 p 채널 MOS 트랜지스터에서 뿐만 아니라 n 채널 MOS 트랜지스터에서도 억제될 수 있게 된다.
전술한 바와 같이 비록 문턱 전압 편차가 본 발명에 따라 20mV 이내로 억제 될 수 있는 것으로 기술하였으나, 설계값의 10% 또는 5% 이내의 통상적인 편차도 아무런 문제는 없다.
[실시예 2]
본 발명의 실시예 2로서 이하에 설명되는 반도체 장치에서는, 본 발명의 특징을 갖는 폴리사이드막이 폴리사이드 배선으로서 상호접속부로 사용된다. 이 실시예의 반도체 장치(200)의 주요부의 단면 구조도를 제9도에 도시한다. 제9도에서는 제1도의 실시예 1의 반도체 장치(100)의 구성 요소와 같은 기능을 하는 구성 요소는 동일한 도면부호로 표시하고 그 자세한 설명을 생략한다.
상기 반도체 장치(200)의 제조 방법을 설명하는데 있어서, p 형 실리콘 기판(1)에 n 형 웰(2), 분리 영역(3), p+형 확산 영역(6) 및 n+형 확산 영역(7)을 형성하는 단계는 실시예 1의 경우와 동일하므로 그 설명을 생략한다.
반도체 장치(200)의 전체 표면상에 층간 절연막(14)을 형성한 다음, 접촉 구멍(17)이 층간 절연막(14)을 통과하도록 형성된다. 표면상에 형성된 자연적 산화막은 불화 수소산을 함유한 수용액을 사용하는 딥 에칭(dip etching)에 의해 제거된다. 이러한 처리후에, p+형 폴리실리콘막(15a)과 n+형 폴리실리콘막(15b)이 실시예 1에서 p+형 폴리실리콘막(9a)과 n+형 폴리실리콘막(9b)이 형성될 때 사용했던 것과 동일한 방법에 의해 형성된다. 그리고나서 텅스텐 실리사이드막(16)이 실시예 1에서 텅스텐 실리사이드막(12)이 형성될 때 사용했던 것과 동일한 방법으로 증착된다.
상술한 바와 같이, 본 실시예에서는, 본 발명에 따라 형성된 폴리사이드막이 폴리사이드 상호접속부로서 사용된다. 이 경우에도 역시, 텅스텐 실리사이드막에 있는 과잉 실리콘 입자가 금속 실리사이드막의 실리사이드 결정입계에 존재하기 때문에, 불순물들이 확산하는 금속 실리사이드막의 WSi2입자들간의 계면은 불연속적으로 된다. 따라서, 불순물들은 열처리가 실행되는 경우라도 횡방향으로 확산되지 못한다. 결과적으로, p+확산 영역(6)과 n+확산 영역(7)이 본 발명의 폴리사이드막을 통해 서로간에 접속되는 경우에도, n+형 폴리실리콘막(15b)과 n+확산 영역(7)간의 접촉부분이나 또는 P+형 폴리실리콘막(15a)과 p+확산 영역(6)간의 접촉부분에서 접촉 저항 편차가 충분히 억제될 수 있게 된다.
통상적으로, 설계값의 20% 이내의 접촉 저항 편차는 아무런 문제도 없다.
금속 실리사이드막에 포함되는 실리콘의 양이 증가하면 면저항이 종래예에 비해서 약 20% 증가하여 배선 저항이 증가하게 되지만, 이러한 면 저항의 증가는 허용 한계치 이내가 된다.
상술한 실시예 1와 실시예 2에서는, 실례로서 금속 실리사이드막과 폴리실리콘막을 포함하는 2층 폴리사이드 구조의 본 발명이 설명되었다. 하지만, 본 발명의 적용은 이러한 2층 폴리사이드 구조에 제한되는 것은 아니다. 예를 들어서, 금속 실리사이드막과 이 금속 실리사이드막 위에 제공된 절연막 사이에는 붕소가 응리(segregating)되는 것을 방지하기 위해 다른 폴리실리콘 막이 형성될 수도 있다. 또는, 붕소가 감소되는 것을 방지하기 위해서 금속 실리사이드막 전체가 붕소로 도핑될 수도 있다. 또한, 실리사이드 상호접속부와 같이, 기판에 형성된 p영역과 n영역에 금속 실리사이드막이 직접적으로 접속되는 구조를 통하여, 상술한 바와 유사한 효과가 얻어질 수 있다.
산화막 이외의 막, 예컨대 질화 산화막이 게이트 산화막으로 사용될 수도 있다. 또한, n+폴리실리콘막과 p+폴리실리콘막은 이온주입법을 사용하여 형성되었지만 이들은 열확산에 의해 형성될 수도 있다.
금속 실리사이드막으로는 텅스텐 실리사이드막을 사용하였지만, 티타늄 실리사이드막이나 몰리브덴 실리사이드막과 같은 다른 금속 실리사이드막을 사용해도 상술한 것과 유사한 결과를 얻을 수 있다. 또한, 본 발명의 실시예들에서는 n 형 불순물로서 비소(As)를 사용했지만, 인(phosphorous)을 사용해도 상술한 것과 동일한 효과가 얻어진다.
상술한 실시예 1에 있어서, p 채널 MOS 트랜지스터의 게이트 전극과 n 채널 MOS 트랜지스터의 게이트 전극과 이들을 접속하기 위한 상호접속부는 연속적 폴리사이드막에 의해 일체형으로 형성된다. 실시예 2에 있어서, p+형 확산영역과 n+형 확산영역은 연속적 폴리사이드막을 통해 서로간에 접속된다. 상술한 구조에 부가하여, 확산층 및 게이트 전극과 같은 반도체 장치에 포함된 다른 부분들을 본 발명에 따른 금속 실리사이드막을 통해 접속하는 것도 가능하다.
본 발명에 따른 금속 실리사이드막은 과잉 실리콘 입자를 포함하고 있다. 실시예 2에 관한 설명부분에서 비저항은 금속 실리사이드막의 Si 조성비가 커지면 증가하게 된다. 따라서, 불순물들의 횡방향 확산으로 인한 반도체 장치의 전기적 특성 저하가 억제될 수 있는 한, 금속 실리사이드막의 실리콘 조성비는 낮아지는게 바람직하다. 예컨대, 열처리 이후 원자수의 비(Si/W)가 3.0 이상이라면, 비저항은 크게 증가할 것이다. 그 결과 큰 비저항을 갖는 폴리실리콘막 대신에 금속 실리사이드막을 사용하는데 대한 장점이 사라져 버리게 된다. 그러나 저항을 낮추는 것이 강도 높게 요구되지 않고 n 형 폴리실리콘막과 p 형 폴리실리콘막을 전기적으로 접속시키는 것이 주목적인 경우에는, 금속 실리사이드막이 폴리실리콘막의 비저항과 동일한 비저항을 갖는 것도 허용된다. 따라서, 금속 실리사이드막에 포함된 실리콘의 비율은 열처리 이후의 원자수의 비(Si/W)가 4.0 이하인 범위내에서 증가될 수 있다.
상술한 바와 같이, 금속 실리사이드 막에 포함된 과잉 실리콘은 실리사이드 결정입계에 석출되어, 불순물들이 확산되는 실리사이드 결정입계의 WSi2입자간의 연속적인 접속을 차단한다. 결과적으로, 불순물들은 열처리 이후에도 횡방향으로 확산되지 못하게 된다. 따라서, 본 발명에 따른 금속 실리사이드막을 MOSFET의 폴리사이드 게이트 전극으로 사용하는 반도체 장치가 열처리되는 경우에도, 문턱 전압은 변동하지 않는다. 또한, 금속 실리사이드막이 n+확산 영역과 p+확산 영역을 접속하기 위한 상호접속부로서 사용되는 경우에도, Si 함유량의 증가로 인한 배선 저항의 증가는 허용된 한계 이내에 있게되며, 따라서 접촉 저항의 변동은 억제될 수 있게 된다.
또한, p+형 폴리실리콘막과 n+형 폴리실리콘막 사이의 전기적 전도가 별로의 영역을 필요로하는 접촉부를 사용하지 않고서도 실현될 수 있다. 이러한 효과는 반도체 장치를 900℃로 열처리하는 경우에서도 유지되기 때문에, BPSG 막을 사용하는 평판화 처리가 실행될 수 있다. 종래에서는 불순물들의 횡방향 확산의 영향을 막기 위해서 n+영역과 p+영역이 멀리 떨어져 있어야 했지만, 본 발명에 따른 구조에서는 이러한 떨어진 거리를 짧게할 수 있게 한다. 결과적으로, 본 발명의 구조는 집적 회로 장치의 크기를 줄이는데에 상당한 공헌을 한다.
금속 실리사이드막이 텅스텐 실리사이드막인 경우에 있어서, Si 원자와 텅스텐 원자의 비(Si/W)를 2.36∼4.0, 더 바람직하게는 2.36∼3.0 범위이내의 값으로 설정함으로써, 과잉 실리콘에 의한 금속 실리사이드막의 비저항 증가로 인한 어떠한 영향도 받지 않고서 상술한 효과를 얻을 수 있게 된다.
본 발명을 p 채널 또는 n 채널 MOS 트랜지스터의 폴리사이드 게이트 뿐만 아니라 그 폴리사이드 상호접속부에도 적용할 수 있다. 과잉 실리콘 입자들은 금속 실리사이드막에 소정값 이하로 함유되어 있으며, 폴리사이드 게이트의 적용에 대한 문턱 전압 변동 또는 폴리사이드 상호접속부의 적용에 대한 접촉 저항 변동을 유지하는데 충분하므로, 그에 따라 뛰어난 전기적 특성을 갖는 반도체 장치가 실현된다.
금속 실리사이드막에서의 붕소의 응리를 방지하기 위해 또다른 폴리실리콘막을 증착시키거나 금속 실리사이드막 전체를 붕소로 균일하게 도핑하는 것은, 불순물들의 횡방향 확산을 더욱 억제할 수 있게 한다.
금속 실리사이드막의 증착에 대해서는 반도체 기술에서 일반적으로 사용되는 화학 기상 증착법이나 스퍼터링법이 사용될 수 있다. 특히 화학 기상 증착법이 사용되는 경우에는 금속 실리사이드막과 폴리실리콘막을 동일한 진공 챔버내에서 연속적으로 증착시키기 때문에 제조 공정이 복잡해지는 것을 방지할 수 있다.
본 발명이 속하는 기술분야에 숙련된 사람에게는 본 발명의 사상과 범위를 벗어나지 않고서도 여러가지 변형이 쉽게 가능할 것이다. 따라서, 특허청구범위는 이상의 설명에만 국한되지 않고 확장 해석될 것이다.

Claims (29)

  1. p 형 불순물을 함유하는 제1실리콘 영역, n 형 불순물을 함유하는 제2실리콘 영역, 및 상기 제1실리콘 영역과 상기 제2실리콘 영역을 전기적으로 접속하기 위한 금속 실리사이드막을 구비하는 반도체 장치에 있어서, 상기 금속 실리사이드막은 과잉 실리콘(excessive silicon)을 함유하고, 상기 과잉 실리콘이 상기 금속 실리사이드막의 실리사이드 결정입계(silicide grain boundaries)에 석출(precipicated)됨으로써, 상기 실리사이드 결정입계를 따라 확산되는 불순물들의 횡방향 확산 경로가 불연속적으로 되는, 반도체 장치.
  2. 제1항에 있어서, 금속 실리사이드막은 텅스텐 실리사이드막이며, 상기 텅스텐 실리사이드막은 텅스텐 원자에 대한 실리콘 원자의 비(Si/W)가 2.36∼4.0 범위 이내에 있게 되는, 반도체 장치.
  3. 제2항에 있어서, 상기 텅스텐 원자에 대한 실리콘 원자의 비(Si/W)는 2.36∼3.0 범위 이내에 있게 되는, 반도체 장치.
  4. 제1항에 있어서, 상기 제1실리콘 영역은 p 채널 MOS 트랜지스터의 p 형 폴리사이드(polycide) 게이트 전극에 p 형 불순물로 도핑된 제1폴리실리콘막이고, 상기 제2실리콘 영역은 n 채널 MOS 트랜지스터의 n 형 폴리사이드 게이트 전극에 n 형 불순물로 도핑된 제2폴리실리콘막이며, 상기 금속 실리사이드막은 상기 제1폴리실리콘막과 제2폴리실리콘막을 전기적으로 접속하기 위해 상기 제1, 제2폴리실리콘막 위에 증착되는, 반도체 장치.
  5. 제4항에 있어서, 상기 과잉 실리콘을 상기 p 형 폴리사이드 게이트 전극과 n 형 폴리사이드 게이트 전극에서의 문턱 전압 편차를 소정의 값 이하로 유지하기 위해 충분히 과잉 상태가 되는, 반도체 장치.
  6. 제5항에 있어서, 상기 문턱 전압 편차는 20mV 이내로 억제되는, 반도체 장치.
  7. 제5항에 있어서, 상기 문턱 전압 편차는 설계값의 10% 이내로 억제되는, 반도체 장치.
  8. 제1항에 있어서, 상기 제1실리콘 영역은 p 채널 MOS 트랜지스터의 p 형 불순물로 도핑된 p+형 확산 영역과 접촉하는 p 형 불순물로 도핑된 제1폴리실리콘막이고, 상기 제2실리콘 영역을 n 채널 MOS 트랜지스터의 n 형 불순물로 도핑된 n+형 확산 영역과 접촉하는 n 형 불순물로 도핑된 제2폴리실리콘막이며, 상기 금속 실리사이드막은 상기 제1폴리실리콘막과 제2폴리실리콘막을 전기적으로 접속하기 위해 상기 제1, 제2폴리실리콘막 위에 증착되는, 반도체 장치.
  9. 제8항에 있어서, 상기 과잉 실리콘은 상기 p+형 확산 영역과 상기 제1폴리실리콘 영역사이와 상기 n+형 확산 영역과 상기 제2폴리실리콘 영역 사이의 접촉 저항 편차를 소정의 값 이하로 유지하기 위해 충분히 과잉 상태가 되는, 반도체 장치.
  10. 제9항에 있어서, 상기 접촉 저항 편차는 설계값의 20% 이내로 억제되는, 반도체 장치.
  11. 제1항에 있어서, 붕소(boron)의 응리(segregation)를 방지하기 위한 제3실리콘막이 상기 금속 실리사이드막 위에 증착되는, 반도체 장치.
  12. 제1항에 있어서, 상기 전체 금속 실리사이드막에는 붕소가 균일하게 함유되어 있는, 반도체 장치.
  13. p형 불순물을 함유하는 제1실리콘 영역과 n 형 불순물을 함유하는 제2실리콘 영역을 전기적으로 접속시키는 금속 실리사이드막을 구비하는 반도체 장치를 제조하는 방법으로서, 과잉 실리콘(excessive silicon)을 함유하도록 금속 실리사이드막을 증착하는 단계를 구비하며, 상기 과잉 실리콘이 상기 금속 실리사이드막의 실리사이드 결정입계(silicide grain boundaries)에 석출됨으로써, 실리사이드 결정입계를 따라 불순물들이 확산되는 횡방향 확산 경로가 불연속적으로 되게 하는, 반도체 장치 제조 방법.
  14. 제13항에 있어서, 상기 금속 실리사이드막은 텅스텐 실리사이드막이며, 상기 텅스텐 실리사이드막은 텅스텐 원자에 대한 실리콘 원자의 비(Si/W)가 2.36∼4.0 범위내에 있게 되는, 반도체 장치 제조 방법.
  15. 제14항에 있어서, 상기 텅스텐 원자에 대한 실리콘 원자의 비(Si/W)는 2.36∼3.0 범위 이내에 있는, 반도체 장치 제조 방법.
  16. 제13항에 있어서, 상기 제1실리콘 영역은 p채널 MOS 트랜지스터의 p형 폴리사이드(polycide) 게이트 전극에 p형 불순물로 도핑된 제1폴리실리콘막이고, 상기 제2실리콘 영역은 n 채널 MOS 트랜지스터의 n 형 폴리사이드 게이트에 n 형 불순물로 도핑된 제2폴리실리콘막이며, 상기 금속 실리사이드막은 상기 제1폴리실리콘막과 제2폴리실리콘막을 전기적으로 접속하기 위해 상기 제1, 제2폴리실리콘막 위에 증착되는, 반도체 장치 제조 방법.
  17. 제16항에 있어서, 상기 과잉 실리콘은 상기 p형 폴리사이드 게이트 전극과 n형 폴리사이드 게이트 전극에서의 문턱 전압 편차를 소정의 값 이하로 유지하기 위해 충분히 과잉 상태가 되는, 반도체 장치 제조 방법.
  18. 제17항에 있어서, 상기 문턱 전압 편차는 20mV 이내로 억제되는, 반도체 장치 제조 방법.
  19. 제17항에 있어서, 상기 문턱 전압 편차는 설계값의 10% 이내로 억제되는, 반도체 장치 제조 방법.
  20. 제13항에 있어서, 상기 제1실리콘 영역은 p 채널 MOS 트랜지스터의 p 형 불순물로 도핑된 p+형 확산 영역과 접촉하는 p 형 불순물로 도핑된 제1폴리실리콘막이고, 상기 제2실리콘 영역은 n 채널 MOS 트랜지스터의 n 형 불순물로 도핑된 n+형 확산 영역과 접촉하는 n 형 불순물로 도핑된 제2폴리실리콘막이며, 상기 금속 실리사이드막은 상기 제1폴리실리콘막과 제2폴리실리콘막을 전기적으로 접속하기 위해 상기 제1, 제2폴리실리콘막 위에 증착되는, 반도체 장치 제조 방법.
  21. 제20항에 있어서, 상기 과잉 실리콘은 상기 p형 확산 영역과 상기 제1 폴리실리콘 영역 사이 및 상기 n형 확산 영역과 상기 제2폴리실리콘막 사이의 접촉 저항 편차를 소정의 값 이하로 유지하기 위해 충분히 과잉 상태가 되는, 반도체 장치 제조 방법.
  22. 제21항에 있어서, 상기 접촉 저항 편차는 설계값의 20% 이내로 억제되는, 반도체 장치 제조 방법.
  23. 제13항에 있어서, 상기 금속 실리사이드막에서 붕소의 응리(segregation)를 방지하기 위한 제3실리콘막을 증착하는 단계를 더 구비하는, 반도체 장치 제조 방법.
  24. 제13 항에 있어서, 상기 금속 실리사이드막 증착 단계는 화학 기상 증착법(CVD)을 사용하는, 반도체 장치 제조 방법.
  25. 제13항에 있어서, 상기 금속 실리사이드막 증착 단계는 스퍼터링법(sputtering)을 사용하는, 반도체 장치 제조 방법.
  26. 제16항에 있어서, 상기 금속 실리사이드막 증착 단계는 화학 기상 증착법을 사용하며, 상기 금속 실리사이드막, 상기 제1폴리실리콘막, 및 제2폴리실리콘막은 동일한 진공 챔버(chamber)내에서 연속적으로 증착되는, 반도체 장치 제조 방법.
  27. 제20항에 있어서, 상기 금속 실리사이드막 증착 단계는 화학 기상 증착법을 사용하며, 상기 금속 실리사이드막, 상기 제1폴리실리콘막, 및 제2폴리실리콘막은 동일한 진공 챔버내에서 연속적으로 증착되는, 반도체 장치 제조 방법.
  28. 제16항에 있어서, 상기 반도체 장치 제조 방법은, 상기 금속 실리사이드막에서의 붕소의 응리를 방지하기 위한 제3폴리실리콘막을 증착시키는 단계를 더 포함하며, 상기 금속 실리사이드막을 증착시키는 단계는 화학 기상 증착법을 사용하며, 상기 금속 실리사이드막과 상기 제1, 제 2, 제3폴리실리콘막은 동일한 진공 챔버내에서 연속적으로 증착되는, 반도체 장치 제조 방법.
  29. 제20항에 있어서, 상기 반도체 장치 제조 방법은, 상기 금속 실리사이드막에서의 붕소의 응리를 방지하기 위한 제3폴리실리콘막을 증착시키는 단계를 더 포함하며, 상기 금속 실리사이드막을 증착시키는 단계는 화학 기상 증착법을 사용하며, 상기 금속 실리사이드막과 상기 제1, 제 2, 제3폴리실리콘막은 동일한 진공 챔버내에서 연속적으로 증착되는, 반도체 장치 제조 방법.
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