KR100314715B1 - 고저항막상에열질화막을가지는반도체장치및그제조방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에 있어서, 절연막은 반도체 기판 상에 형성된다. 반도체막 패턴은 절연막 상에 형성된다. 직접 열질화 방법은 반도체막 패턴의 적어도 일부에 수행된다. 이 직접 열질화 방법은 열질화막이 1.5㎚이거나 그 이상의 막 두께를 가지도록, 질소 가스내에서 램프 어닐링에 의해 수행된다. 따라서, 반도체막 패턴으로의 수소 원자 또는 이온 침투를 방지할 수 있다.

Description

고저항막 상에 열질화막을 가지는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR ELEMENT WITH THERMALLY NITRIDED FILM ON HIGH RESISTANCE FILM AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 고저항막 상에 열질화막을 가지는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 미세 패턴화 및 고성능화는 여전히 활발하게 진행되고 있다. 현재, 메모리 장치 및 로직 장치와 같은 초고집적 반도체 장치는 0.15㎛ 내지 0.25 ㎛의 설계 기준 범위 내에서 개발되고 있다.
반도체 장치의 미세 패턴화 및 고성능화에 관련하여, 미세 다층 배선층은 반도체 장치를 형성하는데 있어서 반드시 필요하다. 이를 위하여, 배선층들 간의 층간 절연막은 평탄하고 매끄러운 표면을 가지도록 강력하게 요구되고 있다. 따라서, 다양한 절연 재료들이 층간 절연막에 이용되고 있다. 또한, 그러한 층간 절연막의 막 형성 속도의 증가는 반도체 장치의 제조 비용을 감소시키는데 있어서 중요하게 된다.
고저항층을 가지는 반도체 장치, 예를 들면, SRAM은 고저항층의 저항값이 정확하게 제어되어야 한다고 공지되어 있다. 반도체 장치의 제조 기술이 진보하는 과정에서, 저항값은 변동되기 쉽다. 이것은 불필요한 불순물들이 층간 절연막으로 부터 고저항층으로 쉽게 유입되기 때문이다.
전술된 문제점들을 해결하기 위한 종래의 기술로는 일본 특허 공보(JP-B-5-16186 : 이하, 제1 종래예로서 참조됨)과 일본 특허 공보(JP-B-6-91189 : 이하, 제2 종래예로서 참조됨)에 개시된 기술이 공지되어 있다.
반도체 장치의 제조 방법의 제1 종래예로서 기술된 기술은 도면들을 참조하여 기술될 것이다. 도 1a 내지 도 1e는 제조 공정 순으로 반도체 장치의 단면도를 나타낸 도면이다.
도 1a에 나타난 바와 같이, 필드 산화(SiO2)막(102)과 게이트 산화(SiO2)막(103)은 P형 단결정 Si 기판(101) 상의 선정된 영역 내에 형성된다. 폴리실리콘층들(104, 104a)는 각기 막들(102, 103) 상에 형성된다. MOS 트랜지스터의 게이트 전극은 게이트 산화막(103) 상의 폴리실리콘층(104a)으로 형성된다. 이후, 폴리실리콘층들(104, 104a)의 표면을 열산화하여 열산화막(105)을 형성한다. 열산화막(105) 상에 Si3N4막(106)이 형성된다.
다음으로, 도 1b에 나타난 바와 같이, 실리콘 산화막을 화학 기상 증착(CVD) 방법에 의해 Si3N4막(106)의 전표면 상에 피착하고, 불필요한 부분들을 식각에 의해 제거하여 마스크 절연막(107)을 형성한다. 연속하여, 인 불순물 등의 이온 주입과 열처리를 실시하여 N+확산층들(108, 109)과 N+게이트 전극(104a)을 형성한다. 이 N+확산층(108)은 MOS 트랜지스터의 소오스 또는 드레인 영역으로서 기능한다. 이들 공정에 있어서, 고저항부(110)는 폴리실리콘층(104) 내에 형성된다. 또한, 고밀도 불순물은 게이트 전극으로서 기능하는 폴리실리콘층(104a) 내에 주입된다.
다음으로, 도 1c에 나타난 바와 같이, Si3N4막(106)을 제거하여, Si3N4막(106a)이 마스크 절연층(107) 하부에 잔류되게 한다.
다음으로, 도 1d에 나타난 바와 같이, PSG 막(111)이 열산화막(105)과 마스크 절연층(107) 등의 전표면을 피복하도록 피착하여 매끄럽게 한다. 연속하여, N+확산층들(108, 109) 상에 적층된 절연막들을 통하여 콘택 홀들을 형성한다. N+확산층들(108, 109)에 접속된 Al 배선(112)과 다른 N+확산층(109)에 접속된 다른 Al 배선(113)이 각기 형성된다.
전술된 바와 같이, MOS 트랜지스터는 P형 Si 단결정 기판(101)의 표면 상에 형성되고 N+확산층(109)의 전극부와 고저항부(110)으로 구성된 고저항층은 필드 산화막(102) 상에 형성된다. 이 고저항층은 부하 저항 소자로서 사용된다.
다음으로, 도 1e에 나타난 바와 같이, Al 배선(112, 113) 등을 피복하는 층간 절연막(114)이 형성된다. 최종적으로, N+확산층들(109)은 부하 저항 소자의 전극부로서 기능한다. 고저항부(110)의 표면은 열산화 실리콘막(105)와 Si3N4막(106a)으로 피복된다.
Si3N4막(106a)은 인 불순물이 PSG막(111)로 부터 고저항부(110)으로 확산되는 것을 방지하여 고저항층의 저항값이 변동하는 것을 방지 한다.
다음으로, 반도체 장치의 제조 방법의 제2 종래예는 도 2a 내지 도 2d를 참조하여 기술될 것이다. 도 2a 내지 도 2d는 제조 방법 순으로 반도체 장치의 단면도를 나타낸 도면이다.
다음으로, 도 2a에 나타난 바와 같이, 소자 절연 산화막(202)은 P형 실리콘 반도체 기판(201)의 표면 상에 형성된다. 연속하여, 게이트 산화막(203)이 형성된다. 이후, 게이트 전극(204)가 폴리실리콘 등으로 형성된다. 연속하여, 인 불순물 등과 같은 N형 불순물 이온을 주입하고 열처리하여, 소오스 및 드레인 확산층(205)들을 형성한다. 이와 동시에, 게이트 전극(204)도 형성된다. 이후, 실리콘 산화막(206)이 피착되어 전표면을 피복한다.
다음으로, 도 2b에 나타난 바와 같이, BPSG막(207)이 실리콘 산화막(206) 상에 피착되어 열처리됨으로써 전술된 표면이 평탄화된다.
다음으로, 도 2c에 나타난 바와 같이, 제1 실리콘 질화막(208)이 BPSG막(207) 상에 형성된다. 이 제1 실리콘 질화막을 CVD 방법으로 피착하여 100㎚ 내지 200㎚의 막 두께를 갖게 된다. 고저항층(209)은 제1 실리콘 질화막(208) 상에 형성된다. 고저항층(209)은 실리콘 등의 반도체 박막으로 형성된다. 연속하여, 제2 실리콘 질화막(210)이 CVD 방법으로 전표면 상에 피착된다.
다음으로, 도 2d에 나타난 바와 같이, 층간 절연막(211)이 형성된다. 다음으로, 사진식각 기술 및 건식 식각 기술에 의해 층간 절연막(211), 제2 실리콘 질화막(210), 제1 실리콘 질화막(208), BPSG막(207), 실리콘 산화막(206) 및 게이트산화막(203)을 통하여 콘택 홀들이 형성된다. 배선(212)들은 도전 물질로 콘택 홀들을 메움으로써 형성된다.
최종적으로, 패시베이션막(213)이 전표면을 덮기 위하여 형성된다. 이 패시베이션막(213)은 플라즈마 CVD 방법 등에 의해 피착되는 실리콘 질화막 등과 같은 절연막이다.
제2 종래예에 따르면, 고저항층(209)는 SRAM의 부하 저항 소자로서 기능한다. 고저항층(209)는 제1 실리콘 질화막(208)과 제1 실리콘 질화막(210)에 의해 완벽하게 밀봉된다.
제1 실리콘 질화막(208)과 제2 실리콘 질화막(210)은 불순물 이온들이 평탄화될 BPSG막(207)과 같은 막으로 부터 고저항부(110)으로 확산되는 것을 방지하여 고저항층(209)의 저항값이 변동하는 것을 방지한다. 이 실리콘 질화막은 고저항층(209)으로 유입되는 수소 이온 또는 원자에 대하여 장벽으로서 기능하여 고저항층의 저항값 변동을 억제한다.
전술된 바와 같이, 미세 다층 배선층은 반도체 장치를 형성하는데 있어서 반드시 필요하다. 배선층들 간의 층간 절연막은 평탄하고 매끄러운 표면을 가지도록 강력하게 요구되며, 다양한 절연 재료들이 층간 절연막에 이용되고 있다. 층간 절연막이 플라즈마 CVD 방법에 의해 배선층 상에 피착될 경우, 공정 시간을 단축시키기 위하여 고밀도 플라즈마 CVD 방법에 의해 층간 절연막을 형성하여야 한다.
전술된 분위기의 조건하에서, 반도체 장치의 제조 방법의 제1 종래예에 따르면, 고저항부(110)의 표면은 열산화 실리콘막(105)으로 피복되며 Si3N4막(106a)는 막(105) 상에 형성된다. 따라서, 층간 절연막이 고밀도 플라즈마 CVD 방법에 의해 피착된 후에는 고저항부(110)의 저항값 변화를 방지할 수 없다. 저항값의 변화와 변동은 고밀도 플라즈마 CVD 방법에 의해 발생된 수소 원자들 또는 수소 이온들에 의한 것이며 이 수소 원자들 또는 수소 이온들은 열산화 실리콘막(105)를 통하여 고저항부(110)으로 통과한다.
제1 종래예의 경우에, 층간 절연막이 고밀도 플라즈마 CVD 방법에 의해 피착될 때 고저항부(110) 내에 함유된 수소 원자들 또는 이온들의 양이 6×1018atoms/cc로 부터 1×1019atoms/cc로 증가됨이 발명자에 의해 확인되었다.
제2 종래예에 있어서, 고저항층(209)의 표면은 CVD 방법에 의해 피착되는 실리콘 질화막으로 피복된다. 따라서, 다량의 통제 불가능한 계면 에너지 레벨은 고저항층과 실리콘 질화막 간의 인터페이스에서 형성된다. 이러한 계면 에너지 레벨은 고저항층의 표면의 도전성을 변화시켜 SRAM과 같은 반도체 장치에 내장된 고저항층의 저항값 변화를 증가하게 한다. 반도체 장치의 제조 수율은 저하된다.
전술된 것과 같은 문제점들은 반도체 장치의 고집적화 및 고성능화가 실현될 때 더욱 현저하게 된다.
본 발명의 목적은 반도체 장치를 구성하는 고저항층의 저항값 변동을 완벽하게 방지하여, 고성능 및 높은 신뢰성을 가지는 반도체 장치 및 그 제조 방법을 제공함에 있다.
본 발명의 특징을 구현하기 위하여, 반도체 제조 방법은 반도체 기판 상에 절연막을 형성하는 단계와; 절연막 상에 반도체막 패턴을 형성하는 단계와; 반도체막 패턴의 적어도 일부에 직접 열질화를 수행하는 단계를 포함한다.
직접 열질화의 수행 단계는 반도체막 패턴을 피복하는 보호막을 형성하는 단계와; 반도체막 패턴의 적어도 일부가 노출되도록 개구부를 형성하는 단계와; 질소로 구성된 가스내에서 램프 어닐링(lamp annealing)을 수행하는 단계를 포함한다. 램프 어닐링의 온도는 850℃이거나 그 이상이다.
또한, 직접 열질화 수행 단계는 직접 열질화막이 1.5㎚이거나 그 이상인 막 두께가 되도록 반도체막 패턴의 적어도 일부에 직접 열질화를 수행하는 단계를 포함한다.
이러한 방법에 있어서, 직접 열질화 수행 단계 후 마이크로파 플라즈마를 사용하는 화학 기상 증착 방법에 의해 층간 절연막을 형성하여 반도체막 패턴을 피복한다. 이 경우에, 층간 절연막은 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물 또는 실리콘 산화플루오르화물로 이루어진다.
반도체 장치는 MOS(Metal-Oxide-Semiconductor) 트랜지스터를 포함하는 SRAM이며, MOS 트랜지스터는 반도체 기판 상에 형성된다. MOS 트랜지스터의 소오스 또는 드레인과 반도체막 패턴의 끝단 간에 도전성 접속이 형성된다.
본 발명의 다른 특징을 구현하기 위하여, 반도체 장치는 반도체 기판 상에 형성된 절연막과, 이 절연막 상에 형성된 메인부와 이 메인부 보다 낮은 저항값을가지는 말단부로 구성된 반도체막 패턴과, 반도체막 패턴으로 수소 원자 또는 이온이 침투하는 것을 방지하기 위하여 계면 에너지 레벨이 거의 없는 반도체막 패턴의 적어도 일부 표면 상에 형성된 방지막을 포함한다.
이 경우에, 방지막은 열질화막이며, 1.5㎚이거나 그 이상인 막 두께를 가진다.
반도체 장치는 절연막과 방지막 상에 형성되어 반도체막 패턴의 적어도 일부 표면에 대응되는 개구부를 가지는 보호 절연막과, 이 보호 절연막과 방지막 상에 형성된 제1 층간 절연막과, 이 제1 층간 절연막 상에 형성된 제2 층간 절연막을 포함한다. 이 경우에, 제2 층간 절연막은 마이크로파 플라즈마 CVD 방법에 의해 형성될 수 있으며 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물 또는 실리콘 산화플루오르화물로 이루어진다.
본 발명의 또 다른 특징을 구현하기 위하여, 반도체 장치의 제조 방법은 반도체 기판 상에 절연막을 형성하는 단계와; 절연막 상에 반도체막 패턴을 형성하는 단계와; 절연막과 반도체막 패턴 상에 보호막을 형성하는 단계와; 반도체막 패턴의 적어도 일부 표면을 노출시키기 위하여 보호막에 개구부를 형성하는 단계와; 반도체막 패턴의 노출된 부분 내에 열질화막을 형성하는 단계를 포함한다.
도 1a 내지 도 1e는 반도체 장치 제조 방법의 제1 종래예에 따라 제조 공정 순으로 반도체 장치의 단면도를 나타낸 도면.
도 2a 내지 도 2d는 반도체 장치 제조 방법의 제2 종래예에 따라 제조 공정 순으로 반도체 장치의 단면도를 나타낸 도면.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도.
도 4a 내지 도 4c는 본 발명의 제1 실시예에 따른 반도체 장치를 제조 공정 순으로 나타낸 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치 내의 고저항막을 나타낸 단면도.
도 6는 직접 열질화막의 막 두께 대 저항값의 관계를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1, 101, 201 : Si 기판
2, 102, 202 : 필드 산화막
3, 103, 203 : 게이트 산화막
4, 104, 104a, 204 : 게이트 전극
5, 205 : 소오스 및 드레인 확산층
6 : 저항 전극부
7, 110 : 고저항부
8 : 직접 열질화막
9 : 보호 절연막
10 : 제1 층간 절연막
11, 12, 112, 113, 212 : 배선
13 : 제2 층간 절연막
105 : 열산화막
106, 106a : Si3N4막
107 : 마스크 절연막
108, 109 : N+확산층
111 : PSG 막
206 : 실리콘 산화막
207 : BPSG막
208 : 제1 실리콘 질화막
209 : 고저항층
210 : 제2 실리콘 질화막
211 : 층간 절연막
213 : 패시베이션막
본 발명의 반도체 장치는 도면을 참조하여 상세히 이하에 기술될 것이다.
도 3은 본 발명의 제1 실시예에 따라 고저항층을 저항값 변동없이 형성할 수 있는 반도체 장치의 단면도이다.
도 3을 참조하면, 필드 산화막(2)와 게이트 산화막(3)은 실리콘 기판(1) 상의 선정된 영역 내에 형성된다. 소오스 및 드레인 확산층들(5)은 실리콘 기판(1)의 표면 내의 선정된 영역에 형성된다.
고저항층은 필드 산화막(2) 상에 형성된다. 고저항층은 저항 전극부(6)들과 고저항부(7)로 이루어진다. 또한, 직접 열질화막(8)은 고저항부(7)의 표면 상에 형성된다.
박막 두께의 보호 절연막(9)을 형성하여 게이트 전극(4), 저항 전극부(6) 등을 피복한다. 또한, 제1 층간 절연막(10)을 형성하여 보호 절연막(9)과 직접 열질화막(8)을 피복한다.
또한, 소오스 및 드레인 확산층(5)들 상에 적층된 게이트 산화막(3), 보호 절연막(9) 및 제1 층간 절연막(10)을 통하여 콘택 홀이 형성된다. 또한, 고저항층의 저항 전극부(6) 상의 보호 절연막(9)와 제1 층간 절연막(10)을 통하여 콘택 홀이 형성된다. 소오스/드레인 확산층(5)와 고저항층의 저항 전극부(6)들 중 하나는 배선(11)에 의해 접속된다. 고저항층의 다른 저항 전극부(6)는 다른 배선(12)에 접속된다.
제1 층간 절연막(10), 배선들(11, 12) 등의 전표면을 피복하기 위하여 제2 층간 절연막(13)을 형성하여 평탄화시킨다.
전술한 바와 같이, MOS 트랜지스터는 저항 전극부(6)들을 가지는 고저항층 및 실리콘 기판(1)의 표면 상에 형성되며 고저항부(7)은 필드 산화막(2) 상에 형성된다. 고저항층은 고성능 SRAM의 부하 저항 소자로서 사용될 수 있다.
다음으로, 본 발명의 반도체 장치를 제조하는 방법은 도 4a 내지 도 4c를 참조하여 기술될 것이다. 도 4a 내지 도 4c는 본 발명에 따른 반도체 장치를 메인 제조 공정 순으로 나타낸 단면도이다.
도 4a에 나타난 바와 같이, 예를 들면, 필드 산화막(2)는 P 도전형을 가지는 실리콘 기판(1)의 표면 상에 선택적으로 형성된다. 필드 산화막(2)는 약 400㎚의 막 두께를 가지는 실리콘 산화막이며 LOCOS(Local Oxidation of Silicon) 방법 등에 의해서 형성된다. 유사하게, 실리콘 기판(1)의 표면을 열산화하여 약 10㎚의 막 두께를 가지는 게이트 산화막을 형성한다.
연속적으로, 게이트 전극(4)가 게이트 산화막(3)의 선정된 영역 내에 형성된다. 게이트 전극(4)는 텅스텐 폴리사이드막 등과 같은 고용융점 메탈로 이루어진 폴리사이드막으로 이루어진다.
연속하여, 선정된 형태를 가지는 반도체 박막층(14)이 필드 산화막(2) 상에 형성된다. 반도체 박막층(14)는 폴리실리콘으로 이루어지며 약 100㎚의 막 두께를 가진다. 인, 비소, 보론, 산소 등의 불순물 이온들이 폴리실리콘막 내에 주입된다.
연속하여, 보호 절연막(9)을 CVD 방법으로 피착하여 게이트 전극(4)과 반도체 박막층(14)을 피복한다. 보호 절연막(9)는 약 100㎚의 막 두께를 가지는 실리콘 산화막이다.
다음으로, 도 4b에 나타난 바와 같이, 소오스 및 드레인 확산층(5)들은 실리콘 기판(1)의 표면 내의 선정된 영역에 형성된다. 이와 동시에, 저항 전극부(6)들이 반도체 박막층(14)의 말단부 내에 형성된다. 즉, 사진식각 기술에 의해 형성된 레지스트막이 이온 주입 마스크로서 사용되며, 이온들은 선정된 영역으로 주입된다. 이후, 열처리가 수행된다. 따라서, 인 이온들이 고농도를 가지는 소오스 및 드레인 확산층(5)들, 저항 전극부(6)들 및 게이트 전극(4)로 주입된다. 전술된 바와 같이, 저항 전극부(6)들과 고저항부(7)은 반도체 박막층(14) 내에 형성된다.
보호 절연막(9)의 선정된 영역은 사진식각 기술 및 건식 식각 기술에 의하여 제거되거나 식각된다. 적어도 고저항부(7)의 표면을 노출시키기 위하여 윈도우 개구부(15)가 형성된다.
연속하여, NH3가스 분위기에서 램프 어닐링이 실시된다. 어닐링 온도는 850℃ 이상인 온도(이 경우에, 약 900℃)로 설정되며 공정 시간은 약 1분으로 설정된다. 약 2㎚의 막 두께를 가지는 직접 열질화막(8)이 램프 어닐링(이하, RTN 공정으로서 참조됨)에 의해 고저항부(7)의 노출 표면 상에 형성된다. 또한, N2H2와 같은 가스들은 NH3의 대용으로서 사용될 수도 있다.
다음으로, 도 4c에 나타난 바와 같이, 보호 절연막(9)와 직접 열질화막(8)을 피복하기 위하여 제1 층간 절연막(10)을 형성한다. 제1 층간 절연막(10)은 약 500㎚의 막 두께를 가지는 BPSG막(보론 글래스와 인 글래스를 함유하는 실리콘 산화막)으로 형성된다.
이후, 콘택 홀들, 배선 등은 도 3에서 기술된 바와 같이 공지된 방법에 의해 형성된다. 다음으로, 제2 층간 절연막(13)이 형성된다. 제2 층간 절연막(13)은바이어스 ECR-CVD 방법에 의해 피착되어 CMP(Chemical-Mechanical Polishing) 방법에 의해 평탄화되는 실리콘 산화막이다. 바이어스 ECR-CVD는 ECR(Electron Cyclotron Resonance)을 사용하는 마이크로파 플라즈마에 의해 화학 기상 증착으로 막을 형성하는 막 형성 방법이다. 이 플라즈마는 통상의 고주파 플라즈마의 밀도에 비해 상당히 더 높은 플라즈마 밀도를 가진다.
제2 층간 절연막(13)의 형성함에 있어서, 헬리콘파(helicon wave) 플라즈마, 또는 유도 결합형 플라즈마 등에 의해 발생된 고밀도 플라즈마의 반응 가스가 사용될 수 있다. 제2 층간 절연막(13)으로서는, 실리콘 산화질화막, 실리콘 질화막 및 실리콘 산화플루오르화물 절연막 중 어느 하나가 형성될 수도 있다.
전술된 바와 같이, 본 발명의 제조 방법에 따르면, 고저항부(7) 내에 포함된 수소 원자들 또는 이온들의 양은 반도체 장치의 제조 공정의 완료후에도 결코 변하지 않는다. 실제적인 측정에 따르면, 수소 원자들 또는 이온들의 양은 6×1018내지 7×1018atom/cc의 범위내에서 유지되며 전체적으로 변화되지 않는다.
본 발명의 효과는 도 5와 도 6을 참조하여 기술될 것이다. 도 5는 도 3에 나타난 수직 단면도의 고저항부(7)의 단면도를 개략적으로 나타낸 도면이다. 고저항층의 고저항부(17)은 하부 절연막(16) 상에 형성된다. 고저항부(17)의 표면을 직접 열질화하여 박막의 두께를 가지는 실리콘 질화막을 형성한다. 즉, 고저항부(17)의 주변 영역은 직접 열질화막(18)에 의해 완벽하게 피복된다.
본 발명에 따르면, 상부 절연막(19)는 직접 열질화막(18)에 의해 피복된 고저항부(17) 상에 형성된다.
본 발명에 따르면, 상부 절연막(19)는 직접 열질화막(18)에 의해 피복된 고저항부(17) 상에 형성된다. 본 발명의 직접 열질화막에 있어서, 막 밀도는 CVD 방법에 의해 피착된 실리콘 질화막의 막 밀도 보다 크게 증가한다. 따라서, 고밀도 플라즈마를 사용하는 CVD 방법에 의해 상부 절연막(19)을 피착하여 많은 양의 수소 원자들 또는 수소 이온들을 형성한다고 할지라도, 전술된 바와 같이, 수소 원자들 또는 수소 이온들은 고저항부(17)로 부터 완벽하게 차단된다.
또한, 직접 열질화막(18)과 고저항부(17) 간의 인터페이스에서 계면 에너지 레벨은 거의 형성되지 않는다. 따라서, 제2 종래예에서 기술된 바와 같은 계면 에너지 레벨로 인한 저항값 변동은 결코 발생되지 않는다
도 6은 직접 열질화막의 막 두께와 고저항층의 저항값 간의 관계를 나타낸 그래프이다. 이 저항값은 임의의 단위로 나타나며 상부 절연막이 고밀도 플라즈마에 의해 형성된 후의 값을 가리킨다.
도 6에 나타난 바와 같이, 고저항부의 표면 상의 직접 열질화막의 두께가 1.5㎚이거나 그 이상일 경우, 저항값 변동은 발생되지 않으며 저항값은 약 2100이다. 이 직접 열질화막의 막 두께가 약 1㎚일 경우, 저항값은 약 150으로 현저하게 감소한다. 본 발명의 직접 열질화막이 고저항부의 표면 상에 형성되고 이 직접 열질화막의 막 두께가 1.5㎚이거나 그 이상일 때 매우 효과적이라는 것을 알 수 있을 것이다.
상기 설명은 고저항층이 SRAM의 부하 저항 소자로서 사용되는 경우에 관련하여 설명되었다. 그러나, 본 발명은 고저항층에 적용되는 경우에 국한되지 않는다. 본 발명이 로직 장치에 사용되는 저항 소자 또는 보호 저항 소자에 적용된다고 할지라도, 동일 효과가 유도될 것이다. 이들 경우에 있어서, 저항 소자의 저항값은 상대적으로 낮다. 예를 들면, 저항 소자내에 포함된 인, 비소, 보론 등과 같은 불순물의 농도는 1016내지 1017atoms/cc이다.
전술된 바와 같이, 본 발명에 따르면, 직접 열질화막은 고저항층의 고저항부의 표면 상에 형성된다. 따라서, 고밀도 플라즈마 CVD 방법에 의해 층간 절연막을 피착하여 고저항층 상에 형성한다고 할지라도, 수소 원자들 또는 수소 이온들 때문에 고저항부의 저항값 변동은 결코 발생되지 않는다.
직접 열질화막과 고저항부 간의 인터페이스에서 계면 에너지 레벨은 거의 형성되지 않는다. 따라서, 종래예에서 볼 수 있었던 것과 같이 신뢰도의 저하와 고저항층의 저항값 변동의 증가는 결코 발생되지 않는다. 반도체 장치의 제조 수율은 현저하게 향상된다.
이와 같이, 고저항층을 가지는 반도체 장치의 고집적화 및 고성능화는 본 발명에서 쉽게 구현될 수 있다.

Claims (22)

  1. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 절연막을 형성하는 단계와;
    상기 절연막 상에 반도체막 패턴을 형성하는 단계와;
    상기 반도체막 패턴의 적어도 일부에 직접 열질화를 수행하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 직접 열질화 수행 단계는
    상기 반도체막 패턴을 피복하는 보호막을 형성하는 단계와;
    상기 반도체막 패턴의 상기 적어도 일부가 노출되도록 개구부를 형성하는 단계와;
    질소 가스로 램프 어닐링(lamp annealing)을 수행하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 램프 어닐링의 온도는 850℃이거나 그 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 직접 열질화 수행 단계는 직접 열질화막이 1.5㎚이거나 그 이상인 막 두께로 형성되도록 상기 반도체막 패턴의 상기 적어도 일부에 상기 직접 열질화를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체막 패턴을 피복하는 상기 직접 열질화 수행 단계 후 마이크로파 플라즈마를 사용하는 화학 기상 증착 방법에 의해 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 층간 절연막을 형성하는 상기 단계는 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물 또는 실리콘 산화플루오르화물로 이루어진 상기 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 장치는 MOS 트랜지스터를 포함하는 SRAM이며,
    상기 반도체 장치 제조 방법은,
    상기 반도체 기판 상에 상기 MOS 트랜지스터를 형성하는 단계와;
    상기 MOS 트랜지스터의 소오스 또는 드레인과 상기 반도체막 패턴의 일측 단부 간에 도전성 접속을 형성하는 단계를 더 포함하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 장치에 있어서,
    반도체 기판 상에 형성된 절연막과;
    상기 절연막 상에 형성된 메인부와, 상기 메인부 보다 낮은 저항값을 가지는 단부로 구성된 반도체막 패턴과;
    계면 에너지 레벨이 거의 없는 상기 반도체막 패턴의 적어도 일부 표면 상에 형성되어 상기 반도체막 패턴 내로 수소 원자 또는 이온이 침투해 들어오는 것을 방지하기 위한 방지막
    을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 방지막은 열질화막인 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 방지막은 1.5㎚이거나 그 이상인 막 두께를 가지는 것을 특징으로 하는 반도체 장치.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 절연막과 상기 방지막 상에 형성되며, 상기 반도체막 패턴의 상기 적어도 일부 표면에 대응하는 개구부를 가지는 보호 절연막과;
    상기 보호 절연막과 상기 방지막 상에 형성된 제1 층간 절연막과;
    상기 제1 층간 절연막 상에 형성된 제2 층간 절연막
    을 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 제2 층간 절연막은 마이크로파 플라즈마 CVD 방법에 의해 형성되며, 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물 또는 실리콘 산화플루오르화물을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서,
    상기 반도체 장치는 SRAM이며,
    상기 반도체 장치는,
    상기 반도체 기판 상에 형성된 MOS 트랜지스터와;
    상기 MOS 트랜지스터의 소오스 또는 드레인과 상기 반도체막 패턴의 상기 단부들 중 한 단부 간에 도전성 접속을 위한 배선 패턴을 더 포함하는
    것을 특징으로 하는 반도체 장치.
  14. 반도체 장치의 제조 방법에 있어서:
    반도체 기판 상에 절연막을 형성하는 단계와;
    상기 절연막 상에 반도체막 패턴을 형성하는 단계와;
    상기 절연막과 상기 반도체막 패턴 상에 보호막을 형성하는 단계와;
    상기 반도체막 패턴의 적어도 일부 표면을 노출시키기 위하여 상기 보호막에개구부를 형성하는 단계와;
    상기 반도체막 패턴의 상기 노출된 부분 내에 열질화막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 열질화막을 형성하는 상기 단계는 질소 가스로 램프 어닐링을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 램프 어닐링의 온도는 850℃이거나 그 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서, 상기 열질화막을 형성하는 상기 단계는 1.5㎚이거나 그 이상인 막 두께를 갖는 열질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제14항 내지 제16항 중 어느 한 항에 있어서, 상기 반도체막 패턴을 피복하는 상기 열질화막을 형성하는 상기 단계 후 마이크로파 플라즈마를 사용하는 화학 기상 증착 방법에 의해 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 층간 절연막을 형성하는 단계는 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물 또는 실리콘 산화플루오르화물로 이루어진 상기 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 반도체 장치는 MOS 트랜지스터를 포함하는 SRAM이며,
    상기 반도체 장치 제조 방법은,
    상기 반도체 기판 상에 상기 MOS 트랜지스터를 형성하는 단계와;
    상기 MOS 트랜지스터의 소오스 또는 드레인과 상기 반도체막 패턴의 일측 단부 간에 도전성 접속을 형성하는 단계를 더 포함하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제1항에 있어서, 상기 직접 열질화 수행 단계는 상기 반도체막 패턴에 이온 주입을 행한 후 직접 열질화를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 메인부와, 상기 메인부 보다 낮은 저항값을 갖는 단부로 구성된 반도체막 패턴을 형성하는 단계; 및
    계면 에너지 레벨이 거의 없는 상기 반도체막 패턴의 적어도 일부 표면 상에 상기 반도체막 패턴내로 수소 원자 또는 이온이 침투해 들어오는 것을 방지하기 위한 방지막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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