JP2003100749A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D1/40—Resistors
- H10D1/47—Resistors having no potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 微細化を損なうことなく、抵抗素子の放熱特
性を向上させる。 【解決手段】 半導体基板１の主面に選択的に形成され
た分離絶縁膜４の上に抵抗体層５が形成されている。抵
抗体層５を覆う層間絶縁膜７には、埋め込み配線の形態
で、プラグ９，１９が埋設されている。プラグ９，１９
は、抵抗体層５の端部と層間絶縁膜７の上の配線層８，
１８とを接続するだけでなく、抵抗体層５の端部と半導
体基板１の主面とを同時に接続する。
性を向上させる。 【解決手段】 半導体基板１の主面に選択的に形成され
た分離絶縁膜４の上に抵抗体層５が形成されている。抵
抗体層５を覆う層間絶縁膜７には、埋め込み配線の形態
で、プラグ９，１９が埋設されている。プラグ９，１９
は、抵抗体層５の端部と層間絶縁膜７の上の配線層８，
１８とを接続するだけでなく、抵抗体層５の端部と半導
体基板１の主面とを同時に接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、MOSFET（ＭＯＳ
型電界効果トランジスタ）を構成要素として備える半導
体集積回路に好適な半導体装置、およびその製造方法に
関し、特に、集積度を高く維持しつつ抵抗素子の温度上
昇を抑制するための改良に関する。
型電界効果トランジスタ）を構成要素として備える半導
体集積回路に好適な半導体装置、およびその製造方法に
関し、特に、集積度を高く維持しつつ抵抗素子の温度上
昇を抑制するための改良に関する。
【０００２】
【従来の技術】半導体集積回路を構成する半導体素子の
微細化が進行し、半導体集積回路の集積度が向上するの
にともない、現在では、１Ｇビットのダイナミックメモ
リー、および１０メガゲートを搭載可能なロジックデバ
イスなどが、開発されるようになってきている。また従
来においては、筐体の中に収納されたボート上に各種の
ＬＳＩ（大規模集積回路）を配置することにより構築さ
れていたシステムそのものが、単一の半導体チップ上に
構築可能となってきている。すなわち、システムＬＳＩ
が出現している。
微細化が進行し、半導体集積回路の集積度が向上するの
にともない、現在では、１Ｇビットのダイナミックメモ
リー、および１０メガゲートを搭載可能なロジックデバ
イスなどが、開発されるようになってきている。また従
来においては、筐体の中に収納されたボート上に各種の
ＬＳＩ（大規模集積回路）を配置することにより構築さ
れていたシステムそのものが、単一の半導体チップ上に
構築可能となってきている。すなわち、システムＬＳＩ
が出現している。
【０００３】システムＬＳＩでは、従来においてボード
上にディスクリート素子の形態で集積化されていた、ア
ナログＩＣおよびパッシブ素子（受動素子）の重要性が
高まりつつある。特に、受動素子のうちの抵抗素子の重
要性の高まりが、顕著となっている。しかし抵抗素子
は、集積度の低い比較的大きなディメンジョンで形成さ
れているうちには問題とならなかった放熱の問題が、集
積度が向上し抵抗素子そのものが微細化されるにつれ
て、大きくクローズアップされるようになってきた。
上にディスクリート素子の形態で集積化されていた、ア
ナログＩＣおよびパッシブ素子（受動素子）の重要性が
高まりつつある。特に、受動素子のうちの抵抗素子の重
要性の高まりが、顕著となっている。しかし抵抗素子
は、集積度の低い比較的大きなディメンジョンで形成さ
れているうちには問題とならなかった放熱の問題が、集
積度が向上し抵抗素子そのものが微細化されるにつれ
て、大きくクローズアップされるようになってきた。
【０００４】図１４のグラフが示すように、抵抗素子に
印加するパワーが増大するのにともない、抵抗素子が発
生するジュール熱によって、抵抗素子の温度が上昇す
る。温度上昇ΔＴと印加パワーＰとの関係における勾配
θは熱抵抗と呼ばれる。すなわち、熱抵抗θはつぎの数
式１によって定義される。 ΔＴ＝θ・Ｐ ・・・（数式１） 熱伝導率の高いシリコン基板の上に形成された抵抗素子
では、熱抵抗θは小さくなる。したがって、シリコン基
板上に形成される抵抗素子では、温度上昇は小さく抑え
られる。しかしながら、シリコン基板の主面に形成され
る分離絶縁膜（素子分離絶縁膜）の上に形成される抵抗
素子では、通常において２００〜４００ｎｍの厚さを有
する分離絶縁膜の大きな熱抵抗により、温度上昇が大き
くなる。
印加するパワーが増大するのにともない、抵抗素子が発
生するジュール熱によって、抵抗素子の温度が上昇す
る。温度上昇ΔＴと印加パワーＰとの関係における勾配
θは熱抵抗と呼ばれる。すなわち、熱抵抗θはつぎの数
式１によって定義される。 ΔＴ＝θ・Ｐ ・・・（数式１） 熱伝導率の高いシリコン基板の上に形成された抵抗素子
では、熱抵抗θは小さくなる。したがって、シリコン基
板上に形成される抵抗素子では、温度上昇は小さく抑え
られる。しかしながら、シリコン基板の主面に形成され
る分離絶縁膜（素子分離絶縁膜）の上に形成される抵抗
素子では、通常において２００〜４００ｎｍの厚さを有
する分離絶縁膜の大きな熱抵抗により、温度上昇が大き
くなる。
【０００５】図１５は、抵抗素子を有する従来の半導体
装置の縦断面図であり、図１６は同じ半導体装置の平面
断面図である。この装置１５０は、半導体基板５１、分
離絶縁膜５２、抵抗体層５３、サイドウォール５４、層
間絶縁膜５７、プラグ５９，６９、および配線層５８，
６８を備えている。半導体基板５１はシリコン基板であ
り、分離絶縁膜５２は半導体基板５１の主面に選択的に
形成されている。分離絶縁膜５２の上に抵抗素子として
形成される抵抗体層５３には、例えばリンドープトポリ
シリコンが用いられる。層間絶縁膜５７は、半導体基板
５１、分離絶縁膜５２、抵抗体層５３、および絶縁性の
サイドウォール５４を覆っている。層間絶縁膜５７の上
に配設されている配線層５８，６８は、ＡｌＣｕを材料
としている。層間絶縁膜５７には、貫通孔７５，７６が
貫通しており、これらの貫通孔７５，７６にそれぞれ充
填された導電性のプラグ５９，６９によって、配線層５
８，６８と抵抗体層５３とが互いに電気的に接続されて
いる。プラグ５９，６９の材料は、タングステンを主成
分とする。
装置の縦断面図であり、図１６は同じ半導体装置の平面
断面図である。この装置１５０は、半導体基板５１、分
離絶縁膜５２、抵抗体層５３、サイドウォール５４、層
間絶縁膜５７、プラグ５９，６９、および配線層５８，
６８を備えている。半導体基板５１はシリコン基板であ
り、分離絶縁膜５２は半導体基板５１の主面に選択的に
形成されている。分離絶縁膜５２の上に抵抗素子として
形成される抵抗体層５３には、例えばリンドープトポリ
シリコンが用いられる。層間絶縁膜５７は、半導体基板
５１、分離絶縁膜５２、抵抗体層５３、および絶縁性の
サイドウォール５４を覆っている。層間絶縁膜５７の上
に配設されている配線層５８，６８は、ＡｌＣｕを材料
としている。層間絶縁膜５７には、貫通孔７５，７６が
貫通しており、これらの貫通孔７５，７６にそれぞれ充
填された導電性のプラグ５９，６９によって、配線層５
８，６８と抵抗体層５３とが互いに電気的に接続されて
いる。プラグ５９，６９の材料は、タングステンを主成
分とする。
【０００６】プラグ５９，６９の径は、通常において、
半導体装置１５０の設計ルールと同程度ないし１．５倍
程度であり、半導体基板５１の主面に沿った断面は、通
常において円形である。ただし断面形状は、設計段階で
は図１６が示すような正方形に設定され、半導体ウエハ
上での光の近接効果により角が丸くなり、結果として円
形になる。
半導体装置１５０の設計ルールと同程度ないし１．５倍
程度であり、半導体基板５１の主面に沿った断面は、通
常において円形である。ただし断面形状は、設計段階で
は図１６が示すような正方形に設定され、半導体ウエハ
上での光の近接効果により角が丸くなり、結果として円
形になる。
【０００７】図１５および図１６に示した抵抗体層５３
では、印加パワーを増加させるのにともない、先に述べ
たように温度が上昇してしまい、温度が動作最大温度Ｔ
ｊMA Xを超えてしまう。動作最大温度ＴｊMAXとは、装置
の正常動作あるいは信頼性を確保する上で、超えてはな
らない最大温度を言う。動作最大温度ＴｊMAXを超えた
状態で装置を動作させた場合には、配線層５８，６８の
金属原子、例えばＡｌ原子が電流によって移動すること
がある。この現象は、エレクトロマイグレーションとい
う名で知られる。それにより配線層５８，６８に欠損が
生じ、電流が流れなくなるというオープン不良が生じる
場合がある。また、ゲート酸化膜の劣化が早く進行し、
その結果、装置の信頼性が低下することもあり得る。
では、印加パワーを増加させるのにともない、先に述べ
たように温度が上昇してしまい、温度が動作最大温度Ｔ
ｊMA Xを超えてしまう。動作最大温度ＴｊMAXとは、装置
の正常動作あるいは信頼性を確保する上で、超えてはな
らない最大温度を言う。動作最大温度ＴｊMAXを超えた
状態で装置を動作させた場合には、配線層５８，６８の
金属原子、例えばＡｌ原子が電流によって移動すること
がある。この現象は、エレクトロマイグレーションとい
う名で知られる。それにより配線層５８，６８に欠損が
生じ、電流が流れなくなるというオープン不良が生じる
場合がある。また、ゲート酸化膜の劣化が早く進行し、
その結果、装置の信頼性が低下することもあり得る。
【０００８】
【発明が解決しようとする課題】従来においては、温度
が動作最大温度ＴｊMAXを超えないように、抵抗体層５
３の幅と長さとを等倍することにより、抵抗値を一定に
保ったままで、放熱面積を増やすという対策が講じられ
てきた。しかしながら、半導体素子の微細化が高い段階
にまで進行してきた現在においては、抵抗体層５３の面
積を縮小化することなしには、多くの抵抗体層が使用さ
れるシステムＬＳＩにおいて、集積度を所要のレベルに
まで達成することができない。すなわち、従来の半導体
装置では、スケーリングにもとづくチップコスト低減と
いう恩恵が得られなくなるという問題点があった。
が動作最大温度ＴｊMAXを超えないように、抵抗体層５
３の幅と長さとを等倍することにより、抵抗値を一定に
保ったままで、放熱面積を増やすという対策が講じられ
てきた。しかしながら、半導体素子の微細化が高い段階
にまで進行してきた現在においては、抵抗体層５３の面
積を縮小化することなしには、多くの抵抗体層が使用さ
れるシステムＬＳＩにおいて、集積度を所要のレベルに
まで達成することができない。すなわち、従来の半導体
装置では、スケーリングにもとづくチップコスト低減と
いう恩恵が得られなくなるという問題点があった。
【０００９】この発明は、従来の技術における上記した
問題点を解消するためになされたもので、抵抗素子の微
細化を損なうことなく、放熱特性を高めることのできる
半導体装置およびその製造方法を提供することを目的と
する。
問題点を解消するためになされたもので、抵抗素子の微
細化を損なうことなく、放熱特性を高めることのできる
半導体装置およびその製造方法を提供することを目的と
する。
【００１０】
【課題を解決するための手段】第１の発明による装置は
半導体装置であって、主面を有する半導体基板と、前記
主面に選択的に形成された分離絶縁膜と、前記分離絶縁
膜の上に形成された抵抗体層と、前記半導体基板、前記
分離絶縁膜、および前記抵抗体層を覆う層間絶縁膜と、
前記層間絶縁膜の上に配設された第１および第２配線層
と、前記層間絶縁膜に選択的に埋設され、前記第１配線
層に上端が接続され、前記抵抗体層の一端と前記半導体
基板の前記主面のうちの前記分離絶縁膜に隣接する部分
とに下端が接続され、前記主面に沿った断面形状が長方
形であって、その長辺が前記抵抗体層の前記一端と他端
とを結ぶ主方向に沿い、当該主方向に直交する方向に短
辺が沿っている、導電性の第１プラグと、前記層間絶縁
膜に選択的に埋設され、前記第２配線層に上端が接続さ
れ、前記抵抗体層の他端に下端が接続された導電性の第
２プラグと、を備える。
半導体装置であって、主面を有する半導体基板と、前記
主面に選択的に形成された分離絶縁膜と、前記分離絶縁
膜の上に形成された抵抗体層と、前記半導体基板、前記
分離絶縁膜、および前記抵抗体層を覆う層間絶縁膜と、
前記層間絶縁膜の上に配設された第１および第２配線層
と、前記層間絶縁膜に選択的に埋設され、前記第１配線
層に上端が接続され、前記抵抗体層の一端と前記半導体
基板の前記主面のうちの前記分離絶縁膜に隣接する部分
とに下端が接続され、前記主面に沿った断面形状が長方
形であって、その長辺が前記抵抗体層の前記一端と他端
とを結ぶ主方向に沿い、当該主方向に直交する方向に短
辺が沿っている、導電性の第１プラグと、前記層間絶縁
膜に選択的に埋設され、前記第２配線層に上端が接続さ
れ、前記抵抗体層の他端に下端が接続された導電性の第
２プラグと、を備える。
【００１１】第２の発明による装置では、第１の発明に
よる半導体装置において、前記第２プラグの前記下端
が、前記半導体基板の前記主面のうちの前記分離絶縁膜
に隣接する部分にも接続され、前記第２プラグの前記主
面に沿った断面形状が長方形であって、その長辺が前記
抵抗体層の前記主方向に沿い、当該主方向に直交する方
向に短辺が沿っている。
よる半導体装置において、前記第２プラグの前記下端
が、前記半導体基板の前記主面のうちの前記分離絶縁膜
に隣接する部分にも接続され、前記第２プラグの前記主
面に沿った断面形状が長方形であって、その長辺が前記
抵抗体層の前記主方向に沿い、当該主方向に直交する方
向に短辺が沿っている。
【００１２】第３の発明による装置では、第１または第
２の発明による半導体装置において、前記第１および第
２プラグのうち、前記半導体基板の前記主面に下端が接
続されているものの各々について、当該各々が接続する
前記主面と前記抵抗体層との間の前記主面に沿った距離
が、前記半導体装置の約設計ルール以下の大きさに設定
されている。
２の発明による半導体装置において、前記第１および第
２プラグのうち、前記半導体基板の前記主面に下端が接
続されているものの各々について、当該各々が接続する
前記主面と前記抵抗体層との間の前記主面に沿った距離
が、前記半導体装置の約設計ルール以下の大きさに設定
されている。
【００１３】第４の発明による装置では、第１または第
２の発明による半導体装置において、前記第１および第
２プラグのうち、前記半導体基板の前記主面に下端が接
続されているものの各々について、当該各々が接続する
前記主面と前記抵抗体層との間の前記主面に沿った距離
が、前記抵抗体層の厚さの約２倍以下に設定されてい
る。
２の発明による半導体装置において、前記第１および第
２プラグのうち、前記半導体基板の前記主面に下端が接
続されているものの各々について、当該各々が接続する
前記主面と前記抵抗体層との間の前記主面に沿った距離
が、前記抵抗体層の厚さの約２倍以下に設定されてい
る。
【００１４】第５の発明による装置では、第１ないし第
４のいずれかの発明による半導体装置において、前記半
導体基板が、第１半導体層と、当該第１半導体層と自身
との間にｐｎ接合を形成し前記主面に選択的に露出する
第２半導体層とを備えており、前記第１および第２プラ
グのうち、前記半導体基板の前記主面に下端が接続され
ているものの各々は、前記第２半導体層が前記主面へ露
出する部分に接続されている。
４のいずれかの発明による半導体装置において、前記半
導体基板が、第１半導体層と、当該第１半導体層と自身
との間にｐｎ接合を形成し前記主面に選択的に露出する
第２半導体層とを備えており、前記第１および第２プラ
グのうち、前記半導体基板の前記主面に下端が接続され
ているものの各々は、前記第２半導体層が前記主面へ露
出する部分に接続されている。
【００１５】第６の発明による装置では、第５の発明に
よる半導体装置において、前記抵抗体層の前記主方向に
沿った前記第２半導体層の幅が、前記半導体装置の約設
計ルールの大きさに設定されている。
よる半導体装置において、前記抵抗体層の前記主方向に
沿った前記第２半導体層の幅が、前記半導体装置の約設
計ルールの大きさに設定されている。
【００１６】第７の発明による装置では、第１ないし第
６のいずれかの発明による半導体装置において、前記第
１および第２プラグのうち、前記半導体基板の前記主面
に下端が接続されているものの各々が、前記抵抗体層の
前記主方向に直交する方向に配列する複数の単位プラグ
に分割され、当該複数の単位プラグの各々は、前記主面
に沿った断面形状が長方形であって、その長辺が前記抵
抗体層の前記主方向に沿い、当該主方向に直交する方向
に短辺が沿っており、当該短辺の長さが、前記半導体装
置の約設計ルールの大きさに設定されている。
６のいずれかの発明による半導体装置において、前記第
１および第２プラグのうち、前記半導体基板の前記主面
に下端が接続されているものの各々が、前記抵抗体層の
前記主方向に直交する方向に配列する複数の単位プラグ
に分割され、当該複数の単位プラグの各々は、前記主面
に沿った断面形状が長方形であって、その長辺が前記抵
抗体層の前記主方向に沿い、当該主方向に直交する方向
に短辺が沿っており、当該短辺の長さが、前記半導体装
置の約設計ルールの大きさに設定されている。
【００１７】第８の発明による装置では、第７の発明に
よる半導体装置において、前記抵抗体層の前記主方向に
直交する方向に配列する複数の単位プラグを連結するよ
うに前記層間絶縁膜に選択的に埋設され、前記第１また
は第２配線層に上端が接続され、前記半導体基板の前記
主面のうちの前記分離絶縁膜に隣接する部分に下端が接
続され、前記主方向に沿った幅が約前記設計ルールの大
きさに設定されている、導電性の第３プラグをさらに備
える。
よる半導体装置において、前記抵抗体層の前記主方向に
直交する方向に配列する複数の単位プラグを連結するよ
うに前記層間絶縁膜に選択的に埋設され、前記第１また
は第２配線層に上端が接続され、前記半導体基板の前記
主面のうちの前記分離絶縁膜に隣接する部分に下端が接
続され、前記主方向に沿った幅が約前記設計ルールの大
きさに設定されている、導電性の第３プラグをさらに備
える。
【００１８】第９の発明による装置では、第７の発明に
よる半導体装置において、前記抵抗体層の前記主方向に
直交する方向に配列する複数の単位プラグを連結するよ
うに前記層間絶縁膜に選択的に埋設され、前記第１また
は第２配線層に上端が接続され、前記抵抗体層の前記一
端または前記他端に下端が接続され、前記主方向に沿っ
た幅が約前記設計ルールの大きさに設定されている、導
電性の第４プラグをさらに備える。
よる半導体装置において、前記抵抗体層の前記主方向に
直交する方向に配列する複数の単位プラグを連結するよ
うに前記層間絶縁膜に選択的に埋設され、前記第１また
は第２配線層に上端が接続され、前記抵抗体層の前記一
端または前記他端に下端が接続され、前記主方向に沿っ
た幅が約前記設計ルールの大きさに設定されている、導
電性の第４プラグをさらに備える。
【００１９】第１０の発明による装置では、第１ないし
第９のいずれかの発明による半導体装置において、前記
第１および第２プラグのうち、前記半導体基板の前記主
面に下端が接続されているものの少なくとも一方につい
て、当該一方と前記抵抗体層との接続部の前記主方向に
沿った距離が、前記半導体装置の約設計ルールを超える
大きさに設定されている。
第９のいずれかの発明による半導体装置において、前記
第１および第２プラグのうち、前記半導体基板の前記主
面に下端が接続されているものの少なくとも一方につい
て、当該一方と前記抵抗体層との接続部の前記主方向に
沿った距離が、前記半導体装置の約設計ルールを超える
大きさに設定されている。
【００２０】第１１の発明による方法は、第１０の発明
による半導体装置を製造する方法であって、前記抵抗体
層の抵抗をその設計値に合わせ込むように、前記接続部
の前記主面に沿った前記距離を設定することを特徴とす
る。
による半導体装置を製造する方法であって、前記抵抗体
層の抵抗をその設計値に合わせ込むように、前記接続部
の前記主面に沿った前記距離を設定することを特徴とす
る。
【００２１】以上の本発明の記載において、「約」と
は、設計値からの製造誤差を含める趣旨である。
は、設計値からの製造誤差を含める趣旨である。
【００２２】
【発明の実施の形態】実施の形態１．
（装置の構成．）図１は、本発明の実施の形態１による
半導体装置の縦断面図であり、図２は同じ装置の平面断
面図である。この半導体装置１０１は、半導体基板１、
分離絶縁膜４、抵抗体層５、サイドウォール６、層間絶
縁膜７、プラグ９，１９、および配線層８，１８を備え
ている。半導体基板１は、例えばシリコン基板であり、
１ｘ１０15ｃｍ-3程度の濃度のボロンを不純物として含
むｐ-型の半導体層２と、主面に選択的に形成されたｎ+
型の半導体層３，１３とを備えている。半導体層３，１
３は、例えば、半導体基板１に形成されるMOSFETのソー
スドレイン領域と同時に形成される半導体層、あるいは
ソースドレイン領域そのものである。半導体層２と半導
体層３，１３とは、互いにｐｎ接合を形成する。分離絶
縁膜４は、例えば３００ｎｍ程度の厚さを有する酸化膜
であり、例えば半導体基板１の主面に開口するトレンチ
（溝）に、高密度プラズマ（ＨＤＰ）ＣＶＤ法を用いて
酸化膜を充填することにより形成されている。
半導体装置の縦断面図であり、図２は同じ装置の平面断
面図である。この半導体装置１０１は、半導体基板１、
分離絶縁膜４、抵抗体層５、サイドウォール６、層間絶
縁膜７、プラグ９，１９、および配線層８，１８を備え
ている。半導体基板１は、例えばシリコン基板であり、
１ｘ１０15ｃｍ-3程度の濃度のボロンを不純物として含
むｐ-型の半導体層２と、主面に選択的に形成されたｎ+
型の半導体層３，１３とを備えている。半導体層３，１
３は、例えば、半導体基板１に形成されるMOSFETのソー
スドレイン領域と同時に形成される半導体層、あるいは
ソースドレイン領域そのものである。半導体層２と半導
体層３，１３とは、互いにｐｎ接合を形成する。分離絶
縁膜４は、例えば３００ｎｍ程度の厚さを有する酸化膜
であり、例えば半導体基板１の主面に開口するトレンチ
（溝）に、高密度プラズマ（ＨＤＰ）ＣＶＤ法を用いて
酸化膜を充填することにより形成されている。
【００２３】抵抗体層５は、分離絶縁膜４の上に抵抗素
子として形成されており、抵抗体層５の材料は、例えば
１ｘ１０20ｃｍ-3〜１ｘ１０21ｃｍ-3の濃度でリンを含
有するリンドープトポリシリコンである。抵抗体層５
は、ドープトポリシリコンをＬＰ−ＣＶＤ法により堆積
させることにより形成される。抵抗体層５は、例えば半
導体基板１にMOSFETを形成するＭＯＳプロセスの中で、
ゲート電極（図示を略する）と同時に形成される。この
場合には、抵抗体層５とゲート電極との間で、材料は同
一となる。ＭＯＳＦＥＴを形成する際には、通常におい
て、ゲート電極の側壁面にサイドウォールを設けて、Ｌ
ＤＤ（Lightly Doped Drain）構造あるいはSource-Drai
n Extention（ソースドレインエクステンション）構造
を実現する場合が多い。その場合には図１が示すよう
に、抵抗体層５の端部の側壁面にもサイドウォール６が
付随する。
子として形成されており、抵抗体層５の材料は、例えば
１ｘ１０20ｃｍ-3〜１ｘ１０21ｃｍ-3の濃度でリンを含
有するリンドープトポリシリコンである。抵抗体層５
は、ドープトポリシリコンをＬＰ−ＣＶＤ法により堆積
させることにより形成される。抵抗体層５は、例えば半
導体基板１にMOSFETを形成するＭＯＳプロセスの中で、
ゲート電極（図示を略する）と同時に形成される。この
場合には、抵抗体層５とゲート電極との間で、材料は同
一となる。ＭＯＳＦＥＴを形成する際には、通常におい
て、ゲート電極の側壁面にサイドウォールを設けて、Ｌ
ＤＤ（Lightly Doped Drain）構造あるいはSource-Drai
n Extention（ソースドレインエクステンション）構造
を実現する場合が多い。その場合には図１が示すよう
に、抵抗体層５の端部の側壁面にもサイドウォール６が
付随する。
【００２４】抵抗体層５として、ゲート抵抗を低くする
ために、タングステンシリサイドなどの高融点ケイ化物
を含む積層構造であるポリサイド構造を用いたり、コバ
ルトなどの金属を、ゲートあるいはソースドレインと自
己融合的に反応させることにより形成されるサリサイド
構造を用いることも可能である。しかしながら、ここで
は簡単のために、抵抗体層５が、１００Ω／□程度の使
いやすい安定した抵抗が得られるドープトポリシリコン
である例を取り上げる。
ために、タングステンシリサイドなどの高融点ケイ化物
を含む積層構造であるポリサイド構造を用いたり、コバ
ルトなどの金属を、ゲートあるいはソースドレインと自
己融合的に反応させることにより形成されるサリサイド
構造を用いることも可能である。しかしながら、ここで
は簡単のために、抵抗体層５が、１００Ω／□程度の使
いやすい安定した抵抗が得られるドープトポリシリコン
である例を取り上げる。
【００２５】半導体基板１、分離絶縁膜４、抵抗体層
５、およびサイドウォール６を覆う層間絶縁膜７は、例
えば５００ｎｍ〜１μｍの厚さを有する。層間絶縁膜７
は、例えば常圧ＣＶＤ法あるいはＬＰ−ＣＶＤ法によっ
て形成され、ノンドープ酸化膜とボロン・リンドープ酸
化膜（ＢＰＳＧ）との複合層構造を有している。配線層
８，１８は、層間絶縁膜７の上に配設されており、例え
ば、通常スパッタ法を用いて２００ｎｍ〜１μｍの厚さ
にＡｌＣｕ層を堆積し、さらにパターニングすることに
より形成される。
５、およびサイドウォール６を覆う層間絶縁膜７は、例
えば５００ｎｍ〜１μｍの厚さを有する。層間絶縁膜７
は、例えば常圧ＣＶＤ法あるいはＬＰ−ＣＶＤ法によっ
て形成され、ノンドープ酸化膜とボロン・リンドープ酸
化膜（ＢＰＳＧ）との複合層構造を有している。配線層
８，１８は、層間絶縁膜７の上に配設されており、例え
ば、通常スパッタ法を用いて２００ｎｍ〜１μｍの厚さ
にＡｌＣｕ層を堆積し、さらにパターニングすることに
より形成される。
【００２６】層間絶縁膜７には、貫通孔２５，２６が貫
通しており、これらの貫通孔２５，２６には、導電性の
プラグ９，１９がそれぞれ充填されている。すなわちプ
ラグ９，１９は、層間絶縁膜７に選択的に埋設されてい
る。好ましくは、プラグ９，１９の材料は、カバレッジ
に優れるタングステンを主成分とする。プラグ９の上端
は配線層８に接続され、下端は抵抗体層５の一端に接続
されている。同様に、プラグ１９の上端は配線層１８に
接続され、下端は抵抗体層５の他端に接続されている。
これにより、配線層８，１８を通じて抵抗体層５へ電流
を供給することが可能となっている。
通しており、これらの貫通孔２５，２６には、導電性の
プラグ９，１９がそれぞれ充填されている。すなわちプ
ラグ９，１９は、層間絶縁膜７に選択的に埋設されてい
る。好ましくは、プラグ９，１９の材料は、カバレッジ
に優れるタングステンを主成分とする。プラグ９の上端
は配線層８に接続され、下端は抵抗体層５の一端に接続
されている。同様に、プラグ１９の上端は配線層１８に
接続され、下端は抵抗体層５の他端に接続されている。
これにより、配線層８，１８を通じて抵抗体層５へ電流
を供給することが可能となっている。
【００２７】図２が示すように、プラグ９，１９の各々
では、半導体基板１の主面に沿った断面形状が長方形
（すなわち、幅Ｗ＜長さＬ）であって、その長辺が抵抗
体層５の一端と他端とを結ぶ主方向（図２において水平
方向）に沿い、この主方向に直交する方向に短辺が沿っ
ている。それにより、プラグ９，１９は抵抗体層５およ
び分離絶縁膜４の外側にまで延びており、それらの下端
は、半導体基板１の主面のうちの分離絶縁膜４に隣接す
る部分にも接続されている。
では、半導体基板１の主面に沿った断面形状が長方形
（すなわち、幅Ｗ＜長さＬ）であって、その長辺が抵抗
体層５の一端と他端とを結ぶ主方向（図２において水平
方向）に沿い、この主方向に直交する方向に短辺が沿っ
ている。それにより、プラグ９，１９は抵抗体層５およ
び分離絶縁膜４の外側にまで延びており、それらの下端
は、半導体基板１の主面のうちの分離絶縁膜４に隣接す
る部分にも接続されている。
【００２８】このようにして、プラグ９，１９は、抵抗
体層５と配線層８，１８とを接続するプラグとして形成
されているだけでなく、抵抗体層５と半導体基板１とを
接続する配線としても形成されている。これにより、抵
抗体層５に発生するジュール熱が、プラグ９，１９を通
じて半導体基板１へと効率よく放熱される。このため、
抵抗体層５の微細化を阻害することなく、抵抗体層５の
温度上昇を効果的に抑制することができる。
体層５と配線層８，１８とを接続するプラグとして形成
されているだけでなく、抵抗体層５と半導体基板１とを
接続する配線としても形成されている。これにより、抵
抗体層５に発生するジュール熱が、プラグ９，１９を通
じて半導体基板１へと効率よく放熱される。このため、
抵抗体層５の微細化を阻害することなく、抵抗体層５の
温度上昇を効果的に抑制することができる。
【００２９】プラグ９と半導体基板１の主面とは、ｎ+
型の半導体層３が主面に露出する部分で接続されてお
り、同様にプラグ１９と半導体基板１の主面とは、ｎ+
型の半導体層１３が主面に露出する部分で接続されてい
る。このため、ｐ-型の半導体層２に０Ｖまたは負バイ
アスを印加し、配線層８，１８を通じて抵抗体層５に０
Ｖまたは正バイアスを印加することにより、抵抗体層５
と半導体基板１との間を流れるリーク電流を抑制するこ
とができる。
型の半導体層３が主面に露出する部分で接続されてお
り、同様にプラグ１９と半導体基板１の主面とは、ｎ+
型の半導体層１３が主面に露出する部分で接続されてい
る。このため、ｐ-型の半導体層２に０Ｖまたは負バイ
アスを印加し、配線層８，１８を通じて抵抗体層５に０
Ｖまたは正バイアスを印加することにより、抵抗体層５
と半導体基板１との間を流れるリーク電流を抑制するこ
とができる。
【００３０】図１および図２が示すように、抵抗体層５
は、その端部が分離絶縁膜４の端部に近接するように設
けられる。それにより、抵抗体層５に発生したジュール
熱を、半導体基板１へより効果的に放散させることがで
きる。プラグ９，１９が接続する半導体基板１の主面
と、抵抗体層５との間の主面に沿った距離Ｘは、設計値
としては、製造工程における重ね合わせと寸法変動分を
考慮した範囲で、最小の距離を確保するのが望ましい。
例えば、半導体装置１０１の設計ルール（最小ゲート長
に相当する）の約１／２倍から約１倍の範囲に、距離Ｘ
の設計値を設定するのが好ましい。例えば０．１０μｍ
ルールの下では距離Ｘの設計値を、約０．０５μｍから
約０．１μｍの範囲に設定するとよい。それにより、製
品としての半導体装置１０１では、距離Ｘは、おおよそ
設計ルール以下の大きさに抑えられる。
は、その端部が分離絶縁膜４の端部に近接するように設
けられる。それにより、抵抗体層５に発生したジュール
熱を、半導体基板１へより効果的に放散させることがで
きる。プラグ９，１９が接続する半導体基板１の主面
と、抵抗体層５との間の主面に沿った距離Ｘは、設計値
としては、製造工程における重ね合わせと寸法変動分を
考慮した範囲で、最小の距離を確保するのが望ましい。
例えば、半導体装置１０１の設計ルール（最小ゲート長
に相当する）の約１／２倍から約１倍の範囲に、距離Ｘ
の設計値を設定するのが好ましい。例えば０．１０μｍ
ルールの下では距離Ｘの設計値を、約０．０５μｍから
約０．１μｍの範囲に設定するとよい。それにより、製
品としての半導体装置１０１では、距離Ｘは、おおよそ
設計ルール以下の大きさに抑えられる。
【００３１】抵抗体層５の厚さ（すなわち、ゲート電極
の厚さ）の約２倍以下に距離Ｘを設定しても、放熱効果
は十分に高く得られる。したがって、レイアウトに制約
がある場合には、そのように設定してもよい。
の厚さ）の約２倍以下に距離Ｘを設定しても、放熱効果
は十分に高く得られる。したがって、レイアウトに制約
がある場合には、そのように設定してもよい。
【００３２】（プラグの形成方法．）プラグ９，１９を
形成するには、従来のタングステンプラグよりも大きい
タングステン埋め込み配線を形成するための周知の技術
を用いることができる。タングステン埋め込み配線は、
タングステンダマシン配線とも呼ばれ、例えばＳＲＡＭ
（スタティックＲＡＭ）などのセル面積を縮小化するた
めの局在化配線（Local配線）として一般的に用いられ
ている。
形成するには、従来のタングステンプラグよりも大きい
タングステン埋め込み配線を形成するための周知の技術
を用いることができる。タングステン埋め込み配線は、
タングステンダマシン配線とも呼ばれ、例えばＳＲＡＭ
（スタティックＲＡＭ）などのセル面積を縮小化するた
めの局在化配線（Local配線）として一般的に用いられ
ている。
【００３３】プラグ９，１９をタングステン埋め込み配
線として形成するには、まず図３が示すように、半導体
基板（ここでは、シリコン基板）１、分離絶縁膜（ここ
では、分離酸化膜）４、抵抗体層５、およびサイドウォ
ール６を覆うように層間絶縁膜７が堆積される。その
後、図４の工程が実行される。図４の工程では、まず、
タングステン埋め込み配線を形成するためのトレンチ
（溝）として、貫通孔２５，２６が層間絶縁膜７に選択
的に形成される。溝は半導体基板１に達するように形成
される。図示を略するが、ゲート電極およびソースドレ
インを形成した後、層間絶縁膜７の最下層として、１０
〜５０ｎｍ程度の厚さにシリコン窒化膜を堆積しておく
のが望ましい。層間絶縁膜７の構成要素であるＢＰＳＧ
あるいはシリコン酸化膜に比較してシリコン窒化膜で
は、エッチングレートを数分の１から十数分の１に抑え
ることができるので、その下地となる分離絶縁膜４およ
び半導体基板１をオーバーエッチングすることなく安定
して溝を形成することができるようになる。
線として形成するには、まず図３が示すように、半導体
基板（ここでは、シリコン基板）１、分離絶縁膜（ここ
では、分離酸化膜）４、抵抗体層５、およびサイドウォ
ール６を覆うように層間絶縁膜７が堆積される。その
後、図４の工程が実行される。図４の工程では、まず、
タングステン埋め込み配線を形成するためのトレンチ
（溝）として、貫通孔２５，２６が層間絶縁膜７に選択
的に形成される。溝は半導体基板１に達するように形成
される。図示を略するが、ゲート電極およびソースドレ
インを形成した後、層間絶縁膜７の最下層として、１０
〜５０ｎｍ程度の厚さにシリコン窒化膜を堆積しておく
のが望ましい。層間絶縁膜７の構成要素であるＢＰＳＧ
あるいはシリコン酸化膜に比較してシリコン窒化膜で
は、エッチングレートを数分の１から十数分の１に抑え
ることができるので、その下地となる分離絶縁膜４およ
び半導体基板１をオーバーエッチングすることなく安定
して溝を形成することができるようになる。
【００３４】つぎに、溝である貫通孔２５，２６を充填
し、さらに層間絶縁膜７を覆うように、タングステンを
１μｍ程度の厚さに堆積する。十分な埋め込みを達成す
るために、溝の高さ（層間絶縁膜７の高さ）を超えるよ
うに堆積量が設定される。貫通孔２５，２６の断面形状
が長方形である（図２）ので、埋め込みの材料であるタ
ングステンを節減しつつ、貫通孔２５，２６の全体にわ
たるタングステンの充填を容易に行い得る。つづいて、
ＣＭＰ法（Chemical Mechanical Polishing 、化学的機
械研磨法）を用いて、層間絶縁膜７の上に堆積されてい
る余分なタングステン膜を削り落とし、それにより溝に
のみタングステンを残す（図４はこの状態を描いてい
る）。配線層８，１８は、その後に配設される（図
１）。
し、さらに層間絶縁膜７を覆うように、タングステンを
１μｍ程度の厚さに堆積する。十分な埋め込みを達成す
るために、溝の高さ（層間絶縁膜７の高さ）を超えるよ
うに堆積量が設定される。貫通孔２５，２６の断面形状
が長方形である（図２）ので、埋め込みの材料であるタ
ングステンを節減しつつ、貫通孔２５，２６の全体にわ
たるタングステンの充填を容易に行い得る。つづいて、
ＣＭＰ法（Chemical Mechanical Polishing 、化学的機
械研磨法）を用いて、層間絶縁膜７の上に堆積されてい
る余分なタングステン膜を削り落とし、それにより溝に
のみタングステンを残す（図４はこの状態を描いてい
る）。配線層８，１８は、その後に配設される（図
１）。
【００３５】ここでは埋め込み配線、すなわちプラグ
９，１９の材料として、タングステンを用いた例につい
て説明したが、タングステンを主成分とする金属、ある
いは他の元素を主成分とする金属、例えば銅を用いるこ
とも可能である。また、埋め込み配線として、その主要
な構成要素である埋め込み金属（例えば、タングステン
あるいは銅）についてのみ説明したが、溝の内壁にバリ
アメタルを設けるのが望ましい。それにより、半導体基
板１と埋め込み金属との間の化学的反応を防止すること
ができる。例えば、埋め込み金属がタングステンであれ
ば、ＴｉＮ／Ｔｉ複合層を、銅であれば、ＴａＮまたは
ＴａＮ／Ｔａ複合層を、バリアメタルとして用いるとよ
い。
９，１９の材料として、タングステンを用いた例につい
て説明したが、タングステンを主成分とする金属、ある
いは他の元素を主成分とする金属、例えば銅を用いるこ
とも可能である。また、埋め込み配線として、その主要
な構成要素である埋め込み金属（例えば、タングステン
あるいは銅）についてのみ説明したが、溝の内壁にバリ
アメタルを設けるのが望ましい。それにより、半導体基
板１と埋め込み金属との間の化学的反応を防止すること
ができる。例えば、埋め込み金属がタングステンであれ
ば、ＴｉＮ／Ｔｉ複合層を、銅であれば、ＴａＮまたは
ＴａＮ／Ｔａ複合層を、バリアメタルとして用いるとよ
い。
【００３６】（変形例．）装置１０１では、抵抗体層５
の一端と他端の双方に、半導体基板１への放熱パスを設
けているが、抵抗体層５の一端にのみ放熱パスを設けて
も、放熱効果は相応に得られる。図５は、そのように構
成された半導体装置１０１ａの縦断面図であり、図６は
同じ装置の平面断面図である。装置１０１ａでは、層間
絶縁膜７に設けられた貫通孔２７に充填される導電性の
プラグ２１は、抵抗体層５の他端と配線層１８とのみを
接続しており、半導体基板１には接続されていない。す
なわち、貫通孔２７およびプラグ２１は、従来装置１５
０（図１５および図１６）の貫通孔７６およびプラグ６
９と、それぞれ同等に形成されている。
の一端と他端の双方に、半導体基板１への放熱パスを設
けているが、抵抗体層５の一端にのみ放熱パスを設けて
も、放熱効果は相応に得られる。図５は、そのように構
成された半導体装置１０１ａの縦断面図であり、図６は
同じ装置の平面断面図である。装置１０１ａでは、層間
絶縁膜７に設けられた貫通孔２７に充填される導電性の
プラグ２１は、抵抗体層５の他端と配線層１８とのみを
接続しており、半導体基板１には接続されていない。す
なわち、貫通孔２７およびプラグ２１は、従来装置１５
０（図１５および図１６）の貫通孔７６およびプラグ６
９と、それぞれ同等に形成されている。
【００３７】実施の形態２．図７は、本発明の実施の形
態２による半導体装置の縦断面図であり、図８は同じ装
置の平面断面図である。この半導体装置１０２は、プラ
グ９，１９が接続される半導体層３，１３の寸法が制限
されている点において、半導体装置１０１（図１および
図２）とは、特徴的に異なっている。すなわち装置１０
２では、抵抗体層５の主方向に沿った半導体層３，１３
の幅Ｙが、最小の許容幅である、半導体装置１０２の設
計ルールの大きさに設定されている。図７の例では、半
導体層３，１３が半導体基板１の主面に占める領域は、
分離絶縁膜４および４０で規定されている。分離絶縁膜
４と４０は、図７ではあたかも別個のものとして描かれ
ているが、図８が示す半導体層３，１３を囲むように互
いに一体的に連結している。
態２による半導体装置の縦断面図であり、図８は同じ装
置の平面断面図である。この半導体装置１０２は、プラ
グ９，１９が接続される半導体層３，１３の寸法が制限
されている点において、半導体装置１０１（図１および
図２）とは、特徴的に異なっている。すなわち装置１０
２では、抵抗体層５の主方向に沿った半導体層３，１３
の幅Ｙが、最小の許容幅である、半導体装置１０２の設
計ルールの大きさに設定されている。図７の例では、半
導体層３，１３が半導体基板１の主面に占める領域は、
分離絶縁膜４および４０で規定されている。分離絶縁膜
４と４０は、図７ではあたかも別個のものとして描かれ
ているが、図８が示す半導体層３，１３を囲むように互
いに一体的に連結している。
【００３８】このように半導体層３，１３の幅Ｙが最小
の許容幅に制限されているので、半導体層３，１３と半
導体層２との間の接合容量を低く抑えることができる。
それによって、回路性能への接合容量の影響を抑制する
ことができる。
の許容幅に制限されているので、半導体層３，１３と半
導体層２との間の接合容量を低く抑えることができる。
それによって、回路性能への接合容量の影響を抑制する
ことができる。
【００３９】実施の形態３．図９は、本発明の実施の形
態３による半導体装置の平面断面図である。この半導体
装置１０３の縦断面図は、図７と同等に描かれる。装置
１０３は、長辺が抵抗体層５の主方向に沿った長方形断
面を有するプラグ９，１９の各々が複数個であって、そ
れら複数個が抵抗体層５の主方向に直交する方向（図９
の垂直方向）に配列しており、かつ配列する複数個の各
々の短辺の長さ（幅Ｗ）が、設計値において、設計ルー
ルの大きさに設定されている点において、装置１０２
（図７および図８）とは特徴的に異なっている。言い換
えると、プラグ９，１９の各々が、複数の単位プラグに
分割されており、各単位プラグの幅Ｗが、最小配線幅に
統一されている。
態３による半導体装置の平面断面図である。この半導体
装置１０３の縦断面図は、図７と同等に描かれる。装置
１０３は、長辺が抵抗体層５の主方向に沿った長方形断
面を有するプラグ９，１９の各々が複数個であって、そ
れら複数個が抵抗体層５の主方向に直交する方向（図９
の垂直方向）に配列しており、かつ配列する複数個の各
々の短辺の長さ（幅Ｗ）が、設計値において、設計ルー
ルの大きさに設定されている点において、装置１０２
（図７および図８）とは特徴的に異なっている。言い換
えると、プラグ９，１９の各々が、複数の単位プラグに
分割されており、各単位プラグの幅Ｗが、最小配線幅に
統一されている。
【００４０】このため、埋め込み金属、例えばタングス
テンの堆積膜厚を減らすことができるので、コスト低減
効果を得ることが可能となる。例えば０．１０μｍルー
ルでは、線幅は０．１５μｍ程度になるので、タングス
テンの堆積膜厚を０．１５μｍ程度に設定すれば、安定
な埋め込み配線を形成することができる。さらに配置す
べき場所が許す限り、単位プラグを多く配置することで
放熱特性を向上させることができる。このように装置１
０３では、抵抗体層５から半導体基板１への放熱特性を
良好に保ちつつ、かつプラグ９，１９の材料を節減しつ
つ、埋め込み特性を安定させたプラグ９，１９を得るこ
とができる。
テンの堆積膜厚を減らすことができるので、コスト低減
効果を得ることが可能となる。例えば０．１０μｍルー
ルでは、線幅は０．１５μｍ程度になるので、タングス
テンの堆積膜厚を０．１５μｍ程度に設定すれば、安定
な埋め込み配線を形成することができる。さらに配置す
べき場所が許す限り、単位プラグを多く配置することで
放熱特性を向上させることができる。このように装置１
０３では、抵抗体層５から半導体基板１への放熱特性を
良好に保ちつつ、かつプラグ９，１９の材料を節減しつ
つ、埋め込み特性を安定させたプラグ９，１９を得るこ
とができる。
【００４１】実施の形態４．図１０〜図１２は、本発明
の実施の形態４による半導体装置の平面断面図である。
これらの半導体装置１０４，１０４ａ，１０４ｂの縦断
面図は、図７と同等に描かれる。装置１０４は、導電性
のプラグ３０，３１を備える点において、装置１０３
（図９）とは特徴的に異なっている。また、装置１０４
ａは導電性のプラグ３２，３３を備える点において、装
置１０４ｂはプラグ３０〜３３を備える点において、そ
れぞれ装置１０３（図９）とは特徴的に異なっている。
プラグ３０〜３３はいずれも、プラグ９，１９を形成す
る工程と同時に、プラグ９，１９と同一の材料を用いて
形成される。
の実施の形態４による半導体装置の平面断面図である。
これらの半導体装置１０４，１０４ａ，１０４ｂの縦断
面図は、図７と同等に描かれる。装置１０４は、導電性
のプラグ３０，３１を備える点において、装置１０３
（図９）とは特徴的に異なっている。また、装置１０４
ａは導電性のプラグ３２，３３を備える点において、装
置１０４ｂはプラグ３０〜３３を備える点において、そ
れぞれ装置１０３（図９）とは特徴的に異なっている。
プラグ３０〜３３はいずれも、プラグ９，１９を形成す
る工程と同時に、プラグ９，１９と同一の材料を用いて
形成される。
【００４２】プラグ３０〜３３はいずれも、抵抗体層５
の主方向に直交する方向に配列する複数の単位プラグを
連結するように、層間絶縁膜７に選択的に埋設されてお
り、抵抗体層５の主方向に沿った幅Ｗが、設計値におい
て、設計ルールの大きさに設定されている。したがっ
て、プラグ３０〜３３を設けても、埋め込み金属の堆積
膜厚を大きくする必要がないため、埋め込み金属の節減
効果は、装置１０３（図９）と同等に得られる。
の主方向に直交する方向に配列する複数の単位プラグを
連結するように、層間絶縁膜７に選択的に埋設されてお
り、抵抗体層５の主方向に沿った幅Ｗが、設計値におい
て、設計ルールの大きさに設定されている。したがっ
て、プラグ３０〜３３を設けても、埋め込み金属の堆積
膜厚を大きくする必要がないため、埋め込み金属の節減
効果は、装置１０３（図９）と同等に得られる。
【００４３】プラグ３０の上端は配線層８に接続され、
下端は半導体層３に接続されている。プラグ３１の上端
は配線層１８に接続され、下端は半導体層１３に接続さ
れている。プラグ３２の上端は配線層８に接続され、下
端は抵抗体層５の一端に接続されている。さらに、プラ
グ３３の上端は配線層１８に接続され、下端は抵抗体層
５の他端に接続されている。したがって、これらのプラ
グ３０〜３３は、半導体基板１とプラグ９，１９との接
触面積、あるいは抵抗体層５とプラグ９，１９との接触
面積の拡大に寄与する。このため装置１０４，１０４
ａ，１０４ｂでは、装置１０３に比較して、抵抗体層５
から半導体基板１への放熱パスが大きくなっており、抵
抗体層５の放熱特性がさらに向上する。
下端は半導体層３に接続されている。プラグ３１の上端
は配線層１８に接続され、下端は半導体層１３に接続さ
れている。プラグ３２の上端は配線層８に接続され、下
端は抵抗体層５の一端に接続されている。さらに、プラ
グ３３の上端は配線層１８に接続され、下端は抵抗体層
５の他端に接続されている。したがって、これらのプラ
グ３０〜３３は、半導体基板１とプラグ９，１９との接
触面積、あるいは抵抗体層５とプラグ９，１９との接触
面積の拡大に寄与する。このため装置１０４，１０４
ａ，１０４ｂでは、装置１０３に比較して、抵抗体層５
から半導体基板１への放熱パスが大きくなっており、抵
抗体層５の放熱特性がさらに向上する。
【００４４】変形例．以上に述べた実施の形態１〜４で
は、１個の抵抗素子が単一の抵抗体層５で構成される例
を示したが、複数に分割された抵抗体層で１個の抵抗素
子を構成することも、当然ながら可能である。また図１
３の平面断面図が示す装置１０５のように、プラグ９，
１９の少なくとも一方と抵抗体層５との接続部の抵抗体
層５の主方向に沿った距離Ｚが、装置１０５の設計ルー
ルを大きく超えるように、接続部を抵抗体層５の内側へ
延長させることも可能である。それにより、抵抗体層５
とプラグ９，１９の少なくとも一方との間の接触面積が
大きく確保されるので、放熱特性がさらに向上する。ま
た、装置１０５の製造工程において、距離Ｚを調整する
ことにより、抵抗体層５の抵抗をその設計値に合わせ込
むように微調整することも可能となる。さらに、この場
合には、図１３が例示するように、単一ないし複数のプ
ラグ３２を、設けることにより、放熱特性をさらに向上
させることができる。
は、１個の抵抗素子が単一の抵抗体層５で構成される例
を示したが、複数に分割された抵抗体層で１個の抵抗素
子を構成することも、当然ながら可能である。また図１
３の平面断面図が示す装置１０５のように、プラグ９，
１９の少なくとも一方と抵抗体層５との接続部の抵抗体
層５の主方向に沿った距離Ｚが、装置１０５の設計ルー
ルを大きく超えるように、接続部を抵抗体層５の内側へ
延長させることも可能である。それにより、抵抗体層５
とプラグ９，１９の少なくとも一方との間の接触面積が
大きく確保されるので、放熱特性がさらに向上する。ま
た、装置１０５の製造工程において、距離Ｚを調整する
ことにより、抵抗体層５の抵抗をその設計値に合わせ込
むように微調整することも可能となる。さらに、この場
合には、図１３が例示するように、単一ないし複数のプ
ラグ３２を、設けることにより、放熱特性をさらに向上
させることができる。
【００４５】
【発明の効果】第１の発明による装置では、第１および
第２配線層を通じて供給される電流によって抵抗体層に
生じた熱が、第１プラグを通じて半導体基板へと効率よ
く放熱される。このため、抵抗体層の微細化を阻害する
ことなく、抵抗体層の温度上昇を効果的に抑制すること
ができる。さらに、第１プラグの断面形状が、抵抗体層
の主方向に長辺が沿った長方形であるので、埋め込みの
ための材料を節減しつつ埋め込み特性を安定させた第１
プラグを通じて、抵抗体層から半導体基板への放熱パス
を確保することができる。
第２配線層を通じて供給される電流によって抵抗体層に
生じた熱が、第１プラグを通じて半導体基板へと効率よ
く放熱される。このため、抵抗体層の微細化を阻害する
ことなく、抵抗体層の温度上昇を効果的に抑制すること
ができる。さらに、第１プラグの断面形状が、抵抗体層
の主方向に長辺が沿った長方形であるので、埋め込みの
ための材料を節減しつつ埋め込み特性を安定させた第１
プラグを通じて、抵抗体層から半導体基板への放熱パス
を確保することができる。
【００４６】第２の発明による装置では、第１および第
２配線層を通じて供給される電流によって抵抗体層に生
じた熱が、第２プラグをも通じて半導体基板へと放熱さ
れるので、抵抗体層の温度上昇がさらに効果的に抑制さ
れる。さらに、第２プラグの断面形状が、抵抗体層の主
方向に長辺が沿った長方形であるので、埋め込みのため
の材料を節減しつつ埋め込み特性を安定させた第２プラ
グを通じて、抵抗体層から半導体基板への放熱パスを確
保することができる。
２配線層を通じて供給される電流によって抵抗体層に生
じた熱が、第２プラグをも通じて半導体基板へと放熱さ
れるので、抵抗体層の温度上昇がさらに効果的に抑制さ
れる。さらに、第２プラグの断面形状が、抵抗体層の主
方向に長辺が沿った長方形であるので、埋め込みのため
の材料を節減しつつ埋め込み特性を安定させた第２プラ
グを通じて、抵抗体層から半導体基板への放熱パスを確
保することができる。
【００４７】第３の発明による装置では、第１および第
２プラグのうち、半導体基板の主面に下端が接続されて
いるものの各々について、当該各々が接続する主面と抵
抗体層との間の主面に沿った距離が、約設計ルール以下
の大きさに設定されているので、抵抗体層から半導体基
板への放熱が円滑に行われる。
２プラグのうち、半導体基板の主面に下端が接続されて
いるものの各々について、当該各々が接続する主面と抵
抗体層との間の主面に沿った距離が、約設計ルール以下
の大きさに設定されているので、抵抗体層から半導体基
板への放熱が円滑に行われる。
【００４８】第４の発明による装置では、第１および第
２プラグのうち、半導体基板の主面に下端が接続されて
いるものの各々について、当該各々が接続する主面と抵
抗体層との間の主面に沿った距離が、抵抗体層の厚さの
約２倍以下に設定されているので、抵抗体層から半導体
基板への放熱が円滑に行われる。
２プラグのうち、半導体基板の主面に下端が接続されて
いるものの各々について、当該各々が接続する主面と抵
抗体層との間の主面に沿った距離が、抵抗体層の厚さの
約２倍以下に設定されているので、抵抗体層から半導体
基板への放熱が円滑に行われる。
【００４９】第５の発明による装置では、第１半導体層
と第２半導体層との間に形成されるｐｎ接合によって、
抵抗体層と半導体基板との間を流れるリーク電流が抑え
られる。
と第２半導体層との間に形成されるｐｎ接合によって、
抵抗体層と半導体基板との間を流れるリーク電流が抑え
られる。
【００５０】第６の発明による装置では、抵抗体層の主
方向に沿った第２半導体層の幅が、半導体装置の約設計
ルールの大きさに設定されているので、接合容量を低く
抑えることができる。
方向に沿った第２半導体層の幅が、半導体装置の約設計
ルールの大きさに設定されているので、接合容量を低く
抑えることができる。
【００５１】第７の発明による装置では、第１および第
２プラグのうち、半導体基板の主面に下端が接続されて
いるものの各々が複数個であって、抵抗体層の主方向に
直交する方向に配列しており、かつ配列する複数個の各
々の短辺の長さが、約設計ルールの大きさに設定されて
いるので、抵抗体層から半導体基板への放熱特性を良好
に保ちつつ、かつプラグの材料を節減しつつ、埋め込み
特性を安定させたプラグを得ることができる。
２プラグのうち、半導体基板の主面に下端が接続されて
いるものの各々が複数個であって、抵抗体層の主方向に
直交する方向に配列しており、かつ配列する複数個の各
々の短辺の長さが、約設計ルールの大きさに設定されて
いるので、抵抗体層から半導体基板への放熱特性を良好
に保ちつつ、かつプラグの材料を節減しつつ、埋め込み
特性を安定させたプラグを得ることができる。
【００５２】第８の発明による装置では、配列する複数
個のプラグを連結する第３プラグが半導体基板の主面に
接続されているので、抵抗体層の放熱特性がさらに向上
する。また、第３プラグの幅が約設計ルールの大きさに
設定されているので、プラグの材料を節減しつつ埋め込
み特性を安定させた第３プラグを得ることができる。
個のプラグを連結する第３プラグが半導体基板の主面に
接続されているので、抵抗体層の放熱特性がさらに向上
する。また、第３プラグの幅が約設計ルールの大きさに
設定されているので、プラグの材料を節減しつつ埋め込
み特性を安定させた第３プラグを得ることができる。
【００５３】第９の発明による装置では、配列する複数
個のプラグを連結する第４プラグが抵抗体層に接続され
ているので、抵抗体層の放熱特性がさらに向上する。ま
た、第４プラグの幅が約設計ルールの大きさに設定され
ているので、プラグの材料を節減しつつ埋め込み特性を
安定させた第４プラグを得ることができる。
個のプラグを連結する第４プラグが抵抗体層に接続され
ているので、抵抗体層の放熱特性がさらに向上する。ま
た、第４プラグの幅が約設計ルールの大きさに設定され
ているので、プラグの材料を節減しつつ埋め込み特性を
安定させた第４プラグを得ることができる。
【００５４】第１０の発明による装置では、第１および
第２プラグのうち、半導体基板の主面に下端が接続され
ているものの少なくとも一方について、当該一方と抵抗
体層との接続部の主方向に沿った距離が、半導体装置の
約設計ルールを超える大きさに設定されているので、抵
抗体層の放熱特性がさらに向上する。また、接続部の距
離を調整することにより、抵抗体層の抵抗を微調整する
ことも可能となる。
第２プラグのうち、半導体基板の主面に下端が接続され
ているものの少なくとも一方について、当該一方と抵抗
体層との接続部の主方向に沿った距離が、半導体装置の
約設計ルールを超える大きさに設定されているので、抵
抗体層の放熱特性がさらに向上する。また、接続部の距
離を調整することにより、抵抗体層の抵抗を微調整する
ことも可能となる。
【００５５】第１１の発明による製造方法では、第１０
の発明による半導体装置を製造する場合に、抵抗体層の
抵抗をその設計値に合わせ込むように、接続部の主面に
沿った距離が設定されるので、抵抗精度の高い抵抗体層
が得られる。
の発明による半導体装置を製造する場合に、抵抗体層の
抵抗をその設計値に合わせ込むように、接続部の主面に
沿った距離が設定されるので、抵抗精度の高い抵抗体層
が得られる。
【図１】 実施の形態１による装置の縦断面図である。
【図２】 実施の形態１による装置の平面断面図であ
る。
る。
【図３】 実施の形態１による装置の製造工程図であ
る。
る。
【図４】 実施の形態１による装置の製造工程図であ
る。
る。
【図５】 実施の形態１の別の例による装置の縦断面図
である。
である。
【図６】 実施の形態１の別の例による装置の平面断面
図である。
図である。
【図７】 実施の形態２による装置の縦断面図である。
【図８】 実施の形態２による装置の平面断面図であ
る。
る。
【図９】 実施の形態３による装置の平面断面図であ
る。
る。
【図１０】 実施の形態４による装置の平面断面図であ
る。
る。
【図１１】 実施の形態４の別の例による装置の平面断
面図である。
面図である。
【図１２】 実施の形態４のさらに別の例による装置の
平面断面図である。
平面断面図である。
【図１３】 変形例による装置の平面断面図である。
【図１４】 従来技術の問題点を説明するグラフであ
る。
る。
【図１５】 従来技術による装置の縦断面図である。
【図１６】 従来技術による装置の平面断面図である。
１ 半導体基板、２ 第１半導体層、３，１３ 第２半
導体層、４ 分離絶縁膜、５ 抵抗体層、７ 層間絶縁
膜、８ 第１配線層、９ 第１プラグ、１８第２配線
層、１９，２１ 第２プラグ、３０，３１ 第３プラ
グ、３２，３３第４プラグ。
導体層、４ 分離絶縁膜、５ 抵抗体層、７ 層間絶縁
膜、８ 第１配線層、９ 第１プラグ、１８第２配線
層、１９，２１ 第２プラグ、３０，３１ 第３プラ
グ、３２，３３第４プラグ。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 HH09 JJ11 JJ16 JJ19 JJ21
JJ32 JJ38 KK01 MM01 NN07
NN34 PP15 QQ09 QQ10 QQ25
QQ37 QQ48 RR06 RR15 SS12
SS13 TT02 TT06 VV09 XX05
XX22
5F038 AR09 AR13 AR28 EZ14 EZ15
EZ20
Claims (11)
- 【請求項１】 主面を有する半導体基板と、 前記主面に選択的に形成された分離絶縁膜と、 前記分離絶縁膜の上に形成された抵抗体層と、 前記半導体基板、前記分離絶縁膜、および前記抵抗体層
を覆う層間絶縁膜と、 前記層間絶縁膜の上に配設された第１および第２配線層
と、 前記層間絶縁膜に選択的に埋設され、前記第１配線層に
上端が接続され、前記抵抗体層の一端と前記半導体基板
の前記主面のうちの前記分離絶縁膜に隣接する部分とに
下端が接続され、前記主面に沿った断面形状が長方形で
あって、その長辺が前記抵抗体層の前記一端と他端とを
結ぶ主方向に沿い、当該主方向に直交する方向に短辺が
沿っている、導電性の第１プラグと、 前記層間絶縁膜に選択的に埋設され、前記第２配線層に
上端が接続され、前記抵抗体層の他端に下端が接続され
た導電性の第２プラグと、を備える半導体装置。 - 【請求項２】 前記第２プラグの前記下端が、前記半導
体基板の前記主面のうちの前記分離絶縁膜に隣接する部
分にも接続され、前記第２プラグの前記主面に沿った断
面形状が長方形であって、その長辺が前記抵抗体層の前
記主方向に沿い、当該主方向に直交する方向に短辺が沿
っている、請求項１に記載の半導体装置。 - 【請求項３】 前記第１および第２プラグのうち、前記
半導体基板の前記主面に下端が接続されているものの各
々について、当該各々が接続する前記主面と前記抵抗体
層との間の前記主面に沿った距離が、前記半導体装置の
約設計ルール以下の大きさに設定されている、請求項１
または請求項２に記載の半導体装置。 - 【請求項４】 前記第１および第２プラグのうち、前記
半導体基板の前記主面に下端が接続されているものの各
々について、当該各々が接続する前記主面と前記抵抗体
層との間の前記主面に沿った距離が、前記抵抗体層の厚
さの約２倍以下に設定されている、請求項１または請求
項２に記載の半導体装置。 - 【請求項５】 前記半導体基板が、第１半導体層と、当
該第１半導体層と自身との間にｐｎ接合を形成し前記主
面に選択的に露出する第２半導体層とを備えており、 前記第１および第２プラグのうち、前記半導体基板の前
記主面に下端が接続されているものの各々は、前記第２
半導体層が前記主面へ露出する部分に接続されている、
請求項１ないし請求項４のいずれかに記載の半導体装
置。 - 【請求項６】 前記抵抗体層の前記主方向に沿った前記
第２半導体層の幅が、前記半導体装置の約設計ルールの
大きさに設定されている、請求項５に記載の半導体装
置。 - 【請求項７】 前記第１および第２プラグのうち、前記
半導体基板の前記主面に下端が接続されているものの各
々が、前記抵抗体層の前記主方向に直交する方向に配列
する複数の単位プラグに分割され、 当該複数の単位プラグの各々は、前記主面に沿った断面
形状が長方形であって、その長辺が前記抵抗体層の前記
主方向に沿い、当該主方向に直交する方向に短辺が沿っ
ており、当該短辺の長さが、前記半導体装置の約設計ル
ールの大きさに設定されている、請求項１ないし請求項
６のいずれかに記載の半導体装置。 - 【請求項８】 前記抵抗体層の前記主方向に直交する方
向に配列する複数の単位プラグを連結するように前記層
間絶縁膜に選択的に埋設され、前記第１または第２配線
層に上端が接続され、前記半導体基板の前記主面のうち
の前記分離絶縁膜に隣接する部分に下端が接続され、前
記主方向に沿った幅が約前記設計ルールの大きさに設定
されている、導電性の第３プラグをさらに備える、請求
項７に記載の半導体装置。 - 【請求項９】 前記抵抗体層の前記主方向に直交する方
向に配列する複数の単位プラグを連結するように前記層
間絶縁膜に選択的に埋設され、前記第１または第２配線
層に上端が接続され、前記抵抗体層の前記一端または前
記他端に下端が接続され、前記主方向に沿った幅が約前
記設計ルールの大きさに設定されている、導電性の第４
プラグをさらに備える、請求項７に記載の半導体装置。 - 【請求項１０】 前記第１および第２プラグのうち、前
記半導体基板の前記主面に下端が接続されているものの
少なくとも一方について、当該一方と前記抵抗体層との
接続部の前記主方向に沿った距離が、前記半導体装置の
約設計ルールを超える大きさに設定されている、請求項
１ないし請求項９のいずれかに記載の半導体装置。 - 【請求項１１】 請求項１０に記載の半導体装置を製造
する方法であって、 前記抵抗体層の抵抗をその設計値に合わせ込むように、
前記接続部の前記主面に沿った前記距離を設定すること
を特徴とする、半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001286921A JP2003100749A (ja) | 2001-09-20 | 2001-09-20 | 半導体装置およびその製造方法 |
| TW091115791A TW548852B (en) | 2001-09-20 | 2002-07-16 | Semiconductor device |
| KR10-2002-0043329A KR100445505B1 (ko) | 2001-09-20 | 2002-07-23 | 반도체장치 |
| US10/208,993 US6642604B2 (en) | 2001-09-20 | 2002-08-01 | Semiconductor device with resistor layer having heat radiation path to semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001286921A JP2003100749A (ja) | 2001-09-20 | 2001-09-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100749A true JP2003100749A (ja) | 2003-04-04 |
Family
ID=19109816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001286921A Pending JP2003100749A (ja) | 2001-09-20 | 2001-09-20 | 半導体装置およびその製造方法 |
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|---|---|
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| JP (1) | JP2003100749A (ja) |
| KR (1) | KR100445505B1 (ja) |
| TW (1) | TW548852B (ja) |
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| KR100675275B1 (ko) | 2004-12-16 | 2007-01-26 | 삼성전자주식회사 | 반도체 장치 및 이 장치의 패드 배치방법 |
| KR100615099B1 (ko) * | 2005-02-28 | 2006-08-22 | 삼성전자주식회사 | 저항 소자를 구비하는 반도체 소자 및 그 제조방법. |
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| KR100819558B1 (ko) * | 2006-09-04 | 2008-04-07 | 삼성전자주식회사 | 반도체 저항소자들 및 그의 형성방법들 |
| DE112009005017T5 (de) * | 2009-06-29 | 2012-07-26 | Fujitsu Limited | Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung |
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| JP2012248814A (ja) * | 2011-05-31 | 2012-12-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| EP3332421B1 (en) | 2015-08-07 | 2024-01-03 | Vishay Dale Electronics, LLC | Electrical device having a molded body for high voltage applications and manufacturing method thereof |
| CN113589638B (zh) * | 2020-04-30 | 2024-05-24 | 中芯国际集成电路制造(上海)有限公司 | 掩膜版版图和半导体结构 |
| JP2023181707A (ja) * | 2022-06-13 | 2023-12-25 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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| JPH07115175A (ja) * | 1993-10-14 | 1995-05-02 | Nec Corp | 半導体装置 |
| US5696030A (en) * | 1994-09-30 | 1997-12-09 | International Business Machines Corporation | Integrated circuit contacts having improved electromigration characteristics and fabrication methods therefor |
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2002
- 2002-07-16 TW TW091115791A patent/TW548852B/zh not_active IP Right Cessation
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