KR20030025796A - 반도체장치 - Google Patents
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Abstract
미세화를 손상하는 일이 없이, 저항소자의 방열특성을 향상시키는 것을 목적으로 한다. 반도체 기판(1)의 주표면에 선택적으로 형성된 분리절연막(4) 위에 저항체층(5)이 형성되어 있다. 저항체층(5)을 덮는 층간절연막(7) 내부에는, 매립 배선의 형태로, 제 1 및 제 2 플러그(9, 19)가 매립설치되어 있다. 제 1 및 제 2 플러그(9, 19)는, 저항체층(5)의 단부와 층간절연막(7) 위의 제 1 및 제 2 배선층(8, 18)을 접속하는 것 뿐만 아니라, 저항체층(5)의 단부와 반도체 기판(1)의 주표면을 동시에 접속한다.
Description
본 발명은, MOSFET(M0S형 전계효과 트랜지스터)를 구성요소로서 구비한 반도체 집적회로에 적합한 반도체장치에 관한 것으로, 특히, 집적도를 높게 유지하면서 저항소자의 온도상승을 억제하기 위한 개량에 관한 것이다.
반도체 집적회로를 구성하는 반도체소자의 미세화가 진행되고, 반도체 집적회로의 집적도가 향상함에 따라, 현재에는, 1G비트의 다이나믹 메모리 및 10메가 게이트를 탑재가능한 로직 디바이스 등이 개발되도록 되어 왔다. 또한, 종래에 있어서는, 케이스 내부에 수납된 보드 상에 각종의 LSI(대규모 집적회로)를 배치하는 것에 의해 구축되고 있던 시스템 그 자체가, 단일의 반도체칩 상에 구축가능해지고있다. 즉, 시스템 LSI가 출현하고 있다.
시스템 LSI에서는, 종래에 있어서 보드 상에 개별소자의 형태로 집적화되고 있던, 아날로그 IC 및 패시브소자(수동소자)의 중요성이 높아지고 있는 중이다. 특히, 수동소자 중의 저항소자의 중요성의 높아짐이 현저해지고 있다. 그러나 저항소자에 관해서는, 집적도가 낮은 비교적 큰 디멘션으로 형성되어 있는 동안에는 문제가 되지 않았던 방열의 문제가, 집적도가 향상되어 저항소자 그 자체가 미세화됨에 따라서, 크게 클로즈업되고 있다.
도 14의 그래프에 나타낸 바와 같이, 저항소자에 인가되는 파워가 증대함에 따라, 저항소자가 발생하는 주울열에 의해서, 저항소자의 온도가 상승한다. 온도상승 △T와 인가파워 P와의 관계에 있어서의 구배 θ는 열저항으로 불린다. 즉, 열저항 θ는 다음의 수학식 1에 의해 정의된다.
열전도율이 높은 실리콘 기판 위에 형성된 저항소자에서는, 열저항 θ는 작아진다. 따라서, 실리콘 기판 상에 형성되는 저항소자에서는, 온도상승은 작게 억제된다. 그렇지만, 실리콘 기판의 주표면 상에 형성되는 분리절연막(소자분리 절연막) 위에 형성되는 저항소자에서는, 통상적으로는 200∼400nm의 두께를 갖는 분리절연막의 큰 열저항에 의해, 온도상승이 커진다.
도 15는, 저항소자를 갖는 종래의 반도체장치의 종단면도이고, 도 16은 동일한 반도체장치의 평면 단면도이다. 이 장치(150)는, 반도체 기판(51),분리절연막(52), 저항체층(53), 측벽 스페이서(54), 층간절연막(57), 플러그(59, 69) 및 배선층(58, 68)을 구비하고 있다. 반도체 기판(51)은 실리콘 기판이며, 분리절연막(52)은 반도체 기판(51)의 주표면 상에 선택적으로 형성되어 있다. 분리절연막(52) 위에 저항소자로서 형성되는 저항체층(53)에는, 예를 들면 인 도핑된 폴리실리콘이 사용된다. 층간절연막(57)은, 반도체 기판(51), 분리절연막(52), 저항체층(53) 및 절연성의 측벽 스페이서(54)를 덮고 있다. 층간절연막(57) 위에 배치되어 있는 배선층(58, 68)은, AlCu를 재료로 하고 있다. 층간절연막(57)에는, 관통공(75, 76)이 관통되어 있고, 이들 관통공(75, 76)에 각각 충전된 도전성의 플러그(59, 69)에 의해서, 배선층(58, 68)과 저항체층(53)이 서로 전기적으로 접속되어 있다. 플러그(59, 69)의 재료는, 텅스텐을 주성분으로 한다.
플러그(59, 69)의 지름은, 통상적으로는, 반도체장치(150)의 설계룰과 같은 정도 내지 1.5배 정도이며, 반도체 기판(51)의 주표면에 따른 플러그(59, 69)의 횡단면은, 통상적으로는 원형이다. 단, 단면 형상은, 설계단계에서는 도 16에 나타내는 것과 같은 정방형으로 설정되고, 반도체 웨이퍼 상에서의 빛의 근접효과에 의해 모서리가 둥글게 되어, 결과적으로 원형이 된다.
도 15 및 도 16에 나타낸 저항체층(53)에서는, 인가 파워를 증가시킴에 따라, 전술한 것과 같이 온도가 상승해버려, 온도가 동작 최대온도 TjMAX를 넘어버린다. 동작 최대온도 TjMAX란,장치의 정상동작 또는 신뢰성을 확보하는 데에 있어서, 넘어는 안되는 최대온도를 말한다. 동작 최대온도 TjMAX를 넘은 상태에서 장치를 동작시킨 경우에는, 배선층(58, 68)의 금속원자, 예를 들면 Al 원자가 전류에 의해 이동하는 일이 있다. 이 현상은, 일렉트로마이그레이션이라는 이름으로 알려진다. 그것에 의해 배선층(58, 68)에 결손이 생겨, 전류가 흐르지 않게 된다는 오픈불량이 생기는 경우가 있다. 또한, 게이트 산화막의 열화가 일찍 진행하고, 그 결과, 장치의 신뢰성이 저하하는 경우도 있을 수 있다.
종래에 있어서는, 온도가 동작 최대온도 TjMAX를 넘지 않도록, 저항체층(53)의 폭과 길이를 동일하게 증가시키는 것에 의해, 저항값을 일정하게 유지한 채로, 방열면적을 늘린다고 하는 대책이 강구되어 왔다. 그렇지만, 반도체소자의 미세화가 높은 단계까지 진행하여 온 현재에서는, 저항체층(53)의 면적을 축소화하는 것 없이는, 많은 저항체층이 사용되는 시스템 LSI에 있어서, 집적도를 필요한 레벨까지 달성할 수 없다. 즉, 종래의 반도체장치에서는, 스케일링에 근거하여 칩 비용 저감이라는 혜택을 얻을 수 없게 된다는 문제점이 있었다.
본 발명은, 종래의 기술에 있어서의 상기한 문제점을 해소하기 위해 이루어진 것으로, 저항소자의 미세화를 손상하는 일 없이, 방열특성을 높일 수 있는 반도체장치를 제공하는 것을 목적으로 한다.
도 1은 실시예 1에 따른 장치의 종단면도이다.
도 2는 실시예 1에 따른 장치의 평면 단면도이다.
도 3은 실시예 1에 따른 장치의 제조공정도이다.
도 4는 실시예 1에 따른 장치의 제조공정도이다.
도 5는 실시예 1의 또 다른 예에 따른 장치의 종단면도이다.
도 6은 실시예 1의 또 다른 예에 따른 장치의 평면 단면도이다.
도 7은 실시예 2에 따른 장치의 종단면도이다.
도 8은 실시예 2에 따른 장치의 평면 단면도이다.
도 9는 실시예 3에 따른 장치의 평면 단면도이다.
도 10은 실시예 4에 따른 장치의 평면 단면도이다.
도 11은 실시예 4의 또 다른 예에 따른 장치의 평면 단면도이다.
도 12는 실시예 4의 또 다른 예에 따른 장치의 평면 단면도이다.
도 13은 변형예에 따른 장치의 평면 단면도이다.
도 14는 종래기술의 문제점을 설명하는 그래프이다.
도 15는 종래기술에 따른 장치의 종단면도이다.
도 16은 종래기술에 따른 장치의 평면 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: 반도체 기판2: 제 1 반도체층
3, 13: 제 2 반도체층4: 분리절연막
5: 저항체층7: 층간절연막
8: 제 1 배선층9: 제 1 플러그
18: 제 2 배선층19, 21: 제 2 플러그
30, 31: 제 3 플러그32, 33: 제 4 플러그
제 1 발명에 따른 장치는 반도체장치에 있어서, 주표면을 갖는 반도체 기판과, 상기 주표면에 선택적으로 형성된 분리절연막과, 상기 분리절연막 위에 형성된 저항체층과, 상기 반도체 기판, 상기 분리절연막 및 상기 저항체층을 덮는 층간절연막과, 상기 층간절연막 위에 배치된 제 1 및 제 2 배선층과, 상기 층간절연막에 선택적으로 매립설치되고, 상기 제 1 배선층에 상단이 접속되며, 상기 저항체층의 일단과 상기 반도체 기판의 상기 주표면 중의 상기 분리절연막에 인접하는 부분에 하단이 접속되고, 상기 주표면을 따른 단면형상이 직사각형으로, 그것의 긴 변이 상기 저항체층의 상기 일단과 타단을 연결하는 주방향으로 뻗고, 해당 주방향에 직교하는 방향으로 짧은 변이 뻗어 있는, 도전성의 제 1 플러그와, 상기 층간절연막에 선택적으로 매립설치되고, 상기 제 2 배선층에 상단이 접속되며, 상기 저항체층의 타단에 하단이 접속된 도전성의 제 2 플러그를 구비한다.
제 2 발명에 따른 장치에서, 제 1 발명에 따른 반도체장치에 있어서, 상기 제 2 플러그의 상기 하단이, 상기 반도체 기판의 상기 주표면 중의 상기 분리절연막에 인접하는 부분에도 접속되고, 상기 제 2 플러그의 상기 주표면을 따른 단면형상이 직사각형으로, 그것의 긴 변이 상기 저항체층의 상기 주방향으로 뻗고, 해당 주방향에 직교하는 방향으로 짧은 변이 뻗어 있다.
제 3 발명에 따른 장치에서는, 제 1 또는 제 2 발명에 따른 반도체장치에 있어서, 상기 제 1 및 제 2 플러그 중에서, 상기 반도체 기판의 상기 주표면에 하단이 접속되어 있는 것의 각각에 대해서, 해당 각각이 접속하는 상기 주표면과 상기 저항체층 사이의 상기 주표면을 따른 거리가, 상기 반도체장치의 두께의 약 2배 이하의 크기로 설정되어 있다.
제 4 발명에 따른 장치에서는, 제 1 또는 제 2 발명에 따른 반도체장치에 있어서, 상기 제 1 및 제 2 플러그 중에서, 상기 반도체 기판의 상기 주표면에 하단이 접속되어 있는 것의 각각에 대해서, 해당 각각이 접속하는 상기 주표면과 상기 저항체층 사이의 상기 주표면을 따른 거리가, 상기 저항체층의 두께의 약 2배 이하로 설정되어 있다.
제 5 발명에 따른 장치에서는, 제 1 내지 제 4의 어느 하나의 발명에 따른 반도체장치에 있어서, 상기 반도체 기판이, 제 1 반도체층과, 해당 제 1 반도체층과 자신과의 사이에 pn 접합을 형성하여 상기 주표면에 선택적으로 노출하는 제 2 반도체층을 구비하고 있고, 상기 제 1 및 제 2 플러그 중에서, 상기 반도체 기판의 상기 주표면에 하단이 접속되어 있는 것의 각각은, 상기 제 2 반도체층이 상기 주표면에 노출되는 부분에 접속되어 있다.
제 6 발명에 따른 장치에서는, 제 5 발명에 따른 반도체장치에 있어서, 상기 저항체층의 상기 주방향을 따른 상기 제 2 반도체층의 폭이, 상기 반도체장치의 대략 설계룰의 크기로 설정되어 있다.
제 7 발명에 따른 장치에서는, 제 1 내지 제 6 중에서 어느 하나의 발명에 따른 반도체장치에 있어서, 상기 제 1 및 제 2 플러그 중에서, 상기 반도체 기판의 상기 주표면에 하단이 접속되고 있는 것의 각각이, 상기 저항체층의 상기 주방향에 직교하는 방향으로 배열하는 복수의 단위 플러그로 분할되고, 해당 복수의 단위 플러그의 각각은, 상기 주표면을 따른 단면형상이 직사각형으로서, 그것의 긴 변이 상기 저항체층의 상기 주방향으로 뻗고, 해당 주방향에 직교하는 방향으로 짧은 변이 뻗어 있으며, 해당 짧은 변의 길이가, 상기 반도체장치의 대략 설계룰의 크기로 설정되어 있다.
제 8의 발명에 따른 장치에서는, 제 7 발명에 따른 반도체장치에 있어서, 상기 저항체층의 상기 주방향에 직교하는 방향으로 배열하는 복수의 단위 플러그를 연결하도록 상기 층간절연막에 선택적으로 매립설치되고, 상기 제 1 또는 제 2 배선층에 상단이 접속되며, 상기 반도체 기판의 상기 주표면 중의 상기 분리절연막에 인접하는 부분에 하단이 접속되고, 상기 주방향을 따른 폭이 대략 상기 설계룰의 크기로 설정되고 있는, 도전성의 제 3 플러그를 더 구비한다.
제 9 발명에 따른 장치에서는, 제 7 발명에 따른 반도체장치에 있어서, 상기 저항체층의 상기 주방향에 직교하는 방향으로 배열하는 복수의 단위 플러그를 연결하도록 상기 층간절연막에 선택적으로 매립설치되고, 상기 제 1 또는 제 2 배선층에 상단이 접속되며, 상기 저항체층의 상기 일단 또는 상기 타단에 하단이 접속되고, 상기 주방향을 따른 폭이 대략 상기 설계룰의 크기로 설정되고 있는, 도전성의 제 4 플러그를 더 구비한다.
제 10 발명에 따른 장치에서는, 제 1 내지 제 9 중의 어느 하나의 발명에 따른 반도체장치에 있어서, 상기 제 1 및 제 2 플러그 중에서, 상기 반도체 기판의 상기 주표면에 하단이 접속되어 있는 것의 적어도 한쪽에 대해, 해당 한쪽과 상기 저항체층과의 접속부의 상기 주방향을 따른 거리가, 상기 반도체장치의 대략 설계룰을 넘는 크기로 설정되어 있다.
제 11 발명에 따른 방법은, 제 10 발명에 따른 반도체장치를 제조하는 방법에 있어서, 상기 저항체층의 저항을 그것의 설계값에 맞추어 넣도록, 상기 접속부의 상기 주표면에 따른 상기 거리를 설정하는 것을 특징으로 한다.
이상의 본 발명의 기재에 있어서, 「대략」이란, 설계값으로부터의 제조오차를 포함시키는 취지이다.
(실시예)
실시예 1:
(장치의 구성)
도 1은, 본 발명의 실시예 1에 따른 반도체장치(101)의 종단면도이고, 도 2는 같은 장치(101)의 평면 단면도이다. 이 반도체장치(101)는, 반도체 기판(1), 분리절연막(4), 저항체층(5), 측벽 스페이서(6), 층간절연막(7), 제 1 및 제 2 플러그(9, 19), 및 제 1 및 제 2 배선층(8, 18)을 구비하고 있다. 반도체 기판(1)은, 예를 들면 실리콘 기판으로, 1x1015cm-3정도의 농도의 붕소를 불순물로서 포함하는 P-형 제 1 도전형의 제 1 반도체층(2)과, 반도체 기판(1)의 주표면(1S)에 선택적으로 형성된 n+형 제 2 도전형의 제 2 반도체층(3, 13)을 구비하고 있다.(이하, 제 1 반도체층(2) 및 제 2 반도체층(3, 13)을 간단히 반도체층(2, 3, 13)으로 부른다.) 반도체층 3, 13은, 예를 들면, 반도체 기판(1)에 형성되는 MOSFET의 소스 드레인 영역과 동시에 형성되는 반도체층, 또는 소스 드레인 영역 그 자체이다. 반도체층 2와 반도체층 3, 13은, 서로 pn 접합을 형성한다. 분리절연막(4)은, 예를 들면 300nm 정도의 두께를 갖는 산화막으로, 예를 들면 반도체 기판(1)의 주표면(1S)에 개구하는 트렌치(홈)에, 고밀도 플라즈마(HDP) CVD법을 사용하여 산화막을 충전하는 것에 의해 형성되어 있다.
저항체층(5)은, 분리절연막(4) 위에 저항소자로서 형성되어 있고, 저항체층(5)의 재료는, 예를 들면 1x1020cm-3∼1x1021cm-3의 농도로 인을 함유하는 인이 도핑된 폴리실리콘이다. 저항체층(5)은, 도프된 폴리실리콘을 LP-CVD법에 의해 퇴적시킴으로써 형성된다. 저항체층(5)은, 예를 들면 반도체 기판(1)에 MOSFET를 형성하는 M0S 프로세스 안에서, 게이트 전극(도시를 생략한다)과 동시에 형성된다. 이 경우에는, 저항체층(5)과 게이트 전극 사이에서, 재료는 동일하게 된다. MOSFET을 형성할 때에는, 통상적으로는, 게이트 전극의 측벽면에 측벽 스페이서를 설치하고, LDD(Lightly Doped Drain) 구조 또는 Source-Drain Extension(소스 드레인 엑스텐션) 구조를 실현하는 경우가 많다. 그 경우에는 도 1에 나타낸 바와 같이, 저항체층(5)의 단부의 측벽면에도 측벽 스페이서(6)가 형성된다.
저항체층(5)으로서, 게이트 저항을 낮게 하기 위해, 텅스텐 실리사이드 등의 고융점 실리사이드를 포함하는 적층구조인 폴리사이드 구조를 사용하거나, 코발트 등의 금속을, 게이트 또는 소스 드레인과 자기융합적으로 반응시키는 것에 의해 형성되는 살리사이드 구조를 사용하는 것도 가능하다. 그렇지만, 여기서는 간략을 기하기 위해, 저항체층(5)이, 100Ω/□ 정도의 사용하기 쉬운 안정된 저항을 얻을 수 있는 도프된 폴리실리콘인 예를 채택한다.
반도체 기판(1), 분리절연막(4), 저항체층(5), 및 측벽 스페이서(6)를 덮는층간절연막(7)은, 예를 들면 500nm∼1㎛의 두께를 갖는다. 층간절연막(7)은, 예를 들면 상압 CVD법 또는 LP-CVD법에 의해 형성되고, 논도프(non-doped) 산화막과 붕소·인 도핑된 산화막(BPSG)과의 복합층 구조를 갖고 있다. 제 1 및 제 2 배선층(8, 18)은, 층간절연막(7) 위에 배치되어 있으며, 예를 들면, 통상 스퍼터링법을 사용하여 200nm∼1㎛의 두께로 AlCu층을 퇴적하고, 다시 패터닝하는 것에 의해 형성된다.(이하, 제 1 및 제 2 배선층(8, 18)을 간단히 배선층(8, 18)으로 부른다.)
층간절연막(7)에는, 관통공(25, 26)이 관통하고 있으며, 이들 관통공(25, 26) 내부에는, 도전성의 제 1 및 제 2 플러그(9, 19)가 각각 충전되어 있다.(이하, 제 1 및 제 2 플러그(9, 19)를 간단히 플러그(9, 19)로 부른다). 즉, 플러그(9,19)는, 층간절연막(7) 내부에 선택적으로 매립설치되어 있다. 바람직하게는, 플러그(9, 19)의 재료는, 커버리지가 우수한 텅스텐을 주성분으로 한다. 플러그(9)의 상단은 배선층(8)에 접속되고, 그것의 하단의 일부는 저항체층(5)의 일단에 접속되어 있다. 마찬가지로, 플러그(19)의 상단은 배선층(18)에 접속되고, 그것의 하단의 일부는 저항체층(5)의 타단(상기 일단에 대향하고 있다)에 접속되어 있다. 이에 따라, 배선층(8, 18)을 통해 저항체층(5)에 전류를 공급하는 것이 가능해지고 있다.
도 2에 나타낸 바와 같이, 플러그(9, 19)의 각각에서는, 반도체 기판(1)의 주표면(1S)을 따른 횡단면 형상이 직사각형(즉, 폭 W<길이 L)으로서, 그것의 긴 변이 저항체층(5)의 일단과 타단을 연결하는 주방향(도 2에 있어서 수평방향)으로 뻗고, 이 주방향에 직교하는 방향으로 짧은 변이 뻗고 있다. 그것에 의해, 플러그(9, 19)는 저항체층(5) 및 분리절연막(4)의 외측까지 연장되며, 플러그(9, 19)의 각각의 하단은, 각각 반도체 기판(1)의 주표면(1S) 중의 분리절연막(4)에 인접하는 제 1 및 제 2 부분(1S1, 1S2)에도 접속되어 있다.(제 1 및 제 2 접속 부분 1S1, 1S2)
이와 같이 하여, 플러그(9, 19)는, 저항체층(5)과 배선층(8, 18)을 접속하는 플러그로서 형성되어 있을 뿐만 아니라, 저항체층(5)과 반도체 기판(1)을 접속하는 배선으로서도 형성되어 있다. 이에 따라, 저항체층(5)에서 발생하는 주울열이, 플러그(9, 19)를 통해 반도체 기판(1)으로도 효율좋게 방열된다. 이 때문에, 저항체층(5)의 미세화를 저해하는 일 없이, 저항체층(5)의 온도상승을 효과적으로 억제할 수 있다.
플러그 9와 반도체 기판(1)의 주표면(1S)은, n+형의 반도체층(3)이 주표면(1S)에 노출하는 부분으로 접속되어 있고, 마찬가지로 플러그 19와 반도체 기판(1)의 주표면(1S)은, n+형의 반도체층(13)이 주표면(1S)에 노출하는 부분으로 접속되어 있다. 이 때문에, p-형의 반도체층(2)에 0V 또는 부 바이어스를 인가하고, 배선층(8, 18)을 통해 저항체층(5)에 0V 또는 정 바이어스를 인가하는 것에 의해, 저항체층(5)과 반도체 기판(1) 사이를 흐르는 리이크전류를 억제할 수 있다.
도 1 및 도 2에 나타낸 바와 같이, 저항체층(5)은, 그것의 단부가 분리절연막(4)의 단부에 근접하도록 설치된다. 그것에 의해, 저항체층(5)에서 발생한 주울열을, 반도체 기판(1)으로 보다 효과적으로 분산시킬 수 있다. 플러그(9, 19)가 접속되는 반도체 기판(1)의 주표면의 접속부(1S1, 1S2)의 저항체층(5)측의 단부(1S1E, 1S2E)와, 저항체층(5)의 일단 또는 타단 사이의 주표면을 따른 거리 X에 대해서는, 설계값으로서는, 제조공정에서의 중첩과 치수 변동분을 고려한 범위 내에서, 최소의 거리를 확보하는 값으로 설정하는 것이 바람직하다. 예를 들면, 반도체장치(101)의 설계룰(최소 게이트 길이에 해당한다)의 약 1/2배로부터 약 1배의 범위에서, 거리 X의 설계값을 설정하는 것이 바람직하다. 예를 들면 0.10㎛ 룰 하에서는 거리 X의 설계값을, 약 0.05㎛에서 약 0.1㎛까지의 범위로 설정하면 된다. 그것에 의해, 제품으로서의 반도체장치(101)에서는, 거리 X는, 대략 설계룰 이하의 크기로 억제된다.
저항체층(5)의 두께(즉, 게이트 전극의 두께)의 약 2배 이하로 거리 X를 설정하더라도, 방열효과는 충분히 높게 얻을 수 있다. 따라서, 레이아웃에 제약이 있는 경우에는, 그와 같이 설정하여도 된다.
(플러그의 형성방법)
플러그(9, 19)를 형성하기 위해서는, 종래의 텅스텐 플러그보다도 큰 텅스텐 매립 배선을 형성하기 위한 주지의 기술을 사용할 수 있다. 텅스텐 매립 배선은, 텅스텐 다마신 배선으로도 불리며, 예를 들면 SRAM(스태틱 RAM) 등의 셀면적을 축소화하기 위한 국소화 배선(Local 배선)으로서 일반적으로 사용되고 있다.
플러그(9, 19)를 텅스텐 매립 배선으로서 형성하기 위해서는, 우선 도 3에 나타낸 바와 같이, 반도체 기판(여기서는, 실리콘 기판)(1), 분리절연막(여기서는, 분리산화막)(4), 저항체층(5), 및 측벽 스페이서(6)를 덮도록 층간절연막(7)이 퇴적된다. 그후, 도 4의 공정이 실행된다. 도 4의 공정에서는, 우선, 텅스텐 매립 배선을 형성하기 위한 트렌치(홈)로서, 관통공(25, 26)이 층간절연막(7)에 선택적으로 형성된다. 홈은 반도체 기판(1)의 주면에 이르도록 형성된다. 도시를 생략하지만, 게이트 전극 및 소스 드레인 영역을 형성한 후, 층간절연막(7)의 최하층으로서, 10∼50nm 정도의 두께를 갖는 실리콘 질화막을 퇴적해 두는 것이 바람직하다. 층간절연막(7)의 구성요소인 BPSG 또는 실리콘 산화막과 비교하여 실리콘 질화막은, 에칭 레이트를 수분의 1로부터 10수분의 1로 억제할 수 있기 때문에, 그것의 기저가 되는 분리절연막(4) 및 반도체 기판(1)을 오버에칭하는 일 없이 안정적으로 상기 홈을 형성할 수 있게 된다.
다음에, 홈인 관통공(25, 26)을 완전히 충전하고, 다시 층간절연막(7)을 덮도록, 텅스텐을 막(7)의 표면으로부터 1㎛ 정도의 두께로 퇴적한다. 충분한 매립을 달성하기 위해, 홈의 높이(층간절연막(7)의 높이)를 넘도록 퇴적량이 설정된다. 관통공(25, 26)의 횡단면형상이 직사각형이기(도 2) 때문에, 매립의 재료인 텅스텐을 절감하면서, 관통공(25, 26)의 전체에 걸치는 텅스텐의 충전을 용이하게 행할 수 있다. 이어서, CMP법(Chemical Mechanical Polishing: 화학적기계적연마법)을 사용하여, 층간절연막(7) 위에 퇴적되어 있는 여분인 텅스텐막을 제거하고, 그것에 의해 홈에만 텅스텐을 남긴다(도 4는 이 형태를 나나내고 있다). 배선층(8, 18)은, 그 후에 배치된다(도 1).
여기서는 매립 배선, 즉 플러그(9, 19)의 재료로서, 텅스텐을 사용한 예에 대해 설명하였지만, 텅스텐을 주성분으로 하는 금속, 또는 다른 원소를 주성분으로하는 금속, 예를 들면 구리를 사용하는 것도 가능하다. 또한, 매립 곡선으로서, 그것의 주요한 구성요소인 매립 금속(예를 들면, 텅스텐 또는 구리)에 대해서만 설명하였지만, 홈의 내벽에 배리어 메탈을 설치하는 것이 바람직하다. 그것에 의해, 반도체 기판(1)과 매립 금속 사이의 화학적반응을 방지할 수 있다. 예를 들면, 매립 금속이 텅스텐이면, TiN/Ti 복합층을, 구리이면, TaN 또는 TaN/Ta 복합층을, 배리어 메탈로서 사용하면 된다.
(변형예)
장치 101에서는, 저항체층(5)의 일단과 타단의 양쪽에, 반도체 기판(1)으로의 방열 통로를 설치하고 있지만, 저항체층(5)의 일단에만 방열 통로를 설치하더라도, 방열효과는 상응하게 얻을 수 있다. 도 5는, 그와 같이 구성된 반도체장치(101a)의 종단면도이며, 도 6은 장치(101a)의 평면 단면도이다. 장치(101a)에서는, 층간절연막(7)에 설치된 관통공(27)에 충전되는 도전성의 플러그(21)는, 저항체층(5)의 타단과 배선층(18)만을 접속하고 있고, 반도체 기판(1)에는 접속되어 있지 않다. 즉, 관통공 27 및 플러그 21은, 종래 장치 150(도 15 및 도 16)의 관통공 76및 플러그 69와, 각각 동등하게 형성되어 있다.
실시예 2:
도 7은, 본 발명의 실시예 2에 따른 반도체장치(102)의 종단면도이며, 도 8은 장치(102)의 평면 단면도이다. 이 반도체장치(102)는, 플러그(9, 19)가 접속되는 반도체층(3, 13)의 치수가 제한되고 있는 점에서, 반도체장치 101(도 1 및 도 2)과는 특징적으로 다르다. 즉, 장치 102에서는, 저항체층(5)의 주방향을 따른 반도체층(3, 13)의 폭 Y가, 최소의 허용폭인, 반도체장치(102)의 설계룰의 크기로 설정되어 있다. 도 7의 예로서는, 반도체층(3, 13)이 반도체 기판(1)의 주표면에서 차지하는 영역은, 분리절연막 4 및 40으로 규정되어 있다. 분리절연막 4와 40은, 도 7에서는 마치 별개의 것으로서 도시되어 있지만, 도 8에 나타낸 반도체층(3, 13)을 둘러싸도록 서로 일체로 연결되어 있다.
이와 같이 반도체층(3, 13)의 폭 Y가 최소의 허용폭으로 제한되어 있기 때문에, 반도체층 3, 13과 반도체층 2 사이의 접합용량을 낮게 억제할 수 있다. 그것에 의해, 회로성능에의 접합용량의 영향을 억제할 수 있다.
실시예 3:
도 9는, 본 발명의 실시예 3에 따른 반도체장치(103)의 평면 단면도이다. 이 반도체장치(103)의 종단면도는, 도 7과 동등하게 도시된다. 장치(103)는, 긴 변이 저항체층(5)의 주방향을 따른 직사각형의 횡단면을 갖는 플러그(9, 19)의 각각이 복수개로서, 그들 복수개의 플러그(9, 19)가 저항체층(5)의 주방향에 직교하는 방향(도 9의 수직방향)으로 배열되어 있고, 또한 해당 배열 방향을 따른 복수개의 플러그(9, 19)의 각각의 짧은 변의 길이(폭 W)가, 설계값에 있어서, 설계룰의 크기로 설정되어 있는 점에서, 장치 102(도 7 및 도 8)와는 특징적으로 다르다. 바꿔 말하면, 도 8에 나타낸 플러그(9, 19)의 각각이, 복수의 단위 플러그(9A, 19A)로 분할되어 있고, 각 단위 플러그(9A, 19A)의 폭 W가, 최소 배선폭으로 통일되어 있다.
이 때문에, 단위 플러그(9A, 19A)의 형성에 있어서, 매립 금속, 예를 들면 텅스텐의 퇴적막 두께를 줄일 수 있기 때문에, 비용감소 효과를 얻는 것이 가능해진다. 예를 들면, 0.10㎛ 룰에서는, 선폭은 0.15㎛ 정도로 되기 때문에, 텅스텐의 퇴적막 두께를 0.15㎛ 정도로 설정하면, 안정된 매립 배선을 형성할 수 있다. 더구나, 배치해야 할 장소가 허용하는 한, 단위 플러그를 다량 배치함으로써 방열특성을 향상시킬 수 있다. 이와 같이 장치(103)에서는, 저항체층(5)으로부터 반도체 기판(1)으로의 방열특성을 양호하게 유지하면서, 또한 플러그(9, 19)의 재료를 절감하면서, 매립 특성을 안정시킨 플러그(9, 19)를 얻을 수 있다.
실시예 4:
도 10∼도 12는, 본 발명의 실시예 4에 따른 반도체장치(104, 104a, 104b)의 평면 단면도이다. 이들 반도체장치(104, 104a, 104b)의 종단면도는, 도 7과 동일하게 도시된다. 장치 104는, 도전성의 제 3 플러그(30, 31)를 구비하는 점에서, 장치 103(도 9)과는 특징적으로 다르다. 또한, 장치 104a는 도전성의 제 4 플러그(32, 33)를 구비하는 점에서, 장치 104b는 제 1∼제 4 플러그(30∼33)를 구비하는 점에서, 각각 장치 103(도 9)과는 특징적으로 다르다.(이하, 제 1∼제 4 플러그(30∼33)를 간단히 플러그 30∼33으로 칭한다) 플러그 30∼33은 모두 플러그 9, 19를 형성하는 공정과 동시에, 플러그 9, 19와 동일한 재료를 사용하여 형성된다.
플러그 30∼33은 모두, 저항체층(5)의 주방향에 직교하는 방향으로 배열하는 복수의 단위 플러그9A, 19A)를 연결하도록, 층간절연막(7)에 선택적으로 매립설치되어 있으며, 저항체층(5)의 주방향을 따른 폭 W가, 설계값에 있어서, 설계룰의 크기로 설정되어 있다. 따라서, 플러그 30∼33을 설치하더라도, 매립 금속의 퇴적막 두께를 크게 할 필요가 없기 때문에, 매립 금속의 절감효과는, 장치 103(도 9)과 동등하게 얻어진다.
플러그 30의 상단은 배선층 8에 접속되고, 하단은 반도체층 3에 접속되어 있다. 플러그 31의 상단은 배선층 18에 접속되고, 하단은 반도체층 13에 접속되어 있다. 플러그 32의 상단은 배선층 8에 접속되고, 하단은 저항체층(5)의 일단에 접속되어 있다. 더구나, 플러그 33의 상단은 배선층 18에 접속되고, 하단은 저항체층(5)의 타단에 접속되어 있다. 따라서, 이들 플러그 30∼33은, 반도체 기판(1)과 플러그(9, 19)와의 접촉면적, 또는 저항체층(5)과 플러그(9, 19)와의 접촉면적의 확대에 기여한다. 이 때문에, 장치 104, 104a, 104b에서는, 장치 103과 비교하여, 저항체층(5)으로부터 반도체 기판(1)으로의 방열 통로가 커지게 되어, 저항체층(5)의 방열특성이 더욱 향상된다.
변형예:
이상에서 설명한 실시예 1∼4에서는, 1개의 저항소자가 단일의 저항체층(5)으로 구성되는 예를 나타내었지만, 복수로 분할된 저항체층으로 1개의 저항소자를 구성하는 것도, 당연하게 가능하다. 또한, 도 13의 평면 단면도가 나타낸장치(105)와 같이, 플러그(9, 19)의 적어도 한쪽과 저항체층(5)과의 접속부의 저항체층(5)의 주방향을 따른 거리 Z가, 장치(105)의 설계룰을 크게 넘도록, 접속부를 저항체층(5)의 내측으로 연장시키는 것도 가능하다. 그것에 의해, 저항체층(5)과 플러그(9, 19)의 적어도 한쪽과의 사이의 접촉면적이 크게 확보되기 때문에, 방열특성이 더욱 향상된다. 또한, 장치(105)의 제조공정에 있어서, 거리 Z를 조정하는 것에 의해, 저항체층(5)의 저항을 그것의 설계값에 맞추어 넣도록 미세조정하는 것도 가능해진다. 더구나, 이 경우에는, 도 13에 예시한 것과 같이, 단일 내지 복수의 플러그 32를 설치하는 것에 의해, 방열특성을 더욱 향상시킬 수 있다.
제 1 발명에 따른 장치에서는, 제 1 및 제 2 배선층을 통해 공급되는 전류에 의해 저항체층에 생긴 열이, 제 1 플러그를 통해 반도체 기판으로도 효율좋게 방열된다. 이 때문에, 저항체층의 미세화를 저해하는 일 없이, 저항체층의 온도상승을 효과적으로 억제할 수 있다. 더구나, 제 1 플러그의 단면형상이, 저항체층의 주방향으로 긴 변이 뻗는 직사각형이기 때문에, 매립을 위한 재료를 절감하면서 매립 특성을 안정시킨 제 1 플러그를 통해, 저항체층으로부터 반도체 기판으로의 방열 통로를 확보할 수 있다.
제 2 발명에 따른 장치에서는, 제 1 및 제 2 배선층을 통해 공급되는 전류에 의해 저항체층에 생긴 열이, 제 2 플러그도 통해 반도체 기판으로 방열되기 때문에, 저항체층의 온도상승이 더욱 효과적으로 억제된다. 더구나, 제 2 플러그의 단면형상이, 저항체층의 주방향으로 긴 변이 뻗는 직사각형이기 때문에, 매립을 위한 재료를 절감하면서 매립 특성을 안정시킨 제 2 플러그를 통해, 저항체층으로부터 반도체 기판으로의 방열 통로를 확보할 수 있다.
제 3 발명에 따른 장치에서는, 제 1 및 제 2 플러그 중에서, 반도체 기판의 주표면에 하단이 접속되어 있는 것의 각각에 대해서, 해당 각각이 접속하는 주표면과 저항체층 사이의 주표면을 따른 거리가, 대략 설계룰 이하의 크기로 설정되어 있기 때문에, 저항체층으로부터 반도체 기판으로의 방열이 원활히 행해진다.
제 4 발명에 따른 장치에서는, 제 1 및 제 2 플러그 중에서, 반도체 기판의 주표면에 하단이 접속되어 있는 것의 각각에 대해서, 해당 각각이 접속하는 주표면과 저항체층 사이의 주표면을 따른 거리가, 저항체층의 두께의 약 2배 이하로 설정되어 있기 때문에, 저항체층으로부터 반도체 기판으로의 방열이 원활히 행해진다.
제 5 발명에 따른 장치에서는, 제 1 반도체층과 제 2 반도체층 사이에 형성되는 pn 접합에 의해, 저항체층과 반도체 기판 사이를 흐르는 리이크전류가 억제된다.
제 6 발명에 따른 장치에서는, 저항체층의 주방향을 따른 제 2 반도체층의 폭이, 반도체장치의 대략 설계룰의 크기로 설정되어 있기 때문에, 접합용량을 낮게 억제할 수 있다.
제 7 발명에 따른 장치에서는, 제 1 및 제 2 플러그 중에서, 반도체 기판의 주표면에 하단이 접속되어 있는 것의 각각이 복수개로서, 저항체층의 주방향에 직교하는 방향으로 배열되어 있고, 또한 배열되는 복수개의 각각의 짧은 변의 길이가, 대략 설계룰의 크기로 설정되고 있기 때문에, 저항체층으로부터 반도체 기판으로의 방열특성을 양호하게 유지하면서, 또한 플러그의 재료를 절감하면서, 매립 특성을 안정시킨 플러그를 얻을 수 있다.
제 8 발명에 따른 장치에서는, 배열되는 복수개의 플러그를 연결하는 제 3 플러그가 반도체 기판의 주표면에 접속되어 있기 때문에, 저항체층의 방열특성이 더욱 향상된다. 또한, 제 3 플러그의 폭이 대략 설계룰의 크기로 설정되어 있기 때문에, 플러그의 재료를 절감하면서 매립 특성을 안정시킨 제 3 플러그를 얻을 수 있다.
제 9 발명에 따른 장치에서는, 배열되는 복수개의 플러그를 연결하는 제 4 플러그가 저항체층에 접속되어 있기 때문에, 저항체층의 방열특성이 더욱 향상된다. 또한, 제 4 플러그의 폭이 대략 설계룰의 크기로 설정되어 있기 때문에, 플러그의 재료를 절감하면서 매립 특성을 안정시킨 제 4 플러그를 얻을 수 있다.
제 10 발명에 따른 장치에서는, 제 1 및 제 2 플러그 중에서, 반도체 기판의 주표면에 하단이 접속되어 있는 것의 적어도 한쪽에 대해서, 해당 한쪽과 저항체층과의 접속부의 주방향을 따른 거리가, 반도체장치의 대략 설계룰을 넘는 크기로 설정되어 있기 때문에, 저항체층의 방열특성이 더욱 향상된다. 또한, 접속부의 거리를 조정하는 것에 의해, 저항체층의 저항을 미세조정하는 것도 가능해진다.
제 11 발명에 따른 제조방법에서는, 제 10 발명에 따른 반도체장치를 제조하는 경우에, 저항체층의 저항을 그 설계값에 맞추어 넣도록, 접속부의 주표면을 따른 거리가 설정되기 때문에, 저항 정밀도가 높은 저항체층이 얻어진다.
Claims (1)
- 주표면을 갖는 반도체 기판과,상기 주표면에 선택적으로 형성된 분리절연막과,상기 분리절연막 위에 형성된 저항체층과,상기 반도체 기판, 상기 분리절연막 및 상기 저항체층을 덮는 층간절연막과,상기 층간절연막 위에 배치된 제 1 및 제 2 배선층과,상기 층간절연막에 선택적으로 매립설치되고, 상기 제 1 배선층에 상단이 접속되며, 상기 저항체층의 일단과 상기 반도체 기판의 상기 주표면 중의 상기 분리절연막에 인접하는 부분에 하단이 접속되고, 상기 주표면을 따른 단면형상이 직사각형으로, 그것의 긴 변이 상기 저항체층의 상기 일단과 타단을 연결하는 주방향으로 뻗고, 해당 주방향에 직교하는 방향으로 짧은 변이 뻗어 있는, 도전성의 제 1 플러그와,상기 층간절연막에 선택적으로 매립설치되고, 상기 제 2 배선층에 상단이 접속되며, 상기 저항체층의 타단에 하단이 접속된 도전성의 제 2 플러그를 구비한 것을 특징으로 하는 반도체장치.
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