KR100429122B1 - Ｍｉｍ 캐패시터 - Google Patents

Ｍｉｍ 캐패시터 Download PDF

Info

Publication number
KR100429122B1
KR100429122B1 KR10-2000-0076320A KR20000076320A KR100429122B1 KR 100429122 B1 KR100429122 B1 KR 100429122B1 KR 20000076320 A KR20000076320 A KR 20000076320A KR 100429122 B1 KR100429122 B1 KR 100429122B1
Authority
KR
South Korea
Prior art keywords
capacitor
film
electrode
diffusion barrier
nitride film
Prior art date
Application number
KR10-2000-0076320A
Other languages
English (en)
Other versions
KR20010062411A (ko
Inventor
요시또미다까시
오구로다쯔야
하스미료지
기미지마히데끼
야마구찌다까시
이노하라마사히로
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20010062411A publication Critical patent/KR20010062411A/ko
Application granted granted Critical
Publication of KR100429122B1 publication Critical patent/KR100429122B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only

Abstract

현재에는 배선 재료에 Cu(구리)가 사용되면서 그 결과, RF 아날로그 디바이스와 CMOS 논리 디바이스를 조합한 RF-CMOS 디바이스에서는 MIM 캐패시터의 2개의 전극이 큰 확산 계수를 포함하는 Cu로 구성된다. MIM 캐패시터의 캐패시터 절연막에 Cu가 확산되는 것을 방지하기 위하여, 캐패시터 절연막과 2개의 전극 간에는 Cu 확산을 방지하는 기능을 포함하는 확산 방지막이 배치된다. 그 결과, 전극을 구성하는 Cu는 캐패시터 절연막으로 확산되지 못한다.

Description

ＭＩＭ 캐패시터{METAL INSULATOR METAL CAPACITOR}
본 발명은 MIM(Metal-Insulator-Metal) 캐패시터에 관한 것이다.
최근 예를 들면, RF 아날로그 디바이스와 CMOS 논리 디바이스를 하나의 칩 내에 형성하는 것이 검토되고 있다. RF 아날로그 디바이스는 저항, 코일, 캐패시터 등을 포함하며 CMOS 논리 디바이스는 MOS 트랜지스터로 구성된다.
한편, RF 아날로그 디바이스와 CMOS 논리 디바이스를 하나의 칩화하기 위해서는 양 디바이스의 제조 프로세스의 통합을 도모할 필요가 있다. 예를 들면, CMOS 논리 프로세스를 베이스로 하고, 이것에 RF 아날로그 디바이스의 프로세스를 통합하여 신규인 RF-CMOS 프로세스를 개발한다.
프로세스의 통합을 도모하는데 있어서, 처음에 문제가 되는 것은 MIM 캐패시터의 구조 및 프로세스이다. 예를 들면, MOS 트랜지스터의 게이트 길이가 0.1㎛ 이하가 되면 배선 저항의 저감 등을 위해서 배선 재료로서 Cu(구리)를 사용하는 것이 검토되고 있다.
그러나, Cu는 큰 확산 계수를 갖는다. 따라서, Cu를 전극으로 하는 MIM 캐패시터를 형성하는 경우 Cu가 캐패시터 절연막 중에 확산하고 누설 전류가 증대한다는 문제가 있다.
또한, 배선 재료에 Cu를 사용하는 경우, Cu 배선은 가공 정밀도나 평탄화 등의 이유로 인해 소위 다마신 프로세스(Damascene process)에 의해 형성된다. 이 때, MIM 캐패시터의 전극도, 당연히 다마신 프로세스에 의해 형성되기 때문에, 다마신 프로세스에 기인하는 문제, 예를 들면, 디싱(dishing)의 문제나 디싱을 회피하는 경우의 전극 면적의 축소의 문제가 생긴다.
본 발명의 목적은 MIM 캐패시터의 전극이 Cu 등의 큰 확산 계수를 갖는 재료로 구성되는 경우에도 충분히 누설 전류를 방지하는 것 및 다마신 프로세스(CMP 프로세스)를 채용하여도 디싱이나 전극 면적의 축소 등이 생기지 않는 제조 프로세스를 제공하는데 있다.
본 발명의 MIM 캐패시터는 금속 재료로 구성되는 제1 및 제2 전극과, 캐패시터 절연막과, 상기 캐패시터 절연막과 상기 제1 전극 간에 배치되며, 상기 금속 재료의 확산을 방지하는 제1 확산 방지막과, 상기 캐패시터 절연막과 상기 제2 전극 간에 배치되며, 상기 금속 재료의 확산을 방지하는 제2 확산 방지막을 포함하고 있다.
본 발명의 MIM 캐패시터의 제조 방법은, 다마신 프로세스에 의해 금속 재료로 이루어지는 제1 전극을 형성하는 공정과, 상기 제1 전극 상에 상기 금속 재료의 확산을 방지하는 기능을 갖는 제1 절연막을 형성하는 공정과, 상기 제1 절연막의 일부를 제거하고, 이 부분을 캐패시터 영역으로 하는 공정과, 상기 캐패시터 영역 내에 상기 금속 재료의 확산을 방지하는 기능을 갖는 제1 확산 방지막을 형성하는 공정과, 상기 제1 확산 방지막 상에 캐패시터 절연막, 상기 금속 재료의 확산을 방지하는 기능을 갖는 제2 확산 방지막 및 상기 제1 절연막과 동일 기능을 갖는 제2 절연막을 각각 형성하는 공정과, 상기 제1 및 제2 절연막 상에 층간 절연막을 형성하는 공정과, 상기 다마신 프로세스를 이용하여 상기 층간 절연막 및 상기 제1 및 제2 절연막에 상기 제1 전극 및 상기 제2 확산 방지막에 달하는 트렌치를 형성하고, 상기 트렌치 내에 상기 금속 재료를 채우고, 상기 제1 전극에 접속하는 배선 및 상기 제2 확산 방지막에 접속하는 제2 전극을 각각 형성하는 공정을 포함하고 있다.
본 발명의 추가의 목적 및 이점은 다음의 설명에서 제시될 것이며 부분적으로는 다음의 설명에서 명백하거나 또는 본 발명을 실시하여 알 수 있을 것이다. 본 발명의 목적 및 이점은 이후 제시될 수단 및 조합으로부터 알 수 있거나 획득될 수 있다.
도 1은 본 발명의 MIM 캐패시터의 제1예를 나타내는 평면도.
도 2는 도 1의 II-II선에 따른 단면도.
도 3은 도 1 및 도 2의 디바이스의 제조 방법의 일공정을 나타내는 평면도.
도 4는 도 3의 IV-IV선에 따른 단면도.
도 5는 캐패시터의 제1 전극의 레이아웃의 예를 나타내는 평면도.
도 6은 캐패시터의 제1 전극의 레이아웃의 예를 나타내는 평면도.
도 7은 캐패시터의 제1 전극의 레이아웃의 예를 나타내는 평면도.
도 8은 도 1 및 도 2의 디바이스의 제조 방법의 일 공정을 나타내는 평면도.
도 9는 도 8의 IX-IX선에 따른 단면도.
도 10은 도 1 및 도 2의 디바이스의 제조 방법의 일 공정을 나타내는 평면도.
도 11은 도 1 및 도 2의 디바이스의 제조 방법의 일 공정을 나타내는 평면도.
도 12는 도 11의 XII-XII선에 따른 단면도.
도 13은 캐패시터의 제2 전극의 레이아웃의 예를 나타내는 평면도.
도 14는 캐패시터의 제2 전극의 레이아웃의 예를 나타내는 평면도.
도 15는 캐패시터의 제2 전극의 레이아웃의 예를 나타내는 평면도.
도 16은 본 발명의 MIM 캐패시터의 제2예를 나타내는 단면도.
도 17은 도 16의 디바이스의 제조 방법의 일 공정을 나타내는 단면도.
도 18은 도 16의 디바이스의 제조 방법의 일 공정을 나타내는 단면도.
도 19는 도 16의 디바이스의 제조 방법의 일 공정을 나타내는 단면도.
도 20은 도 16의 디바이스의 제조 방법의 일 공정을 나타내는 단면도.
도 21은 본 발명의 MIM 캐패시터의 제3예를 나타내는 단면도.
도 22는 도 21의 디바이스의 제조 방법의 일 공정을 나타내는 단면도.
도 23은 도 21의 디바이스의 제조 방법의 일 공정을 나타내는 단면도.
도 24는 도 21의 디바이스의 제조 방법의 일 공정을 나타내는 단면도.
도 25는 도 21의 디바이스의 제조 방법의 일 공정을 나타내는 단면도.
도 26은 도 21의 디바이스의 제조 방법의 일 공정을 나타내는 단면도.
도 27은 캐패시터의 제2 전극의 레이아웃의 예를 나타내는 평면도.
도 28은 본 발명의 MIM 캐패시터의 제4예를 나타내는 단면도.
도 29는 도 28의 디바이스의 제조 방법의 일 공정을 나타내는 단면도.
도 30은 도 28의 디바이스의 제조 방법의 일 공정을 나타내는 단면도.
도 31은 도 28의 디바이스의 제조 방법의 일 공정을 나타내는 단면도.
도 32는 도 28의 디바이스의 제조 방법의 일 공정을 나타내는 단면도.
도 33은 도 28의 디바이스의 제조 방법의 일 공정을 나타내는 단면도.
도 34는 본 발명의 MIM 캐패시터의 제5예를 나타내는 단면도.
도 35는 도 34의 디바이스의 제조 방법의 일 공정을 나타내는 평면도.
도 36은 도 35의 XXXVI-XXXVI선에 따른 단면도.
도 37은 도 34의 디바이스의 제조 방법의 일공정을 나타내는 단면도.
도 38은 도 34의 디바이스의 제조 방법의 일공정을 나타내는 단면도.
도 39는 도 34의 디바이스의 제조 방법의 일공정을 나타내는 단면도.
도 40은 캐패시터의 제2 전극의 레이아웃의 예를 나타내는 평면도.
도 41은 본 발명의 MIM 캐패시터의 제6예를 나타내는 단면도.
도 42는 본 발명의 MIM 캐패시터의 제7예를 나타내는 평면도.
도 43은 도 42의 XLIII-XLIII선에 따른 단면도.
도 44는 본 발명의 MIM 캐패시터의 제8예를 나타내는 단면도.
도 45는 본 발명의 MIM 캐패시터의 제9예를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판
12, 22A, 22B : 금속 재료(예를 들면, Cu)
13, 17, 19, 21 : 질화 실리콘막
14, 16 : 질화 텅스텐막(확산 방지막)
15 : 캐패시터 절연막
18, 20 : 산화 실리콘막(층간 절연막)
여기 삽입되고 설명의 일부분을 이루는 부수 도면이 본 발명의 양호한 실시예를 예시하며, 상기 설명한 일반적 설명과 다음에 주어질 양호한 실시예의 자세한 설명과 함께 본 발명의 원리를 설명해 줄 것이다.
본 발명의 MIM 캐패시터가 부수 도면을 참조하여 아래에 자세히 설명된다.
도 1은 본 발명의 MIM 캐패시터의 제 1예를 나타내고 있다. 도 2는 도 1의 II-II선에 따른 단면도이다.
반도체 기판(예를 들면, 실리콘 기판 ; 11) 내에는 예를 들면, 격자형 트렌치가 형성된다. 이 트렌치 내에는 저저항으로, 큰 확산 계수를 갖는 금속 재료(12),예를 들면, Cu(구리)가 채워진다. 반도체 기판(11) 내의 트렌치 내에 채워진 금속 재료(12)는 MIM 캐패시터의 제1 전극이 된다.
본 예에서는 MIM 캐패시터의 제1 전극의 레이아웃을 격자형으로 하고 있는데, 이것은 다마신 프로세스(CMP 프로세스)에서 디싱 현상(트렌치 내의 금속 재료가 접시형으로 연마되는 현상)을 방지하기 위함이다. 따라서, 디싱 현상을 방지할 수 있는 구조이면, 트렌치의 형상은 격자형에 한정되지 않고, 예를 들면 사다리형, 빗형 등이라도 된다.
반도체 기판(11) 상에는 MIM 캐패시터의 캐패시터 영역을 제외하고, 질화 실리콘막(SiN ; 13)이 형성된다. MIM 캐패시터의 캐패시터 영역은 질화 실리콘막(13)의 벽으로 둘러싸인 홈으로 되어 있다. 그리고, 캐패시터 영역에는 질화 텅스텐막(WN ; 14)이 형성된다. 질화 텅스텐막(14)은 금속 재료(예를 들면, Cu ; 12)의 확산 방지막으로서 기능함과 함께, 격자형 제1 전극 상에 배치됨으로써 캐패시터 면적을 증가시키는 기능을 갖는다.
질화 텅스텐막(14) 상에는 캐패시터 절연막(예를 들면, Ta2O5; 15)이 형성된다.
캐패시터 절연막(15) 상에는 질화 텅스텐막(WN ; 16)이 형성된다. 질화 텅스텐막(16)은 후술하는 MIM 캐패시터의 제2 전극으로서의 금속 재료(예를 들면, Cu)의 확산 방지막으로서 기능함과 함께, 후술하는 격자형 제2 전극 하에 배치됨으로써 캐패시터 면적을 증가시키는 기능을 갖는다.
질화 텅스텐막(16) 상에는 질화 실리콘막(SiN ; 17)이 형성된다. 질화 실리콘막(17)은 질화 실리콘막(13)과 함께, 에칭 시(즉, 트렌치 형성 시)의 스토퍼로서 기능한다(상세에 대해서는 제조 방법의 설명으로 진술한다).
질화 실리콘막(13, 17) 상에는 산화 실리콘막(SiO2; 18)이 형성되며, 산화 실리콘막(18) 상에는 질화 실리콘막(19)이 형성된다. 질화 실리콘막(19)은 이중 다마신 프로세스에서의 트렌치 형성 시의 스토퍼로서 기능한다. 질화 실리콘막(19) 상에는 산화 실리콘막(SiO2; 20)이 형성되며, 산화 실리콘막(20) 상에는 질화 실리콘막(21)이 형성된다. 질화 실리콘막(21)은 CMP(Chemical Mechanical Polishing) 프로세스에서의 스토퍼로서 기능한다.
산화 실리콘막(20) 내[질화 실리콘막(19)보다도 상측 부분]에는 예를 들면, 격자형 트렌치나 배선·패드부를 위한 트렌치가 형성된다. 또한, 산화 실리콘막(18) 및 질화 실리콘막(13)에는 질화 텅스텐막(16)이나 금속 재료(예를 들면 Cu ; 12)까지 달하는 트렌치[비어홀(via hole)]가 형성된다. 이들 트렌치 내에는 저저항으로, 큰 확산 계수를 갖는 금속 재료(22A, 22B) 예를 들면 Cu(구리)가 채워진다. 트렌치 내에 채워진 금속 재료(22A)는 MIM 캐패시터의 제2 전극이 된다.
본 예에서는 MIM 캐패시터의 제2 전극의 레이아웃을 격자형으로 하고 있는 데, 이것은 다마신 프로세스(CMP 프로세스)에서의 디싱 현상을 방지하기 위한 것이다. 따라서, 디싱 현상을 방지할 수 있는 구조이면 트렌치의 형상은 격자형에 한정되지 않고, 예를 들면 사다리형, 빗형 등이라도 된다.
이상과 같은 디바이스 구조에 따르면, 우선 MIM 캐패시터의 제1 및 제2 전극이 각각 격자형, 사다리형, 빗형 등의 디싱 현상이 발생하기 어려운 형상으로 되어 있다.
또한, MIM 캐패시터의 제1 및 제2 전극이 큰 확산 계수를 갖는 금속 재료(예를 들면, Cu)로 구성되는 경우에 제1 전극에 접촉하는 판형의 확산 방지막[예를 들면, 질화 텅스텐막(14)]과 제2 전극에 접촉하는 판형의 확산 방지막[예를 들면, 질화 텅스텐막(16)]을 설치하고 있다. 이들 확산 방지막은 MIM 캐패시터의 캐패시터 면적을 증가시키는 기능도 갖는다.
그리고, 캐패시터 절연막(예를 들면, Ta2O5; 15)은 2개의 확산 방지막에 끼워지며 큰 확산 계수를 갖는 금속 재료(예를 들면, Cu)에 직접 접촉하지 않는다.
따라서, MIM 캐패시터의 전극을 구성하는 큰 확산 계수를 갖는 금속 재료에 의해 캐패시터 절연막이 오염되지 않고 누설 전류를 저감할 수 있어, 고성능인 MIM 캐패시터를 제공할 수 있다.
다음에, 도 1 및 도 2의 MIM 캐패시터의 제조 방법에 대하여 설명한다.
우선, 도 3 및 도 4에 도시한 바와 같이 다마신 프로세스에 의해 반도체 기판(11) 내에 MIM 캐패시터의 제1 전극을 형성한다.
예를 들면, PEP(Photo Engraving Process) 및 RIE(Reactive Ion Etching)를 이용하여, 반도체 기판(11) 내에 격자형 트렌치를 형성한다. 또한, CVD(Chemical Vapour Deposition)법을 이용하여 격자형 트렌치를 완전히 채우는 금속 재료(예를 들면, Cu ; 12)를 형성한다. 이 후, CMP(Chemical Mechanical Polishing)법을 이용하여 금속 재료(12)를 연마하고, 이 금속 재료(12)를 격자형 트렌치 내에만 잔존시키면 MIM 캐패시터의 제1 전극이 완성된다.
또, 트렌치(제1 전극)의 형상으로서는 격자형 외에, 예를 들면, 도 5에 도시한 바와 같은 사다리형, 도 6 및 도 7에 도시한 바와 같은 빗형 등이라도 된다.
이 후, CVD법을 이용하여 반도체 기판(11) 상에 MIM 캐패시터의 제1 전극을 덮는 질화 실리콘막(확산 방지 절연막 ; 13)을 형성한다.
다음에, 도 8 및 도 9에 도시한 바와 같이, PEP 및 RIE를 이용하여 캐패시터 영역 내에 존재하는 질화 실리콘막(13)을 제거한다. 또한, 스퍼터법을 이용하여 확산 방지막으로서의 질화 텅스텐막(WN ; 14)을 질화 실리콘막(13) 상 및 캐패시터 영역 상에 형성한다. 이 후, CMP법을 이용하여 질화 텅스텐막(14)을 연마하고, 캐패시터 영역에만 질화 텅스텐막(14)을 잔존시킨다.
또, 본 예에서는 확산 방지막(배리어 메탈)으로서, 질화 텅스텐막을 사용하고 있지만, 금속 원자의 확산 방지 기능을 갖는 막이면, 질화 텅스텐막 이외의 막라도 좋다. 확산 방지 기능을 갖는 도전막으로서는 예를 들면 표 1에 도시한 바와 같은 재료가 알려져 있다.
내확산 온도(℃) 막두께(㎚) 결정 구조
Ti 450 220 다결정
TiN 600 50 다결정
TiSiN 600 30 비정질
Ta 500 50 다결정
TaN 700 8 다결정
TaC 600 5 비정질
TaSiN 900 120 비정질
TaCeO2 850 10 다결정
Ir46Ta54 700 30 비정절
W 450 100 다결정
WN 700 120 다결정
W2N 600 8 비정질
W64B20N16 800 100 다결정
W23B49N28 700 100 비정질
W47Si9N44 700 100 비정질
다음에, 도 10에 도시한 바와 같이 스퍼터법을 이용하여 질화 실리콘막(13) 상 및 질화 텅스텐막(14) 상에 캐패시터 절연막(예를 들면, Ta2O5; 15)을 형성한다. 계속하여, 스퍼터법을 이용하여 캐패시터 절연막(15) 상에 확산 방지막(배리어 메탈)으로서의 질화 텅스텐막(16)을 형성한다. 확산 방지막으로서는 질화 텅스텐막 외에, 상기 표 1에 도시한 바와 같은 도전막을 이용할 수 있다.
또한, CVD법을 이용하여 질화 텅스텐막(16) 상에 질화 실리콘막(확산 방지 절연막 ; 17)을 형성한다. 이 후, PEP 및 RIE를 이용하여, 질화 실리콘막(17), 질화 텅스텐막(16) 및 캐패시터 절연막(15)을 순차 에칭한다. 이 에칭은 적어도 캐패시터 영역 내의 질화 텅스텐막(14) 상에 캐패시터 절연막(15), 질화 텅스텐막(16) 및 질화 실리콘막(17)이 잔존하도록 하여 행해진다.
다음에, 도 11 및 도 12에 도시한 바와 같이, CVD법을 이용하여 질화 실리콘막(13, 17) 상에 산화 실리콘막(층간 절연막 ; 18)을 형성한다. 계속하여, CVD법을 이용하여 산화 실리콘막(18) 상에 에칭 스토퍼로서의 질화 실리콘막(19)을 형성한다. 또한, CVD법을 이용하여 질화 실리콘막(19) 상에 산화 실리콘막(배선간 절연막 ; 20)을 형성한다. 계속하여, CVD법을 이용하여 산화 실리콘막(20) 상에 CMP의 스토퍼로서의 질화 실리콘막(21)을 형성한다.
이 후, 이중 다마신 프로세스에 의해 MIM 캐패시터의 제2 전극을 형성한다.
예를 들면, 우선, PEP 및 RIE를 이용하여 질화 실리콘막(21) 및 산화 실리콘막(20)에 배선홈으로서의 트렌치를 형성한다. 산화 실리콘막(20)의 에칭 시, 질화 실리콘막(19)은 RIE의 에칭 스토퍼로서 기능한다. 이 트렌치는 배선·패드부, 캐패시터 전극부를 포함하여 캐패시터 전극부는 예를 들면, 격자형의 레이아웃을 갖는다.
또한, 계속하여 PEP 및 RIE를 이용하여 질화 실리콘막(19) 및 산화 실리콘막(18)에 비어홀(via hole)로서의 트렌치를 형성한다. 산화 실리콘막(18)의 에칭 시, 질화 실리콘막(13, 17)은 RIE의 에칭 스토퍼로서 기능한다.
또한, 캐패시터 전극부에서의 트렌치의 형상은 격자형으로 한정되지 않고, 예를 들면 도 13에 도시한 바와 같이, 사다리형이라도 되며 또한 도 14 및 도 15에 도시한 바와 같이, 빗형이라도 된다.
또한, 트렌치 바닥부의 질화 실리콘막(13, 17)을 에칭하고 금속 재료(12)의 일부 및 질화 텅스텐막(16)의 일부를 노출한다.
이 후, 도금법에 의해 트렌치를 완전히 채우는 금속 재료(예를 들면, Cu ; 22A, 22B)를 형성한다. 또, 금속 재료(22A, 22B)를 형성하기 전에 트렌치 내면에 TaN 등의 배리어 메탈을 형성해 두어도 된다.
그리고, CMP법을 이용하여 금속 재료(22A, 22B)를 연마하고, 금속 재료(22A, 22B)를 트렌치 내에 잔존시킨다. 이 때, 질화 실리콘막(21)은 CMP의 스토퍼로서 기능한다.
이상의 공정에 의해 도 1 및 도 2의 MIM 캐패시터가 완성된다.
이러한 제조 방법에 따르면, 다마신 프로세스(CMP 프로세스)를 채용하고 또한 Cu(구리)와 같은 큰 확산 계수를 갖는 금속 재료를 배선 재료로서 이용하는 경우에, 첫째, 금속 재료(캐패시터 전극)의 형상을, 예를 들면, 격자형으로 함으로써 디싱 현상을 방지할 수 있다. 또한, 둘째, 캐패시터 절연막을 확산 방지막에 의해 직접 끼움으로써, 제조 공정 중에 금속 원자가 캐패시터 절연막으로 확산하는 것을 방지할 수 있다. 셋째, 확산 방지막을 캐패시터 전극으로서 기능시킴으로써 디싱 현상의 방지를 위해서 금속 재료를 격자형으로 해도 캐패시터 면적이 작아지지 않는다(배선 룰에 상관없이 캐패시터 용량을 크게 할 수 있다). 넷째, 캐패시터의 패터닝 시에 금속 재료(예를 들면, Cu)가 노출되지 않으므로, 금속 원자에 의한 오염을 없앨 수 있다. 다섯째, 캐패시터 구조가 평탄하여 고신뢰성, 고성능을 달성할 수 있다.
도 16은 본 발명의 MIM 캐패시터의 제2예를 나타내고 있다.
본 예의 디바이스 구조는 도 1 및 도 2의 예와 비교하면, 도 1 및 도 2의 질화 실리콘막(13)을 생략한 점에 특징을 갖는다. 즉, 본 예에서는 질화실리콘막(17)은 질화 텅스텐막(16) 상 외에, 반도체 기판(11) 상 및 금속 재료(12) 상에도 형성된다.
이하, 구체적인 구조에 대하여 설명한다.
반도체 기판(예를 들면, 실리콘 기판 ; 11) 내에는 예를 들면, 격자형의 트렌치가 형성된다. 이 트렌치 내에는 저저항으로, 큰 확산 계수를 갖는 금속 재료(12) 예를 들면, Cu(구리)가 채워진다. 반도체 기판(11) 내의 트렌치 내에 채워진 금속 재료(12)는 MIM 캐패시터의 제1 전극이 된다.
또, MIM 캐패시터의 제1 전극의 형상은 격자형, 사다리형, 빗형 등으로 설정된다.
MIM 캐패시터의 캐패시터 영역에는 질화 텅스텐막(WN ; 14)이 형성된다. 질화 텅스텐막(14)은 금속 재료(예를 들면, Cu ; 12)의 확산 방지막으로서 기능함과 함께, 격자형 제1 전극 상에 배치됨으로써 캐패시터 면적을 증가시키는 기능을 갖는다. 질화 텅스텐막(14) 상에는 캐패시터 절연막(예를 들면, Ta2O5; 15)이 형성된다.
캐패시터 절연막(15) 상에는 질화 텅스텐막(WN ; 16)이 형성된다. 질화 텅스텐막(16)은 후술하는 MIM 캐패시터의 제2 전극으로서의 금속 재료(예를 들면, Cu)의 확산 방지막으로서 기능함과 함께, 후술하는 격자형 제2 전극 하에 배치됨으로써 캐패시터 면적을 증가시키는 기능을 갖는다.
반도체 기판(11) 상, 금속 재료(12) 상 및 질화 텅스텐막(16) 상에는 질화 실리콘막(SiN ; 17)이 형성된다. 질화 실리콘막(17)은 에칭 시(즉, 트렌치 형성 시)의 스토퍼로서 기능한다(상세에 대해서는 제조 방법의 설명에서 진술한다).
질화 실리콘막(17) 상에는 산화 실리콘막(SiO2; 18)이 형성되며, 산화 실리콘막(18) 상에는 질화 실리콘막(19)이 형성된다. 질화 실리콘막(19)은 이중 다마신 프로세스에서의 트렌치 형성 시의 스토퍼로서 기능한다. 질화 실리콘막(19) 상에는 산화 실리콘막(SiO2; 20)이 형성되며 산화 실리콘막(20) 상에는 질화 실리콘막(21)이 형성된다. 질화 실리콘막(21)은 CMP 프로세스에서의 스토퍼로서 기능한다.
산화 실리콘막(20) 내[질화 실리콘막(19)보다도 상측 부분]에는 예를 들면, 격자형 트렌치나 배선·패드부를 위한 트렌치가 형성된다. 또한, 산화 실리콘막(18) 및 질화 실리콘막(17)에는 질화 텅스텐막(16)이나 금속 재료(예를 들면 Cu ; 12)까지 달하는 비어홀(via hole)로서의 트렌치가 형성된다. 이들 트렌치 내에는 저저항으로 큰 확산 계수를 갖는 금속 재료(22A, 22B), 예를 들면, Cu(구리)가 채워진다. 트렌치 내에 채워진 금속 재료(22A)는 MIM 캐패시터의 제2 전극이 된다.
또한, MIM 캐패시터의 제2 전극의 형상은 격자형, 사다리형, 빗형 등으로 설정된다.
이상과 같은 디바이스 구조에 따르면 우선 MIM 캐패시터의 제1 및 제2 전극이 각각 격자형, 사다리형, 빗형 등의 디싱 현상이 발생하기 어려운 형상으로 되어있다.
또한, MIM 캐패시터의 제1 및 제2 전극이 큰 확산 계수를 갖는 금속 재료(예를 들면, Cu)로 구성되는 경우에, 제1 전극에 접촉하는 판형의 확산 방지막[예를 들면, 질화 텅스텐막(14)]과 제2 전극에 접촉하는 판형의 확산 방지막[예를 들면, 질화 텅스텐막(16)]을 설치하고 있다. 이들 확산 방지막은 MIM 캐패시터의 캐패시터 면적을 증가시키는 기능도 갖는다.
그리고, 캐패시터 절연막(예를 들면, Ta2O5; 15)은 2개의 확산 방지막에 끼워서 큰 확산 계수를 갖는 금속 재료(예를 들면, Cu)에 직접 접촉하지 않는다.
따라서, MIM 캐패시터의 전극을 구성하는 큰 확산 계수를 갖는 금속 재료에 의해, 캐패시터 절연막이 오염되지 않고, 누설 전류를 저감할 수 있어 고성능인 MIM 캐패시터를 제공할 수 있다.
또한, 본 예에서는 산화 실리콘막(18)에 트렌치(비어 홀)를 형성할 때의 에칭 스토퍼로서, 질화 실리콘막(17)만을 이용하여, 도 1 및 도 2의 디바이스에 도시된 바와 같은 질화 실리콘막(13)을 생략하고 있다. 이 때문에, 본 예에서는 도 1 및 도 2의 예에 비하여, ① 질화 실리콘막(13)을 가공하는 공정 및 ② 질화 텅스텐막(14)을 질화 실리콘막(13)의 홈에 매립하는 공정(CMP)을 생략할 수 있어 PEP수의 삭감, 비용의 저하 등을 도모할 수 있다.
다음에, 도 16의 MIM 캐패시터의 제조 방법에 대하여 설명한다.
우선, 도 17에 도시한 바와 같이 다마신 프로세스에 의해 반도체 기판(11) 내에 MIM 캐패시터의 제1 전극을 형성한다.
예를 들면, PEP 및 RIE를 이용하여 반도체 기판(11) 내에 격자형 트렌치를 형성한다. 또한, CVD법을 이용하여 격자형의 트렌치를 완전히 채우는 금속 재료(예를 들면, Cu ; 12)를 형성한다. 이 후, CMP법을 이용하여 금속 재료(12)를 연마하고, 이 금속 재료(12)을 격자형 트렌치 내에만 잔존시키면 MIM 캐패시터의 제1 전극이 완성된다.
또, 트렌치(제1 전극)의 형상으로서는 도 3에 도시한 바와 같은 격자형 외에, 예를 들면, 사다리형(도 5), 빗형(도 6 및 도 7) 등이어도 된다.
또한, 스퍼터법을 이용하여, 확산 방지막으로서의 질화 텅스텐막(WN ; 14)을 반도체 기판(11) 상 및 금속 재료(12) 상에 형성한다. 또, 본 예에서는 확산 방지막(배리어 메탈)으로서 질화 텅스텐막을 사용하고 있지만, 금속 원자의 확산 방지 기능을 갖는 막이면, 질화 텅스텐막 이외의 막이라도 된다(표 1 참조).
또한, 스퍼터법을 이용하여 질화 텅스텐막(14) 상에 캐패시터 절연막(예를 들면, Ta2O5; 15)을 형성한다. 계속하여, 스퍼터법을 이용하여 캐패시터 절연막(15) 상에 확산 방지막(배리어 메탈)으로서의 질화 텅스텐막(16)을 형성한다.
다음에, 도 18에 도시한 바와 같이 PEP 및 RIE를 이용하여 질화 텅스텐막(16), 캐패시터 절연막(15) 및 질화 텅스텐막(14)을 순차 에칭한다. 그리고, 캐패시터 영역에만 질화 텅스텐막(14), 캐패시터 절연막(15) 및 질화텅스텐막(16)을 잔존시킨다.
다음에, 도 19에 도시한 바와 같이, CVD법을 이용하여, 반도체 기판(11)상, 금속 재료(12) 상 및 질화 텅스텐막(16) 상에, 질화 실리콘막(확산 방지 절연막 ; 17)을 형성한다. 질화 실리콘막(17)은 후술하는 비어홀로서의 트렌치 형성 시의 스토퍼로서 기능한다.
다음에, 도 20에 도시한 바와 같이, CVD법을 이용하여, 질화 실리콘막(17) 상에 산화 실리콘막(층간 절연막 ; 18)을 형성한다. 계속하여, CVD법을 이용하여, 산화 실리콘막(18) 상에 에칭 스토퍼로서의 질화 실리콘막(19)을 형성한다. 또한, CVD법을 이용하여 질화 실리콘막(19) 상에 산화 실리콘막(배선간 절연막 ; 20)을 형성한다. 계속하여, CVD법을 이용하여 산화 실리콘막(20) 상에 CMP의 스토퍼로서의 질화 실리콘막(21)을 형성한다.
이 후, 이중 다마신 프로세스에 의해 MIM 캐패시터의 제2 전극을 형성한다.
예를 들면, 우선, PEP 및 RIE를 이용하여 질화 실리콘막(21) 및 산화 실리콘막(20)에 배선홈으로서의 트렌치를 형성한다. 산화 실리콘막(20)의 에칭 시, 질화 실리콘막(19)은 RIE의 에칭 스토퍼로서 기능한다. 이 트렌치는 배선·패드부, 캐패시터 전극부를 포함하고 캐패시터 전극부는 예를 들면, 격자형의 레이아웃을 갖는다.
또한, 계속하여 PEP 및 RIE를 이용하여 질화 실리콘막(19) 및 산화 실리콘막(18)에 비어홀(via hole)로서의 트렌치를 형성한다. 산화 실리콘막(18)의 에칭 시, 질화 실리콘막(17)은 RIE의 에칭 스토퍼로서 기능한다.
또, 캐패시터 전극부에서의 트렌치의 형상은 격자형에 한정되지 않고 예를 들면, 도 13에 도시한 바와 같이 사다리형이라도 되며 또한 도 14 및 도 15에 도시한 바와 같이 빗형라도 된다.
또한, 트렌치 바닥부의 질화 실리콘막(17)을 에칭하고 금속 재료(12)의 일부 및 질화 텅스텐막(16)의 일부를 노출한다.
이 후, 도금법에 의해 트렌치를 완전히 채우는 금속 재료(예를 들면, Cu ; 22A, 22B)를 형성한다. 또, 금속 재료(22A, 22B)를 형성하기 전에 트렌치 내면에 TaN 등의 배리어 메탈을 형성해 두어도 된다.
그리고, CMP법을 이용하여 금속 재료(22A, 22B)를 연마하고, 금속 재료(22A, 22B)를 트렌치 내에만 잔존시킨다. 이 때, 질화 실리콘막(21)은 CMP의 스토퍼로서 기능한다.
이상의 공정에 의해 도 16의 MIM 캐패시터가 완성된다.
이러한 제조 방법에 따르면, 다마신 프로세스(CMP 프로세스)를 채용하고 또한 Cu(구리)와 같은 큰 확산 계수를 갖는 금속 재료를 배선 재료로서 이용하는 경우에, 제1에, 금속 재료(캐패시터 전극)의 형상을 예를 들면, 격자형으로 하는 것으로, 디싱 현상을 방지할 수 있다. 또한, 제2에, 캐패시터 절연막을 직접 끼우는 확산 방지막을 설치함으로써, 제조 공정 중에 금속 원자가 캐패시터 절연막에 확산하는 것을 방지할 수 있다. 제3에, 확산 방지막을 캐패시터 전극으로서 기능시킴으로써 디싱 현상의 방지를 위해서 금속 재료를 격자형으로 해도 캐패시터 면적이 작아지지 않는다(배선 룰에 상관없이, 캐패시터 용량을 크게 할 수 있다). 제4에, 비어홀로서의 트렌치를 형성할 때의 스토퍼로서 하나의 질화 실리콘막만을 사용하고 있기 때문에, 공정수(PEP수)가 감소하여 비용 저감에 공헌할 수 있다.
도 21은 본 발명의 MIM 캐패시터의 제3예를 나타내고 있다.
본 예의 디바이스 구조는 도 1 및 도 2의 예와 비교하면, 확산 방지막으로서의 질화 텅스텐막(14)의 레이아웃에 특징이 있다. 즉, 본 예에서는 확산 방지막으로서의 질화 텅스텐막(14)의 에칭을 질화 실리콘막(17), 질화 텅스텐막(16) 및 캐패시터 절연막(15)의 에칭에 계속하여 행하고 있다. 또한, 본 예의 디바이스 구조에서는 질화 텅스텐막(14, 16) 및 캐패시터 절연막(15)의 단부가 질화 실리콘막(13)에 오버랩하는 것과 같은 레이아웃을 가지고 있다.
따라서, 본 예에서는 도 1 및 도 2의 예에 도시하는 질화 실리콘막(13)의 홈내에 질화 텅스텐막(14)을 채우는 공정(CMP)이 불필요해진다.
이하, 구체적인 디바이스 구조에 대하여 설명한다.
반도체 기판(예를 들면, 실리콘 기판 ; 11) 내에는 예를 들면, 격자형의 트렌치가 형성된다. 이 트렌치 내에는 저저항으로 큰 확산 계수를 갖는 금속 재료(12), 예를 들면, Cu(구리)가 채워진다. 반도체 기판(11) 내의 트렌치 내에 채워진 금속 재료(12)는 MIM 캐패시터의 제1 전극이 된다.
MIM 캐패시터의 제1 전극의 형상으로서는 예를 들면, 격자형, 사다리형, 빗형 등으로 설정된다.
반도체 기판(11) 상에는 MIM 캐패시터의 캐패시터 영역을 제외하고, 질화 실리콘막(SiN ; 13)이 형성된다. MIM 캐패시터의 캐패시터 영역은 질화실리콘막(13)의 벽으로 둘러싸인 홈으로 되어 있다. 캐패시터 영역에는 질화 텅스텐막(WN ; 14)이 형성된다. 질화 텅스텐막(14)의 단부는 질화 실리콘막(13)에 오버랩하고 있다.
질화 텅스텐막(14)은 금속 재료(예를 들면, Cu ; 12)의 확산 방지막으로서 기능함과 함께, 격자형의 제1 전극 상에 배치됨으로써 캐패시터 면적을 증가시키는 기능을 갖는다. 질화 텅스텐막(14) 상에는 캐패시터 절연막(예를 들면, Ta2O5; 15)이 형성된다.
캐패시터 절연막(15) 상에는 질화 텅스텐막(WN ; 16)이 형성된다. 질화 텅스텐막(16)은 후술하는 MIM 캐패시터의 제2 전극으로서의 금속 재료(예를 들면, Cu)의 확산 방지막으로서 기능함과 함께, 후술하는 격자형의 제2 전극 하에 배치됨으로써 캐패시터 면적을 증가시키는 기능을 갖는다.
질화 텅스텐막(16) 상에는 질화 실리콘막(SiN ; 17)이 형성된다. 질화 실리콘막(17)은 질화 실리콘막(13)과 함께, 에칭 시(즉, 트렌치 형성 시)의 스토퍼로서 기능한다(상세에 대해서는 제조 방법의 설명으로 진술한다).
질화 실리콘막(13, 17) 상에는 산화 실리콘막(SiO2; 18)이 형성되며, 산화 실리콘막(18) 상에는 질화 실리콘막(19)이 형성된다. 질화 실리콘막(19)은 이중 다마신 프로세스에서의 트렌치 형성 시의 스토퍼로서 기능한다. 질화 실리콘막(19) 상에는 산화 실리콘막(SiO2; 20)이 형성되며, 산화 실리콘막(20) 상에는 질화 실리콘막(21)이 형성된다. 질화 실리콘막(21)은 CMP(Chemical Mechanical Polishing) 프로세스에서의 스토퍼로서 기능한다.
산화 실리콘막(20) 내[질화 실리콘막(19)보다도 상측 부분]에는 예를 들면, 격자형 트렌치나 배선·패드부를 위한 트렌치 등이 형성된다. 또한, 산화 실리콘막(18) 및 질화 실리콘막(13)에는 질화 텅스텐막(16)이나 금속 재료(예를 들면 Cu ; 12)까지 달하는 비어홀로서의 트렌치가 형성된다. 이들 트렌치 내에는 저저항으로, 큰 확산 계수를 갖는 금속 재료(22A, 22B), 예를 들면, Cu(구리)가 채워진다. 트렌치 내에 채워진 금속 재료(22A)는 MIM 캐패시터의 제2 전극이 된다.
MIM 캐패시터의 제2 전극의 형상으로서는 예를 들면, 도 27에 도시한 바와 같은 형상으로 할 수 있다. 단지, MIM 캐패시터의 제2 전극에 대해서는 다마신 프로세스(CMP 프로세스)에서의 디싱 현상을 방지할 수 있으면, 어떠한 형상이라도 된다.
이상과 같은 구조에 따르면, 우선 MIM 캐패시터의 제1 및 제2 전극이 각각 격자형, 사다리형, 빗형 등의 디싱 현상이 발생하기 어려운 형상으로 되어 있다.
또한, MIM 캐패시터의 제1 및 제2 전극이 큰 확산 계수를 갖는 금속 재료(예를 들면, Cu)로 구성되는 경우에, 제1 전극에 접촉하는 판형의 확산 방지막[예를 들면, 질화 텅스텐막(14)]과 제2 전극에 접촉하는 판형의 확산 방지막[예를 들면, 질화 텅스텐막(16)]을 설치하고 있다. 이들 확산 방지막은 MIM 캐패시터의 캐패시터 면적을 증가시키는 기능도 갖는다.
그리고, 캐패시터 절연막(예를 들면, Ta2O5; 15)은 2개의 확산 방지막에 끼워지며, 큰 확산 계수를 갖는 금속 재료(예를 들면, Cu)에 직접 접촉하지 않는다.
따라서, MIM 캐패시터의 전극을 구성하는 큰 확산 계수를 갖는 금속 재료에 의해, 캐패시터 절연막이 오염되지 않고 누설 전류를 저감할 수 있어 고성능인 MIM 캐패시터를 제공할 수 있다.
다음에, 도 21의 MIM 캐패시터의 제조 방법에 대하여 설명한다.
우선, 도 22에 도시한 바와 같이 다마신 프로세스에 의해 반도체 기판(11) 내에 MIM 캐패시터의 제1 전극을 형성한다.
예를 들면, PEP(Photo Engraving Process) 및 RIE(Reactive Ion Etching)를 이용하여, 반도체 기판(11) 내에 격자형 트렌치를 형성한다. 또한, CVD법을 이용하여, 격자형 트렌치를 완전히 채우는 금속 재료(예를 들면, Cu ; 12)를 형성한다. 이 후, CMP법을 이용하여 금속 재료(12)을 연마하고, 이 금속 재료(12)를 격자형 트렌치 내에만 잔존시키면, MIM 캐패시터의 제1 전극이 완성된다.
또, 트렌치(제1 전극)의 형상은 격자형(도 3), 사다리형(도 5), 빗형(도 6 및 도 7) 등으로 설정된다.
이 후, CVD법을 이용하여 반도체 기판(11) 상에 MIM 캐패시터의 제1 전극을 덮는 질화 실리콘막(확산 방지 절연막 ; 13)을 형성한다.
다음에, 도 23에 도시한 바와 같이 PEP 및 RIE를 이용하여 캐패시터 영역 내에 존재하는 질화 실리콘막(13)을 제거한다.
다음에, 도 24에 도시한 바와 같이 스퍼터법을 이용하여 확산 방지막(배리어 메탈)으로서의 질화 텅스텐막(WN ; 14)을 질화 실리콘막(13) 상 및 캐패시터 영역상에 형성한다. 또한, 스퍼터법을 이용하여 질화 텅스텐막(14) 상에 캐패시터 절연막(예를 들면, Ta2O5; 15)을 형성한다. 계속하여, 스퍼터법을 이용하여 캐패시터 절연막(15) 상에 확산 방지막(배리어 메탈)으로서의 질화 텅스텐막(16)을 형성한다.
또한, CVD법을 이용하여 질화 텅스텐막(16) 상에 질화 실리콘막(17)을 형성한다. 이 후, PEP 및 RIE를 이용하여 질화 실리콘막(17), 질화 텅스텐막(16), 캐패시터 절연막(15) 및 질화 텅스텐막(14)을 순차 에칭한다. 이 에칭은 적어도 캐패시터 영역에 질화 텅스텐막(14), 캐패시터 절연막(15), 질화 텅스텐막(16) 및 질화 실리콘막(17)이 잔존하도록 행해진다.
다음에, 도 26에 도시한 바와 같이, CVD법을 이용하여, 질화 실리콘막(13, 17) 상에 산화 실리콘막(층간 절연막 ; 18)을 형성한다. 계속하여, CVD법을 이용하여 산화 실리콘막(18) 상에 에칭 스토퍼로서의 질화 실리콘막(19)을 형성한다. 또한, CVD법을 이용하여 질화 실리콘막(19) 상에 산화 실리콘막(배선간 절연막 ; 20)을 형성한다. 계속하여, CVD법을 이용하여 산화 실리콘막(20) 상에 CMP의 스토퍼로서의 질화 실리콘막(21)을 형성한다.
이 후, 이중 다마신 프로세스에 의해 MIM 캐패시터의 제2 전극을 형성한다.
예를 들면, 우선 PEP 및 RIE를 이용하여 질화 실리콘막(21) 및 산화 실리콘막(20)에 배선홈으로서의 트렌치를 형성한다. 산화 실리콘막(20)의 에칭 시, 질화 실리콘막(19)은 RIE의 에칭 스토퍼로서 기능한다. 이 트렌치는 배선·패드부, 캐패시터 전극부를 포함하고 캐패시터 전극부는 예를 들면, 격자형 레이아웃을 갖는다.
또한, 계속하여 PEP 및 RIE를 이용하여 질화 실리콘막(19) 및 산화 실리콘막(18)에 비어홀(via hole)로서의 트렌치를 형성한다. 산화 실리콘막(18)의 에칭 시, 질화 실리콘막(13, 17)은 RIE의 에칭 스토퍼로서 기능한다.
또, 캐패시터 전극부에서의 트렌치의 형상은 격자형으로 한정되지 않고 예를 들면, 도 13에 도시한 바와 같이, 사다리형이라도 되며 또한 도 14 및 도 15에 도시한 바와 같이 빗형이라도 된다.
또한, 트렌치 바닥부의 질화 실리콘막(13, 17)을 에칭하고 금속 재료(12)의 일부 및 질화 텅스텐막(16)의 일부를 노출한다.
이 후, 도금법에 의해, 트렌치를 완전히 채우는 금속 재료(예를 들면, Cu ; 22A, 22B)를 형성한다. 또, 금속 재료(22A, 22B)를 형성하기 전에 트렌치 내면에 TaN 등의 배리어 메탈을 형성해 두어도 된다.
그리고, CMP법을 이용하여 금속 재료(22A, 22B)를 연마하고, 금속 재료(22A, 22B)를 트렌치 내에 잔존시킨다. 이 때, 질화 실리콘막(21)은 CMP의 스토퍼로서 기능한다.
이상의 공정에 의해 도 1 및 도 2의 MIM 캐패시터가 완성된다.
이러한 제조 방법에 따르면, 다마신 프로세스(CMP 프로세스)를 채용하고 또한 Cu(구리)와 같은 큰 확산 계수를 갖는 금속 재료를 배선 재료로서 이용하는 경우에, 제1에, 금속 재료(캐패시터 전극)의 형상을 예를 들면 격자형으로 하는 것으로 디싱 현상을 방지할 수 있다. 또한, 제2에, 캐패시터 절연막을 직접 끼우는 확산 방지막을 설치함으로써, 제조 공정 중에 금속 원자가 캐패시터 절연막으로 확산하는 것을 방지할 수 있다. 제3에, 확산 방지막을 캐패시터 전극으로서 기능시킴으로써 디싱 현상의 방지를 위해서 금속 재료를 격자형으로 해도 캐패시터 면적이 작아지지 않는다(배선 룰에 상관없이, 캐패시터 용량을 크게 할 수 있다). 제4에, 질화 텅스텐막(14)을 질화 실리콘막(17), 질화 텅스텐막(16) 및 캐패시터 절연막(15)과 함께, RIE에 의해 가공하고 있기 때문에 제조 공정이 간략화된다. 제5에, 캐패시터의 패터닝 시에 금속 재료(예를 들면, Cu)이 노출하지 않으므로, 금속 원자에 의한 오염을 없앨 수 있다.
도 28은 본 발명의 MIM 캐패시터의 제4예를 나타내고 있다.
본 예의 디바이스 구조는 도 21의 예와 비교하면, 질화 텅스텐막(14), 캐패시터 절연막(15), 질화 텅스텐막(16) 및 질화 실리콘막(17)이 각각 질화 실리콘막(13)의 홈 내에 들어 있는 점에 있다.
이하, 구체적인 디바이스 구조에 대하여 설명한다.
반도체 기판(예를 들면, 실리콘 기판 ; 11) 내에는 예를 들면 격자형 트렌치가 형성된다. 이 트렌치 내에는 저저항으로 큰 확산 계수를 갖는 금속 재료(12), 예를 들면, Cu(구리)가 채워진다. 반도체 기판(11) 내의 트렌치 내에 채워진 금속 재료(12)는 MIM 캐패시터의 제1 전극이 된다.
MIM 캐패시터의 제1 전극의 형상으로서는 예를 들면, 격자형, 사다리형, 빗형 등으로 설정된다.
반도체 기판(11) 상에는 MIM 캐패시터의 캐패시터 영역을 제외하고, 질화 실리콘막(SiN ; 13)이 형성된다. 이 캐패시터 영역은 질화 실리콘막(13)의 벽으로 둘러싸인 홈으로 되어 있다. 캐패시터 영역에는 질화 텅스텐막(WN ; 14)이 형성된다. 질화 텅스텐막(14)은 캐패시터 영역 내에 완전히 들어 있다.
질화 텅스텐막(14)은 금속 재료(예를 들면, Cu ; 12)의 확산 방지막으로서 기능함과 함께, 격자형의 제1 전극 상에 배치됨으로써 캐패시터 면적을 증가시키는 기능을 갖는다. 질화 텅스텐막(14) 상에는 캐패시터 절연막(예를 들면, Ta2O5; 15)이 형성된다.
캐패시터 절연막(15) 상에는 질화 텅스텐막(WN ; 16)이 형성된다. 질화 텅스텐막(16)은 후술하는 MIM 캐패시터의 제2 전극으로서의 금속 재료(예를 들면, Cu)의 확산 방지막으로서 기능함과 함께, 후술하는 격자형 제2 전극 하에 배치됨으로써 캐패시터 면적을 증가시키는 기능을 갖는다.
질화 텅스텐막(16) 상에는 질화 실리콘막(SiN ; 17)이 형성된다. 질화 실리콘막(17)은 질화 실리콘막(13)과 함께, 에칭 시(즉, 트렌치 형성 시)의 스토퍼로서 기능한다(상세에 대해서는 제조 방법의 설명으로 진술한다).
또, 질화 텅스텐막(14, 16) 및 캐패시터 절연막(15)은 동일 패턴을 가지고 있다.
질화 실리콘막(13, 17) 상에는 산화 실리콘막(SiO2; 18)이 형성되며, 산화 실리콘막(18) 상에는 질화 실리콘막(19)이 형성된다. 질화 실리콘막(19)은 이중 다마신 프로세스에서의 트렌치 형성 시의 스토퍼로서 기능한다. 질화 실리콘막(19) 상에는 산화 실리콘막(SiO2; 20)이 형성되며, 산화 실리콘막(20) 상에는 질화 실리콘막(21)이 형성된다. 질화 실리콘막(21)은 CMP(Chemical Mechanical Polishing) 프로세스에서의 스토퍼로서 기능한다.
산화 실리콘막(20) 내[질화 실리콘막(19)보다도 상측 부분]에는 예를 들면 격자형 트렌치나 배선·패드부를 위한 트렌치가 형성된다. 또한, 산화 실리콘막(18) 및 질화 실리콘막(13)에는 질화 텅스텐막(16)이나 금속 재료(예를 들면 Cu ; 12)까지 달하는 비어홀로서의 트렌치가 형성된다. 이들 트렌치 내에는 저저항으로 큰 확산 계수를 갖는 금속 재료(22A, 22B), 예를 들면, Cu(구리)가 채워진다. 트렌치 내에 채워진 금속 재료(22A)는 MIM 캐패시터의 제2 전극이 된다.
이상과 같은 구조에 따르면, 우선 MIM 캐패시터의 제1 및 제2 전극이 각각 격자형, 사다리형, 빗형 등의 디싱 현상이 발생하기 어려운 형상으로 되어 있다.
또한, MIM 캐패시터의 제1 및 제2 전극이 큰 확산 계수를 갖는 금속 재료(예를 들면, Cu)로 구성되는 경우에, 제1 전극에 접촉하는 판형의 확산 방지막[예를 들면, 질화 텅스텐막(14)]과 제2 전극에 접촉하는 판형의 확산 방지막[예를 들면, 질화 텅스텐막(16)]을 설치하고 있다. 이들 확산 방지막은 MIM 캐패시터의 캐패시터 면적을 증가시키는 기능도 갖는다.
그리고, 캐패시터 절연막(예를 들면, Ta2O5; 15)은 2개의 확산 방지막에 끼워지며, 큰 확산 계수를 갖는 금속 재료(예를 들면, Cu)에 직접 접촉하지 않는다.
따라서, MIM 캐패시터의 전극을 구성하는 큰 확산 계수를 갖는 금속 재료에 의해, 캐패시터 절연막이 오염되지 않고 누설 전류를 저감할 수 있어 고성능의 MIM 캐패시터를 제공할 수 있다.
다음에, 도 28의 MIM 캐패시터의 제조 방법에 대하여 설명한다.
우선, 도 29에 도시한 바와 같이 다마신 프로세스에 의해 반도체 기판(11) 내에 MIM 캐패시터의 제1 전극을 형성한다.
예를 들면, PEP(Photo Engraving Process) 및 RIE(Reactive Ion Etching)를 이용하여, 반도체 기판(11) 내에 격자형 트렌치를 형성한다. 또한, CVD법을 이용하여 격자형 트렌치를 완전히 채우는 금속 재료(예를 들면, Cu ; 12)를 형성한다. 이 후, CMP법을 이용하여 금속 재료(12)를 연마하고, 이 금속 재료(12)를 격자형 트렌치 내에만 잔존시키면 MIM 캐패시터의 제1 전극이 완성된다.
또, 트렌치(제1 전극)의 형상은 격자형(도 3), 사다리형(도 5), 빗형(도 6 및 도 7)등으로 설정된다.
이 후, CVD법을 이용하여 반도체 기판(11) 상에 MIM 캐패시터의 제1 전극을 덮는 질화 실리콘막(확산 방지 절연막 ; 13)을 형성한다.
다음에, 도 30에 도시한 바와 같이, PEP 및 RIE를 이용하여, 캐패시터 영역 내에 존재하는 질화 실리콘막(13)을 제거한다.
다음에, 도 31에 도시한 바와 같이, 스퍼터법을 이용하여 확산 방지막(배리어 메탈)으로서의 질화 텅스텐막(WN ; 14)을 질화 실리콘막(13) 상 및 캐패시터 영역 상에 형성한다. 또한, 스퍼터법을 이용하여 질화 텅스텐막(14) 상에 캐패시터절연막(예를 들면, Ta2O5; 15)을 형성한다. 계속하여, 스퍼터법을 이용하여 캐패시터 절연막(15) 상에 확산 방지막(배리어 메탈)으로서의 질화 텅스텐막(16)을 형성한다. 또한, CVD법을 이용하여 질화 텅스텐막(16) 상에 질화 실리콘막(확산 방지 절연막 ; 17)을 형성한다.
다음에, 도 32에 도시한 바와 같이, PEP 및 RIE를 이용하여 질화 실리콘막(17), 질화 텅스텐막(16), 캐패시터 절연막(15) 및 질화 텅스텐막(14)을 순차 에칭한다. 이 에칭은 캐패시터 영역 내에 질화 텅스텐막(14), 캐패시터 절연막(15), 질화 텅스텐막(16) 및 질화 실리콘막(17)이 잔존하도록 행해진다.
본 예에서는 질화 텅스텐막(14), 캐패시터 절연막(15), 질화 텅스텐막(16) 및 질화 실리콘막(17)은 캐패시터 영역 내 즉 질화 실리콘막(13)의 홈 내에 완전히 들어 있다.
다음에, 도 33에 도시한 바와 같이 CVD법을 이용하여, 질화 실리콘막(13, 17) 상에 산화 실리콘막(층간 절연막 ; 18)을 형성한다. 계속하여, CVD법을 이용하여, 산화 실리콘막(18) 상에 에칭 스토퍼로서의 질화 실리콘막(19)을 형성한다. 또한, CVD법을 이용하여, 질화 실리콘막(19) 상에 산화 실리콘막(배선간 절연막 ; 20)을 형성한다. 계속하여, CVD법을 이용하여 산화 실리콘막(20) 상에 CMP의 스토퍼로서의 질화 실리콘막(21)을 형성한다.
이 후, 이중 다마신 프로세스에 의해 MIM 캐패시터의 제2 전극을 형성한다.
예를 들면, 우선 PEP 및 RIE를 이용하여 질화 실리콘막(21) 및 산화 실리콘막(20)에 배선홈으로서의 트렌치를 형성한다. 산화 실리콘막(20)의 에칭 시, 질화 실리콘막(19)은 RIE의 에칭 스토퍼로서 기능한다. 이 트렌치는 배선·패드부, 캐패시터 전극부를 포함하고, 캐패시터 전극부는 예를 들면 격자형의 레이아웃을 갖는다.
또한, 계속하여 PEP 및 RIE를 이용하여 질화 실리콘막(19) 및 산화 실리콘막(18)에 비어홀(via hole)로서의 트렌치를 형성한다. 산화 실리콘막(18)의 에칭 시, 질화 실리콘막(13, 17)은 RIE의 에칭 스토퍼로서 기능한다.
또, 캐패시터 전극부에서의 트렌치의 형상은 격자형으로 한정되지 않고, 예를 들면, 도 13에 도시한 바와 같이, 사다리형이라도 좋고 또한 도 14 및 도 15에 도시한 바와 같이 빗형이라도 좋다.
또한, 트렌치 바닥부의 질화 실리콘막(13, 17)을 에칭하고 금속 재료(12)의 일부 및 질화 텅스텐막(16)의 일부를 노출한다.
이 후, 도금법에 의해 트렌치를 완전히 채우는 금속 재료(예를 들면, Cu ; 22A, 22B)를 형성한다. 또, 금속 재료(22A, 22B)를 형성하기 전에 트렌치 내면에 TaN 등의 배리어 메탈을 형성해 두어도 된다.
그리고, CMP법을 이용하여 금속 재료(22A, 22B)를 연마하고, 금속 재료(22A, 22B)를 트렌치 내에 잔존시킨다. 이 때, 질화 실리콘막(21)은 CMP의 스토퍼로서 기능한다.
이상의 공정에 의해 도 28의 MIM 캐패시터가 완성된다.
이러한 제조 방법에 따르면, 다마신 프로세스(CMP 프로세스)를 채용하고 또한 Cu(구리)와 같은 큰 확산 계수를 갖는 금속 재료를 배선 재료로서 이용하는 경우에, 제1에, 금속 재료(캐패시터 전극)의 형상을 예를 들면 격자형으로 하는 것으로, 디싱 현상을 방지할 수 있다. 또한, 제2에, 캐패시터 절연막을 직접 끼우는 확산 방지막을 설치함으로써, 제조 공정 중에 금속 원자가 캐패시터 절연막에 확산하는 것을 방지할 수 있다. 제3에, 확산 방지막을 캐패시터 전극으로서 기능시킴으로써, 디싱 현상의 방지를 위해서 금속 재료를 격자형으로 해도 캐패시터 면적이 작아지지 않는다(배선 룰에 상관없이, 캐패시터 용량을 크게 할 수 있다). 제4에, 질화 텅스텐막(14)을 질화 실리콘막(17), 질화 텅스텐막(16) 및 캐패시터 절연막(15)과 함께, RIE에 의해 가공하고 있기 때문에 제조 공정이 간략화된다.
도 34는 본 발명의 MIM 캐패시터의 제5예를 나타내고 있다.
본 예의 디바이스 구조는 상술한 제1 내지 제4 실시예와는 달리, 확산 방지막을 이용하지 않고, 캐패시터 절연막 자체에 확산 방지 기능을 갖게 하는 점에 특징을 갖는다.
이하, 구체적인 디바이스 구조에 대하여 설명한다.
반도체 기판(예를 들면, 실리콘 기판 ; 11) 내에는 트렌치가 형성된다. 이 트렌치 내에는 저저항으로, 큰 확산 계수를 갖는 금속 재료(12), 예를 들면, Cu(구리)가 채워진다. 반도체 기판(11) 내의 트렌치 내에 채워지는 금속 재료(12)는 MIM 캐패시터의 제1 전극이 된다.
캐패시터 영역에 형성된 금속 재료(12)의 형상은 판형으로 되어 있고, 그 밖의 영역에 형성된 금속 재료는 예를 들면, 격자형, 사다리형, 빗형 등으로 설정된다.
반도체 기판(11) 상에는 캐패시터 절연막(15)이 형성된다. 본 예에서는 캐패시터 절연막(15)은 금속 원자(예를 들면, Cu)의 확산 방지 기능을 갖는 재료로 구성된다. 또한, 후술하는 층간 절연막[질화 실리콘막(17), 산화 실리콘막(18, 20) 등]에 대하여 에칭 선택비를 갖는 재료로 구성된다.
캐패시터 절연막(15) 상에는 질화 실리콘막(SiN ; 17)이 형성된다. 질화 실리콘막(17)은 에칭 시(즉, 트렌치 형성 시)의 스토퍼로서 기능한다(상세에 대해서는 제조 방법의 설명으로 진술한다).
질화 실리콘막(17) 상에는 산화 실리콘막(SiO2; 18)이 형성되며, 산화 실리콘막(18) 상에는 질화 실리콘막(19)이 형성된다. 질화 실리콘막(19)은 이중 다마신 프로세스에서의 홈 형성 시의 스토퍼로서 기능한다. 질화 실리콘막(19) 상에는 산화 실리콘막(SiO2; 20)이 형성되며, 산화 실리콘막(20) 상에는 질화 실리콘막(21)이 형성된다. 질화 실리콘막(21)은 CMP(Chemical Mechanical Polishing) 프로세스에서의 스토퍼로서 기능한다.
산화 실리콘막(20) 내[질화 실리콘막(19)보다도 상측 부분]에는 배선홈으로서의 트렌치가 형성된다. 또한, 산화 실리콘막(18) 및 질화 실리콘막(17)에는 캐패시터 절연막(15)이나 금속 재료(예를 들면 Cu ; 12)까지 달하는 비어홀로서의 트렌치가 형성된다. 이들 트렌치 내에는 저저항으로, 큰 확산 계수를 갖는 금속 재료(22A, 22B), 예를 들면, Cu(구리)가 채워진다. 트렌치 내에 채워지는 금속 재료중 캐패시터 영역 내의 MIM 캐패시터의 제2 전극이 되는 금속 재료(22A)의 형상은 판형으로 되어 있다.
이상과 같은 구조에 따르면, MIM 캐패시터의 제1 및 제2 전극이 큰 확산 계수를 갖는 금속 재료(예를 들면, Cu)로 구성되는 경우라도, 캐패시터 절연막(15) 자체가 확산 방지 기능을 갖기 때문에, 캐패시터 절연막이 오염되지 않고 누설 전류를 저감할 수 있어 고성능인 MIM 캐패시터를 제공할 수 있다.
다음에, 도 34의 MIM 캐패시터의 제조 방법에 대하여 설명한다.
우선, 도 35 및 도 36에 도시한 바와 같이 다마신 프로세스에 의해 반도체 기판(11) 내에 MIM 캐패시터의 제1 전극을 형성한다.
예를 들면, PEP(Photo Engraving Process) 및 RIE(Reactive Ion Etching)를 이용하여 반도체 기판(11) 내에 트렌치를 형성한다. 또한, CVD법을 이용하여 트렌치를 완전히 채우는 금속 재료(예를 들면, Cu ; 12)를 형성한다. 이 후, CMP법을 이용하여 금속 재료(12)를 연마하고, 이 금속 재료(12)를 트렌치 내에만 잔존시키면, MIM 캐패시터의 제1 전극이 완성된다.
이 후, 스퍼터법을 이용하여 반도체 기판(11) 상에 MIM 캐패시터의 캐패시터 절연막(15)을 형성한다. 또한, CVD법을 이용하여 캐패시터 절연막(15) 상에 질화 실리콘막(17)을 형성한다.
다음에, 도 37에 도시한 바와 같이 CVD법을 이용하여 질화 실리콘막(17) 상에 산화 실리콘막(층간 절연막 ; 18)을 형성한다.
다음에, 도 38에 도시한 바와 같이, CVD법을 이용하여 산화 실리콘막(18) 상에 에칭 스토퍼로서의 질화 실리콘막(19)을 형성한다. CVD법을 이용하여 질화 실리콘막(19) 상에 산화 실리콘막(배선간 절연막 ; 20)을 형성한다. 계속하여, CVD법을 이용하여 산화 실리콘막(20) 상에 CMP의 스토퍼로서의 질화 실리콘막(21)을 형성한다.
그리고, 이 후, 이중 다마신 프로세스에 의해 MIM 캐패시터의 제2 전극을 형성한다.
예를 들면, 우선 PEP 및 RIE를 이용하여 질화 실리콘막(21) 및 산화 실리콘막(20)에 배선홈으로서의 트렌치를 형성한다. 산화 실리콘막(20)의 에칭 시, 질화 실리콘막(19)은 RIE의 에칭 스토퍼로서 기능한다. 이 트렌치는 배선·패드부, 캐패시터 전극부를 포함하고 캐패시터 전극부는 예를 들면 판형이 된다.
또한, 계속하여 PEP 및 RIE를 이용하여, 질화 실리콘막(19) 및 산화 실리콘막(18)에 비어홀(via hole)로서의 트렌치를 형성한다. 산화 실리콘막(18)의 에칭 시, 질화 실리콘막(17)은 RIE의 에칭 스토퍼로서 기능한다.
또한, 트렌치 바닥부의 질화 실리콘막(17)을 에칭하고, 캐패시터 절연막(15)을 노출시킨다. 또한, 트렌치 바닥부에 노출한 캐패시터 절연막(15) 중 캐패시터 영역의 캐패시터 절연막(15)을 남겨서, 그 외 부분의 캐패시터 절연막(15)을 선택적으로 제거한다.
그 결과, 캐패시터 영역에서는 캐패시터 절연막(15)이 노출하고 그 외의 영역에서는 금속 재료(12)의 일부가 노출된다.
이 후, 도금법에 의해 트렌치를 완전히 채우는 금속 재료(예를 들면, Cu ;22A, 22B)를 형성한다. 또, 금속 재료(22A, 22B)를 형성하기 전에 트렌치 내면에 TaN 등의 배리어 메탈을 형성해 두어도 된다.
다음에, 도 39에 도시한 바와 같이 CMP법을 이용하여 금속 재료(22A, 22B)를 연마하고, 금속 재료(22A, 22B)를 트렌치 내에 잔존시킨다. 이 때, 질화 실리콘막(21)은 CMP의 스토퍼로서 기능한다. 또, MIM 캐패시터의 제2 전극의 형상의 일례로서는 예를 들면 도 40에 도시한 바와 같은 것이 생각된다.
이상의 공정에 의해, 도 34의 MIM 캐패시터가 완성된다.
이러한 제조 방법에 따르면, 다마신 프로세스(CMP 프로세스)와 Cu(구리)와 같은 큰 확산 계수를 갖는 금속 재료를 이용하는 경우에 캐패시터 절연막(15) 자체가 확산 방지 기능을 가지고 있기 때문에, 캐패시터 절연막(15)의 오염(누설 전류)을 유효하게 방지할 수 있다. 또한, 캐패시터 영역에서는 전극이 판형으로 되어 있기 때문에, 캐패시터 면적의 증대(큰 캐패시터 용량)를 확보할 수 있다. 또한, 캐패시터 영역 이외의 영역에서는 전극이 격자형, 사다리형, 빗형 등으로 되어 있기 때문에, 디싱 현상을 방지할 수 있다. 또한, 캐패시터 절연막(15)을 산화 실리콘막이나 질화 실리콘막에 대하여 에칭 선택비를 갖는 것으로 구성함으로써 제조 공정이 간략화된다.
도 41은 본 발명의 MIM 캐패시터의 제6예를 나타내고 있다.
본 예는 RF-아날로그 디바이스와 CMOS 논리 디바이스를 1칩 내에 혼재한 RF-CMOS 디바이스에 관한 것이다.
본 예에 따른 디바이스는 RF-아날로그 영역 내의 MIM 캐패시터에 사용하는확산 방지막을 CMOS 논리 영역 내의 소자(또는 그 일부)로서 이용하는 점에 특징을 갖는다.
반도체 기판(11) 내에는 예를 들면 격자형의 트렌치가 형성된다. 이 트렌치 내에는 저저항으로 큰 확산 계수를 갖는 금속 재료(12) 예를 들면, Cu(구리)가 채워진다. 반도체 기판(11) 내의 트렌치 내에 채워진 금속 재료(12)는 MIM 캐패시터의 제1 전극이 된다.
반도체 기판(11) 상에는 MIM 캐패시터의 캐패시터 영역을 제외하여 질화 실리콘막(SiN ; 13)이 형성된다. MIM 캐패시터의 캐패시터 영역은 질화 실리콘막(13)의 벽으로 둘러싼 홈이 되고 있다.
그리고, 캐패시터 영역에는 질화 텅스텐막(WN ; 14)이 형성된다. 질화 텅스텐막(14)은 금속 재료(예를 들면, Cu ; 12)의 확산 방지막으로서 기능함과 함께, 격자형의 제1 전극 상에 배치됨으로써 캐패시터 면적을 증가시키는 기능을 갖는다.
또한, 본 예에서는 CMOS 논리 영역에서 질화 텅스텐막(14A)을 이용하여 저항 소자를 형성하고 있다. 질화 텅스텐막(14A)은 예를 들면, 질화 텅스텐막(14)과 동시에 형성되며 질화 텅스텐막(14)의 두께와 동일 두께를 가지고 있다.
즉, 확산 방지막으로서 기능하는 질화 텅스텐막(14)을 형성하는 스텝을 CMOS 논리 영역 내의 저항 소자(질화 텅스텐막 ; 14A)를 형성하는 스텝과 병용할 수 있다. 그 결과, 본 발명에 따른 디바이스를 제조함에 있어서, 종래에 비하여 스텝수의 증가가 실질적으로 없어져서 제조 비용의 증가를 막을 수 있다.
또, 본 예에서는 질화 텅스텐막(14A)과 질화 텅스텐막(14)이 동시에 형성되어 동일 두께를 가지고 있지만, 예를 들면 질화 텅스텐막(14A)은 질화 텅스텐막(14, 16)의 적층으로 구성되도록 해도 된다.
질화 텅스텐막(14) 상에는 캐패시터 절연막(예를 들면, Ta2O5; 15)이 형성된다. 캐패시터 절연막(15) 상에는 질화 텅스텐막(WN ; 16)이 형성된다. 질화 텅스텐막(16)은 후술하는 MIM 캐패시터의 제2 전극으로서의 금속 재료(예를 들면, Cu)의 확산 방지막으로서 기능함과 함께, 후술하는 격자형 제2 전극 하에 배치됨으로써 캐패시터 면적을 증가시키는 기능을 갖는다.
질화 텅스텐막(16) 상에는 질화 실리콘막(SiN ; 17)이 형성된다. 질화 실리콘막(17)은 질화 실리콘막(13)과 함께, 에칭 시(즉, 트렌치 형성 시)의 스토퍼로서 기능한다.
질화 실리콘막(13, 17) 상에는 산화 실리콘막(SiO2; 18)이 형성되며, 산화 실리콘막(18) 상에는 질화 실리콘막(19)이 형성된다. 질화 실리콘막(19)은 듀얼 다마신 프로세스에서의 트렌치 형성 시의 스토퍼로서 기능한다. 질화 실리콘막(19) 상에는 산화 실리콘막(SiO2; 20)이 형성되며, 산화 실리콘막(20) 상에는 질화 실리콘막(21)이 형성된다. 질화 실리콘막(21)은 CMP(Chemical Mechanical Polishing) 프로세스에서의 스토퍼로서 기능한다.
산화 실리콘막(20) 내[질화 실리콘막(19)보다도 상측 부분]에는 예를 들면, 격자형 트렌치나, 배선·패드부를 위한 트렌치가 형성된다. 또한, 산화 실리콘막(18) 및 질화 실리콘막(13)에는 질화 텅스텐막(14A, 16)이나 금속 재료(예를 들면 Cu ; 12)까지 달하는 트렌치[비어홀(via hole)]가 형성된다. 이들 트렌치 내에는 저저항으로 큰 확산 계수를 갖는 금속 재료(22A, 22B, 22C, 22D), 예를 들면 Cu(구리)가 채워진다.
트렌치 내에 채워진 금속 재료(22A)는 MIM 캐패시터의 제2 전극이 된다. 또한, CMOS 논리 영역 내에서 트렌치 내에 채워진 금속 재료(22C, 22D)는 저항 소자(질화 텅스텐막 ; 14A)의 전극이 된다.
또, 본 예에서는 MIM 캐패시터의 제1 및 제2 전극의 레이아웃을 격자형으로 하고 있지만, 이것은 다마신 프로세스(CMP 프로세스)에서 디싱 현상을 방지하기 때문이다. 따라서, 디싱 현상을 방지할 수 있는 구조이면, 트렌치의 형상은 격자형에 한정되지 않고 예를 들면, 사다리형, 빗형 등이라도 된다.
이상과 같은 디바이스 구조에 따르면, MIM 캐패시터의 제1 및 제2 전극이 큰 확산 계수를 갖는 금속 재료(예를 들면, Cu)로 구성되는 경우에, 제1 전극에 접촉하는 판형의 확산 방지막[예를 들면. 질화 텅스텐막(14)]과 제2 전극에 접촉하는 판형의 확산 방지막[예를 들면, 질화 텅스텐막(16)]을 설치하고 있다. 이들 확산 방지막은 MIM 캐패시터의 캐패시터 면적을 증가시키는 기능도 갖는다.
그리고, 캐패시터 절연막(예를 들면, Ta2O5; 15)은 2개의 확산 방지막에 끼워지며, 큰 확산 계수를 갖는 금속 재료(예를 들면, Cu)에 직접 접촉하지 않는다.
따라서, MIM 캐패시터의 전극을 구성하는 큰 확산 계수를 갖는 금속 재료에 의해, 캐패시터 절연막이 오염되지 않고 누설 전류를 저감할 수 있어 고성능의 MIM캐패시터를 제공할 수 있다.
또한, 본 예에서는 RF-아날로그 영역 내의 MIM 캐패시터에 사용하는 확산 방지막(14, 16) 중 적어도 하나를 CMOS 논리 영역 내의 소자(본 예에서는 저항 소자)로서 사용하고 있다. 이 때문에, 확산 방지막으로서 기능하는 질화 텅스텐막(14, 16)을 형성하는 스텝을 CMOS 논리 영역 내의 소자(본 예에서는 저항 소자)를 형성하는 스텝과 병용할 수 있다. 그 결과, 제조 스텝수의 증가없이 본 발명에 따른 디바이스를 제조할 수 있어 제조 비용의 증가를 억제할 수 있다.
도 42는 본 발명의 MIM 캐패시터의 제7예를 나타내고 있다. 도 43은 도 42의 XLIII-XLIII선에 따른 단면도이다.
본 예의 MIM 캐패시터는 상술한 제1예의 MIM 캐패시터 변형예이다. 본 예의 MIM 캐패시터가 상술한 제1예의 MIM 캐패시터와 다른 점은 MIM 캐패시터의 제1 전극(제1 전극 ; 12)이 반도체 기판(11) 내가 아니라 반도체 기판(11) 상의 절연막(예를 들면, 층간 절연막 ; 23) 내에 형성되어 있는 점에 있다.
이와 같이, MIM 캐패시터를 반도체 기판(11) 상의 절연막(23) 상에 형성함으로써, 예를 들면 절연막(23)의 바로 하측에는 MIM 캐패시터 이외의 소자(예를 들면, MOS 트랜지스터 등)를 형성할 수 있다. 즉, 1칩 내에 소자를 3차원적으로 배치함으로써 1칩 내에 소자를 고밀도로 배치할 수 있다.
도 44는 본 발명의 MIM 캐패시터의 제8예를 나타내고 있다.
본 예는 상술한 제7예에 따른 MIM 캐패시터의 응용예이다.
본 예에 따른 디바이스의 특징은 MIM 캐패시터의 제1 전극이 층간 절연막 내에 형성되며 또한. 그 층간 절연막의 바로 하측에는 MOS 트랜지스터가 형성되는 점에 있다.
반도체 기판(11)의 표면 영역에는 MOS 트랜지스터의 소스/드레인 영역(24)이 형성된다. 소스/드레인 영역(24) 간의 채널 영역 상에는 게이트 절연막(25)을 통하여 게이트 전극(26)이 형성된다. MOS 트랜지스터 상에는 MOS 트랜지스터를 완전히 덮는 절연막(27)이 형성된다.
절연막(27) 상에는 에칭 스토퍼로서의 질화 실리콘막(28)이 형성된다. 질화 실리콘막(28) 상에는 층간 절연막(23)이 형성된다. 층간 절연막(23) 상에는 마스크재 또는 에칭 스토퍼로서의 질화 실리콘막(13)이 형성된다.
층간 절연막(23) 내에는 예를 들면, 격자형의 트렌치가 형성된다. 이 트렌치내에는 저저항으로 큰 확산 계수를 갖는 금속 재료(12), 예를 들면 Cu(구리)가 채워진다. 층간 절연막(23) 내의 트렌치 내에 채워진 금속 재료(12)는 MIM 캐패시터의 제1 전극이 된다.
또한, 층간 절연막(23) 내에는 예를 들면, 배선을 위한 트렌치가 형성된다. 이 트렌치 내에는 저저항으로 큰 확산 계수를 갖는 금속 재료(29), 예를 들면 Cu(구리)가 채워진다.
층간 절연막(23) 상에는 MIM 캐패시터의 캐패시터 영역을 제외하여 질화 실리콘막(SiN ; 13)이 형성된다. MIM 캐패시터의 캐패시터 영역은 질화 실리콘막(13)의 벽으로 둘러싸인 홈으로 되어 있다.
그리고, 캐패시터 영역에는 질화 텅스텐막(WN ; 14)이 형성된다. 질화 텅스텐막(14)은 금속 재료(예를 들면, Cu ; 12)의 확산 방지막으로서 기능함과 함께, 격자형의 제1 전극 상에 배치됨으로써 캐패시터 면적을 증가시키는 기능을 갖는다.
질화 텅스텐막(14) 상에는 캐패시터 절연막(예를 들면, Ta2O5; 15)이 형성된다: 캐패시터 절연막(15) 상에는 질화 텅스텐막(WN ; 16)이 형성된다. 질화 텅스텐막(16)은 후술하는 MlM 캐패시터의 제2 전극으로서의 금속 재료(예를 들면, Cu)의 확산 방지막으로서 기능함과 함께, 후술하는 격자형의 제2 전극 하에 배치됨으로써 캐패시터 면적을 증가시키는 기능을 갖는다.
질화 텅스텐막(16) 상에는 질화 실리콘막(SiN ; 17)이 형성된다. 질화 실리콘막(17)은 질화 실리콘막(13)과 함께, 에칭 시(즉, 트렌치 형성 시)의 스토퍼로서 기능한다.
질화 실리콘막(13, 17) 상에는 산화 실리콘막(SiO2; 18)이 형성되며, 산화 실리콘막(18) 상에는 질화 실리콘막(19)이 형성된다. 질화 실리콘막(19)은 이중 다마신 프로세스에서의 트렌치 형성 시의 스토퍼로서 기능한다. 질화 실리콘막(19) 상에는 산화 실리콘막(SiO2; 20)이 형성되고 산화 실리콘막(20) 상에는 질화 실리콘막(21)이 형성된다. 질화 실리콘막(21)은 CMP(Chemical Mechanical Polishing) 프로세스에서의 스토퍼로서 기능한다.
산화 실리콘막(20) 내[질화 실리콘막(19) 보다도 상측 부분]에는 예를 들면, 격자형 트렌치나 배선·패드부를 위한 트렌치가 형성된다. 또한, 산화 실리콘막(18) 및 질화 실리콘막(13)에는 질화 텅스텐막(16)이나 금속 재료(예를 들면 Cu ; 12)까지 달하는 트렌치[비어홀(via hole)]가 형성된다. 이들 트렌치 내에는 저저항으로 큰 확산 계수를 갖는 금속 재료(22A, 22B), 예를 들면 Cu(구리)가 채워진다. 트렌치 내에 채워진 금속 재료(22A)는 MIM 캐패시터의 제2 전극이 된다.
이상과 같은 디바이스 구조에 따르면, MIM 캐패시터의 제1 및 제2 전극이 큰 확산 계수를 갖는 금속 재료로 구성되는 경우에, 제1 전극에 접촉하는 판형의 확산 방지막과 제2 전극에 접촉하는 판형의 확산 방지막을 설치하고 있다. 이 때문에, MIM 캐패시터의 전극을 구성하는 금속 재료에 의해, 캐패시터 절연막이 오염되지 않고, 누설 전류를 저감할 수 있어 고성능의 MIM 캐패시터를 제공할 수 있다.
또한, 본 예에서는 MIM 캐패시터의 바로 하측에 MOS 트랜지스터를 형성하고 있다. 이와 같이, MIM 캐패시터를 반도체 기판(11) 상의 층간 절연막 상에 형성하고 또한 이 층간 절연막의 바로 아래에는 MIM 캐패시터 이외의 소자(예를 들면, MOS 트랜지스터 등)를 형성하면, 1칩 내에 소자를 3차원적으로 배치할 수 있어 소자의 고밀도화에 공헌할 수 있다.
또한, 층간 절연막(23) 내에는 MIM 캐패시터의 전극 외에 통상의 배선이 형성된다. 즉, MIM 캐패시터의 전극 및 통상의 배선은 모두 동일한 금속 재료(예를 들면, Cu)로 구성된다. 따라서, 본 발명은 다층 배선 구조를 갖는 디바이스에 최적이다.
그런데, 본 예에서는 MIM 캐패시터와 MOS 트랜지스터가 매우 근접하여 배치된다. 따라서, MIM 캐패시터의 전극에 주어지는 신호와 MOS 트랜지스터의 게이트전극에 주어지는 신호가 서로 간섭하지 않도록 하기 위한 대책이 필요하다.
예를 들면, MIM 캐패시터의 전극에 제공되는 신호의 주파수와 MOS 트랜지스터의 게이트 전극에 주어지는 신호의 주파수와의 차가 50배 미만이라는 조건을 만족하면, 양 신호가 서로 간섭하지 않게 되기 때문에, 본 예의 디바이스 구조는 매우 유효하게 된다.
한편, MIM 캐패시터의 전극에 주어지는 신호의 주파수와 MOS 트랜지스터의 게이트 전극에 주어지는 신호의 주파수와의 차가 50배 이상인 경우에는 양 신호는 서로 간섭하게 되기 때문에 본 예의 디바이스 구조를 개량할 필요가 있다.
도 45는 본 발명의 MIM 캐패시터의 제9예를 나타내고 있다.
본 예는 상술한 제8예에 따른 MIM 캐패시터의 개량예에서, MIM 캐패시터의 전극에 제공되는 신호의 주파수와 MOS 트랜지스터의 게이트 전극에 주어지는 신호의 주파수와의 차가 50배 이상인 경우에서도 양 신호가 서로 간섭하지 않도록 디바이스 구조를 갖는 것이다.
본 예에 따른 디바이스의 특징을 간단히 진술하면, 서로 상하 방향에 인접하여 배치되는 MIM 캐패시터와 MOS 트랜지스터 간에 실드선을 설치한 점에 있다. 실드선은 일정 전위(예를 들면, 접지 전위)로 고정되어 있기 때문에, MIM 캐패시터의 전극에 주어지는 신호와 MOS 트랜지스터의 게이트 전극에 주어지는 신호가 서로 간섭하지 않도록 하는 것이다.
이하, 구체적인 디바이스 구조에 대하여 설명한다.
반도체 기판(11)의 표면 영역에는 상술한 제8예의 디바이스와 마찬가지로,MOS 트랜지스터가 형성된다. MOS 트랜지스터 상에는 MOS 트랜지스터를 완전히 덮는 절연막(27)이 형성된다. 절연막(27) 상에는 절연막(31) 및 질화 실리콘막(32)이 형성된다.
절연막(31)에 설치되는 트렌치 내에는 실드선(30A)이 형성된다. 마찬가지로, 절연막(31)에 설치되는 트렌치 내에는 통상의 배선(신호선, 전원선 등 ; 30B)도 형성된다.
실드선(30A) 및 통상의 배선(30B) 상에는 층간 절연막(33)이 형성된다. 층간 절연막(33) 상에는 에칭 스토퍼로서의 질화 실리콘막(28)이 형성된다. 질화 실리콘막(28) 상에는 층간 절연막(23)이 형성된다. 층간 절연막(23) 상에는 마스크재 또는 에칭 스토퍼로서의 질화 실리콘막(13)이 형성된다.
층간 절연막(23) 내에는 예를 들면, 격자형의 트렌치가 형성된다. 이 트렌치 내에는 저저항으로 큰 확산 계수를 갖는 금속 재료(12), 예를 들면 Cu(구리)가 채워진다. 층간 절연막(23) 내의 트렌치 내에 채워진 금속 재료(12)는 MIM 캐패시터의 제1 전극이 된다.
또한, 층간 절연막(23) 내에는 예를 들면, 통상의 배선을 위한 트렌치가 형성된다. 이 트렌치 내에는 저저항으로 큰 확산 계수를 갖는 금속 재료(29), 예를 들면 Cu(구리)가 채워진다.
층간 절연막(23) 상에는 MlM 캐패시터의 캐패시터 영역을 제외하여 질화 실리콘막(SiN ; 13)이 형성된다. MIM 캐패시터의 캐패시터 영역은 질화 실리콘막(13)의 벽으로 둘러싸인 홈으로 되어 있다.
그리고, 캐패시터 영역에는 질화 텅스텐막(WN ; 14)이 형성된다. 질화 텅스텐막(14)은 금속 재료(예를 들면, Cu ; 12)의 확산 방지막으로서 기능함과 함께, 격자형의 제1 전극 상에 배치됨으로써 캐패시터 면적을 증가시키는 기능을 갖는다.
질화 텅스텐막(14) 상에는 캐패시터 절연막(예를 들면, Ta2O5; 15)이 형성된다. 캐패시터 절연막(15) 상에는 질화 텅스텐막(WN ; 16)이 형성된다. 질화 텅스텐막(16)은 후술하는 MIM 캐패시터의 제2 전극으로서의 금속 재료(예를 들면, Cu)의 확산 방지막으로서 기능함과 함께, 후술하는 격자형의 제2 전극 하에 배치됨으로써 캐패시터 면적을 증가시키는 기능을 갖는다.
질화 텅스텐막(16) 상에는 질화 실리콘막(SiN ; 17)이 형성된다. 질화 실리콘막(17)은 질화 실리콘막(13)과 함께 에칭 시(즉, 트렌치 형성 시)의 스토퍼로서 기능한다.
질화 실리콘막(13, 17) 상에는 산화 실리콘막(SiO2; 18)이 형성되고 산화 실리콘막(18) 상에는 질화 실리콘막(19)이 형성된다. 질화 실리콘막(19)은 이중 다마신 프로세스에서의 트렌치 형성 시의 스토퍼로서 기능한다. 질화 실리콘막(19) 상에는 산화 실리콘막(SiO2; 20)이 형성되며, 산화 실리콘막(20) 상에는 질화 실리콘막(21)이 형성된다. 질화 실리콘막(21)은 CMP(Chemical Mechanical Polishing) 프로세스에서의 스토퍼로서 기능한다.
산화 실리콘막(20) 내[질화 실리콘막(19)보다도 상측 부분]에는 예를 들면, 격자형 트렌치나 배선·패드부를 위한 트렌치가 형성된다. 또한, 산화실리콘막(18) 및 질화 실리콘막(13)에는 질화 텅스텐막(16)이나 금속 재료(예를 들면 Cu ; 12)까지 달하는 트렌치[비어홀(via hole)]가 형성된다. 이들 트렌치 내에는 저저항으로 큰 확산 계수를 갖는 금속 재료(22A, 22B), 예를 들면, Cu(구리)가 채워진다. 트렌치 내에 채워진 금속 재료(22A)는 MIM 캐패시터의 제2 전극이 된다.
이상과 같은 디바이스 구조에 따르면 MIM 캐패시터의 제1 및 제2 전극이 큰 확산 계수를 갖는 금속 재료로 구성되는 경우에, 제1 전극에 접촉하는 판형의 확산 방지막과 제2 전극에 접촉하는 판형의 확산 방지막을 설치하고 있다. 이 때문에, MIM 캐패시터의 전극을 구성하는 금속 재료에 의해 캐패시터 절연막이 오염되지 않고 누설 전류를 저감할 수 있어 고성능의 MIM 캐패시터를 제공할 수 있다.
또한, 본 예에서는 MIM 캐패시터의 바로 하측에 MOS 트랜지스터를 형성하고 있다. 이와 같이, MIM 캐패시터를 반도체 기판(11) 상의 층간 절연막 상에 형성하며 또한 이 층간 절연막의 바로 하측에는 MIM 캐패시터 이외의 소자(예를 들면, MOS 트랜지스터 등)를 형성하면 1칩 내에 소자를 3차원적으로 배치할 수 있어 소자의 고밀도화에 공헌할 수 있다.
또한, 층간 절연막(23) 내에는 MIM 캐패시터의 전극 외에 통상의 배선이 형성된다. 즉, MIM 캐패시터의 전극 및 통상의 배선은 모두 동일한 금속 재료(예를 들면, Cu)로 구성된다. 따라서, 본 발명은 다층 배선 구조를 갖는 디바이스에 최적이다.
또한, 본 예에서는 MIM 캐패시터와 MOS 트랜지스터 간에는 실드선이 배치된다. 실드선은 일정 전위(예를 들면, 접지 전위)로 고정되어 있기 때문에, MIM 캐패시터의 전극에 주어지는 신호와 MOS 트랜지스터의 게이트 전극에 주어지는 신호가 서로 간섭하지 않는다.
따라서, 본 예에 따르면 MIM 캐패시터의 전극에 주어지는 신호의 주파수 MOS 트랜지스터의 게이트 전극에 주어지는 신호의 주파수와의 차가 50배 이상이어도 정상 동작이 가능하다.
이상, 설명한 바와 같이, 본 발명에 따르면 다마신 프로세스(CMP 프로세스)를 채용하고 또한 Cu(구리)와 같은 큰 확산 계수를 갖는 금속 재료를 배선 재료로서 이용하는 경우에, 금속 재료(캐패시터 전극)의 형상을 예를 들면 격자형으로 하는 것으로 디싱 현상을 방지할 수 있다. 또한, 캐패시터 절연막을 직접 끼우는 확산 방지막을 설치하거나 또는 캐패시터 절연막 자체에 확산 방지 기능을 갖게 하는 것으로, 제조 공정 중에 금속 원자가 캐패시터 절연막에 확산하는 것을 방지할 수 있다. 또한, 확산 방지막을 캐패시터 전극으로서 기능시키면 예를 들면 디싱 현상의 방지를 위해서 금속 재료를 격자형으로 해도 캐패시터 면적이 작아지지 않는다(배선 룰에 상관없이, 캐패시터 용량을 크게 할 수 있다). 또한, 캐패시터의 패터닝 시에 금속 재료(예를 들면, Cu)가 노출하지 않으므로, 금속 원자에 의한 오염을 없앨 수 있다. 또한, 캐패시터 구조가 평탄하고 고신뢰성을 얻는데 유리하다.
추가의 이점 및 변형이 본 분야의 기술자들에게는 쉽게 이뤄질 수 있다. 따라서, 본 발명은 더 넓은 범위를 생각할 때 여기 설명되고 도시된 특정 설명 및 대표 실시예에만 국한되지 않는다. 따라서, 첨부된 청구범위 및 이들의 균등물에 의해 규정되는 발명 개념의 사상 및 범위를 벗어나지 않고서 여러 변형이 이뤄질 수 있다.

Claims (32)

  1. MIM 캐패시터에 있어서,
    금속 재료로 구성되는 제1 및 제2 전극;
    캐패시터 절연막;
    상기 캐패시터 절연막과 상기 제1 전극 간에 배치되어, 상기 금속 재료를 구성하는 원자의 확산을 방지하는 제1 확산 방지막; 및
    상기 캐패시터 절연막과 상기 제2 전극 간에 배치되어, 상기 금속 재료를 구성하는 원자의 확산을 방지하는 제2 확산 방지막을 포함하되,
    상기 캐패시터 절연막과 상기 제1 확산 방지막, 및 상기 캐패시터 절연막과 상기 제2 확산 방지막의 계면 전체가 평탄하며,
    상기 제1 전극은 제1 트렌치 내에 채워지고 평탄한 표면을 가지며, 상기 제2 전극은 제2 트렌치 내에 채워지고 평탄한 표면을 가지는 MIM 캐패시터.
  2. 제1항에 있어서, 상기 제1 및 제2 전극의 형상은 사각 이외의 격자형, 사다리형, 빗형의 형상 중 하나인 MIM 캐패시터.
  3. 제1항에 있어서, 상기 제1 트렌치는 반도체 기판 내에 형성되고, 상기 제2 트렌치는 상기 반도체 기판 상의 절연막 내에 형성되는 MIM 캐패시터.
  4. 제1항에 있어서, 상기 제1 및 제2 확산 방지막은 질화 금속막인 MIM 캐패시터.
  5. 제1항에 있어서, 상기 제1 및 제2 확산 방지막은 Ti, TiN, TiSiN, Ta, TaN, TaC, TaSiN, TaCeO2, Ir46Ta54, W, WN, W2N, W64B20N16, W23B49N28과 W47Si9N44의 그룹 중에서 선택되는 어느 하나인 MIM 캐패시터.
  6. 제1항에 있어서, 상기 금속 재료는 Cu인 MIM 캐패시터.
  7. 제1항에 있어서,
    상기 제1 전극 상에 개구를 포함하는 절연층을 더 포함하고,
    상기 제1 확산 방지막은 상기 절연층의 개구에 채워지고 상기 캐패시터 절연막 및 상기 제2 확산 방지막은 상기 제1 확산 방지막 상에 형성되는 MIM 캐패시터.
  8. 제7항에 있어서, 상기 캐패시터 절연막 및 상기 제2 확산 방지막의 단부는 각각 상기 절연층에 오버랩되어 있는 MIM 캐패시터.
  9. 제8항에 있어서, 상기 제2 확산 방지막 상에 형성되는 질화 실리콘막을 더 포함하는 MIM 캐패시터.
  10. 제1항에 있어서, 상기 제1 확산 방지막은 상기 제1 전극 상에 형성되며, 상기 캐패시터 절연막은 상기 제1 확산 방지막 상에 형성되며, 상기 제2 확산 방지막은 상기 캐패시터 절연막 상에 형성되고, 상기 제1 및 제2 확산 방지막 및 상기 캐패시터 절연막은 질화 실리콘막에 덮혀져 있는 MIM 캐패시터.
  11. 제1항에 있어서, 상기 제1 전극 상에 개구를 포함하는 절연층을 더 포함하고,
    상기 제1 및 제2 확산 방지막 및 상기 캐패시터 절연막은 각각 상기 절연층의 개구 내에 형성되는 MIM 캐패시터.
  12. 삭제
  13. 제12항에 있어서, 상기 제2 확산 방지막 상에 형성되는 질화 실리콘막을 더 포함하는 MIM 캐패시터.
  14. 제1항에 있어서, 상기 제1 전극 상에 개구를 포함하는 절연층을 더 포함하고,
    상기 제1 및 제2 확산 방지막 및 상기 캐패시터 절연막은 각각 상기 절연층의 개구 내에 형성되고 또한 상기 절연층에서 떨어져 있는 MIM 캐패시터.
  15. 제14항에 있어서, 상기 제2 확산 방지막 상에 형성되는 질화 실리콘막을 더포함하는 MIM 캐패시터.
  16. 제1항에 있어서, 상기 제1 및 제2 확산 방지막 중 적어도 어느 하나를 구성하는 재료와 동일 재료로 구성되는 저항 소자를 더 포함하는 MIM 캐패시터.
  17. 제16항에 있어서, 상기 저항 소자는 CMOS 논리 영역 내에 형성되는 MIM 캐패시터.
  18. 제1항에 있어서, 상기 제1 트렌치는 반도체 기판 상(above)의 제1 절연층 내에 형성되고, 상기 제2 트렌치는 상기 제1 절연층 상(above)의 제2 절연층 내에 형성되는 MIM 캐패시터.
  19. 제18항에 있어서, 상기 제1 전극의 바로 하측에 형성되는 MOS 트랜지스터를 더 포함하는 MIM 캐패시터.
  20. 제19항에 있어서, 상기 제1 및 제2 전극에 주어지는 신호의 주파수와 상기 MOS 트랜지스터에 주어지는 신호의 주파수와의 차가 50배 미만인 MIM 캐패시터.
  21. 제19항에 있어서, 상기 제1 전극과 상기 MOS 트랜지스터 간에 형성되며, 일정 전위로 설정되어 있는 실드선을 더 포함하는 MIM 캐패시터.
  22. 제21항에 있어서, 상기 일정 전위는 접지 전위인 MIM 캐패시터.
  23. 제21항에 있어서, 상기 제1 및 제2 전극에 주어지는 신호의 주파수와, 상기 MOS 트랜지스터에 주어지는 신호의 주파수와의 차가 50배 이상인 MIM 캐패시터.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. MIM 캐패시터의 제조 방법에 있어서,
    다마신(damascene) 프로세스에 의해 금속 재료로 이루어지는 제1 전극을 형성하는 단계,
    상기 제1 전극 상에 상기 금속 재료의 확산을 방지하는 기능을 갖는 제1 절연막을 형성하는 단계,
    상기 제1 절연막의 일부를 제거하고 이 부분을 캐패시터 영역으로 하는 단계,
    상기 캐패시터 영역 내에 상기 금속 재료의 확산을 방지하는 기능을 갖는 제1 확산 방지막을 형성하는 단계,
    상기 제1 확산 방지막 상에, 캐패시터 절연막, 상기 금속 재료의 확산을 방지하는 기능을 갖는 제2 확산 방지막, 및 상기 제1 절연막과 동일 기능을 갖는 제2 절연막을, 상기 캐패시터 절연막과 상기 제1 확산 방지막, 및 상기 캐패시터 절연막과 상기 제2 확산 방지막의 계면 모두가 평탄화되도록 각각 형성하는 단계,
    상기 제1 및 제2 절연막 상에 층간 절연막을 형성하는 단계,
    상기 다마신 프로세스를 이용하여 상기 층간 절연막 및 상기 제1 및 제2 절연막에 상기 제1 전극 및 상기 제2 확산 방지막에 달하는 트렌치를 형성하는 단계, 및
    상기 트렌치 내에 상기 금속 재료를 채워서 상기 제1 전극에 접속하는 배선 및 상기 제2 확산 방지막에 접속하는 제2 전극을 각각 형성하는 단계
    를 포함하는 MIM 캐패시터의 제조 방법.
  29. 제28항에 있어서,
    상기 제1 확산 방지막은 질화 금속막을 스퍼터한 후 상기 질화막을 CMP에 의해 연마함으로써 형성되며, 상기 캐패시터 절연막, 상기 제2 확산 방지막 및 상기 제2 절연막은 PEP와 RIE에 의해 각각 연속하여 가공되는 MIM 캐패시터의 제조 방법.
  30. 삭제
  31. 제28항에 있어서, 상기 제1 확산 방지막, 상기 캐패시터 절연막, 상기 제2 확산 방지막 및 상기 제2 절연막은 PEP 와 RIE 에 의해 각각 연속하여 가공되며, 그 단부는 상기 캐패시터 영역 내에 들어 있는 MIM 캐패시터의 제조 방법.
  32. MIM 캐패시터의 제조 방법에 있어서,
    다마신 프로세스에 의해 금속 재료로 이루어지는 제1 전극을 형성하는 단계;
    캐패시터 영역 내의 상기 제1 전극 상에 상기 금속 재료의 확산을 방지하는 기능을 갖는 제1 확산 방지막, 캐패시터 절연막 및 상기 금속 재료의 확산을 방지하는 기능을 갖는 제2 확산 방지막을, 상기 캐패시터 절연막과 상기 제1 확산 방지막, 및 상기 캐패시터 절연막과 상기 제2 확산 방지막의 계면 모두가 평탄화되도록 각각 형성하는 단계;
    상기 제2 확산 방지막 상 및 상기 제1 전극 상에 상기 금속 재료의 확산을 방지하는 기능을 갖는 확산 방지 절연막을 형성하는 단계;
    상기 확산 방지 절연막 상에 층간 절연막을 형성하는 단계;
    상기 다마신 프로세스를 이용하여 상기 층간 절연막 및 상기 확산 방지 절연막에 상기 제1 전극 및 상기 제2 확산 방지막에 도달하는 트렌치를 형성하는 단계;및
    상기 트렌치 내에 상기 금속 재료를 채우고 상기 제1 전극에 접속하는 배선 및 상기 제2 확산 방지막에 접속하는 제2 전극을 각각 형성하는 단계
    를 포함하는 MIM 캐패시터의 제조 방법.
KR10-2000-0076320A 1999-12-14 2000-12-14 Ｍｉｍ 캐패시터 KR100429122B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP1999-354473 1999-12-14
JP35447399 1999-12-14
JP2000368693A JP3967544B2 (ja) 1999-12-14 2000-12-04 Ｍｉｍキャパシタ
JP2000-368693 2000-12-04

Publications (2)

Publication Number Publication Date
KR20010062411A KR20010062411A (ko) 2001-07-07
KR100429122B1 true KR100429122B1 (ko) 2004-05-06

Family

ID=26580068

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0076320A KR100429122B1 (ko) 1999-12-14 2000-12-14 Ｍｉｍ 캐패시터

Country Status (5)

Country Link
US (2) US6894331B2 (ko)
JP (1) JP3967544B2 (ko)
KR (1) KR100429122B1 (ko)
CN (1) CN1230915C (ko)
TW (1) TW477081B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480641B1 (ko) * 2002-10-17 2005-03-31 삼성전자주식회사 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009248A (ja) * 2000-06-26 2002-01-11 Oki Electric Ind Co Ltd キャパシタおよびその製造方法
US6500724B1 (en) * 2000-08-21 2002-12-31 Motorola, Inc. Method of making semiconductor device having passive elements including forming capacitor electrode and resistor from same layer of material
US6710425B2 (en) * 2001-04-26 2004-03-23 Zeevo, Inc. Structure to increase density of MIM capacitors between adjacent metal layers in an integrated circuit
US6596579B1 (en) * 2001-04-27 2003-07-22 Lsi Logic Corporation Method of forming analog capacitor dual damascene process
KR100429877B1 (ko) * 2001-08-04 2004-05-04 삼성전자주식회사 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체소자의 제조 방법
JP4309608B2 (ja) 2001-09-12 2009-08-05 株式会社東芝 半導体装置及びその製造方法
JP3842111B2 (ja) * 2001-11-13 2006-11-08 富士通株式会社 半導体装置及びその製造方法
KR20030049000A (ko) * 2001-12-13 2003-06-25 삼성전자주식회사 엠아이엠(ｍｉｍ) 커패시터를 갖는 반도체 소자 및 그제조 방법
US6744129B2 (en) * 2002-01-11 2004-06-01 Microtune (San Diego), Inc. Integrated ground shield
JP2003264235A (ja) * 2002-03-08 2003-09-19 Fujitsu Ltd 半導体装置及びその製造方法
FR2839581B1 (fr) * 2002-05-07 2005-07-01 St Microelectronics Sa Circuit electronique comprenant un condensateur et au moins un composant semiconducteur, et procede de conception d'un tel circuit
US6720608B2 (en) * 2002-05-22 2004-04-13 United Microelectronics Corp. Metal-insulator-metal capacitor structure
US6812088B1 (en) * 2002-06-11 2004-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for making a new metal-insulator-metal (MIM) capacitor structure in copper-CMOS circuits using a pad protect layer
KR100456829B1 (ko) * 2002-06-17 2004-11-10 삼성전자주식회사 듀얼다마신공정에 적합한 엠아이엠 캐패시터 및 그의제조방법
KR100607660B1 (ko) * 2002-07-25 2006-08-02 매그나칩 반도체 유한회사 Ｍｉｍ 구조의 커패시터 제조방법
JP2004095754A (ja) 2002-08-30 2004-03-25 Renesas Technology Corp キャパシタ
US7963509B2 (en) * 2007-01-31 2011-06-21 Fox Factory, Inc. Travel control for a gas spring and gas spring having very short travel modes
CN1241264C (zh) * 2002-09-30 2006-02-08 松下电器产业株式会社 半导体装置及其制造方法
KR100505658B1 (ko) * 2002-12-11 2005-08-03 삼성전자주식회사 ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자
JP4173374B2 (ja) 2003-01-08 2008-10-29 株式会社ルネサステクノロジ 半導体装置の製造方法
TWI313066B (en) * 2003-02-11 2009-08-01 United Microelectronics Corp Capacitor in an interconnect system and method of manufacturing thereof
US6680521B1 (en) * 2003-04-09 2004-01-20 Newport Fab, Llc High density composite MIM capacitor with reduced voltage dependence in semiconductor dies
DE10341564B4 (de) * 2003-09-09 2007-11-22 Infineon Technologies Ag Kondensatoranordnung und Verfahren zur Herstellung derselben
KR100548998B1 (ko) * 2003-09-25 2006-02-02 삼성전자주식회사 동일레벨에 퓨즈와 커패시터를 갖는 반도체소자 및 그것을제조하는 방법
US6876028B1 (en) * 2003-09-30 2005-04-05 International Business Machines Corporation Metal-insulator-metal capacitor and method of fabrication
US6934143B2 (en) 2003-10-03 2005-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal capacitor structure
KR100585115B1 (ko) * 2003-12-10 2006-05-30 삼성전자주식회사 금속-절연체-금속 커패시터를 포함하는 반도체 소자 및 그제조방법
JP4707330B2 (ja) * 2004-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN100353487C (zh) * 2004-05-12 2007-12-05 联华电子股份有限公司 电容的制作方法
US7741696B2 (en) * 2004-05-13 2010-06-22 St-Ericsson Sa Semiconductor integrated circuit including metal mesh structure
JPWO2006001349A1 (ja) * 2004-06-23 2008-04-17 日本電気株式会社 容量素子が搭載された半導体装置
JP2006108583A (ja) 2004-10-08 2006-04-20 Nec Electronics Corp 半導体装置
KR100640065B1 (ko) * 2005-03-02 2006-10-31 삼성전자주식회사 그라운드 실드층을 포함하는 ｍｉｍ 커패시터
US7999330B2 (en) * 2005-06-24 2011-08-16 Micron Technology, Inc. Dynamic random access memory device and electronic systems
JP4679270B2 (ja) * 2005-06-30 2011-04-27 株式会社東芝 半導体装置およびその製造方法
US20070057305A1 (en) 2005-09-13 2007-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor integrated into the damascene structure and method of making thereof
JP5038612B2 (ja) 2005-09-29 2012-10-03 富士通セミコンダクター株式会社 半導体装置
JP2007207878A (ja) * 2006-01-31 2007-08-16 Nec Electronics Corp 半導体装置
US7964470B2 (en) 2006-03-01 2011-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible processing method for metal-insulator-metal capacitor formation
JP2007263097A (ja) * 2006-03-30 2007-10-11 Toyota Industries Corp 容量可変型圧縮機における流量検出装置
US7488643B2 (en) * 2006-06-21 2009-02-10 International Business Machines Corporation MIM capacitor and method of making same
US7608538B2 (en) * 2007-01-05 2009-10-27 International Business Machines Corporation Formation of vertical devices by electroplating
FR2914498A1 (fr) * 2007-04-02 2008-10-03 St Microelectronics Sa Realisation de condensateurs mim a 3 dimensions dans le dernier niveau de metal d'un circuit integre
JP2008277546A (ja) * 2007-04-27 2008-11-13 Rohm Co Ltd 半導体装置
FR2917231B1 (fr) * 2007-06-07 2009-10-02 St Microelectronics Sa Realisation de condensateurs dotes de moyens pour diminuer les contraintes du materiau metallique de son armature inferieure
JP2009105300A (ja) 2007-10-25 2009-05-14 Panasonic Corp 半導体装置及びその製造方法
JPWO2009090893A1 (ja) * 2008-01-18 2011-05-26 日本電気株式会社 容量素子及びこれを備えた半導体装置並びに容量素子の製造方法
WO2009122496A1 (ja) * 2008-03-31 2009-10-08 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP2011155064A (ja) * 2010-01-26 2011-08-11 Elpida Memory Inc 半導体装置およびその製造方法
US8592945B2 (en) * 2011-06-14 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Large dimension device and method of manufacturing same in gate last process
US9190326B2 (en) * 2011-06-14 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a post feature and method of manufacturing the same
CN102244107B (zh) * 2011-06-28 2014-06-18 中国科学院微电子研究所 一种易于填充的沟槽电容及其制备方法
JP2011211236A (ja) * 2011-07-15 2011-10-20 Renesas Electronics Corp 半導体装置
US8546914B2 (en) * 2011-07-19 2013-10-01 United Microelectronics Corp. Embedded capacitor structure and the forming method thereof
US9331137B1 (en) 2012-03-27 2016-05-03 Altera Corporation Metal-insulator-metal capacitors between metal interconnect layers
CN103077826A (zh) * 2013-01-25 2013-05-01 苏州斯尔特微电子有限公司 层叠型陶瓷电容器
CN103187244B (zh) * 2013-04-03 2016-05-11 无锡华润上华科技有限公司 一种改善半导体晶圆电容制程中介质分层的方法
CN103295957A (zh) * 2013-06-03 2013-09-11 上海华力微电子有限公司 一种改善金属层-绝缘层-金属层失配参数的方法
US10553672B2 (en) * 2013-12-11 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Metal insulator metal capacitor
CN105161295A (zh) * 2015-08-31 2015-12-16 苏州斯尔特微电子有限公司 一种射频用陶瓷电容器
CN107093581B (zh) * 2016-02-17 2020-05-15 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
CN111033656A (zh) * 2017-11-30 2020-04-17 株式会社村田制作所 电容器
US10211794B1 (en) * 2017-12-04 2019-02-19 Nxp Usa, Inc. Silicon shielding for baseband termination and RF performance enhancement
KR102068806B1 (ko) * 2018-01-31 2020-01-22 삼성전기주식회사 커패시터 및 그 제조방법
CN113394341A (zh) 2020-03-13 2021-09-14 联华电子股份有限公司 金属-绝缘层-金属电容器及其制作方法
CN113192926A (zh) * 2021-03-24 2021-07-30 上海华虹宏力半导体制造有限公司 Mom电容的形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04326568A (ja) * 1991-04-25 1992-11-16 Sony Corp 容量素子
KR19990018186A (ko) * 1997-08-26 1999-03-15 윤종용 반도체 장치
KR19990021112A (ko) * 1997-08-30 1999-03-25 김영환 반도체소자의 캐패시터 형성방법
KR19990040042A (ko) * 1997-11-17 1999-06-05 구본준 캐패시터 형성방법
KR19990062757A (ko) * 1997-12-04 1999-07-26 아끼구사 나오유끼 반도체장치 및 그 제조방법
KR19990061101A (ko) * 1997-12-31 1999-07-26 김영환 반도체 소자의 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100207444B1 (ko) * 1995-03-14 1999-07-15 윤종용 반도체 장치의 고유전막/전극 및 그 제조방법
US5786248A (en) * 1995-10-12 1998-07-28 Micron Technology, Inc. Semiconductor processing method of forming a tantalum oxide containing capacitor
JPH10294432A (ja) 1997-04-21 1998-11-04 Sony Corp 強誘電体キャパシタ、強誘電体不揮発性記憶装置および強誘電体装置
US5910880A (en) * 1997-08-20 1999-06-08 Micron Technology, Inc. Semiconductor circuit components and capacitors
US6323044B1 (en) * 1999-01-12 2001-11-27 Agere Systems Guardian Corp. Method of forming capacitor having the lower metal electrode for preventing undesired defects at the surface of the metal plug
US6320244B1 (en) * 1999-01-12 2001-11-20 Agere Systems Guardian Corp. Integrated circuit device having dual damascene capacitor
EP1075004A4 (en) * 1999-02-17 2007-05-02 Tdk Corp CAPACITOR
US6258653B1 (en) * 2000-02-24 2001-07-10 Novellus Systems, Inc. Silicon nitride barrier for capacitance maximization of tantalum oxide capacitor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04326568A (ja) * 1991-04-25 1992-11-16 Sony Corp 容量素子
KR19990018186A (ko) * 1997-08-26 1999-03-15 윤종용 반도체 장치
KR19990021112A (ko) * 1997-08-30 1999-03-25 김영환 반도체소자의 캐패시터 형성방법
KR19990040042A (ko) * 1997-11-17 1999-06-05 구본준 캐패시터 형성방법
KR19990062757A (ko) * 1997-12-04 1999-07-26 아끼구사 나오유끼 반도체장치 및 그 제조방법
KR19990061101A (ko) * 1997-12-31 1999-07-26 김영환 반도체 소자의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480641B1 (ko) * 2002-10-17 2005-03-31 삼성전자주식회사 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법

Also Published As

Publication number Publication date
CN1303132A (zh) 2001-07-11
KR20010062411A (ko) 2001-07-07
US7045415B2 (en) 2006-05-16
US20010020713A1 (en) 2001-09-13
JP2001237375A (ja) 2001-08-31
JP3967544B2 (ja) 2007-08-29
TW477081B (en) 2002-02-21
CN1230915C (zh) 2005-12-07
US20050001255A1 (en) 2005-01-06
US6894331B2 (en) 2005-05-17

Similar Documents

Publication Publication Date Title
KR100429122B1 (ko) Ｍｉｍ 캐패시터
US6940114B2 (en) Integrated circuit devices including a MIM capacitor
US10373905B2 (en) Integrating metal-insulator-metal capacitors with air gap process flow
US7436016B2 (en) MIM capacitor with a cap layer over the conductive plates
KR100329949B1 (ko) 인덕터를 갖는 반도체 장치 및 그 제조 방법
JP4118029B2 (ja) 半導体集積回路装置とその製造方法
US7329955B2 (en) Metal-insulator-metal (MIM) capacitor
US8759192B2 (en) Semiconductor device having wiring and capacitor made by damascene method and its manufacture
US8227893B2 (en) Semiconductor device with capacitor element
JP5568494B2 (ja) 集積回路キャパシタ構造
US20070294871A1 (en) Capacitor and Method of Manufacturing a Capacitor
JP3715502B2 (ja) 半導体装置及びその製造方法
US6498364B1 (en) Capacitor for integration with copper damascene processes
JP3746979B2 (ja) 半導体装置及びその製造方法
US6828222B2 (en) Method for manufacturing multilayer wiring structure semiconductor device
CN110085574B (zh) 用于动态随机存取存储器的电阻器
JP3998422B2 (ja) 半導体集積回路装置
US20220302018A1 (en) Metal-insulator-metal (mim) capacitor and thin-film resistor (tfr) formed in an integrated circuit structure
CN114446928A (zh) Mim电容器结构
JP3892429B2 (ja) 半導体集積回路装置の製造方法およびマスクパターンの生成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090410

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee