CN1303132A - Mim电容器 - Google Patents

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Abstract

目前,在布线材料中使用铜(Cu),其结果,在组合RF模拟器件和COM逻辑器件的RF－COM器件中,MIM电容器的两个电极由具有大扩散系数的Cu构成。为了防止Cu扩散到MIM电容器的电容器绝缘膜上,在电容器绝缘膜和两个电极之间配置具有防止Cu扩散功能的防扩散膜。由此,构成电极的Cu不会扩散到电容器绝缘膜上。

Description

MIM电容器
本申请基于1999年12月14日递交的申请号为11-354473的在先日本专利申请并且要求其优先权，该申请的整个内容在此被引作参考。
本发明涉及MIM(Metal-Insulator-Metal)电容器。
近年来，正在进行在单片内形成例如RF模拟器件和CMOS逻辑器件的研究。RF模拟器件包含电阻、线圈和电容器等，CMOD逻辑器件由MOS晶体管构成。
另一方面，为了使RF模拟器件和CMOS逻辑器件单片化，有必要使两个器件的制造处理统一协调。例如，以CMOS逻辑器件工艺为基础，以此统一协调RF模拟器件的处理，开发新的RF-CMOS处理。
当试图统一协调该处理时，首先碰到的问题是MIM电容器的结构及其处理。例如，对如果MOS晶体管的栅极长度为0.1μm以下，那么为了减小布线电阻等，使用Cu(铜)作为布线材料进行了研究。
但是，Cu具有大的散热系数。因此，在形成以Cu作为电极的MIM电容器的情况下，存在Cu扩散到电容器绝缘膜中，漏电流增大的问题。
此外，在使用Cu作为布线材料的情况下，由于加工精度和平坦化等的原因，通过所谓的镶嵌处理(Damascene process，大马士革处理)形成Cu布线。此时，由于MIM电容器的电极自然也利用镶嵌处理来形成。因而产生了因镶嵌处理的问题，例如凹陷(dishing)的问题，和在避免凹陷的情况下电极面积缩小的问题等。
本发明的目的在于提供即使在MIM电容器的电极由Cu等具有大扩散系数的材料构成的情况下也能充分防止漏电流。并且，即使采用镶嵌法(CMP 处理)也不产生凹陷和电极面积缩小等的制造处理。
本发明的MIM电容器，包括：由金属材料构成的第一电极和第二电极；电容器绝缘膜；第一防扩散膜，配置在所述电容器绝缘膜和所述第一电极之间，防止所述金属材料扩散；和第二防扩散膜，配置在所述电容器绝缘膜和所述第二电极之间，防止所述金属材料扩散。
本发明的MIM电容器的制造方法，包括以下工序：通过镶嵌处理来形成由金属材料构成的第一电极；在所述第一电极上形成具有防止所述金属材料扩散功能的第一绝缘膜；除去所述第一绝缘膜的一部分，以该部分作为电容器区域；在所述电容器区域内形成具有防止所述金属材料扩散功能的第一防扩散膜；在所述第一防扩散膜上分别形成电容器绝缘膜、具有防止所述金属材料扩散功能的第二防扩散膜、以及具有与所述第一绝缘膜相同功能的第二绝缘膜；在所述第一绝缘膜和第二绝缘膜上形成层间绝缘膜；使用所述镶嵌处理，在所述层间绝缘膜和所述第一绝缘膜及第二绝缘膜上形成达到所述第一电极和所述第二防扩散膜的沟槽；以及在所述沟槽内填满所述金属材料，分别形成连接所述第一电极的布线和连接所述第二防扩散膜的第二电极。
本发明的其它目的和优点将在随后的描述中提出，并且根据说明可部分地澄清这些目的和优点，或通过本发明的实施来了解这些目的和优点。借助本申请中具体指出的方法和其组合可实现和获得本发明的目的和优点。
包含于说明书中和构成本说明书的一部分的附图展示本发明的当前优选实施例，连同上面给出的一般说明和下面给出的优选实施例的详细说明，用于解释本发明的原理。
图1表示本发明的MIM电容器第一实施例的平面图。
图2是沿图1的Ⅱ-Ⅱ线剖切的剖面图。
图3是表示图1和图2的器件制造方法一工序的平面图。
图4是沿图3的Ⅳ-Ⅳ线剖切的剖面图。
图5表示电容器第一电极的布图例的平面图。
图6表示电容器第一电极的布图例的平面图。
图7表示电容器第一电极的布图例的平面图。
图8是表示图1和图2的器件制造方法一工序的平面图。
图9是沿图8的Ⅸ-Ⅸ线剖切的剖面图。
图10是表示图1和图2的器件制造方法一工序的平面图。
图11是表示图1和图2的器件制造方法一工序的平面图。
图12是沿图11的Ⅻ-Ⅻ线剖切的剖面图。
图13表示电容器第二电极的布图例的平面图。
图14表示电容器第二电极的布图例的平面图。
图15表示电容器第二电极的布图例的平面图。
图16表示本发明的MIM电容器的第二实施例的剖面图。
图17表示图16的器件制造方法一工序的剖面图。
图18表示图16的器件制造方法一工序的剖面图。
图19表示图16的器件制造方法一工序的剖面图。
图20表示图16的器件制造方法一工序的剖面图。
图21表示本发明的MIM电容器的第三实施例的剖面图。
图22表示图21的器件制造方法一工序的剖面图。
图23表示图2l的器件制造方法一工序的剖面图。
图24表示图21的器件制造方法一工序的剖面图。
图25表示图21的器件制造方法一工序的剖面图。
图26表示图21的器件制造方法一工序的剖面图。
图27表示电容器第二电极的布图例的平面图。
图28表示本发明的MIM电容器的第四实施例的剖面图。
图29表示图28的器件制造方法一工序的剖面图。
图30表示图28的器件制造方法一工序的剖面图。
图31表示图28的器件制造方法一工序的剖面图。
图32表示图28的器件制造方法一工序的剖面图。
图33表示图28的器件制造方法一工序的剖面图。
图34表示本发明的MIM电容器的第五实施例的剖面图。
图36是沿图35的ⅩⅩⅩⅥ-ⅩⅩⅩⅥ线剖切的剖面图。
图37表示图34的器件制造方法一工序的剖面图。
图38表示图34的器件制造方法一工序的剖面图。
图39表示图34的器件制造方法一工序的剖面图。
图40表示电容器第二电极的布图例的剖面图。
图41表示本发明的MIM电容器的第六实施例的剖面图。
图42表示本发明的MIM电容器的第七实施例的剖面图。
图43是沿图42的XLⅢ-XLⅢ线剖切的剖面图。
图44表示本发明的MIM电容器的第八实施例的剖面图。
图45表示本发明的MIM电容器的第九实施例的剖面图。
下面参照附图详细地说明本发明的MIM电容器。
图1表示本发明MIM电容器的第一实施例。图2是沿图1的Ⅱ-Ⅱ线的剖面图。
在半导体衬底(例如硅衬底)11内，形成例如格子状的沟槽。在该沟槽内，填满具有低电阻和大扩散系数的金属材料12，例如Cu(铜)。在半导体衬底11的沟槽内填满的金属材料12作为MIM电容器的第一电极。
本例中，MIM电容器第一电极的布图为格子状，这是为了防止镶嵌处理(CMP处理)中的凹陷现象(沟槽内的金属材料被研磨成盘状的现象)。因此，作为可防止凹陷现象的结构，沟槽的形状不限于格子状，例如也可以为竹帘状(或梯子状)、梳状等。
在半导体衬底11上，除MIM电容器的电容器区域以外，形成氮化硅膜(SiN)13。MIM电容器的电容器区域是被氮化硅膜(SiN)13的壁包围的沟。然后，在电容器区域中，形成氮化钨膜(WN)14。氮化钨膜14具有作为金属材料(例如Cu)12的防扩散膜的功能，同时，通过将其配置在格子状第一电极上，还具有增加电容器面积的功能。
在氮化钨膜14上形成电容器绝缘膜(例如Ta2O5)15。
在电容器绝缘膜15上形成氮化钨膜16。氮化钨膜16具有作为后述MIM电容器的第二电极的金属材料(例如Cu)的防扩散膜的功能，同时，通过将其配置在后述格子状第二电极下，还具有增加电容器面积的功能。
在氮化钨膜16上形成氮化硅膜(SiN)17。氮化硅膜17与氮化硅膜13同时具有腐蚀时(即形成沟槽时)的停止层功能(在制造方法的说明中详述)。
在氮化硅膜13、17上形成氧化硅膜(SiO2)18，在氧化硅膜18上形成氮化硅膜19。氮化硅膜19具有在双镶嵌处理中形成沟槽时的停止层功能。在氮化硅膜19上形成氧化硅膜(SiO2)20，在氧化硅膜20上形成氮化硅膜21。氮化硅膜21具有在CMP(化学机械抛光)处理中的停止层功能。
在氧化硅膜20内(比氮化硅膜19更上面的部分)，形成例如格子状的沟槽和布线及焊盘部用的沟槽。此外，在氧化硅膜18与氮化硅膜13上形成到达氮化钨膜16和金属材料(例如Cu)12的沟槽(通孔)。在这样的沟槽内填满具有低电阻和大扩散系数的金属材料22A、22B，例如Cu(铜)。在沟槽内填满的金属材料22A作为MIM电容器的第二电极。
本例中，MIM电容器的第二电极的布图为格子状，这是为了防止镶嵌处理(CMP处理)中的凹陷现象。因此，作为可防止凹陷现象的结构，沟槽的形状不限于格子状，例如也可以为竹帘状(或梯子状)、梳状等。
按照以上的器件结构，首先，MIM电容器的第一和第二电极分别为格子状、竹帘状(或梯子状)、梳状等难以产生凹陷现象的形状。
此外，在MIM电容器的第一和第二电极由具有大扩散系数的金属材料(例如Cu)构成的情况下，设置与第一电极接触的板状防扩散膜(例如氮化钨膜14)和与第二电极接触的板状防扩散膜(例如氮化钨膜16)。这些防扩散膜具有增加MIM电容器的电容器面积的功能。
因此，电容器绝缘膜(例如Ta2O5)15不与被两个防扩散膜夹持的具有大扩散系数的金属材料(例如Cu)直接接触。
利用构成MIM电容器电极的具有大扩散系数的金属材料，可提供不污染电容器绝缘膜、可降低漏电流的高性能MIM电容器。
下面，说明图1和图2的MIM电容器的制造方法。
首先，如图3和图4所示，通过镶嵌处理，在半导体衬底11内形成MIM电容器的第一电极。
例如，使用PEP(光刻处理)和RIE(反应离子腐蚀)，在半导体衬底11内形成格子状沟槽。此外，采用CVD(化学汽相淀积)法，形成可完全填满格子状沟槽的金属材料(例如Cu)12。之后，用CMP(化学机械抛光)法，研磨金属材料12，使该金属材料12仅保留在格子状沟槽内，完成MIM电容器的第一电极。
再有，作为沟槽(第一电极)的形状，除格子状之外，例如，可以为如图5所示那样的竹帘状，如图6和图7所示那样的梳状等。
之后，用CVD法，在半导体衬底11上形成覆盖MIM电容器的第一电板的氮化硅膜(防扩散绝缘膜)13。
接着，如图8和9所示，用PEP和RIE，除去存在于电容器区域内的氮化硅膜13。并且，用溅射法，在氮化硅膜13和电容器区域上形成作为防扩散膜的氮化钨膜(WN)14。然后，用CMP法，研磨氮化钨膜14，仅保留电容器区域上的氮化钨膜14。
此外，本例中，使用氮化钨膜作为防扩散膜(阻挡金属)，但如果是具有金属原子的扩散防止功能的膜，那么也可以是除氮化钨膜之外的膜。作为具有扩散防止功能的导电膜，例如，如表1中所示那样的材料是公知的。
表1
耐扩散温度(℃) 膜厚(nm) 晶体结构
Ti  450  220 多晶
TiN  600  50 多晶
TiSiN  600  30 非晶
Ta  500  50 多晶
TaN  700  8 多晶
TaC  600  5 非晶
TaSiN  900  120 非晶
TaCeO2 850  10 多晶
Ir46Ta54  700  30 非晶
W  450  100 多晶
WN 700  120 多晶
W2N 600  8 非晶
W64B20N16  800  100 多晶
W23B49N28  700  100 非晶
W47Si9N44 700  100 非晶
下面，如图10所示，用溅射法，在氮化硅膜13和氮化钨膜14上形成电容器绝缘膜(例如Ta2O5)15。接着，用溅射法，在电容器绝缘膜15上，形成作为防扩散膜(阻挡金属)的氮化钨膜16。作为防扩散膜，除氮化钨膜外，可采用如上表1所示那样的导电膜。
此外，用CVD法，在氮化钨膜16上形成氮化硅膜(防扩散膜)17。之后，用PEP和RIE，顺序腐蚀氮化硅膜17、氮化钨膜16和电容器绝缘膜15。进行该腐蚀，以在至少电容器区域内的氮化钨膜14上保留电容器绝缘膜15、氮化钨膜16和氮化硅膜17。
下面，如图11和图12所示，用CVD法，在氮化硅膜13、17上形成氧化硅膜(层间绝缘膜)18。接着，用CVD法，在氧化硅膜18上形成作为腐蚀停止层的氮化硅膜19。此外，用CVD法，在氮化硅膜19上形成氧化硅膜(布线间绝缘膜)20。接着，用CVD法，在氧化硅膜20上，形成作为CMP停止层的氮化硅膜21。
之后，通过双镶嵌处理，形成MIM电容器的第二电极。
例如，首先，用PEP和RIE，在氮化硅膜21和氧化硅膜20上，形成作为布线沟的沟槽。腐蚀氧化硅膜20时，氮化硅膜19具有RIE腐蚀停止层的功能。该沟槽包含布线和焊盘部、电容器电极部，电容器电极部具有例如格子状的沟槽。
然后，用PEP和RIE，在氮化硅膜19和氧化硅膜18上，形成作为通孔的沟槽。腐蚀氧化硅膜18时，氮化硅膜13、17具有RIE腐蚀停止层的功能。
再有，电容器电极部的沟槽形状，不限于格子状，例如，可以为如图13所示那样的竹帘状，和如图14和图15所示那样的梳状等。
腐蚀沟槽底部的氮化硅膜13、17，露出金属材料12的一部分和氮化钨膜16的一部分。
然后，通过镀敷，形成完全填满沟槽的金属材料(例如Cu)22A、22B。再有，在形成金属材料22A、22B之前，在沟槽里面，也可形成TaN等的阻挡金属。
然后，用CMP法，研磨金属材料22A、22B，使金属材料22A、22B保留在沟槽内。此时，氮化硅膜21具有CMP停止层的功能。
通过以上工序，完成图1和图2的MIM电容器。
按照这样的制造方法，采用镶嵌处理(CMP处理)，并且，在采用Cu(铜)那样的具有大扩散系数的金属材料作为布线材料的情况下，第一，使金属材料(电容器电极)的形状例如为格子状，可防止凹陷现象。第二，利用防扩散膜直接夹置电容器绝缘膜，在制造工序中，可防止金属原子扩散到电容器绝缘膜上。第三，通过使防扩散膜具有作为电容器电极的功能，即使用于防止凹陷现象的金属材料为格子状，电容器面积也不会变小(不利用布线规则，能够增大电容器的电容量)。第四，电容器构图时，由于不露出金属材料(例如Cu)，因而没有金属原子的污染。第五，电容器结构平坦，可实现高可靠性和高性能。
图16表示本发明的MIM电容器的第二实施例。
与图1和图2所示的实施例相比，本例的器件结构的特征在于省略了图1和图2的氮化硅膜13。即，本例中，氮化硅膜17除在氮化钨膜16上之外，还形成在半导体衬底11和金属材料12上。
以下，说明具体的器件结构。
在半导体衬底(例如硅衬底)11内，形成例如格子状的沟槽。在该沟槽内，填满具有低电阻和大扩散系数的金属材料12，例如Cu(铜)。在半导体衬底11的沟槽内填满的金属材料12作为MIM电容器的第一电极。
MIM电容器的第一电极的形状可设定为格子状，竹帘状(或梯子状)、梳状等。
在MIM电容器的电容器区域上，形成氮化钨膜(WN)14。氮化钨膜14具有作为金属材料(例如Cu)12的防扩散膜的功能，同时，通过将其配置在格子状的第一电极上，还具有增加电容器面积的功能。在氮化钨膜14上形成电容器绝缘膜(例如Ta2O5)15。
在电容器绝缘膜15上形成氮化钨膜(WN)16。氮化钨膜16具有防止作为后述MIM电容器的第二电极的金属材料(例如Cu)扩散的防扩散膜功能，同时，通过将其配置在后述格子状的第二电极下，还具有增加电容器面积的功能。
在半导体衬底11上、金属材料12上和氮化钨膜16上形成氮化硅膜(SiN)17。氮化硅膜17具有腐蚀时(即形成沟槽时)的停止层功能(在制造方法的说明中详述)。
在氮化硅膜17上形成氧化硅膜(SiO2)18，在氧化硅膜18上形成氮化硅膜19。氮化硅膜19具有在双镶嵌处理中形成沟槽时的停止层功能。在氮化硅膜19上形成氧化硅膜(SiO2)20，在氧化硅膜20上形成氮化硅膜21。氮化硅膜21具有在CMP(化学机械抛光)处理中的停止层功能。
在氧化硅膜20内(比氮化硅膜19更上面的部分)，形成例如格子状的沟槽及布线和焊盘部用的沟槽。此外，在氧化硅膜18与氮化硅膜17上形成作为到达氮化钨膜16和金属材料(例如Cu)12的通孔的沟槽。在这样的沟槽内填满具有低电阻和大扩散系数的金属材料22A、22B，例如Cu(铜)。在沟槽内填满的金属材料22A作为沟槽的第二电极。
而且，MIM电容器的第二电极的形状可设定为格子状、竹帘状(或梯子状)、梳状等。
按照以上的器件结构，首先，MIM电容器的第一和第二电极分别为格子状、竹帘状、梳状等难以产生凹陷现象的形状。
此外，在MIM电容器的第一和第二电极由具有大扩散系数的金属材料(例如Cu)构成的情况下，设置与第一电极接触的板状防扩散膜(例如氮化钨膜14)和与第二电极接触的板状防扩散膜(例如氮化钨膜16)。这些防扩散膜具有增加MIM电容器的电容器面积的功能。
这样，电容器绝缘膜(例如Ta2O5)15不与被两个防扩散膜夹置的具有大扩散系数的金属材料(例如Cu)直接接触。
因此，利用构成MIM电容器电极的具有大扩散系数的金属材料，可提供不污染电容器绝缘膜、可降低漏电流的高性能MIM电容器。
此外，本例中，作为在氧化硅膜18上形成沟槽(通孔)时的腐蚀停止层，仅采用氮化硅膜17，省略了图1和图2的器件所示的氮化硅膜13。因此，与图1和图2例相比，本例中，可谋求省略①加工氮化硅膜13的工序，和②把氮化钨膜14埋入氮化硅膜13的沟中的工序(CMP)，削减PEP数，降低成本等。
下面，说明图16的MIM电容器的制造方法。
首先，如图17所示，通过镶嵌处理，在半导体衬底11内形成MIM电容器的第一电极。
例如，使用PEP和RIE，在半导体衬底11内形成格子状沟槽。此外，采用CVD法，形成可完全填满格子状沟槽的金属材料(例如Cu)12。之后，用CMP法，研磨金属材料12，使该金属材料12仅保留在格子状沟槽内，完成MIM电容器的第一电极。
再有，作为沟槽(第一电极)的形状，除图3所示的格子状之外，例如，也可以为竹帘状(图5)、梳状(图6和图7)等。
并且，用溅射法，在半导体衬底11和金属材料12上形成作为防扩散膜的氮化钨膜(WN)14。本例中，作为防扩散膜(阻挡金属)，使用氮化钨膜，但作为具有防止金属原子扩散的功能的膜，也可以是氮化钨膜之外的其它膜(参照表1)。
此外，用溅射法，在氮化钨膜14上形成电容器绝缘膜(例如Ta2O5)15。接着，用溅射法，在电容器绝缘膜15上，形成作为防扩散膜(阻挡金属)的氮化钨膜16。
之后，如图18所示，用PEP和RIE，顺序腐蚀氮化钨膜16、电容器绝缘膜15和氮化钨膜14。然后，仅在电容器区域上保留氮化钨膜14、电容器绝缘膜15和氮化钨膜16。
接着，如图19所示，用CVD法，在半导体衬底11上、金属材料12和氮化钨膜16上形成氮化硅膜(防扩散绝缘膜)17。氮化硅膜17具有作为后述通孔的沟槽形成时的停止层的功能。
接着，如图20所示，用CVD法，在氮化硅膜17上形成氧化硅膜(层间绝缘膜)18。接着，用CVD法，在氧化硅膜18上形成作为腐蚀停止层的氮化硅膜19。此外，用CVD法，在氮化硅膜19上形成氧化硅膜(布线间绝缘膜)20。接着，用CVD法，在氧化硅膜20上，形成作为CMP停止层的氮化硅膜21。
之后，通过双镶嵌处理，形成MIM电容器的第二电极。
例如，首先，用PEP和RIE，在氮化硅膜21和氧化硅膜20上，形成作为布线沟的沟槽。腐蚀氧化硅膜20时，氮化硅膜19具有RIE腐蚀停止层的功能。该沟槽包含布线和焊盘部以及电容器电极部，电容器电极部例如具有格子状的设计。
然后，用PEP和RIE，在氮化硅膜19和氧化硅膜18上，形成作为通孔的沟槽。腐蚀氧化硅膜18时，氮化硅膜17具有RIE腐蚀停止层的功能。
再有，作为电容器电极部的沟槽形状，不限于格子状，例如，可以为如图13所示那样的竹帘状，和如图14和图15所示那样的梳状等。
腐蚀沟槽底部的氮化硅膜17，露出金属材料12的一部分和氮化钨膜16的一部分。
然后，通过镀敷，形成完全填满沟槽的金属材料(例如Cu)22A、22B。再有，在形成金属材料22A、22B之前，在沟槽里面，也可形成TaN等的阻挡金属。
然后，用CMP法，研磨金属材料22A、22B，使金属材料22A、22B仅保留在沟槽内。此时，氮化硅膜21具有CMP停止层的功能。
通过以上工序，完成图16的MIM电容器。
按照这样的制造方法，在采用镶嵌处理(CMP处理)和采用Cu(铜)那样的具有大扩散系数的金属材料作为布线材料的情况下，第一，使金属材料(电容器电极)的形状例如为格子状，可防止凹陷现象。第二，通过设置直接夹置电容器绝缘膜的防扩散膜，在制造工序中，可防止金属原子扩散到电容器绝缘膜上。第三，通过使防扩散膜具有作为电容器电极的功能，即使用于防止凹陷现象的金属材料为格子状，电容器面积也不会变小(不利用布线规则，能够增大电容器的电容量)。第四，由于仅使用一个氮化硅膜作为在作为通孔的沟槽形成时的停止层，因而可减少工序数(PEP数)，有助于降低成本。
图21表示本发明的MIM电容器的第三实施例。
与图1和图2例相比，本例的器件结构的特征在于，作为防扩散膜的氮化钨膜14的布图。即，本例中，使对作为防扩散膜的氮化钨膜14的腐蚀，与对氮化硅膜17、氮化钨膜16和电容器绝缘膜15的腐蚀连续进行。此外，在本例的器件结构中，具有把氮化钨膜14、16和电容器绝缘膜15的端部覆盖在氮化硅膜13上的布图。
因此，本例中，不需要如图1和图2例所示的在氮化硅膜13的沟内填满氮化钨膜14的工序(CMP)。
以下，说明具体的器件结构。
在半导体衬底(例如硅衬底)11内，形成例如格子状的沟槽。在该沟槽内，填满具有低电阻和大扩散系数的金属材料12，例如Cu(铜)。在半导体衬底11的沟槽内填满的金属材料12作为MIM电容器的第一电极。
作为MIM电容器的第一电极的形状，可设定为例如格子状、竹帘状(或梯子状)、梳状等。
在半导体衬底11上，除MIM电容器的电容器区域之外，形成氮化硅膜(SiN)13。MIM电容器的电容器区域是被氮化硅膜(SiN)13的壁包围的沟。因此，在电容器区域上，形成氮化钨膜(WN)14。氮化钨膜14的端部重叠在氮化硅膜13上。
氮化钨膜14具有防止金属材料(例如Cu)12扩散的防扩散膜功能，同时，通过将其配置在格子状的第一电极上，还具有增加电容器面积的功能。在氮化钨膜14上形成电容器绝缘膜(例如Ta2O5)15。
在电容器绝缘膜15上形成氮化钨膜(WN)16。氮化钨膜16具有防止作为后述MIM电容器的第二电极的金属材料(例如Cu)扩散的防扩散膜功能，同时，通过将其配置在后述格子状第二电极下，还具有增加电容器面积的功能。
在氮化钨膜16上形成氮化硅膜(SiN)17。氮化硅膜17与氮化硅膜13同时具有作为腐蚀时(即形成沟槽时)的停止层的功能(在制造方法的说明中详述)。
在氮化硅膜13、17上形成氧化硅膜(SiO2)18，在氧化硅膜18上形成氮化硅膜19。氮化硅膜19具有在双镶嵌处理中形成沟槽时的停止层功能。在氮化硅膜19上形成氧化硅膜(SiO2)20，在氧化硅膜20上形成氮化硅膜21。氮化硅膜21具有在CMP(化学机械抛光)处理中的停止层功能。
在氧化硅膜20内(比氮化硅膜19更上面的部分)，形成例如格子状的沟槽和布线及焊盘部用的沟槽等。此外，在氧化硅膜18与氮化硅膜13上形成作为到达氮化钨膜16和金属材料(例如Cu)12的通孔的沟槽。在这样的沟槽内填满具有低电阻和大扩散系数的金属材料22A、22B，例如Cu(铜)。在沟槽内填满的金属材料22A作为MIM电容器的第二电极。
作为MIM电容器的第二电极的形状，例如为如图27所示的形状。但，就MIM电容器的第二电极来说，只要能防止镶嵌处理(CMP处理)中的凹陷现象，可以为任何形状。
按照以上的结构，首先，MIM电容器的第一和第二电极分别为格子状、竹帘状(或梯子状)、梳状等的难以产生凹陷现象的形状。
此外，在MIM电容器的第一和第二电极由具有大扩散系数的金属材料(例如Cu)构成的情况下，设置与第一电极接触的板状防扩散膜(例如氮化钨膜14)和与第二电极接触的板状防扩散膜(例如氮化钨膜16)。这些防扩散膜具有增加MIM电容器的电容器面积的功能。
因此，电容器绝缘膜(例如Ta2O5)15不与被两个防扩散膜夹置的具有大扩散系数的金属材料(例如Cu)直接接触。
利用构成MIM电容器电极的具有大扩散系数的金属材料，可提供不污染电容器绝缘膜、可降低漏电流的高性能MIM电容器。
下面，说明图21的MIM电容器的制造方法。
首先，如图22所示，通过镶嵌处理，在半导体衬底11内形成MIM电容器的第一电极。
例如，使用PEP(光刻处理)和RIE(反应离子腐蚀)，在半导体衬底11内形成格子状的沟槽。此外，采用CVD法，形成可完全填满格子状沟槽的金属材料(例如Cu)12。之后，用CMP法，研磨金属材料12，使该金属材料12仅保留在格子状沟槽内，完成MIM电容器的第一电极。
再有，沟槽(第一电极)的形状，可以设定为格子状(图3)、竹帘状(图5)、梳状(图6和图7)等。
之后，用CVD法，在半导体衬底11上形成覆盖MIM电容器的第一电极的氮化硅膜(防扩散绝缘膜)13。
接着，如图23所示，用PEP和RIE，除去存在于电容器区域内的氮化硅膜13。
然后，如图24所示，用溅射法，在氮化硅膜13和电容器区域上形成作为防扩散膜的氮化钨膜(WN)14。此外，用溅射法，在氮化钨膜14上形成电容器绝缘膜(例如Ta2O5)15。然后，用溅射法，在电容器绝缘膜15上形成作为防扩散膜(阻挡金属)的氮化钨膜16。
此外，用CVD法，在氮化钨膜16上形成氮化硅膜17。之后，用PEP和RIE，顺序腐蚀氮化硅膜17、氮化钨膜16、电容器绝缘膜15和氮化钨膜14。进行该腐蚀，以至少在电容器区域上保留氮化钨膜14、电容器绝缘膜15、氮化钨膜16和氮化硅膜17。
下面，如图26所示，用CVD法，在氮化硅膜13、17上形成氧化硅膜(层间绝缘膜)18。接着，用CVD法，在氧化硅膜18上形成作为腐蚀停止层的氮化硅膜19。此外，用CVD法，在氮化硅膜19上形成氧化硅膜(布线间绝缘膜)20。接着，用CVD法，在氧化硅膜20上，形成作为CMP停止层的氮化硅膜21。
之后，通过双镶嵌处理，形成MIM电容器的第二电极。
例如，首先，用PEP和RIE，在氮化硅膜21和氧化硅膜20上，形成作为布线沟的沟槽。腐蚀氧化硅膜20时，氮化硅膜19具有RIE腐蚀停止层的功能。该沟槽包含布线和焊盘部、电容器电极部，电容器电极部例如具有格子状的布图。
然后，用PEP和RIE，在氮化硅膜19和氧化硅膜18上，形成作为通孔的沟槽。腐蚀氧化硅膜18时，氮化硅膜13、17具有RIE腐蚀停止层的功能。
再有，电容器电极部的沟槽形状，不限于格子状，例如，也可以为如图13所示那样的竹帘状(或梯子状)，和如图14和图15所示那样的梳状等。
腐蚀沟槽底部的氮化硅膜13、17，露出金属材料12的一部分和氮化钨膜16的一部分。
然后，通过镀敷，形成完全填满沟槽的金属材料(例如Cu)22A、22B。再有，在形成金属材料22A、22B之前，在沟槽里面，也可形成TaN等的阻挡金属。
然后，用CMP法，研磨金属材料22A、22B，使金属材料22A、22B保留在沟槽内。此时，氮化硅膜21具有CMP停止层的功能。
通过以上工序，完成图1和图2的MIM电容器。
按照这样的制造方法，在采用镶嵌处理(CMP处理)和采用Cu(铜)那样的具有大扩散系数的金属材料作为布线材料的情况下，第一，使金属材料(电容器电极)的形状例如为格子状，可防止凹陷现象。第二，利用防扩散膜直接夹置电容器绝缘膜，在制造工序中，可防止金属原子扩散到电容器绝缘膜上。第三，通过使防扩散膜具有作为电容器电极的功能，即使用于防止凹陷现象的金属材料为格子状，电容器面积也不会变小(不利用布线规则，能够增大电容器的电容量)。第四，由于通过RIE,与氮化硅膜17、氮化钨膜16和电容器绝缘膜15一起加工氮化钨膜14，因而可简化制造工序。第五，电容器构图时，由于不露出金属材料(例如Cu)，因而没有金属原子的污染。
图28表示本发明的MIM电容器的第四实施例。
与图21的例相比，本例的器件结构的要点在于，氮化钨膜14、电容器绝缘膜15、氮化钨膜16和氮化硅膜17分别被容纳在氮化硅膜13的沟内。
以下，说明具体的器件结构。
在半导体衬底(例如硅衬底)11内，形成例如格子状的沟槽。在该沟槽内，填满具有低电阻和大扩散系数的金属材料12，例如Cu(铜)。在半导体衬底11的沟槽内填满的金属材料12作为MIM电容器的第一电极。
作为MIM电容器的第一电极的形状可设定为例如格子状、竹帘状(或梯子状)、梳状等。
在半导体衬底11上，除MIM电容器的电容器区域，形成氮化硅膜(SiN)13。该电容器区域是被氮化硅膜13的壁包围的沟。因此，在电容器区域上，形成氮化钨膜(WN)14。氮化钨膜14被完全容纳在电容器区域内。
氮化钨膜14具有防止金属材料(例如Cu)12扩散的防扩散膜功能，同时，通过将其配置在格子状第一电极上，还具有增加电容器面积的功能。在氮化钨膜14上形成电容器绝缘膜(例如Ta2O3)15。
在电容器绝缘膜15上形成氮化钨膜(WN)16。氮化钨膜16具有防止作为后述MIM电容器的第二电极的金属材料(例如Cu)扩散的防扩散膜功能，同时，通过将其配置在后述格子状第二电极下，还具有增加电容器面积的功能。
在氮化钨膜16上形成氮化硅膜(SiN)17。氮化硅膜17与氮化硅膜13同时具有腐蚀时(即形成沟槽时)的停止层功能(在制造方法的说明中详述)。
再有，氮化钨膜14、16和电容器绝缘膜15具有相同的图形。
在氮化硅膜13、17上形成氧化硅膜(SiO2)18，在氧化硅膜18上形成氮化硅膜19。氮化硅膜19具有在双镶嵌处理中形成沟槽时的停止层功能。在氮化硅膜19上形成氧化硅膜(SiO2)20，在氧化硅膜20上形成氮化硅膜21。氮化硅膜21具有在CMP(化学机械抛光)处理中的停止层功能。
在氧化硅膜20内(比氮化硅膜19更上面的部分)，形成例如格子状的沟槽及布线和焊盘部用的沟槽。此外，在氧化硅膜18与氮化硅膜13上形成作为到达氮化钨膜16和金属材料(例如Cu)12的通孔的沟槽。在这样的沟槽内填满具有低电阻和大扩散系数的金属材料22A、22B，例如Cu(铜)。在沟槽内填满的金属材料22A作为MIM电容器的第二电极。
按照以上的器件结构，首先，MIM电容器的第一和第二电极分别为格子状、竹帘状(或梯子状)、梳状等难以产生凹陷现象的形状。
此外，在MIM电容器的第一和第二电极由具有大扩散系数的金属材料(例如Cu)构成的情况下，设置与第一电极接触的板状防扩散膜(例如氮化钨膜14)和与第二电极接触的板状防扩散膜(例如氮化钨膜16)。这些防扩散膜具有增加MIM电容器的电容器面积的功能。
因此，电容器绝缘膜(例如Ta2O5)15不与被两个防扩散膜夹置的具有大扩散系数的金属材料(例如Cu)直接接触。
利用构成MIM电容器电极的具有大扩散系数的金属材料，可提供不污染电容器绝缘膜、可降低漏电流的高性能MIM电容器。
下面，说明图28的MIM电容器的制造方法。
首先，如图29所示，通过镶嵌处理，在半导体衬底11内形成MIM电容器的第一电极。
例如，使用PEP(光刻处理)和RIE(反应离子腐蚀)，在半导体衬底11内形成格子状沟槽。此外，用CVD法，形成可完全填满格子状沟槽的金属材料(例如Cu)12。之后，用CMP法，研磨金属材料12，使该金属材料12仅保留在格子状沟槽内，完成MIM电容器的第一电极。
再有，沟槽(第一电极)的形状，可设定为格子状(图3)、竹帘状(图5)、梳状(图6和图7)等。
之后，用CVD法，在半导体衬底11上形成覆盖MIM电容器的第一电极的氮化硅膜(防扩散绝缘膜)13。
接着，如图30所示，用PEP和RIE，除去存在于电容器区域内的氮化硅膜13。
然后，如图31所示，用溅射法，在氮化硅膜13和电容器区域上形成作为防扩散膜(阻挡金属)的氮化钨膜(WN)14。此外，用溅射法，在氮化钨膜14上形成电容器绝缘膜(例如Ta2O5)15。然后，用溅射法，在电容器绝缘膜15上形成作为防扩散膜(阻挡金属)的氮化钨膜16。此外，用CVD法，在氮化钨膜16上形成氮化硅膜(防扩散绝缘膜)17。
之后，如图32所示，用PEP和RIE，顺序腐蚀氮化硅膜17、氮化钨膜16、电容器绝缘膜15和氮化钨膜14。进行该腐蚀，以在电容器区域内保留氮化钨膜14、电容器绝缘膜15、氮化钨膜16和氮化硅膜17。
本例中，氮化钨膜14、电容器绝缘膜15、氮化钨膜16和氮化硅膜17被完全容纳在电容器区域内，即氮化硅膜13的沟内。
下面，如图33所示，用CVD法，在氮化硅膜13、17上形成氧化硅膜(层间绝缘膜)18。接着，用CVD法，在氧化硅膜18上形成作为腐蚀停止层的氮化硅膜19。此外，用CVD法，在氮化硅膜19上形成氧化硅膜(布线间绝缘膜)20。接着，用CVD法，在氧化硅膜20上，形成作为CMP停止层的氮化硅膜21。
之后，通过双镶嵌处理，形成MIM电容器的第二电极。
例如，首先，用PEP和RIE，在氮化硅膜21和氧化硅膜20上，形成作为布线沟的沟槽。腐蚀氧化硅膜20时，氮化硅膜19具有RIE腐蚀停止层的功能。该沟槽包含布线和焊盘部、电容器电极部，电容器电极部例如具有格子状的布图。
然后，用PEP和RIE，在氮化硅膜19和氧化硅膜18上，形成作为通孔的沟槽。腐蚀氧化硅膜18时，氮化硅膜13、17具有RIE腐蚀停止层的功能，
再有，作为电容器电极部的沟槽形状，不限于格子状，例如，也可以为如图13所示那样的竹帘状(梯子状)，和如图14和图15所示那样的梳状等。
腐蚀沟槽底部的氮化硅膜13、17，露出金属材料12的一部分和氮化钨膜16的一部分。
然后，通过镀敷法，形成完全填满沟槽的金属材料(例如Cu)22A、22B。再有，在形成金属材料22A、22B之前，在沟槽里面，也可形成TaN等的阻挡金属。
然后，用CMP法，研磨金属材料22A、22B，使金属材料22A、22B保留在沟槽内。此时，氮化硅膜21具有CMP停止层的功能。
通过以上工序，完成图28的MIM电容器。
按照这样的制造方法，采用镶嵌处理(CMP处理)，并且，在采用Cu(铜)那样的具有大扩散系数的金属材料作为布线材料的情况下，第一，使金属材料(电容器电极)的形状例如为格子状，可防止凹陷现象。第二，利用防扩散膜直接夹置电容器绝缘膜，在制造工序中，可防止金属原子扩散到电容器绝缘膜上。第三，通过使防扩散膜具有作为电容器电极的功能，即使用于防止凹陷现象的金属材料为格子状，电容器面积也不会变小(不利用布线规则，能够增大电容器的电容量)。第四，由于通过RIE与氮化硅膜17、氮化钨膜16和电容器绝缘膜15一起同时加工氮化钨膜14、因而可简化制造工序。
图34表示本发明的MIM电容器的第五例。
本例的器件结构的特征在于，与上述第一至第四例不同，不采用防扩散膜，电容器绝缘膜自身具有扩散防止功能。
以下，说明具体的器件结构。
在半导体衬底(例如硅衬底)11内，形成沟槽。在该沟槽内，填满具有低电阻和大扩散系数的金属材料12，例如Cu(铜)。在半导体衬底11的沟槽内填满的金属材料12作为MIM电容器的第一电极。
形成在电容器区域上的金属材料12的形状可以为板状，形成在其它区域的金属材料，例如可设定为格子状，竹帘状(或梯子状)、梳状等。
在半导体衬底11上形成电容器绝缘膜15。本例中，电容器绝缘膜15由具有防止金属原子(例如Cu)扩散功能的材料构成。并且，由相对于后述的层间绝缘膜(氮化硅膜17、氧化硅膜18、20等)具有腐蚀选择性的材料构成。
在电容器绝缘膜15上形成氮化硅膜(SiN)17。氮化硅膜17具有腐蚀时(即形成沟槽时)的停止层功能(在制造方法的说明中详述)。
在氮化硅膜17上形成氧化硅膜(SiO2)18，在氧化硅膜18上形成氮化硅膜19。氮化硅膜19具有在双镶嵌处理中形成沟槽时的停止层功能。在氮化硅膜19上形成氧化硅膜(SiO2)20，在氧化硅膜20上形成氮化硅膜21。氮化硅膜21具有在CMP(化学机械抛光)处理中的停止层功能。
在氧化硅膜20内(比氮化硅膜19更上面的部分)，形成作为布线沟的沟槽。此外，在氧化硅膜18与氮化硅膜17上形成作为到达电容器绝缘膜15和金属材料(例如Cu)12的通孔的沟槽。在这样的沟槽内填满具有低电阻和大扩散系数的金属材料22A、22B，例如Cu(铜)。在沟槽内填满的金属材料中，作为电容器区域内的MIM电容器的第二电极的金属材料22A的形状为板状。
按照以上的结构，即使在MIM电容器的第一和第二电极由具有大扩散系数的金属材料(例如Cu)构成的情况下，由于电容器绝缘膜15自身具有扩散防止功能，因而可提供不污染电容器绝缘膜，可减小漏电流的高性能的MIM电容器。
下面，说明图34的MIM电容器的制造方法。
首先，如图35和36所示，通过镶嵌处理，在半导体衬底11内形成MIM电容器的第一电极。
例如，使用PEP(光刻处理)和RIE(反应离子腐蚀)，在半导体衬底11内形成沟槽。此外，用CVD法，形成可完全填满沟槽的金属材料(例如Cu)12。之后，用CMP法，研磨金属材料12，使该金属材料12仅保留在沟槽内，完成MIM电容器的第一电极。
之后，用溅射法，在半导体衬底11上形成MIM电容器的电容器绝缘膜15。再用CVD法，在电容器绝缘膜15上形成氮化硅膜17。
接着，如图37所示，用CVD法，在氮化硅膜17上形成氧化硅膜(层间绝缘膜)18。
接着，如图38所示，用CVD法，在氧化硅膜18上形成作为腐蚀停止层的氮化硅膜19。此外，用CVD法，在氮化硅膜19上形成氧化硅膜(布线间绝缘膜)20。接着，用CVD法，在氧化硅膜20上，形成作为CMP停止层的氮化硅膜21。
之后，通过双镶嵌处理，形成MIM电容器的第二电极。
例如，首先，用PEP和RIE，在氮化硅膜21和氧化硅膜20上，形成作为布线沟的沟槽。腐蚀氧化硅膜20时，氮化硅膜19具有RIE腐蚀停止层的功能。该沟槽包含布线和焊盘部、电容器电极部，电容器电极部例如为板状。
然后，用PEP和RIE，在氮化硅膜19和氧化硅膜18上，形成作为通孔的沟槽。腐蚀氧化硅膜18时，氮化硅膜17具有RIE腐蚀停止层的功能。
此外，腐蚀沟槽底部的氮化硅膜17，露出电容器绝缘膜15。再有，在露出于沟槽底部的电容器绝缘膜15中，保留电容器区域的电容器绝缘膜15，选择性地除去其它部分的电容器绝缘膜15。
结果，在电容器区域中，露出电容器绝缘膜15，在其它区域中，露出金属材料12的一部分。
然后，通过镀敷，形成完全填满沟槽的金属材料(例如Cu)22A、22B。再有，在形成金属材料22A、22B之前，在沟槽里面，也可形成TaN等的阻挡金属。
然后，如图39所示，用CMP法，研磨金属材料22A、22B，使金属材料22A、22B保留在沟槽内。此时，氮化硅膜21具有CMP停止层的功能。并且，作为MIM电容器的第二电极形状一例，考虑例如如图40所示那样的形状。
通过以上工序，完成图34的MIM电容器。
按照这样的制造方法，在采用镶嵌处理(CMP处理)和用Cu(铜)那样的具有大扩散系数的金属材料的情况下，由于电容器绝缘膜15自身具有扩散防止功能，因而可有效防止电容器绝缘膜15的污染(漏电流)。此外，在电容器区域中，由于电极为板状，因而可确保电容器面积的增大(大电容器容量)。并且，由于在电容器区域以外的区域中，电极为格子状，竹帘状、梳状等，因而可防止凹陷现象。再有，电容器绝缘膜15相对于氧化硅膜和氮化硅膜具有腐蚀选择性，因而可简化制造工序。
图41表示本发明的MIM电容器的第六实施例。
本例涉及在1个沟槽内混装RF模拟器件和CMOS逻辑器件的RF-CMOS器件。
与本例相关的器件的特征在于，在RF模拟器件内的MIM电容器中使用的防扩散膜用作CMOS逻辑器件内的元件(或其一部分)。
在半导体衬底11内，形成例如格子状的沟槽。在该沟槽内，填满具有低电阻和大扩散系数的金属材料12，例如Cu(铜)。在半导体衬底11的沟槽内填满的金属材料12作为MIM电容器的第一电极。
在半导体衬底11上，除MIM电容器的电容器区域。形成氮化硅膜(SiN)13。MIM电容器的电容器区域是被氮化硅膜(SiN)13的壁包围的沟。
然后，在电容器区域上，形成氮化钨膜(WN)14。氮化钨膜14具有防止金属材料(例如Cu)12扩散的防扩散膜功能，同时，通过将其配置在格子状第一电极上，还具有增加电容器面积的功能。
本例中，在CMOS逻辑区域中，用氮化钨膜14A形成电阻元件。氮化钨膜14A例如与氮化钨膜14同时形成。并具有与氮化钨膜14的厚度相同的厚度。
即，形成具有防扩散膜功能的氮化钨膜14的步骤可与在CMOS逻辑区域中形成电阻元件(氮化钨膜14A)的步骤合并。结果，与以往相比，当制造本发明的器件时，实际上不增加步骤数，可防止制造成本增加。
再有，在本例中，同时形成氮化钨膜14A和氮化钨膜14，并且具有相同厚度，但例如，也可以由层积氮化钨膜14、16来构成氮化钨膜14A。
在氮化钨膜14上形成电容器绝缘膜(例如Ta2O5)15。在电容器绝缘膜15上形成氮化钨膜(WN)16。氮化钨膜16具有防止作为后述MIM电容器的第二电极的金属材料(例如Cu)扩散的防扩散膜功能，同时，通过将其配置在后述格子状的第二电极下，还具有增加电容器面积的功能。
在氮化钨膜16上形成氮化硅膜(SiN)17。氮化硅膜17与氮化硅膜13同时具有腐蚀时(即形成沟槽时)的停止层功能。
在氮化硅膜13、17上形成氧化硅膜(SiO2)18，在氧化硅膜18上形成氮化硅膜19。氮化硅膜19具有在双镶嵌处理中形成沟槽时的停止层功能。在氮化硅膜19上形成氧化硅膜(SiO2)20，在氧化硅膜20上形成氮化硅膜21。氮化硅膜21具有在CMP(化学机械抛光)处理中的停止层功能。
在氧化硅膜20内(比氮化硅膜19更上面的部分)，形成例如格子状的沟槽和布线及焊盘部用的沟槽。此外，在氧化硅膜18与氮化硅膜13上形成到达氮化钨膜14A、16和金属材料(例如Cu)12的沟槽(通孔)。在这样的沟槽内填满具有低电阻和大扩散系数的金属材料22A、22B、22C和22D，例如Cu(铜)。
在沟槽内填满的金属材料22A作为MIM电容器的第二电极。此外，在CMOS逻辑区域的沟槽内填满的金属材料22C、22D作为电阻元件(氮化钨膜)14A的电极。
再有，本例中，MIM电容器的第一和第二电极的布图为格子状，这是为了防止镶嵌处理(CMP处理)中的凹陷现象。因此，作为可防止凹陷现象的结构，沟槽的形状不限于格子状，例如可以为竹帘状(或梯子状)、梳状等。
按照以上的器件结构，首先，在MIM电容器的第一和第二电极由具有大扩散系数的金属材料(例如Cu)构成的情况下，设置与第一电极接触的板状防扩散膜(例如氮化钨膜14)和与第二电极接触的板状防扩散膜(例如氮化钨膜16)。这些防扩散膜具有增加MIM电容器的电容器面积的功能。
然后，电容器绝缘膜(例如Ta2O5)15不与被两个防扩散膜夹持的具有大扩散系数的金属材料(例如Cu)直接接触。
从而利用构成MIM电容器电极的具有大扩散系数的金属材料，可提供不污染电容器绝缘膜、可降低漏电流的高性能MIM电容器。
本例中，使用在RF模拟器件内的MIM电容器中使用的防扩散膜14、16中的至少一个，作为CMOS逻辑器件内的元件(本例中为电阻元件)。因此，形成具有防扩散膜功能的氮化钨膜14、16的步骤可与在CMOS逻辑器件内形成元件(本例中为电阻元件)的步骤合并。结果，不增加制造步骤数，就能够制造本发明的器件，抑制制造成本的增加。
图42表示本发明的MIM电容器的第七实施例。图43是沿图42的XLⅢ-XLⅢ线的剖面图。
本例的MIM电容器是上述第一实施例的MIM电容器的变形例。本例的MIM电容器与上述第一例的MIM电容器的不同之处在于：MIM电容器的第一电极(第一电极12)未形成在半导体衬底11内，而是形成在半导体衬底11上的绝缘膜(例如层间绝缘膜)23内。
这样，通过在半导体衬底11上的绝缘膜23上形成MIM电容器，能够在绝缘膜23的正下方形成例如MIM电容器以外的元件(例如MOS晶体管等)。即，在1个芯片内可配置三维的元件，从而在1个芯片内可高密度地配置元件。
图44表示本发明的MIM电容器的第八实施例。
本例是上述第七实施例的MIM电容器的应用例。
本例的器件的特征在于，在层间绝缘膜内形成MIM电容器的第一电极，并且在该层间绝缘膜的正下方形成MOS晶体管。
在半导体衬底11的表面区域中，形成MOS晶体管的源/漏区域24。在源/漏区域24之间的沟道区域上，通过栅绝缘膜25形成栅电极26。在MOS晶体管上，形成完全覆盖MOS晶体管的绝缘膜27。
在绝缘膜27上形成作为腐蚀停止层的氮化硅膜28。在氮化硅膜28上形成层间绝缘膜23。在绝缘膜23上形成作为掩模或腐蚀停止层的氮化硅膜13。
在层间绝缘膜23内形成例如格子状的沟槽。在该沟槽内，填满具有低电阻和大扩散系数的金属材料12，例如Cu(铜)。在层间绝缘膜23的沟槽内填满的金属材料12作为MIM电容器的第一电极。
此外，在层间绝缘膜23内形成例如用于布线的沟槽。在该沟槽内，填满具有低电阻和大扩散系数的金属材料29，例如Cu(铜)。
在层间绝缘膜23上，除MIM电容器的电容器区域。形成氮化硅膜(SiN)13。MIM电容器的电容器区域是被氮化硅膜(SiN)13的壁包围的沟。
然后，在电容器区域上，形成氮化钨膜(WN)14。氮化钨膜14具有防止金属材料(例如Cu)12扩散的防扩散膜功能，同时，通过将其配置在格子状第一电极上，还具有增加电容器面积的功能。
在氮化钨膜14上形成电容器绝缘膜(例如Ta2O5)15。在电容器绝缘膜15上形成氮化钨膜(WN)16。氮化钨膜16具有防止作为后述MIM电容器的第二电极的金属材料(例如Cu)扩散的防扩散膜功能，同时，通过将其配置在后述格子状的第二电极下，还具有增加电容器面积的功能。
在氮化钨膜16上形成氮化硅膜(SiN)17。氮化硅膜17与氮化硅膜13同时具有腐蚀时(即形成沟槽时)的停止层功能。
在氮化硅膜13、17上形成氧化硅膜(SiO2)18，在氧化硅膜18上形成氮化硅膜19。氮化硅膜19具有在双镶嵌处理中形成沟槽时的停止层功能。在氮化硅膜19上形成氧化硅膜(SiO2)20，在氧化硅膜20上形成氮化硅膜21。氮化硅膜21具有在CMP(化学机械抛光)处理中的停止层功能。
在氧化硅膜20内(比氮化硅膜19更上面的部分)，形成例如格子状的沟槽和布线及焊盘部用的沟槽。此外，在氧化硅膜18与氮化硅膜13上形成到达氮化钨膜16和金属材料(例如Cu)12的沟槽(通孔)。在这样的沟槽内填满具有低电阻和大扩散系数的金属材料22A、22B，例如Cu(铜)。在沟槽内填满的金属材料22A作为MIM电容器的第二电极。
按照以上的器件结构，在MIM电容器的第一和第二电极由具有大扩散系数的金属材料构成的情况下，设置与第一电极接触的板状防扩散膜和与第二电极接触的板状防扩散膜。由此，利用构成MIM电容器的电极的金属材料，可提供不污染电容器绝缘膜、可降低漏电流的高性能MIM电容器。
此外，本例中，在MIM电容器的正下方形成MOS晶体管。这样，如果在半导体衬底11上的层间绝缘膜上形成MIM电容器，在该层间绝缘膜的正下方形成MIM电容器以外的元件(例如MOS晶体管等)，那么在1个芯片内可配置三维的元件，有助于元件的高密度化。
再有，在层间绝缘膜23内，除MIM电容器电极之外，还形成通常的布线。即用同一金属材料(例如Cu)构成MIM电容器的电极和通常的布线。因此，本发明最适于具有多层布线结构的器件。
但是本例中，非常接近地配置MIM电容器和MOS晶体管。因此，需要使提供给MIM电容器电极的信号和提供给MOS晶体管的栅电极的信号彼此不干扰那样的对策。
例如，提供给MIM电容器电极的信号频率与提供给MOS晶体管栅电极的信号频率之差不足50倍，如果满足这样的条件，那么由于两信号间不能相互干扰，因而本例的器件结构非常有效。
另一方面，在提供给MIM电容器电极的信号频率与提供给MOS晶体管栅电极的信号频率之差在50倍以上的情况下，两信号相互干扰，因而必须改良本例的器件结构。
图45表示本发明MIM电容器的第九实施例。
本例是上述第八例的MIM电容器的改良例，具有即使在供给MIM电容器电极的信号频率与提供给MOS晶体管栅电极的信号频率之差在50倍以上的情况下，信号也不相互干扰的器件结构。
简单地说，本例的器件特征在于，在上下方向上相互邻接配置的MIM电容器和MOS晶体管之间，设置屏蔽线。屏蔽线由于固定在一定电位(例如接地电位)上，因而提供给MIM电容器电极的信号与提供给MOS晶体管栅电极的信号相互不干扰。
以下说明具体的器件结构。
与上述第八实施例的器件相同，在半导体衬底11的表面区域中，形成MOS晶体管。在MOS晶体管上，形成完全覆盖MOS晶体管的绝缘膜27。在绝缘膜27上形成绝缘膜31和氮化硅膜32。
在设置于绝缘膜31的沟槽内，形成屏蔽线30A。同样，在设置于绝缘膜31的沟槽内，还形成通常的布线(信号线、电源线等)30B。
在屏蔽线30A和通常的布线30B上，形成层间绝缘膜33。在层间绝缘膜33上，形成作为腐蚀停止层的氮化硅膜28。在氮化硅膜28上形成层间绝缘膜23。在层间绝缘膜23上形成作为掩模材料或腐蚀停止层的氮化硅膜13。
在层间绝缘膜23内形成例如格子状的沟槽。在该沟槽内，填满具有低电阻和大扩散系数的金属材料12，例如Cu(铜)。在层间绝缘膜23的沟槽内填满的金属材料12作为MIM电容器的第一电极。
此外，在层间绝缘膜23内形成例如用于通常的布线的沟槽。在该沟槽内，填满具有低电阻和大扩散系数的金属材料29，例如Cu(铜)。
在层间绝缘膜23上，除MIM电容器的电容器区域。形成氮化硅膜(SiN)13。MIM电容器的电容器区域是被氮化硅膜13的壁包围的沟。
然后，在电容器区域上，形成氮化钨膜(WN)14。氮化钨膜14具有防止金属材料(例如Cu)12扩散的防扩散膜功能，同时，通过将其配置在格子状的第一电极上，还具有增加电容器面积的功能。
在氮化钨膜14上形成电容器绝缘膜(例如Ta2O5)15。在电容器绝缘膜15上形成氮化钨膜(WN)16。氮化钨膜16具有防止作为后述MIM电容器的第二电极的金属材料(例如Cu)扩散的防扩散膜功能，同时，通过将其配置在后述格子状的第二电极下，还具有增加电容器面积的功能。
在氮化钨膜16上形成氮化硅膜(SiN)17。氮化硅膜17与氮化硅膜13同时具有腐蚀时(即形成沟槽时)的停止层功能。
在氮化硅膜13、17上形成氧化硅膜(SiO2)18，在氧化硅膜18上形成氮化硅膜19。氮化硅膜19具有在双镶嵌处理中形成沟槽时的停止层功能。在氮化硅膜19上形成氧化硅膜(SiO2)20，在氧化硅膜20上形成氮化硅膜21。氮化硅膜21具有在CMP(化学机械抛光)处理中的停止层功能。
在氧化硅膜20内(比氮化硅膜19更上面的部分)，形成例如格子状的沟槽和布线及焊盘部用的沟槽。此外，在氧化硅膜18与氮化硅膜13上形成到达氮化钨膜16和金属材料(例如Cu)12的沟槽(通孔)。在这样的沟槽内填满具有低电阻和大扩散系数的金属材料22A、22B，例如Cu(铜)。在沟槽内填满的金属材料22A作为MIM电容器的第二电极。
按照以上的器件结构，在MIM电容器的第一和第二电极由具有大扩散系数的金属材料构成的情况下，设置与第一电极接触的板状防扩散膜和与第二电极接触的板状防扩散膜。由此，利用构成MIM电容器的电极的金属材料，可提供不污染电容器绝缘膜、可降低漏电流的高性能MIM电容器。
此外，本例中，MIM电容器的正下方形成MOS晶体管。这样，如果在半导体衬底11上的层间绝缘膜上形成MIM电容器，在该层间绝缘膜的正下方形成MIM电容器以外的元件(例如MOS晶体管等)，那么在1个芯片内可配置三维的元件，有助于元件的高密度化。
再有，在层间绝缘膜23内，除MIM电容器电极之外，还形成通常的布线。即，用同一金属材料(例如Cu)构成MIM电容器的电极和通常的布线。因此，本发明最适于具有多层布线结构的器件。
而且，在本例中，在MIM电容器和MOS晶体管之间，配置屏蔽线。屏蔽线被固定在一定电位(例如，地电位)上，所以提供给MIM电容器电极的信号和提供给MOS晶体管栅极的信号不会相互干扰。
因此，根据本例，即使对MIM电容器的电极提供的信号频率与对MOS晶体管的栅极提供的信号频率之差在50倍以上，也可以正常工作。
如上所述，按照本发明，在采用镶嵌处理(CMP处理)，并且使用以具有铜(Cu)那样大的扩散系数的金属材料作为布线材料的情况下，通过将金属材料(电容器电极)例如形成格子状，可以防止凹陷现象。此外，通过设置直接夹入电容器绝缘膜或使电容器绝缘膜本身具有防扩散功能，在制造工序中可以防止金属原子扩散到电容器绝缘膜上。此外，如果使防扩散膜具有作为电容器电极的功能，则例如为了防止凹陷现象，即使将金属材料形成格子状，电容器面积也未变小(不利用布线规则，可以增大电容器电容量)。此外，在电容器的构图时，由于不露出金属材料(例如，Cu)，所以未造成金属原子产生的污染。此外，电容器结构平坦，有利于获得高可靠性。
对于本领域技术人员来说，其它的优点和改进也是显而易见的。因此，本发明更广泛的方面并不限于本文中所作的具体说明和所展示的实施例。在不脱离由所附权利要求书和其等价物所限定的总发明构思的精神和范围的前提下，还可以进行各种修改。

Claims (32)

1．一种MIM电容器，包括：
由金属材料构成的第一电极和第二电极；
电容器绝缘膜；
第一防扩散膜，其配置在所述电容器绝缘膜和所述第一电极之间，防止构成所述金属材料的原子的扩散；和
第二防扩散膜，其配置在所述电容器绝缘膜和所述第二电极之间，防止构成所述金属材料的原子的扩散。
2．如权利要求1的MIM电容器，其中：
所述第一电极和第二电极的形状为方形以外的格子状、竹帘状、梳状形状中的一个。
3．如权利要求1的MIM电容器，其中：
所述第一电极填满在半导体衬底内的沟槽内，并且其表面被平坦化，而所述第二电极填满在所述半导体衬底上的绝缘膜内的沟槽内，并且其表面被平坦化。
4．如权利要求1的MIM电容器，其中，所述第一防扩散膜和第二防扩散膜是金属氮化膜。
5．如权利要求1的MIM电容器，其中，所述第一防扩散膜和第二防扩散膜是从Ti、TiN、TiSiN、Ta、TaN、TaC、TaSiN、TaCeO2、Ir46Ta56、W、WN、W2N、W64B20N16、W23B49N28和W47Si9N44的组中选择的一个。
6．如权利要求1的MIM电容器，其中，所述金属材料是Cu。
7．如权利要求1的MIM电容器，还包括在所述第一电极上带有开口的绝缘层；其中，所述第一防扩散膜填满所述绝缘层的开口，而所述电容器绝缘膜和所述第二防扩散膜形成在所述第一防扩散膜上。
8．如权利要求7的MIM电容器，其中，所述电容器绝缘膜和所述第二防扩散膜的端部分别重叠在所述绝缘层上。
9．如权利要求8的MIM电容器，还包括在所述第二防扩散膜上形成的氮化硅膜。
10．如权利要求1的MIM电容器，其中，所述第一防扩散膜形成在所述第一电极上，所述电容器绝缘膜形成在所述第一防扩散膜上，而所述第二防扩散膜形成在所述电容器绝缘膜上；
所述第一防扩散膜和第二防扩散膜及所述电容器绝缘膜被氮化硅膜覆盖。
11．如权利要求1的MIM电容器，还包括在所述第一电极上有开口的绝缘层；其中，所述第一防扩散膜和第二防扩散膜及所述电容器绝缘膜分别形成在所述绝缘层的开口内。
12．如权利要求11的MIM电容器，其中，所述第一防扩散膜和第二防扩散膜及所述电容器绝缘膜分别重叠在所述绝缘层上。
13．如权利要求12的MIM电容器，还包括在所述第二防扩散膜上形成的氮化硅膜。
14．如权利要求1的MIM电容器，还包括在所述第一电极上有开口的绝缘层；其中，所述第一防扩散膜和第二防扩散膜及所述电容器绝缘膜分别形成在所述绝缘层的开口内，并且与所述绝缘层分离。
15．如权利要求14的MIM电容器，还包括在所述第二防扩散膜上形成的氮化硅膜。
16．如权利要求1的MIM电容器，还包括与构成所述第一防扩散膜和第二防扩散膜的至少其中一个的材料同的材料构成的电阻元件。
17．如权利要求16的MIM电容器，所述电阻元件形成在CMOS逻辑区内。
18．如权利要求1的MIM电容器，其中，所述第一电极被填满在半导体衬底上的第一绝缘层内的沟槽内，所述第二电极被填满在所述第一绝缘层上的第二绝缘层内的沟槽内，所述第一绝缘层和第二绝缘层被平坦化。
19．如权利要求18的MIM电容器，还包括在所述第一电极的正下方形成的MOS晶体管。
20．如权利要求19的MIM电容器，其中，提供给所述第一电极和第二电极的信号频率与提供给所述MOS晶体管的信号频率之差不足50倍。
21．如权利要求19的MIM电容器，还包括在所述第一电极和所述MOS晶体管之间形成的设定一定电位的屏蔽线。
22．如权利要求21的MIM电容器，其中，所述一定电位是地电位。
23．如权利要求21的MIM电容器，其中，提供给所述第一电极和第二电极的信号频率与提供给所述MOS晶体管的信号频率之差不足50倍。
24．一种MIM电容器，包括：
由金属材料构成的第一电极和第二电极；以及
配置在所述第一电极和第二电极之间、具有防止所述金属材料扩散的功能的电容器绝缘膜。
25．如权利要求24的MIM电容器，其中，所述第二电极被配置在层间绝缘膜上设置的沟槽内，并且，所述电容器绝缘膜具有对所述层间绝缘膜的腐蚀选择性。
26．如权利要求24的MIM电容器，其中，所述第一电极被填满在半导体衬底内的沟槽内，并且其表面被平坦化，所述第二电极被填满在层间绝缘膜内的沟槽内，并且其表面被平坦化。
27．如权利要求24的MIM电容器，其中，所述金属材料为Cu。
28．一种MIM电容器的制造方法，包括以下工序：
通过镶嵌处理来形成金属材料构成的第一电极；
在所述第一电极上形成具有防止所述金属材料扩散功能的第一绝缘膜；
除去所述第一绝缘膜，以该部分作为电容器区域；
在所述电容器区域内形成具有防止所述金属材料扩散功能的第一防扩散膜；
在所述第一防扩散膜上分别形成电容器绝缘膜、具有防止所述金属材料扩散功能的第二防扩散膜、以及具有与所述第一绝缘膜相同功能的第二绝缘膜；
在所述第一绝缘膜和第二绝缘膜上形成层间绝缘膜；
使用所述镶嵌处理，在所述层间绝缘膜和所述第一绝缘膜及第二绝缘膜上形成达到所述第一电极和所述第二防扩散膜的沟槽；
在所述沟槽内填满所述金属材料，分别形成连接所述第一电极的布线和连接所述第二防扩散膜的第二电极。
29．如权利要求28的MIM电容器的制造方法，其中，在溅射金属氮化膜后，通过CMP研磨来形成所述第一防扩散膜，通过PEP和RIE来分别连续加工所述电容器绝缘膜、所述第二防扩散膜和所述第二绝缘膜。
30．如权利要求28的MIM电容器的制造方法，其中，通过PEP和RIE来分别连续加工所述第一防扩散膜、所述电容器绝缘膜、所述第二防扩散膜和所述第二绝缘膜，其端部重叠在所述第一绝缘膜上。
31．如权利要求28的MIM电容器的制造方法，其中，通过PEP和RIE来分别连续加工所述第一防扩散膜、所述电容器绝缘膜、所述第二防扩散膜和所述第二绝缘膜，其端部容纳在所述电容器区域内。
32．一种MIM电容器的制造方法，包括以下步骤：
通过镶嵌处理形成金属材料构成的第一电极；
在电容器区域内的所述第一电极上分别形成具有防止所述金属材料扩散功能的第一绝缘膜、电容器绝缘膜、以及具有防止所述金属材料扩散功能的第二防扩散膜；
在所述第二防扩散膜上和所述第一电极上形成具有防止所述金属材料扩散功能的防扩散绝缘膜；
在所述防扩散绝缘膜上形成层间绝缘膜；
使用所述镶嵌处理，在所述层间绝缘膜和所述防扩散膜上形成到达所述第一电极和所述第二防扩散膜的沟槽；以及
在所述沟槽内填满所述金属材料，分别形成与所述第一电极连接的布线和与所述第二防扩散膜连接的第二电极。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7002201B2 (en) 2002-03-08 2006-02-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
CN100382209C (zh) * 2002-05-22 2008-04-16 联华电子股份有限公司 一种金属-绝缘层-金属电容结构及其制作方法
US7432545B2 (en) 2004-10-08 2008-10-07 Nec Electronics Corporation Semiconductor device
CN100449775C (zh) * 2003-04-09 2009-01-07 杰斯半导体公司纽波特工厂 半导体芯片中具有降低的电压相关性的高密度复合金属-绝缘体-金属电容器
CN100454541C (zh) * 2006-01-31 2009-01-21 恩益禧电子股份有限公司 半导体器件
CN100524766C (zh) * 2005-06-30 2009-08-05 株式会社东芝 具有mim电容器的半导体装置及其制造方法
CN102244107A (zh) * 2011-06-28 2011-11-16 中国科学院微电子研究所 一种易于填充的沟槽电容及其制备方法
CN102832214A (zh) * 2011-06-14 2012-12-19 台湾积体电路制造股份有限公司 大尺寸器件及其在后栅极工艺中的制造方法
CN102832215A (zh) * 2011-06-16 2012-12-19 台湾积体电路制造股份有限公司 大尺寸器件及其在后栅极工艺中的制造方法
CN103077826A (zh) * 2013-01-25 2013-05-01 苏州斯尔特微电子有限公司 层叠型陶瓷电容器
CN103295957A (zh) * 2013-06-03 2013-09-11 上海华力微电子有限公司 一种改善金属层-绝缘层-金属层失配参数的方法
WO2014161461A1 (zh) * 2013-04-03 2014-10-09 无锡华润上华科技有限公司 一种改善半导体晶圆电容制程中介质分层的方法
CN107093581A (zh) * 2016-02-17 2017-08-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
CN111033656A (zh) * 2017-11-30 2020-04-17 株式会社村田制作所 电容器
CN113192926A (zh) * 2021-03-24 2021-07-30 上海华虹宏力半导体制造有限公司 Mom电容的形成方法

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009248A (ja) * 2000-06-26 2002-01-11 Oki Electric Ind Co Ltd キャパシタおよびその製造方法
US6500724B1 (en) * 2000-08-21 2002-12-31 Motorola, Inc. Method of making semiconductor device having passive elements including forming capacitor electrode and resistor from same layer of material
US6710425B2 (en) * 2001-04-26 2004-03-23 Zeevo, Inc. Structure to increase density of MIM capacitors between adjacent metal layers in an integrated circuit
US6596579B1 (en) * 2001-04-27 2003-07-22 Lsi Logic Corporation Method of forming analog capacitor dual damascene process
KR100429877B1 (ko) * 2001-08-04 2004-05-04 삼성전자주식회사 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체소자의 제조 방법
JP4309608B2 (ja) 2001-09-12 2009-08-05 株式会社東芝 半導体装置及びその製造方法
JP3842111B2 (ja) * 2001-11-13 2006-11-08 富士通株式会社 半導体装置及びその製造方法
KR20030049000A (ko) * 2001-12-13 2003-06-25 삼성전자주식회사 엠아이엠(ｍｉｍ) 커패시터를 갖는 반도체 소자 및 그제조 방법
US6744129B2 (en) * 2002-01-11 2004-06-01 Microtune (San Diego), Inc. Integrated ground shield
FR2839581B1 (fr) * 2002-05-07 2005-07-01 St Microelectronics Sa Circuit electronique comprenant un condensateur et au moins un composant semiconducteur, et procede de conception d'un tel circuit
US6812088B1 (en) * 2002-06-11 2004-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for making a new metal-insulator-metal (MIM) capacitor structure in copper-CMOS circuits using a pad protect layer
KR100456829B1 (ko) * 2002-06-17 2004-11-10 삼성전자주식회사 듀얼다마신공정에 적합한 엠아이엠 캐패시터 및 그의제조방법
KR100607660B1 (ko) * 2002-07-25 2006-08-02 매그나칩 반도체 유한회사 Ｍｉｍ 구조의 커패시터 제조방법
JP2004095754A (ja) 2002-08-30 2004-03-25 Renesas Technology Corp キャパシタ
US7963509B2 (en) * 2007-01-31 2011-06-21 Fox Factory, Inc. Travel control for a gas spring and gas spring having very short travel modes
CN1241264C (zh) * 2002-09-30 2006-02-08 松下电器产业株式会社 半导体装置及其制造方法
KR100480641B1 (ko) * 2002-10-17 2005-03-31 삼성전자주식회사 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법
KR100505658B1 (ko) * 2002-12-11 2005-08-03 삼성전자주식회사 ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자
JP4173374B2 (ja) 2003-01-08 2008-10-29 株式会社ルネサステクノロジ 半導体装置の製造方法
TWI313066B (en) * 2003-02-11 2009-08-01 United Microelectronics Corp Capacitor in an interconnect system and method of manufacturing thereof
DE10341564B4 (de) * 2003-09-09 2007-11-22 Infineon Technologies Ag Kondensatoranordnung und Verfahren zur Herstellung derselben
KR100548998B1 (ko) * 2003-09-25 2006-02-02 삼성전자주식회사 동일레벨에 퓨즈와 커패시터를 갖는 반도체소자 및 그것을제조하는 방법
US6876028B1 (en) * 2003-09-30 2005-04-05 International Business Machines Corporation Metal-insulator-metal capacitor and method of fabrication
US6934143B2 (en) 2003-10-03 2005-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal capacitor structure
KR100585115B1 (ko) * 2003-12-10 2006-05-30 삼성전자주식회사 금속-절연체-금속 커패시터를 포함하는 반도체 소자 및 그제조방법
JP4707330B2 (ja) * 2004-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN100353487C (zh) * 2004-05-12 2007-12-05 联华电子股份有限公司 电容的制作方法
US7741696B2 (en) * 2004-05-13 2010-06-22 St-Ericsson Sa Semiconductor integrated circuit including metal mesh structure
JPWO2006001349A1 (ja) * 2004-06-23 2008-04-17 日本電気株式会社 容量素子が搭載された半導体装置
KR100640065B1 (ko) * 2005-03-02 2006-10-31 삼성전자주식회사 그라운드 실드층을 포함하는 ｍｉｍ 커패시터
US7999330B2 (en) * 2005-06-24 2011-08-16 Micron Technology, Inc. Dynamic random access memory device and electronic systems
US20070057305A1 (en) 2005-09-13 2007-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor integrated into the damascene structure and method of making thereof
JP5038612B2 (ja) 2005-09-29 2012-10-03 富士通セミコンダクター株式会社 半導体装置
US7964470B2 (en) 2006-03-01 2011-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible processing method for metal-insulator-metal capacitor formation
JP2007263097A (ja) * 2006-03-30 2007-10-11 Toyota Industries Corp 容量可変型圧縮機における流量検出装置
US7488643B2 (en) * 2006-06-21 2009-02-10 International Business Machines Corporation MIM capacitor and method of making same
US7608538B2 (en) * 2007-01-05 2009-10-27 International Business Machines Corporation Formation of vertical devices by electroplating
FR2914498A1 (fr) * 2007-04-02 2008-10-03 St Microelectronics Sa Realisation de condensateurs mim a 3 dimensions dans le dernier niveau de metal d'un circuit integre
JP2008277546A (ja) * 2007-04-27 2008-11-13 Rohm Co Ltd 半導体装置
FR2917231B1 (fr) * 2007-06-07 2009-10-02 St Microelectronics Sa Realisation de condensateurs dotes de moyens pour diminuer les contraintes du materiau metallique de son armature inferieure
JP2009105300A (ja) 2007-10-25 2009-05-14 Panasonic Corp 半導体装置及びその製造方法
JPWO2009090893A1 (ja) * 2008-01-18 2011-05-26 日本電気株式会社 容量素子及びこれを備えた半導体装置並びに容量素子の製造方法
WO2009122496A1 (ja) * 2008-03-31 2009-10-08 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP2011155064A (ja) * 2010-01-26 2011-08-11 Elpida Memory Inc 半導体装置およびその製造方法
JP2011211236A (ja) * 2011-07-15 2011-10-20 Renesas Electronics Corp 半導体装置
US8546914B2 (en) * 2011-07-19 2013-10-01 United Microelectronics Corp. Embedded capacitor structure and the forming method thereof
US9331137B1 (en) 2012-03-27 2016-05-03 Altera Corporation Metal-insulator-metal capacitors between metal interconnect layers
US10553672B2 (en) * 2013-12-11 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Metal insulator metal capacitor
CN105161295A (zh) * 2015-08-31 2015-12-16 苏州斯尔特微电子有限公司 一种射频用陶瓷电容器
US10211794B1 (en) * 2017-12-04 2019-02-19 Nxp Usa, Inc. Silicon shielding for baseband termination and RF performance enhancement
KR102068806B1 (ko) * 2018-01-31 2020-01-22 삼성전기주식회사 커패시터 및 그 제조방법
CN113394341A (zh) 2020-03-13 2021-09-14 联华电子股份有限公司 金属-绝缘层-金属电容器及其制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04326568A (ja) * 1991-04-25 1992-11-16 Sony Corp 容量素子
KR100207444B1 (ko) * 1995-03-14 1999-07-15 윤종용 반도체 장치의 고유전막/전극 및 그 제조방법
US5786248A (en) * 1995-10-12 1998-07-28 Micron Technology, Inc. Semiconductor processing method of forming a tantalum oxide containing capacitor
JPH10294432A (ja) 1997-04-21 1998-11-04 Sony Corp 強誘電体キャパシタ、強誘電体不揮発性記憶装置および強誘電体装置
US5910880A (en) * 1997-08-20 1999-06-08 Micron Technology, Inc. Semiconductor circuit components and capacitors
KR19990018186A (ko) 1997-08-26 1999-03-15 윤종용 반도체 장치
KR19990021112A (ko) * 1997-08-30 1999-03-25 김영환 반도체소자의 캐패시터 형성방법
KR19990040042A (ko) * 1997-11-17 1999-06-05 구본준 캐패시터 형성방법
US6635523B1 (en) * 1997-12-04 2003-10-21 Fujitsu Limited Semiconductor device and method of manufacturing the same
KR100465605B1 (ko) 1997-12-31 2005-04-06 매그나칩 반도체 유한회사 반도체소자의제조방법
US6323044B1 (en) * 1999-01-12 2001-11-27 Agere Systems Guardian Corp. Method of forming capacitor having the lower metal electrode for preventing undesired defects at the surface of the metal plug
US6320244B1 (en) * 1999-01-12 2001-11-20 Agere Systems Guardian Corp. Integrated circuit device having dual damascene capacitor
EP1075004A4 (en) * 1999-02-17 2007-05-02 Tdk Corp CAPACITOR
US6258653B1 (en) * 2000-02-24 2001-07-10 Novellus Systems, Inc. Silicon nitride barrier for capacitance maximization of tantalum oxide capacitor

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100401519C (zh) * 2002-03-08 2008-07-09 富士通株式会社 半导体器件及其制作方法
US7002201B2 (en) 2002-03-08 2006-02-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
CN100382209C (zh) * 2002-05-22 2008-04-16 联华电子股份有限公司 一种金属-绝缘层-金属电容结构及其制作方法
CN100449775C (zh) * 2003-04-09 2009-01-07 杰斯半导体公司纽波特工厂 半导体芯片中具有降低的电压相关性的高密度复合金属-绝缘体-金属电容器
US7432545B2 (en) 2004-10-08 2008-10-07 Nec Electronics Corporation Semiconductor device
CN1763954B (zh) * 2004-10-08 2010-06-09 恩益禧电子股份有限公司 半导体器件
CN100524766C (zh) * 2005-06-30 2009-08-05 株式会社东芝 具有mim电容器的半导体装置及其制造方法
CN100454541C (zh) * 2006-01-31 2009-01-21 恩益禧电子股份有限公司 半导体器件
CN102832214A (zh) * 2011-06-14 2012-12-19 台湾积体电路制造股份有限公司 大尺寸器件及其在后栅极工艺中的制造方法
CN102832215A (zh) * 2011-06-16 2012-12-19 台湾积体电路制造股份有限公司 大尺寸器件及其在后栅极工艺中的制造方法
CN102832215B (zh) * 2011-06-16 2015-09-23 台湾积体电路制造股份有限公司 大尺寸器件及其在后栅极工艺中的制造方法
CN102244107A (zh) * 2011-06-28 2011-11-16 中国科学院微电子研究所 一种易于填充的沟槽电容及其制备方法
CN102244107B (zh) * 2011-06-28 2014-06-18 中国科学院微电子研究所 一种易于填充的沟槽电容及其制备方法
CN103077826A (zh) * 2013-01-25 2013-05-01 苏州斯尔特微电子有限公司 层叠型陶瓷电容器
WO2014161461A1 (zh) * 2013-04-03 2014-10-09 无锡华润上华科技有限公司 一种改善半导体晶圆电容制程中介质分层的方法
CN103295957A (zh) * 2013-06-03 2013-09-11 上海华力微电子有限公司 一种改善金属层-绝缘层-金属层失配参数的方法
CN107093581A (zh) * 2016-02-17 2017-08-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
CN107093581B (zh) * 2016-02-17 2020-05-15 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
CN111033656A (zh) * 2017-11-30 2020-04-17 株式会社村田制作所 电容器
CN113192926A (zh) * 2021-03-24 2021-07-30 上海华虹宏力半导体制造有限公司 Mom电容的形成方法

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