WO2009122496A1 - 半導体装置及びその製造方法 - Google Patents

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WO2009122496A1
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semiconductor device
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barrier
wiring
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大川　成実
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富士通マイクロエレクトロニクス株式会社
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a capacitive element and a manufacturing method thereof.
  • Capacitance elements are important components in LSIs having analog circuits.
  • a capacitive element is configured using a polysilicon layer, an impurity diffusion layer, or the like as an electrode. Recently, however, a capacitive element called an MIM (Metal-Insulator-Metal) capacitor has attracted attention.
  • MIM Metal-Insulator-Metal
  • the MIM capacitor is a capacitor element configured by sandwiching a capacitor insulating film between a pair of electrodes made of metal. MIM capacitors are attracting a great deal of attention because they can improve capacitance accuracy and frequency characteristics.
  • the electrical resistance of the electrode low.
  • the lower electrode of the MIM capacitor can be formed when forming the wiring, it can contribute to simplification of the manufacturing process. For this reason, it is conceivable to use Cu not only as a material for the wiring but also as a material for the lower electrode of the MIM capacitor.
  • the lower electrode made of Cu is formed by forming a groove in the interlayer insulating film, forming a Cu film in the groove and on the interlayer insulating film, and then polishing the Cu film until the surface of the interlayer insulating film is exposed. Embedded in the groove.
  • An object of the present invention is to provide a semiconductor device having a capacitive element with good electrical characteristics and a method for manufacturing the same.
  • an insulating layer formed on a semiconductor substrate, a conductive layer containing Cu embedded in the insulating layer, and a conductive material formed on the conductive layer and the insulating layer A capacitive element having a lower electrode having a first barrier film, a first dielectric film formed on the lower electrode, and an upper electrode formed on the first dielectric film;
  • a semiconductor device comprising: a wiring containing Cu embedded in the insulating layer; and a second barrier film made of a conductive material formed on the wiring and the insulating layer is provided.
  • a semiconductor device having a capacitive element having a lower electrode, a dielectric film formed on the lower electrode, and an upper electrode formed on the dielectric film.
  • an insulating layer is formed on a semiconductor substrate, and a first conductive layer containing Cu is embedded in the insulating layer in the first region, and Cu is formed in the insulating layer in the second region.
  • a step of embedding a wiring including a step of forming a barrier metal film made of a conductive material on the first conductive layer, the wiring and the insulating layer, and a dielectric film on the barrier metal film.
  • Forming an electrode; the dielectric film; and By patterning the barrier metal film the upper surface of the first conductive layer is covered with the first barrier film made of the barrier metal film, and the lower portion includes the first conductive layer and the first barrier film.
  • the first barrier film made of a conductive material that prevents diffusion of Cu is formed so as to cover the conductive layer containing Cu, and the capacitance is formed by the conductive layer and the first barrier film.
  • a lower electrode of the element is configured.
  • the conductive material is used as the first barrier film for preventing the diffusion of Cu, it is not necessary to etch away the barrier film on the conductive layer. For this reason, according to the present invention, it is possible to prevent damage due to etching from being applied to the conductive layer, and it is possible to obtain a capacitive element with good electrical characteristics.
  • the second barrier film made of a conductive material that prevents diffusion of Cu is formed so as to cover the wiring, the second diffusion of Cu contained in the wiring is prevented.
  • This barrier film can prevent this. Therefore, according to the present invention, it is possible to provide a semiconductor device having a capacitor with good electrical characteristics without impairing reliability.
  • FIG. 1 is a cross-sectional view (No. 1) showing a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a sectional view (No. 2) showing the semiconductor device according to the embodiment of the present invention.
  • FIG. 3 is a plan view (part 1) illustrating the semiconductor device according to the embodiment of the present invention.
  • FIG. 4 is a plan view (part 2) illustrating the semiconductor device according to the embodiment of the present invention.
  • FIG. 5 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 6 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 1 is a cross-sectional view (No. 1) showing a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a sectional view (No. 2) showing the semiconductor device according to the embodiment of the present invention.
  • FIG. 3 is a plan view (part 1)
  • FIG. 7 is a process cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 8 is a process cross-sectional view (part 4) illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 9 is a process cross-sectional view (part 5) illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 10 is a process cross-sectional view (No. 6) illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 11 is a process cross-sectional view (No. 7) illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 12 is a process cross-sectional view (No.
  • FIG. 13 is a process cross-sectional view (No. 9) showing the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 14 is a process cross-sectional view (No. 10) illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 15 is a process cross-sectional view (No. 11) illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 16 is a process cross-sectional view (No. 12) illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 17 is a process cross-sectional view (No.
  • FIG. 18 is a process cross-sectional view (No. 14) illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 19 is a process cross-sectional view (No. 15) illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 20 is a process cross-sectional view (No. 16) illustrating the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 21 is a process cross-sectional view (No. 17) showing the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 22 is a process cross-sectional view (No.
  • FIG. 18 is a process cross-sectional view (No. 19) showing the method for manufacturing a semiconductor device according to the embodiment of the present invention.
  • FIG. 24 is a process cross-sectional view (No. 20) showing the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • Patent Document 1 Since the lower electrode is damaged when the silicon nitride film is etched, the technique proposed in Patent Document 1 cannot always obtain good electrical characteristics.
  • FIG. 1 is a cross-sectional view (part 1) showing the semiconductor device according to the present embodiment.
  • FIG. 2 is a cross-sectional view (part 2) of the semiconductor device according to the present embodiment.
  • FIG. 3 is a plan view (part 1) of the semiconductor device according to the present embodiment.
  • FIG. 4 is a plan view (part 2) of the semiconductor device according to the present embodiment.
  • FIG. 1A shows a cross section of a region where a capacitive element (MIM capacitor) is formed.
  • FIG. 1A corresponds to a cross section taken along line AA ′ in FIG. 3 and a cross section taken along line AA ′ in FIG.
  • FIG. 1B shows a cross section of a region where wiring is formed.
  • FIG. 1B corresponds to the BB ′ cross section of FIG. 3 and the BB ′ line cross section of FIG.
  • FIG. 2A shows a cross section of a region where a resistance element is formed.
  • 2A corresponds to a cross section taken along the line CC ′ of FIG. 3 and a cross section taken along the line CC ′ of FIG.
  • FIG. 2B shows a cross section of the region where the alignment mark is formed.
  • 2B corresponds to the cross section along the line DD ′ in FIG. 3 and the cross section along the line DD ′ in FIG.
  • a transistor or the like (not shown) is formed on the semiconductor substrate 10.
  • a multilayer wiring structure (not shown) is formed on the semiconductor substrate 10 on which transistors and the like are formed.
  • a groove 14a for embedding the conductive layer 18a is formed in the interlayer insulating film 12 in the region 2 where the capacitive element is formed.
  • the trench 14 a is formed so as to surround a part of the interlayer insulating film 12.
  • the reason why the groove 14a is formed so as to surround a part of the interlayer insulating film 12 in the present embodiment is to suppress the occurrence of dishing on the surface of the conductive layer 18a.
  • a barrier metal film 16 made of a conductive material that prevents diffusion of Cu is formed in the groove 14a.
  • a barrier metal film 16 made of a conductive material that prevents diffusion of Cu is formed.
  • a Ta film or a TaN film is used as a material of the barrier metal film 16.
  • a conductive layer 18a containing Cu is embedded in the groove 14a in which the barrier metal film 16 is formed.
  • Cu is used as the material of the conductive layer 18a.
  • the conductive layer 18 a constitutes a part of the lower electrode 22 of the capacitive element 28.
  • the material of the conductive layer 18a is not limited to Cu.
  • a Cu alloy film or the like may be used as the material of the conductive layer 18a.
  • an alloy of Cu and Al can be used.
  • a barrier film 20a made of a conductive material that prevents diffusion of Cu is formed so as to cover the conductive layer 18a.
  • the barrier film 20a is formed in a solid shape.
  • a film containing Ta, TaN, TiN or the like is used as the material of the barrier film 20a.
  • the film thickness of the barrier film 20a is, for example, about 50 to 200 nm.
  • the lower electrode 22 of the capacitive element 28 is constituted by the conductive layer 18a and the barrier film 20a.
  • the surface of the barrier film 20a is polished by the CMP method, whereby the surface of the barrier film 20a is flattened. Since the surface of the barrier film 20a is sufficiently flattened, a high-quality dielectric film 24a is formed on the barrier film 20a. Flattening the surface of the barrier film 20a contributes to improving the reliability and electrical characteristics of the capacitive element 28.
  • the surface of the barrier film 20a is flattened by polishing
  • the surface of the barrier film 20a is not necessarily polished.
  • a dielectric film (capacitive insulating film) 24a is formed on the barrier film 20a.
  • the film thickness of the dielectric film 24a is, for example, about 20 to 60 nm.
  • a material of the dielectric film 24a for example, a silicon oxide film or a silicon nitride film is used.
  • An upper electrode 26a made of a conductive layer is formed on the dielectric film 24a.
  • the thickness of the upper electrode 26a is, for example, about 50 to 200 nm.
  • a material of the upper electrode 26a for example, a film containing Ta, TaN, TiN or the like is used.
  • the upper electrode 26a is formed of a single conductive film has been described as an example, but the structure of the upper electrode 26a is not limited to this.
  • the upper electrode 26a may be configured by a laminated film in which a conductive film and an insulating film are sequentially laminated.
  • an insulating film for example, a SiN film, a SiC film, or the like can be used.
  • the capacitive element 28 having the lower electrode 22, the dielectric film 24a, and the upper electrode 26a is configured.
  • a groove 14b for embedding the wiring 18b is formed in the interlayer insulating film 12 in the region 4 where the wiring is formed.
  • the groove 14b is formed in a linear shape, for example.
  • a barrier metal film 16 made of a conductive material that prevents diffusion of Cu is formed in the groove 14b.
  • a barrier metal film 16 made of a conductive material that prevents diffusion of Cu is formed.
  • a Ta film or a TaN film is used as a material of the barrier metal film 16.
  • a wiring 18b containing Cu is buried in the groove 14b in which the barrier metal film 16 is formed.
  • Cu is used as the material of the wiring 18b.
  • the material of the wiring 18b is not limited to Cu.
  • a Cu alloy or the like may be used as the material for the wiring 18b.
  • a barrier film 20b made of a conductive material that prevents diffusion of Cu is formed so as to cover the wiring 18b.
  • the barrier film 20b is formed along the wiring 18b.
  • a material of the barrier film 20b for example, a film containing Ta, TaN, TiN or the like is used.
  • the film thickness of the barrier film 20b is, for example, about 50 to 200 nm.
  • the barrier film 20b is composed of the same conductive film as the barrier film 20a. That is, the barrier film 20a formed so as to cover the conductive layer 18a and the barrier film 20b formed so as to cover the wiring 18b are formed by patterning the same barrier metal film 20 (see FIGS. 17 and 18). It is formed by.
  • a dielectric film 24b is formed on the barrier film 20b.
  • the film thickness of the dielectric film 24b is about 20 to 60 nm, for example.
  • a material of the dielectric film 24b for example, a silicon oxide film or a silicon nitride film is used.
  • the dielectric film 24 b is composed of the same dielectric film as the dielectric film 24 a of the capacitive element 28. That is, the dielectric film 24a on the barrier film 20a and the dielectric film 24b on the barrier film 20b are formed by patterning the same dielectric film 24 (see FIGS. 17 and 18).
  • the wiring 18b is formed.
  • grooves 14c and 14d for embedding the wirings 18c and 18d are formed in the region 6 where the resistance element is formed.
  • the grooves 14c and 14d are formed in a linear shape, for example.
  • a barrier metal film 16 made of a conductive material that prevents diffusion of Cu is formed in the grooves 14c and 14d.
  • a material of the barrier metal film 16 for example, a Ta film or a TaN film is used.
  • wirings 18c and 18d containing Cu are embedded in the grooves 14c and 14d where the barrier metal film 16 is formed.
  • Cu is used as the material of the wirings 18c and 18d.
  • the material of the wirings 18c and 18d is not limited to Cu.
  • a Cu alloy film or the like may be used as a material for the wirings 18c and 18d.
  • a resistance layer 20c made of a conductive material that prevents diffusion of Cu is formed on the interlayer insulating film 12.
  • the resistance layer 20c is formed not only from the one wiring 18c to the other wiring 18d but also to cover the one wiring 18c and the other wiring 18d.
  • the reason why the resistance layer 20c is formed so as to cover the wirings 18c and 18d is to prevent Cu from diffusing from the wirings 18c and 18d.
  • As the material of the resistance layer 20c for example, a film containing Ta, TaN, TiN or the like is used.
  • the thickness of the resistance layer 20c is, for example, about 50 to 200 nm.
  • the resistance layer 20c is composed of the same conductive film as the barrier films 20a and 20b.
  • the barrier film 20a formed so as to cover the conductive layer 18a, the barrier film 20b formed so as to cover the wiring 18b, and the resistance layer 20c are the same barrier metal film 20 (see FIGS. 17 and 18). ) Is patterned.
  • a dielectric film 24c is formed on the resistance layer 20c.
  • the film thickness of the dielectric film 24c is, for example, about 20 to 60 nm.
  • a material of the dielectric film 24c for example, a silicon oxide film or a silicon nitride film is used.
  • the dielectric film 24c is composed of the same dielectric film as the dielectric films 24a and 24b. That is, the dielectric film 24a on the barrier film 20a, the dielectric film 24b on the barrier film 20b, and the dielectric film 24c on the resistance layer 20c are the same dielectric film 24 (see FIGS. 17 and 18). It is formed by patterning.
  • the resistance element 30 having the resistance layer 20c is formed.
  • the alignment mark 18e is used when aligning a reticle or the like.
  • a groove 14e for embedding the alignment mark 18e is formed in the region 8 where the alignment mark is formed.
  • the pattern of the groove 14e is, for example, a ring shape (see FIGS. 3 and 4).
  • a barrier metal film 16 made of a conductive material that prevents diffusion of Cu is formed in the groove 14e.
  • a barrier metal film 16 made of a conductive material that prevents diffusion of Cu is formed.
  • a Ta film or a TaN film is used as a material of the barrier metal film 16.
  • An alignment mark 18e containing Cu is embedded in the groove 14e in which the barrier metal film 16 is formed.
  • Cu is used as the material of the alignment mark 18e.
  • the material of the alignment mark 18e is not limited to Cu.
  • a Cu alloy film or the like may be used as a material for the alignment mark 18e.
  • the interlayer insulating film 12 around the alignment mark 18e is etched so that the upper portion of the alignment mark 18e is exposed. For this reason, the upper portion of the alignment mark 18 e protrudes above the upper surface of the interlayer insulating film 12.
  • a step 19 is formed on the surface of the interlayer insulating film 12 around the alignment mark 18e.
  • a barrier film 20d made of a conductive material that prevents diffusion of Cu is formed on the interlayer insulating film 12 and the alignment mark 18e.
  • a material for the barrier film 20d for example, a film containing Ta, TaN, TiN or the like is used.
  • the film thickness of the barrier film 20d is, for example, about 50 to 200 nm.
  • the barrier film 20d is composed of the same conductive film as the barrier films 20a and 20b and the resistance layer 20c. That is, the barrier film 20a formed so as to cover the conductive layer 18a, the barrier film 20b formed so as to cover the wiring 18b, the resistance layer 20c, and the barrier film 20d formed so as to cover the alignment mark, Are formed by patterning the same barrier metal film 20 (see FIGS. 17 and 18).
  • a dielectric film 24d is formed on the barrier film 20d.
  • the film thickness of the dielectric film 24d is, for example, about 20 to 60 nm.
  • a material for the dielectric film 24d for example, a silicon oxide film, a silicon nitride film, or the like is used.
  • the dielectric film 24d is composed of the same dielectric film as the dielectric films 24a to 24c. That is, the dielectric film 20a on the barrier film 18a, the dielectric film 24b on the barrier film 20b, the dielectric film 24c on the resistance layer 20c, and the dielectric film 24d on the barrier film 20d are the same dielectric.
  • the body film 24 (see FIGS. 17 and 18) is formed by patterning.
  • a conductive layer 26b is formed on the dielectric film 24d.
  • the thickness of the conductive layer 26b is, for example, about 50 to 200 nm.
  • As the material of the conductive layer 26b for example, a film containing Ta, TaN, TiN or the like is used.
  • the conductive layer 26 b is composed of the same conductive layer as the upper electrode 26 a of the capacitive element 28. That is, the conductive layer 26b formed on the alignment mark 18e and the upper electrode 26a of the capacitive element 28 are formed by patterning the same conductive layer 26 (see FIGS. 15 and 16).
  • the alignment mark 18e is formed.
  • An interlayer insulating film 34 is formed on the semiconductor substrate 10 on which the capacitor element 28, the wiring 18b, the resistor element 30, and the alignment mark 18e are formed.
  • a material of the interlayer insulating film 34 for example, a silicon oxide film is used.
  • the surface of the interlayer insulating film 34 is planarized by, for example, a CMP method.
  • a contact hole 36a reaching the upper electrode 26a is formed in the interlayer insulating film 34.
  • a large number of such contact holes 36a are formed.
  • a large number of contact holes 36a are formed in the region 2 where the capacitive element is formed because the electrical resistance between the wiring 40a formed above the capacitive element 28 and the upper electrode 26a of the capacitive element 28 is sufficiently reduced. It is to do.
  • a contact hole 36b reaching the lower electrode 22 is formed in the interlayer insulating film 34 and the dielectric film 24a (see FIG. 4).
  • a contact hole 36c reaching the barrier film 20b on the wiring 18b is formed in the interlayer insulating film 34 and the dielectric film 24b.
  • conductor plugs 38a to 38c made of tungsten, for example, are buried.
  • wirings 40a and 40b are respectively formed on the interlayer insulating film 34 in which the conductor plugs 38a and 38b are embedded (see FIGS. 1B and 4).
  • the wiring 40a is connected to the upper electrode 26a of the capacitive element 28 via the conductor plug 38a.
  • the wiring 40b is connected to the lower electrode 22 of the capacitive element 28 via the conductor plug 38b.
  • a laminated film in which a Ti film, a first TiN film, an Al film, and a second TiN film are sequentially laminated is used as the material of the wirings 40a and 40b.
  • the thickness of the Ti film is, for example, about 30 nm.
  • the film thickness of the first TiN film is, for example, about 60 nm.
  • the film thickness of the Al film is, for example, about 1000 nm.
  • the film thickness of the second TiN film is about 50 nm, for example.
  • the wiring 40c is formed on the interlayer insulating film 34 in which the conductor plug 38c is embedded.
  • the material of the wiring 40c the same material as that of the wirings 40a and 40b described above is used.
  • the semiconductor device according to the present embodiment is configured.
  • the barrier film 20a made of a conductive material that prevents diffusion of Cu is formed so as to cover the conductive layer 18a containing Cu, and the conductive layer 18a and the barrier film 20a are formed.
  • the lower electrode 22 of the capacitive element 28 is formed.
  • the conductive material is used as the barrier film 20a for preventing the diffusion of Cu, it is not necessary to etch away the barrier film on the conductive layer 18a. For this reason, according to the present embodiment, it is possible to prevent damage due to etching from being applied to the conductive layer 18a, and it is possible to form the capacitive element 28 having good electrical characteristics.
  • the barrier film 20b made of a conductive material that prevents diffusion of Cu is formed so as to cover the wiring 18b, the Cu contained in the wiring 18b is prevented from diffusing. It can be prevented by the film 20b. Therefore, according to the present embodiment, it is possible to provide a semiconductor device having a capacitive element with good electrical characteristics without impairing reliability.
  • FIGS. 5 to 24 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.
  • a multilayer wiring structure (not shown) is formed on the semiconductor substrate 10 on which transistors (not shown) and the like are formed.
  • trenches 14a to 14e are formed in the upper interlayer insulating film 12 using a photolithography technique (see FIGS. 5 and 6).
  • a groove 14a for embedding the conductive layer 18a constituting a part of the lower electrode 22 is formed (see FIG. 5A).
  • the trench 14 a is formed so as to surround a part of the interlayer insulating film 12.
  • a groove 14b for embedding the wiring 18b is formed (see FIG. 5B).
  • the groove 14b is formed in a linear shape, for example.
  • the width of the groove 14b for embedding the wiring 18b is, for example, about 0.4 ⁇ m.
  • the distance between the adjacent grooves 14b and 14b is, for example, about 0.4 ⁇ m.
  • grooves 14c and 14d for embedding the wirings 18c and 18d are formed (see FIG. 6A).
  • the grooves 14c and 14d are formed in a linear shape, for example.
  • a groove 14e for embedding the alignment mark 18e is formed (see FIG. 6B).
  • the groove 14e is formed in a rectangular shape, for example.
  • the depth of the grooves 14a to 14e is, for example, about 0.5 to 4.0 ⁇ m.
  • a barrier metal film 16 is formed on the entire surface by, eg, sputtering (see FIGS. 7 and 8).
  • the barrier metal film 16 for example, a Ta film, a TaN film, or a TiN film is used.
  • the thickness of the barrier metal film 16 is, for example, about 5 to 70 nm.
  • a seed layer (not shown) made of Cu is formed on the entire surface by, eg, sputtering.
  • a conductive layer 18 containing Cu is formed by electroplating.
  • a Cu layer is formed as the conductive layer 18.
  • the material of the conductive layer 18 is not limited to Cu.
  • the conductive layer 18 made of a Cu alloy may be formed.
  • the thickness of the conductive layer 18 is, for example, about 0.7 to 6.0 ⁇ m.
  • the conductive layer 18 is polished by CMP until the surface of the interlayer insulating film 12 is exposed (see FIGS. 9 and 10).
  • the conductive layer 18a containing Cu is embedded in the groove 14a (see FIG. 9A).
  • the wiring 18b containing Cu is embedded in the groove 14b (see FIG. 9B).
  • wirings 18c and 18d containing Cu are embedded in the grooves 14c and 14d, respectively (see FIG. 10A).
  • an alignment mark 18e containing Cu is embedded in the groove 14e (see FIG. 10B).
  • a photoresist film 42 is formed on the entire surface by spin coating.
  • an opening 44 is formed in the photoresist film 42 by using a photolithography technique.
  • the opening 44 is formed to expose the alignment mark 18e and the periphery of the alignment mark 18e.
  • the interlayer insulating film 12 around the alignment mark 18e is etched (see FIGS. 11 and 12).
  • the etching amount when etching the interlayer insulating film 12 is set to be smaller than the height of the alignment mark 18e.
  • a step 19 is formed on the surface of the interlayer insulating film 12 around the alignment mark 18e.
  • the alignment mark 18e is used as a barrier metal film 20 (see FIGS. 13 and 14), a conductive layer in a later process. Even if it is covered with 26 (see FIGS. 15 and 16) or the like, the alignment function can be secured. Thereafter, the photoresist film 42 is peeled off.
  • the barrier metal film 20 is formed by, eg, sputtering (see FIGS. 13 and 14).
  • the barrier metal film 20 is for preventing Cu from diffusing from the conductive layer 18a, the wirings 18b to 18d, the alignment marks 18e, etc. embedded in the interlayer insulating film 12.
  • the surface of the barrier metal film 20 is polished by, eg, CMP. Thereby, the surface of the barrier metal film 20 is planarized.
  • the surface of the barrier metal film 20 is planarized by the CMP method has been described as an example, but the surface of the barrier metal film 20 may not necessarily be planarized by the CMP method.
  • the planarization of the surface of the barrier metal film 20 may be performed as necessary.
  • the dielectric film 24 is formed by, eg, plasma CVD (see FIGS. 15 and 16).
  • a silicon oxide film or a silicon nitride film is formed.
  • the film thickness of the dielectric film 24 is about 20 to 60 nm, for example.
  • TEOS gas is used.
  • the dielectric film 24 made of a silicon nitride film is formed by plasma CVD, for example, SiH 4 gas and NH 3 gas are used.
  • the conductive layer 26 is formed by, eg, sputtering.
  • the conductive layer 26 for example, a film containing Ta, TaN, TiN or the like is formed.
  • the thickness of the conductive layer 26 is, for example, about 50 to 200 nm.
  • a photoresist film 46 is formed by spin coating.
  • the photoresist film 46 is patterned using a photolithography technique (see FIGS. 17 and 18).
  • a pattern 46a made of a photoresist film is formed so as to have a planar shape of the upper electrode 26a of the capacitive element 28 (see FIG. 17A).
  • a pattern 46b made of a photoresist film is formed so as to cover the alignment mark 18e and the periphery of the alignment mark 18e (see FIG. 18B).
  • the conductive layer 26 is etched using the photoresist film 46 as a mask, for example, by RIE (Reactive Ion Etching).
  • RIE reactive Ion Etching
  • CF 4 gas is used as the etching gas.
  • etching gas is not limited to CF 4 gas.
  • a mixed gas of CF 4 gas and O 2 gas may be used as the etching gas.
  • the upper electrode 26a made of a conductive layer is formed in the region 2 where the capacitive element is formed. Further, the region 8 where the alignment mark is formed is formed so as to cover the periphery of the alignment mark 18e and the alignment mark 18e.
  • a photoresist film 48 is formed by spin coating.
  • the photoresist film 48 is patterned using a photolithography technique (see FIGS. 19 and 20).
  • the pattern 48a made of the photoresist film 48 is formed so as to have a planar shape of the barrier film 18a constituting a part of the lower electrode 22 of the capacitive element 28 (FIG. 19). (See (a)).
  • a pattern 48b made of a photoresist film 48 is formed along the wiring 18b (see FIG. 19B). The width of the pattern 48b in the region 4 where the wiring is formed is set wider than the width of the wiring 18b.
  • the width of the pattern 48b is set so that the width of the pattern 48b is, for example, 0.16 ⁇ m larger than the width of the wiring 18b.
  • a pattern 48c made of a photoresist film 48 is formed so as to have a planar shape of the resistance layer 20c (see FIG. 20A).
  • a pattern 48d made of a photoresist film 48 is formed so as to cover the alignment mark 18e and the periphery of the alignment mark 18e (see FIG. 20B).
  • the dielectric film 24 and the barrier metal film 20 are etched by the RIE method using the photoresist film 48 as a mask.
  • the dielectric film 24 is etched using, for example, CF 4 gas.
  • the barrier metal film 20 is etched, for example, CF 4 gas is used.
  • the etching gas used when etching the dielectric film 24 is not limited to CF 4 gas.
  • the dielectric film 24 may be etched using a mixed gas of CF 4 gas and H 2 gas.
  • the etching gas used when etching the barrier metal film 20 is not limited to CF 4 gas.
  • the barrier metal film 20 may be etched using a mixed gas of CF 4 gas and O 2 gas.
  • the barrier film 20a made of the barrier metal film 20 is formed so as to cover the conductive layer 18a.
  • the barrier film 20a constitutes the lower electrode 22 of the capacitive element 28 together with the conductive layer 18a.
  • the capacitive element 28 having the lower electrode 22, the dielectric film 24a, and the upper electrode 26a is formed (see FIG. 19A).
  • a barrier film 20b made of the barrier metal film 20 is formed along the wiring 18b (see FIG. 19B).
  • a resistance layer 20c made of the barrier metal film 20 is formed (see FIG. 20A).
  • the resistance layer 20c is formed not only in the region from the one wiring 18c to the other wiring 18d but also along the one wiring 18c and the other wiring 18d. That is, the wirings 18c and 18d embedded in the region 6 where the resistance element is formed are covered with the barrier film 20c.
  • the alignment mark 18e is covered with the barrier metal film 20d, the dielectric film 24d, and the conductive layer 26b (see FIG. 20B). Since the alignment mark 18e is formed so as to protrude from the interlayer insulating film 12, the convex portion 50 is also formed on the surface of the conductive layer 20d covering the alignment mark 18e. For this reason, according to the present embodiment, it is possible to recognize the position where the alignment mark 18e is formed even though the alignment mark 18e is covered with the conductive layer 26b.
  • an interlayer insulating film 34 made of, eg, a silicon oxide film is formed by, eg, plasma CVD (see FIGS. 21 and 22).
  • a silicon oxide film for example, TEOS gas is used.
  • the surface of the interlayer insulating film 34 is polished by, eg, CMP. As a result, the surface of the interlayer insulating film 34 is planarized.
  • Reaching contact holes 36c are formed in the interlayer insulating film 34, respectively.
  • the diameter of the contact holes 36a to 36c is, for example, about 0.28 to 0.40 ⁇ m.
  • As an etching gas used when forming the contact holes 36a to 36c for example, CF 4 gas is used.
  • the etching gas used when forming the contact holes 36a to 36c is limited to the CF 4 gas. is not.
  • a mixed gas of CF 4 gas and H 2 gas may be used as the etching gas.
  • a tungsten film is formed by, eg, CVD.
  • the film thickness of the tungsten film is, for example, about 500 to 800 nm.
  • a gas introduced into the deposition chamber when forming the tungsten film for example, a mixed gas containing WF 6 gas and H 2 gas is used.
  • the tungsten film is polished by CMP, for example, until the surface of the interlayer insulating film 34 is exposed.
  • CMP polishing the conductor plug 38a made of tungsten
  • the conductor plug 38b made of tungsten is buried in the contact hole 36b
  • the conductor plug 38c made of tungsten is buried in the contact hole 36c.
  • a laminated film is formed by sequentially forming, for example, a Ti film, a first TiN film, an Al film, and a second TiN film by sputtering, for example.
  • the thickness of the Ti film is about 30 nm, for example.
  • the film thickness of the first TiN film is, for example, about 60 nm.
  • the film thickness of the Al film is, for example, about 1000 nm.
  • the film thickness of the second TiN film is about 50 nm, for example.
  • the laminated film is patterned using a photolithography technique.
  • the RIE method is used.
  • an etching gas used when patterning the laminated film for example, BCl 3 gas is used.
  • BCl 3 gas when patterning the laminated film has been described as an example, but the gas used when patterning the laminated film is not limited to BCl 3 gas.
  • Cl 2 gas may be used as an etching gas when patterning the laminated film.
  • the wirings 40a to 40c made of the laminated film are formed (see FIGS. 4, 23 and 24).
  • the wiring 40a is electrically connected to the upper electrode 26a of the capacitive element 28 through the conductor plug 38a.
  • the wiring 40b is electrically connected to the lower electrode 22 of the capacitive element 28 through a conductor plug 38b (see FIG. 4).
  • the wiring 40c is electrically connected to the wiring 18b through the conductor plug 38c and the barrier film 20b.
  • the semiconductor device according to the present embodiment is manufactured.
  • the barrier metal film 20 made of a conductive material that prevents diffusion of Cu is formed on the entire surface, and the barrier metal film 20 is patterned, whereby the barrier film 20a covering the conductive layer 18a and the wiring 18b are formed. A barrier film 20b is formed. According to the present embodiment, since damage due to etching is not applied to the conductive layer 18a, it is possible to provide a semiconductor device having the capacitive element 28 with good electrical characteristics.
  • the case where the conductive layer 26b remains in the region 8 where the alignment mark is formed has been described as an example, but the conductive layer does not remain in the region 8 where the alignment mark is formed. Also good.
  • the case where the barrier film 20d remains in the region 8 where the alignment mark is formed has been described as an example. However, the barrier film 20d does not remain in the region 8 where the alignment mark is formed. May be.
  • the semiconductor device and the manufacturing method thereof according to the present invention are useful for providing a semiconductor device having a capacitive element with good electrical characteristics and a manufacturing method thereof.

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Abstract

　半導体基板１０上に形成された絶縁層１２と、絶縁層に埋め込まれたＣｕを含む導電層１８ａと、導電層上及び絶縁層上に形成された導電性材料より成る第１のバリア膜２０ａとを有する下部電極２２と、下部電極上に形成された第１の誘電体膜２４ａと、第１の誘電体膜上に形成された上部電極２６ａとを有する容量素子２８と、絶縁層に埋め込まれたＣｕを含む配線１８ｂと、配線上及び絶縁層上に形成された導電性材料より成る第２のバリア膜２０ｂとを有している。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に係り、特に、容量素子を有する半導体装置及びその製造方法に関する。
　アナログ回路を有するＬＳＩ等においては、容量素子が重要な構成要素である。
　従来は、ポリシリコン層や不純物拡散層等を電極として用いて容量素子が構成されていたが、近時では、ＭＩＭ（Metal-Insulator-Metal）容量という容量素子が注目されている。
　ＭＩＭ容量は、金属より成る一対の電極の間に容量絶縁膜を挟んで構成された容量素子である。ＭＩＭ容量は、容量精度の向上や、周波数特性の向上を図ることが可能であるため、大きな注目を集めている。
　一方、配線の抵抗を低減すべく、近時では、配線の材料としてＣｕ（銅）を用いることが注目されている。
　周波数特性の良好なＭＩＭ容量を得るためには、電極の電気抵抗を低く設定することが望ましい。また、配線を形成する際にＭＩＭ容量の下部電極も形成できれば、製造工程の簡略化に寄与し得る。このため、配線の材料としてのみならず、ＭＩＭ容量の下部電極の材料としてもＣｕを用いることが考えられる。
　Ｃｕより成る下部電極は、層間絶縁膜に溝を形成し、かかる溝内及び層間絶縁膜上にＣｕ膜を形成し、この後、層間絶縁膜の表面が露出するまでＣｕ膜を研磨することにより溝内に埋め込まれる。
　十分な静電容量を有するＭＩＭ容量を形成するためには、下部電極と上部電極との対向面積を十分に広く設定することが必要である。このため、ＭＩＭ容量の下部電極は、広い範囲に形成された溝内に埋め込まれることとなる。
　なお、本願発明の背景技術としては以下のようなものがある。
特開２００１－２３７３７５号公報 特開２００２－３５３２２１号公報 特開２００５－３１１２９９号公報 特開２００５－１５０２３７号公報
　しかし、広い範囲に溝を形成し、かかる溝内にＣＭＰ法によりＣｕ膜を埋め込む場合には、Ｃｕ膜の表面に極めて深いディッシングが形成されてしまう。そこで、格子状の溝を形成し、かかる溝内にＣｕ膜を埋め込むことにより、ディッシングを抑制する技術が提案されている。しかしながら、この技術では、必ずしも良好な電気的特性は得られない。
　本発明の目的は、電気的特性の良好な容量素子を有する半導体装置及びその製造方法を提供することにある。
　本発明の一観点によれば、半導体基板上に形成された絶縁層と、前記絶縁層に埋め込まれたＣｕを含む導電層と、前記導電層上及び前記絶縁層上に形成された導電性材料より成る第１のバリア膜とを有する下部電極と、前記下部電極上に形成された第１の誘電体膜と、前記第１の誘電体膜上に形成された上部電極とを有する容量素子と、前記絶縁層に埋め込まれたＣｕを含む配線と、前記配線上及び前記絶縁層上に形成された導電性材料より成る第２のバリア膜とを有することを特徴とする半導体装置が提供される。
　また、本発明の他の観点によれば、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とを有する容量素子を有する半導体装置の製造方法であって、半導体基板上に絶縁層を形成する工程と、第１の領域内における前記絶縁層にＣｕを含む第１の導電層を埋め込み、第２の領域内における前記絶縁層にＣｕを含む配線を埋め込む工程と、前記第１の導電層上、前記配線上及び前記絶縁層上に、導電性材料より成るバリアメタル膜を形成する工程と、前記バリアメタル膜上に誘電体膜を形成する工程と、前記誘電体膜上に第２の導電層を形成する工程と、前記第２の導電層をパターニングすることにより、前記第１の領域内に前記第２の導電層より成る上部電極を形成する工程と、前記誘電体膜及び前記バリアメタル膜をパターニングすることにより、前記バリアメタル膜より成る第１のバリア膜により前記第１の導電層の上面を覆い、前記第１の導電層と前記第１のバリア膜とを有する下部電極を形成し、前記バリアメタル膜より成る第２のバリア膜により前記配線の上面を覆う工程とを有することを特徴とする半導体装置の製造方法が提供される。
　本発明によれば、Ｃｕの拡散を防止する導電性材料より成る第１のバリア膜が、Ｃｕを含む導電層を覆うように形成されており、これら導電層と第１のバリア膜とにより容量素子の下部電極が構成されている。本発明によれば、Ｃｕの拡散を防止するための第１のバリア膜として導電性材料が用いられているため、導電層上のバリア膜をエッチング除去することを要しない。このため、本発明によれば、エッチングによるダメージが導電層に加わるのを防止することができ、電気的特性の良好な容量素子を得ることが可能となる。しかも、本発明によれば、Ｃｕの拡散を防止する導電性材料より成る第２のバリア膜が配線を覆うように形成されているため、配線に含まれているＣｕが拡散するのを第２のバリア膜により防止することが可能である。従って、本発明によれば、信頼性を損なうことなく、電気的特性の良好な容量素子を有する半導体装置を提供することができる。
図１は、本発明の一実施形態による半導体装置を示す断面図（その１）である。 図２は、本発明の一実施形態による半導体装置を示す断面図（その２）である。 図３は、本発明の一実施形態による半導体装置を示す平面図（その１）である。 図４は、本発明の一実施形態による半導体装置を示す平面図（その２）である。 図５は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図６は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図７は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図８は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図９は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図１０は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図１１は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 図１２は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 図１３は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 図１４は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 図１５は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。 図１６は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。 図１７は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。 図１８は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。 図１９は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。 図２０は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。 図２１は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。 図２２は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。 図２３は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。 図２４は、本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。
符号の説明
１０…半導体基板
１２…層間絶縁膜
１４ａ～１４ｅ…溝
１６…バリアメタル膜
１８ａ…導電層
１８ｂ…配線
１８ｃ、１８ｄ…配線
１８ｅ…位置合わせマーク
１９…段差
２０…バリアメタル膜
２０ａ～２０ｄ…バリア膜
２２…下部電極
２４、２４ａ～２４ｄ…誘電体膜
２６…導電層
２６ａ…上部電極
２６ｂ…導電層
２８…容量素子
３０…抵抗素子
３４…層間絶縁膜
３６ａ、３６ｂ…コンタクトホール
３８ａ、３８ｂ…導体プラグ
４０ａ、４０ｂ…配線
４２…フォトレジスト膜
４４…開口部
４６…フォトレジスト膜
４８…フォトレジスト膜
５０…凸部
　特許文献１により提案されている技術では、層間絶縁膜に下部電極を埋め込んだ後、層間絶縁膜上及び下部電極上に窒化シリコン膜を形成し、この後、下部電極上の窒化シリコン膜がエッチング除去される。
　窒化シリコン膜をエッチングする際に下部電極にダメージが加わってしまうため、特許文献１により提案されている技術では、必ずしも良好な電気的特性を得ることができない。
　［一実施形態］
　本発明の一実施形態による半導体装置及びその製造方法を図１乃至図２４を用いて説明する。
　（半導体装置）
　まず、本実施形態による半導体装置について図１乃至図４を用いて説明する。
　図１は、本実施形態による半導体装置を示す断面図（その１）である。図２は、本実施形態による半導体装置を示す断面図（その２）である。図３は、本実施形態による半導体装置を示す平面図（その１）である。図４は、本実施形態による半導体装置を示す平面図（その２）である。
　図１（ａ）は、容量素子（ＭＩＭ容量）が形成される領域の断面を示している。図１（ａ）は、図３のＡ－Ａ′線断面及び図４のＡ－Ａ′線断面に対応している。図１（ｂ）は、配線が形成される領域の断面を示している。図１（ｂ）は、図３のＢ－Ｂ′断面及び図４のＢ－Ｂ′線断面に対応している。図２（ａ）は、抵抗素子が形成される領域の断面を示している。図２（ａ）は、図３のＣ－Ｃ′線断面及び図４のＣ－Ｃ′線断面に対応している。図２（ｂ）は、位置合わせマークが形成される領域の断面を示している。図２（ｂ）は、図３のＤ－Ｄ′線断面及び図４のＤ－Ｄ′線断面に対応している。
　半導体基板１０上には、図示しないトランジスタ等が形成されている。トランジスタ等が形成された半導体基板１０上には、多層配線構造（図示せず）が形成されている。
　まず、容量素子２８について説明する。
　図１（ａ）に示すように、容量素子が形成される領域２における層間絶縁膜１２には、導電層１８ａを埋め込むための溝１４ａが形成されている。かかる溝１４ａは、層間絶縁膜１２の一部を取り囲むように形成されている。本実施形態において層間絶縁膜１２の一部を取り囲むように溝１４ａを形成しているのは、導電層１８ａの表面にディッシングが生じるのを抑制するためである。
　溝１４ａ内には、Ｃｕの拡散を防止する導電性材料より成るバリアメタル膜１６が形成されている。かかるバリアメタル膜１６の材料としては、例えばＴａ膜やＴａＮ膜等が用いられている。
　バリアメタル膜１６が形成された溝１４ａ内には、Ｃｕを含む導電層１８ａが埋め込まれている。ここでは、導電層１８ａの材料として、Ｃｕが用いられている。導電層１８ａは、容量素子２８の下部電極２２の一部を構成するものである。
　なお、ここでは、導電層１８ａの材料としてＣｕを用いる場合を例に説明したが、導電層１８ａの材料はＣｕに限定されるものではない。例えば、Ｃｕ合金膜等を導電層１８ａの材料として用いてもよい。かかるＣｕ合金膜としては、例えばＣｕとＡｌとの合金等を用いることができる。
　層間絶縁膜１２上には、Ｃｕの拡散を防止する導電性材料より成るバリア膜２０ａが、導電層１８ａを覆うように形成されている。バリア膜２０ａは、ベタ状に形成されている。バリア膜２０ａの材料としては、例えばＴａ、ＴａＮ又はＴｉＮ等を含む膜が用いられている。バリア膜２０ａの膜厚は、例えば５０～２００ｎｍ程度とする。
　導電層１８ａとバリア膜２０ａとにより、容量素子２８の下部電極２２が構成されている。
　バリア膜２０ａの表面は、ＣＭＰ法により研磨されており、これにより、バリア膜２０ａの表面が平坦化されている。バリア膜２０ａの表面が十分に平坦化されているため、良質な誘電体膜２４ａがバリア膜２０ａ上に形成されている。バリア膜２０ａの表面を平坦化することは、容量素子２８の信頼性や電気的特性を向上するのに寄与する。
　なお、ここでは、バリア膜２０ａの表面が研磨により平坦化されている場合を例に説明したが、バリア膜２０ａの表面は必ずしも研磨されていなくてもよい。
　バリア膜２０ａ上には、誘電体膜（容量絶縁膜）２４ａが形成されている。誘電体膜２４ａの膜厚は、例えば２０～６０ｎｍ程度とする。誘電体膜２４ａの材料としては、例えばシリコン酸化膜やシリコン窒化膜等が用いられている。
　誘電体膜２４ａ上には、導電層より成る上部電極２６ａが形成されている。上部電極２６ａの厚さは、例えば５０～２００ｎｍ程度とする。上部電極２６ａの材料としては、例えばＴａ、ＴａＮ又はＴｉＮ等を含む膜が用いられている。
　なお、ここでは、上部電極２６ａが単一の導電膜により形成されている場合を例に説明したが、上部電極２６ａの構造はこれに限定されるものではない。例えば、導電膜と絶縁膜とを順次積層して成る積層膜により、上部電極２６ａを構成してもよい。かかる絶縁膜としては、例えばＳｉＮ膜、ＳｉＣ膜等を用いることができる。
　こうして、下部電極２２と誘電体膜２４ａと上部電極２６ａとを有する容量素子２８が構成されている。
　次に、配線１８ｂについて説明する。
　図１（ｂ）に示すように、配線が形成される領域４における層間絶縁膜１２には、配線１８ｂを埋め込むための溝１４ｂが形成されている。かかる溝１４ｂは、例えば線状に形成されている。
　溝１４ｂ内には、Ｃｕの拡散を防止する導電性材料より成るバリアメタル膜１６が形成されている。かかるバリアメタル膜１６の材料としては、例えばＴａ膜やＴａＮ膜等が用いられている。
　バリアメタル膜１６が形成された溝１４ｂ内には、Ｃｕを含む配線１８ｂが埋め込まれている。ここでは、配線１８ｂの材料として、Ｃｕが用いられている。
　なお、ここでは、配線１８ｂの材料としてＣｕを用いる場合を例に説明したが、配線１８ｂの材料はＣｕに限定されるものではない。例えば、Ｃｕ合金等を配線１８ｂの材料として用いてもよい。
　層間絶縁膜１２上には、Ｃｕの拡散を防止する導電性材料より成るバリア膜２０ｂが、配線１８ｂを覆うように形成されている。かかるバリア膜２０ｂは、配線１８ｂに沿うように形成されている。バリア膜２０ｂの材料としては、例えばＴａ、ＴａＮ又はＴｉＮ等を含む膜が用いられている。バリア膜２０ｂの膜厚は、例えば５０～２００ｎｍ程度とする。バリア膜２０ｂは、バリア膜２０ａと同一の導電膜により構成されている。即ち、導電層１８ａを覆うように形成されたバリア膜２０ａと、配線１８ｂを覆うように形成されたバリア膜２０ｂとは、同一のバリアメタル膜２０（図１７及び図１８参照）をパターニングすることにより形成されている。
　バリア膜２０ｂ上には、誘電体膜２４ｂが形成されている。誘電体膜２４ｂの膜厚は、例えば２０～６０ｎｍ程度とする。誘電体膜２４ｂの材料としては、例えばシリコン酸化膜やシリコン窒化膜等が用いられている。誘電体膜２４ｂは、容量素子２８の誘電体膜２４ａと同一の誘電体膜により構成されている。即ち、バリア膜２０ａ上の誘電体膜２４ａとバリア膜２０ｂ上の誘電体膜２４ｂとは、同一の誘電体膜２４（図１７及び図１８参照）をパターニングすることにより形成されている。
　こうして、配線１８ｂが形成されている。
　次に、抵抗素子３０について説明する。
　図２（ａ）に示すように、抵抗素子が形成される領域６には、配線１８ｃ、１８ｄを埋め込むための溝１４ｃ、１４ｄが形成されている。かかる溝１４ｃ、１４ｄは、例えば線状に形成されている。
　溝１４ｃ、１４ｄ内には、Ｃｕの拡散を防止する導電性材料より成るバリアメタル膜１６が形成されている。かかるバリアメタル膜１６の材料としては、例えばＴａ膜やＴａＮ膜等が用いられている。
　バリアメタル膜１６が形成された溝１４ｃ、１４ｄ内には、Ｃｕを含む配線１８ｃ、１８ｄが埋め込まれている。ここでは、配線１８ｃ、１８ｄの材料として、Ｃｕが用いられている。
　なお、ここでは、配線１８ｃ、１８ｄの材料としてＣｕを用いる場合を例に説明したが、配線１８ｃ、１８ｄの材料はＣｕに限定されるものではない。例えば、Ｃｕ合金膜等を配線１８ｃ、１８ｄの材料として用いてもよい。
　層間絶縁膜１２上には、Ｃｕの拡散を防止する導電性材料より成る抵抗層２０ｃが形成されている。抵抗層２０ｃは、一の配線１８ｃから他の配線１８ｄに至るように形成されているのみならず、一の配線１８ｃ及び他の配線１８ｄを覆うように形成されている。抵抗層２０ｃを配線１８ｃ、１８ｄを覆うように形成しているのは、配線１８ｃ、１８ｄからＣｕが拡散するのを防止するためである。抵抗層２０ｃの材料としては、例えばＴａ、ＴａＮ又はＴｉＮ等を含む膜が用いられている。抵抗層２０ｃの厚さは、例えば５０～２００ｎｍ程度とする。抵抗層２０ｃは、バリア膜２０ａ、２０ｂと同一導電膜により構成されている。即ち、導電層１８ａを覆うように形成されたバリア膜２０ａと、配線１８ｂを覆うように形成されたバリア膜２０ｂと、抵抗層２０ｃとは、同一のバリアメタル膜２０（図１７及び図１８参照）をパターニングすることにより形成されている。
　抵抗層２０ｃ上には、誘電体膜２４ｃが形成されている。誘電体膜２４ｃの膜厚は、例えば２０～６０ｎｍ程度とする。誘電体膜２４ｃの材料としては、例えばシリコン酸化膜やシリコン窒化膜等が用いられている。誘電体膜２４ｃは、誘電体膜２４ａ、２４ｂと同一の誘電体膜により構成されている。即ち、バリア膜２０ａ上の誘電体膜２４ａと、バリア膜２０ｂ上の誘電体膜２４ｂと、抵抗層２０ｃ上の誘電体膜２４ｃとは、同一の誘電体膜２４（図１７及び図１８参照）をパターニングすることにより形成されている。
　こうして、抵抗層２０ｃを有する抵抗素子３０が形成されている。
　次に、位置合わせマーク１８ｅについて説明する。
　位置合わせマーク１８ｅは、レチクル等の位置合わせ等を行う際に用いられるものである。
　図２（ｂ）に示すように、位置合わせマークが形成される領域８には、位置合わせマーク１８ｅを埋め込むための溝１４ｅが形成されている。かかる溝１４ｅのパターンは、例えばリング状となっている（図３及び図４参照）。
　溝１４ｅ内には、Ｃｕの拡散を防止する導電性材料より成るバリアメタル膜１６が形成されている。かかるバリアメタル膜１６の材料としては、例えばＴａ膜やＴａＮ膜等が用いられている。
　バリアメタル膜１６が形成された溝１４ｅ内には、Ｃｕを含む位置合わせマーク１８ｅが埋め込まれている。ここでは、位置合わせマーク１８ｅの材料として、Ｃｕが用いられている。
　なお、ここでは、位置合わせマーク１８ｅの材料としてＣｕを用いる場合を例に説明したが、位置合わせマーク１８ｅの材料はＣｕに限定されるものではない。例えば、Ｃｕ合金膜等を位置合わせマーク１８ｅの材料として用いてもよい。
　位置合わせマーク１８ｅの周囲の層間絶縁膜１２は、位置合わせマーク１８ｅの上部が露出するようにエッチングされている。このため、位置合わせマーク１８ｅの上部は、層間絶縁膜１２の上面より上方に突出している。位置合わせマーク１８ｅの周囲における層間絶縁膜１２の表面には、段差１９が形成されている。
　層間絶縁膜１２上及び位置合わせマーク１８ｅ上には、Ｃｕの拡散を防止する導電性材料より成るバリア膜２０ｄが形成されている。バリア膜２０ｄの材料としては、例えばＴａ、ＴａＮ又はＴｉＮ等を含む膜が用いられている。バリア膜２０ｄの膜厚は、例えば５０～２００ｎｍ程度とする。バリア膜２０ｄは、バリア膜２０ａ、２０ｂや抵抗層２０ｃと同一の導電膜により構成されている。即ち、導電層１８ａを覆うように形成されたバリア膜２０ａと、配線１８ｂを覆うように形成されたバリア膜２０ｂと、抵抗層２０ｃと、位置合わせマークを覆うように形成されたバリア膜２０ｄとは、同一のバリアメタル膜２０（図１７及び図１８参照）をパターニングすることにより形成されている。
　バリア膜２０ｄ上には、誘電体膜２４ｄが形成されている。誘電体膜２４ｄの膜厚は、例えば２０～６０ｎｍ程度とする。誘電体膜２４ｄの材料としては、例えばシリコン酸化膜やシリコン窒化膜等が用いられている。誘電体膜２４ｄは、誘電体膜２４ａ～２４ｃと同一の誘電体膜により構成されている。即ち、バリア膜１８ａ上の誘電体膜２０ａと、バリア膜２０ｂ上の誘電体膜２４ｂと、抵抗層２０ｃ上の誘電体膜２４ｃと、バリア膜２０ｄ上の誘電体膜２４ｄとは、同一の誘電体膜２４（図１７及び図１８参照）をパターニングすることにより形成されている。
　誘電体膜２４ｄ上には、導電層２６ｂが形成されている。導電層２６ｂの厚さは、例えば５０～２００ｎｍ程度とする。導電層２６ｂの材料としては、例えばＴａ、ＴａＮ又はＴｉＮ等を含む膜が用いられている。導電層２６ｂは、容量素子２８の上部電極２６ａと同一の導電層により構成されている。即ち、位置合わせマーク１８ｅ上に形成された導電層２６ｂと、容量素子２８の上部電極２６ａとは、同一の導電層２６（図１５及び図１６参照）をパターニングすることにより形成されている。
　こうして、位置合わせマーク１８ｅが形成されている。
　容量素子２８、配線１８ｂ、抵抗素子３０及び位置合わせマーク１８ｅが形成された半導体基板１０上には、層間絶縁膜３４が形成されている。層間絶縁膜３４の材料としては、例えばシリコン酸化膜が用いられている。層間絶縁膜３４の表面は、例えばＣＭＰ法により平坦化されている。
　容量素子が形成される領域２においては、上部電極２６ａに達するコンタクトホール３６ａが層間絶縁膜３４に形成されている。容量素子が形成される領域２においては、かかるコンタクトホール３６ａが多数形成されている。容量素子が形成される領域２においてコンタクトホール３６ａを多数形成しているのは、容量素子２８の上方に形成される配線４０ａと容量素子２８の上部電極２６ａとの間の電気抵抗を十分に低減するためである。また、容量素子が形成される領域２には、下部電極２２に達するコンタクトホール３６ｂが層間絶縁膜３４及び誘電体膜２４ａに形成されている（図４参照）。
　また、配線が形成される領域４においては、配線１８ｂ上のバリア膜２０ｂに達するコンタクトホール３６ｃが層間絶縁膜３４及び誘電体膜２４ｂに形成されている。
　コンタクトホール３６ａ～３６ｃ内には、例えばタングステンより成る導体プラグ３８ａ～３８ｃがそれぞれ埋め込まれている。
　容量素子が形成される領域２には、導体プラグ３８ａ、３８ｂが埋め込まれた層間絶縁膜３４上に配線４０ａ、４０ｂがそれぞれ形成されている（図１（ｂ）及び図４参照）。配線４０ａは、導体プラグ３８ａを介して、容量素子２８の上部電極２６ａに接続されている。配線４０ｂは、導体プラグ３８ｂを介して、容量素子２８の下部電極２２に接続されている。配線４０ａ、４０ｂの材料としては、例えばＴｉ膜と第１のＴｉＮ膜とＡｌ膜と第２のＴｉＮ膜とを順次積層して成る積層膜が用いられている。かかるＴｉ膜の膜厚は、例えば３０ｎｍ程度とする。第１のＴｉＮ膜の膜厚は、例えば６０ｎｍ程度とする。Ａｌ膜の膜厚は、例えば１０００ｎｍ程度とする。第２のＴｉＮ膜の膜厚は、例えば５０ｎｍ程度とする。
　配線が形成される領域４においても、導体プラグ３８ｃが埋め込まれた層間絶縁膜３４上に配線４０ｃが形成されている。配線４０ｃの材料としては、上述した配線４０ａ、４０ｂと同様の材料が用いられている。
　こうして、本実施形態による半導体装置が構成されている。
　このように、本実施形態によれば、Ｃｕの拡散を防止する導電性材料より成るバリア膜２０ａが、Ｃｕを含む導電層１８ａを覆うように形成されており、これら導電層１８ａとバリア膜２０ａとにより容量素子２８の下部電極２２が構成されている。本実施形態によれば、Ｃｕの拡散を防止するためのバリア膜２０ａとして導電性材料が用いられているため、導電層１８ａ上のバリア膜をエッチング除去することを要しない。このため、本実施形態によれば、エッチングによるダメージが導電層１８ａに加わるのを防止することができ、電気的特性の良好な容量素子２８を形成することが可能となる。しかも、本実施形態によれば、Ｃｕの拡散を防止する導電性材料より成るバリア膜２０ｂが配線１８ｂを覆うように形成されているため、配線１８ｂに含まれているＣｕが拡散するのをバリア膜２０ｂにより防止することが可能である。従って、本実施形態によれば、信頼性を損なうことなく、電気的特性の良好な容量素子を有する半導体装置を提供することができる。
　（半導体装置の製造方法）
　次に、本実施形態による半導体装置の製造方法を図５乃至図２４を用いて説明する。図５乃至図２４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
　まず、トランジスタ（図示せず）等が形成された半導体基板１０上に、多層配線構造（図示せず）を形成する。
　次に、フォトリソグラフィ技術を用い、上層部の層間絶縁膜１２に溝１４ａ～１４ｅを形成する（図５及び図６参照）。
　容量素子が形成される領域２においては、下部電極２２の一部を構成する導電層１８ａを埋め込むための溝１４ａが形成される（図５（ａ）参照）。かかる溝１４ａは、層間絶縁膜１２の一部を取り囲むように形成される。
　配線が形成される領域４においては、配線１８ｂを埋め込むための溝１４ｂが形成される（図５（ｂ）参照）。かかる溝１４ｂは、例えば線状に形成される。配線１８ｂを埋め込むための溝１４ｂの幅は、例えば０．４μｍ程度とする。互いに隣接する溝１４ｂと溝１４ｂとの間の距離は、例えば０．４μｍ程度とする。
　抵抗素子が形成される領域６においては、配線１８ｃ、１８ｄを埋め込むための溝１４ｃ、１４ｄが形成される（図６（ａ）参照）。かかる溝１４ｃ、１４ｄは、例えば線状に形成される。
　位置合わせマークが形成される領域８においては、位置合わせマーク１８ｅを埋め込むための溝１４ｅが形成される（図６（ｂ）参照）。かかる溝１４ｅは、例えば矩形状に形成される。
　溝１４ａ～１４ｅの深さは、例えば０．５～４．０μｍ程度とする。
　次に、全面に、例えばスパッタリング法により、バリアメタル膜１６を形成する（図７及び図８参照）。かかるバリアメタル膜１６としては、例えばＴａ膜、ＴａＮ膜又はＴｉＮ膜等が用いられる。バリアメタル膜１６の膜厚は、例えば５～７０ｎｍ程度とする。
　次に、全面に、例えばスパッタリング法により、Ｃｕより成るシード層（図示せず）を形成する。
　次に、電気めっき法により、Ｃｕを含む導電層１８を形成する。ここでは、導電層１８として、Ｃｕ層を形成する。なお、導電層１８の材料は、Ｃｕに限定されるものではない。例えばＣｕ合金より成る導電層１８を形成してもよい。導電層１８の厚さは、例えば０．７～６．０μｍ程度とする。
　次に、ＣＭＰ法により、層間絶縁膜１２の表面が露出するまで導電層１８を研磨する（図９及び図１０参照）。これにより、Ｃｕを含む導電層１８ａが、溝１４ａ内に埋め込まれる（図９（ａ）参照）。また、Ｃｕを含む配線１８ｂが、溝１４ｂ内に埋め込まれる（図９（ｂ）参照）。また、Ｃｕを含む配線１８ｃ、１８ｄが、溝１４ｃ、１４ｄ内にそれぞれ埋め込まれる（図１０（ａ）参照）。また、Ｃｕを含む位置合わせマーク１８ｅが溝１４ｅ内に埋め込まれる（図１０（ｂ）参照）。
　次に、全面に、スピンコート法により、フォトレジスト膜４２を形成する。
　次に、フォトリソグラフィ技術を用い、フォトレジスト膜４２に開口部４４形成する。かかる開口部４４は、位置合わせマーク１８ｅ及び位置合わせマーク１８ｅの周囲を露出するように形成される。
　次に、フォトレジスト膜４２をマスクとして、位置合わせマーク１８ｅの周囲の層間絶縁膜１２をエッチングする（図１１及び図１２参照）。層間絶縁膜１２をエッチングする際のエッチング量は、位置合わせマーク１８ｅの高さより小さく設定する。これにより、位置合わせマーク１８ｅの上部が層間絶縁膜１２上に突出することとなる。位置合わせマーク１８ｅの周囲における層間絶縁膜１２の表面には、段差１９が形成されることとなる。本実施形態によれば、層間絶縁膜１２上に突出するように位置合わせマーク１８ｅが形成されるため、位置合わせマーク１８ｅが後工程においてバリアメタル膜２０（図１３及び図１４参照）、導電層２６（図１５及び図１６参照）等により覆われた場合であっても、位置合わせ機能を確保することが可能となる。この後、フォトレジスト膜４２を剥離する。
　次に、例えばスパッタリング法により、バリアメタル膜２０を形成する（図１３及び図１４参照）。かかるバリアメタル膜２０としては、例えばＴａ、ＴａＮ又はＴｉＮ等を含む膜を形成する。バリアメタル膜２０は、層間絶縁膜１２に埋め込まれた導電層１８ａ、配線１８ｂ～１８ｄ及び位置合わせマーク１８ｅ等からＣｕが拡散するのを防止するためのものである。
　次に、例えばＣＭＰ法により、バリアメタル膜２０の表面を研磨する。これにより、バリアメタル膜２０の表面が平坦化される。
　なお、ここでは、バリアメタル膜２０の表面をＣＭＰ法により平坦化する場合を例に説明したが、必ずしもバリアメタル膜２０の表面をＣＭＰ法により平坦化しなくてもよい。バリアメタル膜２０の表面の平坦化は、必要に応じて適宜行えばよい。但し、バリアメタル膜２０の表面が十分に平坦でない場合には、バリアメタル膜２０の表面をＣＭＰ法により平坦化することが好ましい。
　次に、例えばプラズマＣＶＤ法により、誘電体膜２４を形成する（図１５及び図１６参照）。かかる誘電体膜２４としては、例えばシリコン酸化膜又はシリコン窒化膜等を形成する。誘電体膜２４の膜厚は、例えば２０～６０ｎｍ程度とする。シリコン酸化膜より成る誘電体膜２４をプラズマＣＶＤ法により形成する場合には、例えばＴＥＯＳガスを用いる。シリコン窒化膜より成る誘電体膜２４をプラズマＣＶＤ法により形成する場合には、例えばＳｉＨ４ガスとＮＨ３ガスとを用いる。
　次に、例えばスパッタリング法により、導電層２６を形成する。かかる導電層２６としては、例えばＴａ、ＴａＮ又はＴｉＮ等を含む膜を形成する。導電層２６の厚さは、例えば５０～２００ｎｍ程度とする。
　次に、スピンコート法により、フォトレジスト膜４６を形成する。
　次に、フォトリソグラフィ技術を用い、フォトレジスト膜４６をパターニングする（図１７及び図１８参照）。容量素子が形成される領域２においては、フォトレジスト膜より成るパターン４６ａが、容量素子２８の上部電極２６ａの平面形状になるように形成される（図１７（ａ）参照）。位置合わせマークが形成される領域８においては、フォトレジスト膜より成るパターン４６ｂが、位置合わせマーク１８ｅ及び位置合わせマーク１８ｅの周囲を覆うように形成される（図１８（ｂ）参照）。
　次に、例えばＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法により、フォトレジスト膜４６をマスクとして、導電層２６をエッチングする。エッチングガスとしては、例えばＣＦ４ガスを用いる。
　なお、ここでは、エッチングガスとしてＣＦ４ガスを用いる場合を例に説明したが、エッチングガスはＣＦ４ガスに限定されるものではない。例えば、ＣＦ４ガスとＯ２ガスとの混合ガスをエッチングガスとして用いてもよい。
　こうして、容量素子が形成される領域２においては、導電層より成る上部電極２６ａが形成される。また、位置合わせマークが形成される領域８においては、位置合わせマーク１８ｅ及び位置合わせマーク１８ｅの周囲を覆うように形成される。
　この後、フォトレジスト膜４６を剥離する。
　次に、スピンコート法により、フォトレジスト膜４８を形成する。
　次に、フォトリソグラフィ技術を用い、フォトレジスト膜４８をパターニングする（図１９及び図２０参照）。容量素子が形成される領域２においては、フォトレジスト膜４８より成るパターン４８ａが、容量素子２８の下部電極２２の一部を構成するバリア膜１８ａの平面形状になるように形成される（図１９（ａ）参照）。また、配線が形成される領域４においては、フォトレジスト膜４８より成るパターン４８ｂが、配線１８ｂに沿うように形成される（図１９（ｂ）参照）。配線が形成される領域４におけるパターン４８ｂの幅は、配線１８ｂの幅より広く設定する。より具体的には、パターン４８ｂの幅が配線１８ｂの幅より例えば０．１６μｍ大きくなるように、パターン４８ｂの幅を設定する。抵抗素子が形成される領域６においては、フォトレジスト膜４８より成るパターン４８ｃが、抵抗層２０ｃの平面形状になるように形成される（図２０（ａ）参照）。位置合わせマークが形成される領域８においては、フォトレジスト膜４８より成るパターン４８ｄが、位置合わせマーク１８ｅ及び位置合わせマーク１８ｅの周囲を覆うように形成される（図２０（ｂ）参照）。
　次に、例えばＲＩＥ法により、フォトレジスト膜４８をマスクとして、誘電体膜２４とバリアメタル膜２０とをエッチングする。誘電体膜２４の材料としてシリコン酸化膜が用いられている場合には、例えばＣＦ４ガスを用いて誘電体膜２４をエッチングする。バリアメタル膜２０をエッチングする際には、例えばＣＦ４ガスを用いる。
　なお、ここでは、誘電体膜２４をエッチングする際にＣＦ４ガスを用いる場合を例に説明したが、誘電体膜２４をエッチングする際に用いるエッチングガスはＣＦ４ガスに限定されるものではない。例えば、ＣＦ４ガスとＨ２ガスとの混合ガスを用いて誘電体膜２４をエッチングしてもよい。
　また、ここでは、バリアメタル膜２０をエッチングする際にＣＦ４ガスを用いる場合を例に説明したが、バリアメタル膜２０をエッチングする際に用いるエッチングガスはＣＦ４ガスに限定されるものではない。例えば、ＣＦ４ガスとＯ２ガスとの混合ガスを用いてバリアメタル膜２０をエッチングしてもよい。
　こうして、容量素子２が形成される領域においては、バリアメタル膜２０より成るバリア膜２０ａが導電層１８ａを覆うように形成される。かかるバリア膜２０ａは、導電層１８ａと相俟って容量素子２８の下部電極２２を構成する。容量素子が形成される領域２においては、下部電極２２と誘電体膜２４ａと上部電極２６ａとを有する容量素子２８が形成される（図１９（ａ）参照）。また、配線が形成される領域４においては、バリアメタル膜２０より成るバリア膜２０ｂが配線１８ｂに沿うように形成される（図１９（ｂ）参照）。また、抵抗素子が形成される領域６においては、バリアメタル膜２０より成る抵抗層２０ｃが形成される（図２０（ａ）参照）。かかる抵抗層２０ｃは、一の配線１８ｃから他の配線１８ｄに至る領域のみならず、一の配線１８ｃ及び他の配線１８ｄにそれぞれ沿うように形成される。即ち、抵抗素子が形成される領域６に埋め込まれた配線１８ｃ、１８ｄは、バリア膜２０ｃにより覆われる。また、位置合わせマークが形成される領域８においては、位置合わせマーク１８ｅが、バリアメタル膜２０ｄ、誘電体膜２４ｄ及び導電層２６ｂにより覆われた状態となる（図２０（ｂ）参照）。位置合わせマーク１８ｅが層間絶縁膜１２から突出するように形成されているため、位置合わせマーク１８ｅを覆う導電層２０ｄの表面にも凸部５０が形成される。このため、本実施形態によれば、位置合わせマーク１８ｅが導電層２６ｂにより覆われているにもかかわらず、位置合わせマーク１８ｅが形成されている箇所を認識することが可能となる。
　この後、フォトレジスト膜４８を剥離する。
　次に、例えばプラズマＣＶＤ法により、例えばシリコン酸化膜より成る層間絶縁膜３４を形成する（図２１及び図２２参照）。シリコン酸化膜より成る層間絶縁膜３４を形成する際には、例えばＴＥＯＳガスを用いる。
　次に、例えばＣＭＰ法により、層間絶縁膜３４の表面を研磨する。これにより、層間絶縁膜３４の表面が平坦化される。
　次に、フォトリソグラフィ技術を用い、容量素子２８の上部電極２６ａに達するコンタクトホール３６ａと、容量素子２８の下部電極２２に達するコンタクトホール３６ｂ（図４参照）と、配線１８ｂ上のバリア膜２０ｂに達するコンタクトホール３６ｃとを、層間絶縁膜３４にそれぞれ形成する。コンタクトホール３６ａ～３６ｃの径は、例えば０．２８～０．４０μｍ程度とする。コンタクトホール３６ａ～３６ｃを形成する際に用いるエッチングガスとしては、例えばＣＦ４ガスを用いる。
　なお、ここでは、コンタクトホール３６ａ～３６ｃを形成する際にＣＦ４ガスを用いる場合を例に説明したが、コンタクトホール３６ａ～３６ｃを形成する際に用いるエッチングガスはＣＦ４ガスに限定されるものではない。例えば、ＣＦ４ガスとＨ２ガスとの混合ガスをエッチングガスとして用いてもよい。
　次に、例えばＣＶＤ法により、タングステン膜を形成する。タングステン膜の膜厚は、例えば５００～８００ｎｍ程度とする。タングステン膜を形成する際に成膜室内に導入するガスとしては、例えばＷＦ６ガスとＨ２ガスとを含む混合ガスを用いる。
　次に、例えばＣＭＰ法により、層間絶縁膜３４の表面が露出するまでタングステン膜を研磨する。これにより、タングステンより成る導体プラグ３８ａがコンタクトホール３６ａ内に埋め込まれ、タングステンより成る導体プラグ３８ｂがコンタクトホール３６ｂ内に埋め込まれ、タングステンより成る導体プラグ３８ｃがコンタクトホール３６ｃ内に埋め込まれる。
　次に、例えばスパッタリング法により、例えばＴｉ膜、第１のＴｉＮ膜、Ａｌ膜及び第２のＴｉＮ膜を順次形成することにより、積層膜を形成する。Ｔｉ膜の膜厚は、例えば３０ｎｍ程度とする。第１のＴｉＮ膜の膜厚は、例えば６０ｎｍ程度とする。Ａｌ膜の膜厚は、例えば１０００ｎｍ程度とする。第２のＴｉＮ膜の膜厚は、例えば５０ｎｍ程度とする。
　次に、フォトリソグラフィ技術を用い、積層膜をパターニングする。積層膜をパターニングする際には、例えばＲＩＥ法を用いる。積層膜をパターニングする際に用いるエッチングガスとしては、例えばＢＣｌ３ガスを用いる。
　なお、ここでは、積層膜をパターニングする際にＢＣｌ３ガスを用いる場合を例に説明したが、積層膜をパターニングする際に用いるガスはＢＣｌ３ガスに限定されるものではない。例えば、積層膜をパターニングする際のエッチングガスとしてＣｌ２ガスを用いてもよい。
　こうして、積層膜より成る配線４０ａ～４０ｃが形成される（図４、図２３及び図２４参照）。配線４０ａは、導体プラグ３８ａを介して、容量素子２８の上部電極２６ａに電気的に接続される。また、配線４０ｂは、導体プラグ３８ｂ（図４参照）を介して、容量素子２８の下部電極２２に電気的に接続される。また、配線４０ｃは、導体プラグ３８ｃ及びバリア膜２０ｂを介して、配線１８ｂに電気的に接続される。
　こうして、本実施形態による半導体装置が製造される。
　本実施形態によれば、Ｃｕの拡散を防止する導電性材料より成るバリアメタル膜２０を全面に形成し、かかるバリアメタル膜２０をパターニングすることにより、導電層１８ａを覆うバリア膜２０ａと配線１８ｂを覆うバリア膜２０ｂとを形成する。本実施形態によれば、エッチングによるダメージが導電層１８ａに加わらないため、電気的特性の良好な容量素子２８を有する半導体装置を提供することが可能となる。
　［変形実施形態］
　本発明は上記実施形態に限らず種々の変形が可能である。
　例えば、上記実施形態では、位置合わせマークが形成される領域８に導電層２６ｂが残存している場合を例に説明したが、位置合わせマークが形成される領域８に導電層を残存させなくてもよい。
　また、上記実施形態では、位置合わせマークが形成される領域８にバリア膜２０ｄが残存している場合を例に説明したが、位置合わせマークが形成される領域８にバリア膜２０ｄを残存させなくてもよい。
　本発明による半導体装置及びその製造方法は、電気的特性の良好な容量素子を有する半導体装置及びその製造方法を提供するのに有用である。

Claims (12)

  1. 　半導体基板上に形成された絶縁層と、
    　前記絶縁層に埋め込まれたＣｕを含む導電層と、前記導電層上及び前記絶縁層上に形成された導電性材料より成る第１のバリア膜とを有する下部電極と、前記下部電極上に形成された第１の誘電体膜と、前記第１の誘電体膜上に形成された上部電極とを有する容量素子と、
    　前記絶縁層に埋め込まれたＣｕを含む配線と、
    　前記配線上及び前記絶縁層上に形成された導電性材料より成る第２のバリア膜と
    　を有することを特徴とする半導体装置。
  2. 　請求の範囲第１項記載の半導体装置において、
    　前記第１のバリア膜と前記第２のバリア膜とは、同一膜をパターニングすることにより形成されている
    　ことを特徴とする半導体装置。
  3. 　請求の範囲第１項又は第２項記載の半導体装置において、
    　前記導電層は、前記絶縁層の一部を取り囲むように形成されている
    　ことを特徴とする半導体装置。
  4. 　請求の範囲第１項乃至第３項のいずれか１項に記載の半導体装置において、
    　前記第１のバリア膜及び前記第２のバリア膜は、Ｔａ、ＴａＮ又はＴｉＮを含む
    　ことを特徴とする半導体装置。
  5. 　請求の範囲第１項乃至第４項のいずれか１項に記載の半導体装置において、
    　前記第２のバリア膜上に形成された第２の誘電体膜を更に有し、
    　前記第１の誘電体膜と前記第２の誘電体膜とは、同一膜をパターニングすることにより形成されている
    　ことを特徴とする半導体装置。
  6. 　請求の範囲第１項乃至第５項のいずれか１項に記載の半導体装置において、
    　前記絶縁層上に形成された抵抗層を更に有し、
    　前記第１のバリア膜、前記第２のバリア膜及び前記抵抗層は、同一膜をパターニングすることにより形成されている
    　ことを特徴とする半導体装置。
  7. 　下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とを有する容量素子を有する半導体装置の製造方法であって、
    　半導体基板上に絶縁層を形成する工程と、
    　第１の領域内における前記絶縁層にＣｕを含む第１の導電層を埋め込み、第２の領域内における前記絶縁層にＣｕを含む配線を埋め込む工程と、
    　前記第１の導電層上、前記配線上及び前記絶縁層上に、導電性材料より成るバリアメタル膜を形成する工程と、
    　前記バリアメタル膜上に誘電体膜を形成する工程と、
    　前記誘電体膜上に第２の導電層を形成する工程と、
    　前記第２の導電層をパターニングすることにより、前記第１の領域内に前記第２の導電層より成る上部電極を形成する工程と、
    　前記誘電体膜及び前記バリアメタル膜をパターニングすることにより、前記バリアメタル膜より成る第１のバリア膜により前記第１の導電層の上面を覆い、前記第１の導電層と前記第１のバリア膜とを有する下部電極を形成し、前記バリアメタル膜より成る第２のバリア膜により前記配線の上面を覆う工程と
    　を有することを特徴とする半導体装置の製造方法。
  8. 　請求の範囲第７項記載の半導体装置の製造方法において、
    　前記第１の導電層と前記配線とを埋め込む工程は、前記絶縁層の一部を取り囲むように前記第１の領域内における前記絶縁層に第１の溝を形成するとともに、前記第２の領域内における前記絶縁層に第２の溝を線状に形成する工程と、前記第１の溝内に前記第１の導電層を埋め込み、前記第２の溝内に前記配線を埋め込む工程とを有する
    　ことを特徴とする半導体装置の製造方法。
  9. 　請求の範囲第７項又は第８項記載の半導体装置の製造方法において、
    　前記バリアメタル膜を形成する工程の後、前記誘電体膜を形成する工程の前に、前記バリアメタル膜の表面を研磨することにより、前記バリアメタル膜の表面を平坦化する工程を更に有する
    　ことを特徴とする半導体装置の製造方法。
  10. 　請求の範囲第７項乃至第９項のいずれか１項に記載の半導体装置の製造方法において、
    　前記バリアメタル膜は、Ｔａ、ＴａＮ又はＴｉＮを含む
    　ことを特徴とする半導体装置の製造方法。
  11. 　請求の範囲第７項乃至第１０項のいずれか１項に記載の半導体装置の製造方法において、
    　前記第１の導電層と前記配線とを埋め込む工程では、第３の領域内における前記絶縁層にＣｕを含む第３の導電層を更に埋め込み、
    　前記第１の導電層と前記配線とを埋め込む工程の後、前記バリアメタル膜を形成する工程の前に、前記第３の領域における前記絶縁層の上層部をエッチングすることにより、前記第３の導電層の上部を前記絶縁層上に露出させ、前記第３の導電層より成る位置合わせマークを形成する工程を更に有する
    　ことを特徴とする半導体装置の製造方法。
  12. 　請求の範囲第７項乃至第１１項のいずれか１項に記載の半導体装置の製造方法において、
    　前記バリアメタル膜をパターニングする工程では、前記バリアメタル膜より成る抵抗層を更に形成する
    　ことを特徴とする半導体装置の製造方法。
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