JP2005150237A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】簡単にＭＩＭキャパシタを形成することができ、下部電極の抵抗を低く安定することが可能な半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板上の絶縁膜上に形成された第１の下層配線（３１）と、この第１の下層配線上に形成された第１のビアホール（６１）と、この第１のビアホール上に形成され、下部電極（９）、絶縁膜（８）、及び上部電極（１２）からなるＭＩＭキャパシタと、を備えている。
【選択図】 図２

Description

本発明は、半導体装置及びその製造方法に関する。

従来のこの種の技術には、Ｓｉウエハ上に形成された素子間を電気的に接続するためのメタル配線を形成する方法がある。例えばこの方法では、絶縁膜上に成膜されたＡｌをフォトリソグラフィ法でパターニングし、異方性エッチングでパターンスペース部のＡｌを除去することで配線を形成する。

しかし、微細化に伴い、異方性エッチングでのＡｌ配線の形成と、Ａｌ配線間のスペース部に絶縁膜を埋め込むことが困難になりつつある。Ａｌ配線に代わる新たなメタル配線の形成方法として、絶縁膜上にパターニングして異方性エッチングで溝を形成し、Ｃｕを埋め込む方式（以下、Ｃｕダマシン配線と称す）がある。

また、Ｓｉ−絶縁膜−Ｓｉの積層構造に代わるキャパシタ素子として、メタル−絶縁膜−メタルの積層構造のキャパシタ素子（以下、ＭＩＭキャパシタと称す）がある。このＭＩＭキャパシタは、電極にメタルを使用することから、メタル配線層の間にキャパシタの電極と配線を同時に形成することが好ましい。

図６の（ａ）〜（ｄ）は、従来例に係るＭＩＭキャパシタの形成方法を示す断面図である。従来、Ｃｕダマシン配線層の間にＭＩＭキャパシタを形成する方法としては、図６の（ａ）に示すように、まず絶縁膜をなすＳｉＯ_２膜２に溝を形成し、溝にメタルを埋め込み、溝中以外のメタルを除去することでＣｕダマシン配線をなす下層配線（第１配線）３１を形成した上に、キャップ用絶縁膜をなす誘電率の高いＳｉＮ膜４を覆う。

さらに、その上にＴｉＮ―ＳｉＮ―ＴｉＮを成膜して、異方性のドライエッチング（ＲＩＥ）と化学的ドライエッチング（ＣＤＥ）を用いて加工する。これにより、ＴｉＮの上部電極１２及び下部電極９を有し、その間に絶縁膜８を有するＭＩＭキャパシタを形成する。

その後で、図６の（ｂ）に示すように、絶縁膜をなすＳｉＯ_２膜１０を成膜し、ＭＩＭキャパシタ上のＳｉＯ_２膜１０を平坦化する。平坦化を行わない場合、高さが異なることから、次にビアホールを形成する際にリソグラフィによるパターニングのフォーカスがずれることがある。特に微細化により、ずれがより顕著になることから、平坦化は必須となる。

さらに、図６の（ｃ）に示すように、下層配線３１と上層配線（不図示）とを結ぶビアホール６３と、ＭＩＭキャパシタと上層配線とを結ぶビアホール６１，６２を形成する。しかし、ＭＩＭキャパシタ上のビアホール６１，６２は、上部電極１２上のビアホール６１と下部電極９上のビアホール６２とで深さが異なるとともに、下層配線３１上のビアホール６３とも深さが異なる。そのため、ＳｉＯ_２膜１０にＲＩＥでビアホールを加工する場合にＭＩＭキャパシタの各電極にダメージを与える可能性があることから、上部電極１２上、下部電極９上、及び下層配線３１上の各ビアホール６１，６２，６３を個別に加工することがある。この場合、各ビアホールのパターニングを個別に行うことから、全ビアホールの形成工程が長くなる。

さらに、図６の（ｄ）に示すように、上層配線になる溝を加工して、ＴａまたはＴａＮのバリアメタルとＣｕとをＰＶＤ法にて成膜して、Ｃｕをめっきして、上層配線１１１，１１２とビアホール６１，６２，６３にＣｕを埋め込む。その後で、配線とビアホール以外のＣｕをＣＭＰ法で除去することで、上層配線１１１，１１２が形成される。

上述した形成方法は、ビアホールと溝を加工した後にＣｕを埋め込むことで上層配線を形成するデュアルダマシン配線である。その他の形成方法として、ビアホールを加工した後にＣｕを埋め込み、ビアホール以外のＣｕをＣＭＰ法で除去して、さらに絶縁膜を成膜して溝を形成してＣｕを埋め込み、溝以外のＣｕを除去することで上層配線を形成するシングルダマシン配線がある。工程数が少ないことから、デュアルダマシン配線が主流となっているが、デュアルダマシン配線は最初に深いビアホールを加工することが必要であり、加工が難しい。

また上述した構造では、下層配線と上層配線との間の距離（高さ）をできるだけ大きくすることで、下層配線と上層配線を進む信号のカップリングによる速度遅延を防ぐ必要がある。しかし、デュアルダマシン構造に対するＣｕの埋め込みが微細化に伴い困難になることから、あまり下層配線と上層配線との間の距離を大きくすることはできない。そのため、今後は、ビアホールと上層配線を個別に形成するシングルダマシン配線が必要となる。

この場合、上述と同じ方法でＭＩＭキャパシタを形成した場合、やはり下層配線とＭＩＭキャパシタの上の絶縁膜をＣＭＰで平坦化する必要があるとともに、ビアホールを必要に応じて個別に加工する必要がある。

また、ＭＩＭキャパシタの膜厚を薄くすることで、ＭＩＭキャパシタ上の絶縁膜の凸部の高さを低くすることも有効である。しかし、ＭＩＭキャパシタの構造上、上層配線から下部電極へのビアホールは、上部電極を避けてＭＩＭキャパシタの周辺部のみに限られている。このため、ＭＩＭキャパシタの周辺部と中央部とで下部電極の抵抗の差が生じないように、下部電極のシート抵抗を下げる必要がある。

また、下層配線をＭＩＭキャパシタの下部電極にする方法もある。この場合、ＭＩＭキャパシタの高さが下部電極の分だけ低くなることから、平坦化が容易となる。しかし、ＭＩＭキャパシタの電極は、一般に数μｍから数ｍｍ程度と大きい。そのため、下層配線を下部電極に用いる場合、溝に埋め込まれたＣｕをＣＭＰ法で除去する際に、下部電極部のＣｕが必要以上に除去されてエロージョンが形成される。場合によっては、Ｃｕが無くなり下部電極としての役目が果たせなくなることもある。

また、下部電極よりもＭＩＭキャパシタの絶縁膜の方が小さい場合、絶縁膜を加工する際のエッチング処理によって下部電極のＣｕが腐食することがある。これは、下部電極以外の下層配線全体で発生することもあり得る。また反対に、下部電極よりもＭＩＭキャパシタの絶縁膜を大きくした場合、下部電極端部のキャパシタ特性が劣化しやすい。この劣化の原因は、下部電極のバリアメタル（ＢＭ）とＣｕとの境界部分で、ＣＭＰやその後処理の洗浄時にＣｕが溶けて除去されやすく、その上に成膜されたキャパシタの絶縁膜の膜厚が揃わないことや、ピンホールが開きやすくなるためである。

本発明の目的は、簡単にＭＩＭキャパシタを形成することができ、下部電極の抵抗を低く安定することが可能な半導体装置及びその製造方法を提供することにある。

課題を解決し目的を達成するために、本発明の態様の半導体装置及びその製造方法は以下の如く構成されている。

本発明の一態様の半導体装置は、半導体基板上の絶縁膜上に形成された第１の下層配線と、この第１の下層配線上に形成された第１のビアホールと、この第１のビアホール上に形成され、下部電極、絶縁膜、及び上部電極からなるＭＩＭキャパシタと、を備えている。

本発明の一態様の半導体装置の製造方法は、半導体基板上の絶縁膜上に第１の下層配線を形成し、この第１の下層配線上に第１のビアホールを形成し、この第１のビアホール上に、下部電極、絶縁膜、及び上部電極からなるＭＩＭキャパシタを形成する。

本発明によれば、簡単にＭＩＭキャパシタを形成することができ、下部電極の抵抗を低く安定することが可能な半導体装置及びその製造方法を提供できる。

以下、実施の形態を図面を参照して説明する。

（第１の実施の形態）
図１の（ａ）（ｂ）及び図２の（ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置をなすＭＩＭキャパシタの形成方法を示す断面図である。図１の（ａ）に示すように、まずＳｉ基板１上に膜厚０．５μｍのＳｉＯ_２膜２を成膜して、配線部にフォトレジスト法でパターニングを行い、ＣＦ系のガスを用いて異方性エッチング（以下、ＲＩＥ）法で加工することで溝を形成する。さらに、ＴａＮとＣｕをＰＶＤ法で成膜して、そのＴａＮとＣｕを電極にしてめっき法にて溝にＣｕを埋め込む。さらに、ＣＭＰ法で溝以外のＣｕとＴａＮを除去することで、下層配線（第１配線）３１，３２を形成する。

さらに、図１の（ｂ）に示すように、下層配線（第１配線）３１，３２からＣｕが露出しないように膜厚０．１μｍのＳｉＮ膜４を成膜した後に、膜厚０．３μｍのＳｉＯ_２膜５を成膜し、フォトレジスト法にてパターニングしてＣＦ系のガスを用いたＲＩＥ法で加工することで、下層配線（第１配線）３１，３２まで届くビアホール６１，６２を同時に開口させる。この際のビアホール６１，６２の穴径は０．１５μｍである。

その後で、図２の（ａ）に示すように、ＰＶＤ法にてＴａＮとＣｕを成膜し、めっき法にてＣｕ７を埋め込む。さらに、ＣＭＰ法にてビアホール６１，６２以外のＣｕとＴａＮを除去する。さらに、その上にＴｉＮとＳｉＮの積層膜を成膜して、フォトレジスト法でパターニングし、ＣＦ系ガスのＲＩＥ法でＭＩＭキャパシタの絶縁膜８を加工して、さらにフォトレジスト法でパターンニングし、Ｃｌ系ガスのＲＩＥ法で下部電極９のＴｉＮを加工する。

さらに、図２の（ｂ）に示すように、膜厚０．３μｍのＳｉＯ_２膜１０を成膜して、ＭＩＭキャパシタ部のＳｉＯ_２膜１０の凸形状をＣＭＰ法で平坦化する。ＭＩＭキャパシタ部のＳｉＯ_２膜１０の凸形状の高さは、ＣＭＰ前が０．２μｍであるのに対して、ＣＭＰ後は０．０３μｍ以下であった。

その後、図２の（ｃ）に示すように、フォトリソグラフィ法でパターニングして、ＣＦ系ガスのＲＩＥ法でＳｉＯ_２膜１０に溝を加工する。その際に、ＭＩＭキャパシタの絶縁膜８の上にも溝を形成する。フォトリソグラフィ法で溝をパターニングした際の焦点バラツキに対するマージン（ＤＯＦ）は０．４μｍであり、ＭＩＭキャパシタ上の溝も問題なくパターニングできた。また、ＭＩＭキャパシタの絶縁膜８とＳｉＯ_２膜１０との加工選択比は３０であり、ＭＩＭキャパシタの絶縁膜８の表面のエッチング量は０．１μｍであった。

さらに、ＴａＮとＣｕをＰＶＤ法で成膜して、そのＴａＮとＣｕを電極にしてめっき法にて溝にＣｕを埋め込む。さらに、ＣＭＰ法で溝以外のＣｕとＴａＮを除去することで、上層配線（第２配線）１１１，１１２とＭＩＭキャパシタの上部電極１２を同時に形成する。

図３は、複数のＭＩＭキャパシタの配置例を示す上面図である。図３では、上述したように形成されたＭＩＭキャパシタ１００が、縦方向に１０個、横方向に１０個、合計１００個配置されている。各ＭＩＭキャパシタ１００は、一辺が１００μｍの正方形状をなし、隣り合うＭＩＭキャパシタ１００，１００の間に２μｍの間隔が設けられている。また、ＭＩＭキャパシタ１００の膜厚は、上部電極１２と下部電極９と絶縁膜８とで、０．２μｍである。このときの下部電極９の厚さは、０．１μｍである。

以上のように形成されたＭＩＭキャパシタの特性には問題はなく、上部電極の抵抗値は低く安定していることが確認された。また、図４に示すＭＩＭキャパシタの断面図のように、ＭＩＭキャパシタ１００の下に、複数のビアホール１０１を縦方向及び横方向に０．３μｍピッチで等間隔に配置することで、下部電極の抵抗値も低く安定することが確認された。

（第２の実施の形態）
図５の（ａ）〜（ｃ）は、第２の実施の形態に係る半導体装置をなすＭＩＭキャパシタの形成方法を示す断面図である。図１の（ａ）に示したように、第１の実施の形態と同様の方法で下層配線（第１配線）３１，３２を形成して、図１の（ｂ）に示したように、下層配線（第１配線）３１，３２まで届くビアホール６１，６２を開口した。

その後、図５の（ａ）に示すように、ＴａＮとＣｕをＰＶＤ法で成膜して、めっき法にてＣｕ７をビアホール６１，６２に埋め込む。さらに、ＣＭＰ法でビアホール以外のＣｕを除去するが、その際にＴａＮは除去せずに残す。このＣｕを除くためのＣＭＰでのＴａＮとＣｕの選択比は１００以上であり、ＴａＮはほとんどエッチングされずにバリアメタルとして残る。

さらに、図５の（ｂ）に示すように、その上にキャパシタ絶縁膜用のＳｉＮ膜を成膜して、フォトレジスト法でパターニングを行い、ＣＦ系ガスのＲＩＥ法でＭＩＭキャパシタの絶縁膜８を加工する。さらに、図２の（ａ）に示したように、フォトレジスト法にてパターニングしてＣｌ系ガスのＲＩＥ法で下部電極９のＴａＮを加工する。フォトリソグラフィ法で溝をパターニングした際の焦点バラツキに対するマージン（ＤＯＦ）は０．３μｍであり、ＭＩＭキャパシタ上の溝も問題なくパターニングできる。

さらに、図２の（ｂ）に示したように、膜厚０．３μｍのＳｉＯ_２膜１０を成膜して、ＭＩＭキャパシタ部のＳｉＯ_２膜１０の凸形状をＣＭＰ法で平坦化する。ＭＩＭキャパシタ部のＳｉＯ_２膜１０の凸形状の高さは、ＣＭＰ前が０．２μｍであるのに対して、ＣＭＰ後は最大０．０３μｍであった。

その後、図５の（ｃ）に示すように、フォトリソグラフィ法でパターニングして、ＣＦ系ガスのＲＩＥ法でＳｉＯ_２膜１０に溝を加工する。その際に、ＭＩＭキャパシタの絶縁膜８の上にも溝を形成する。この際に、ＭＩＭキャパシタの絶縁膜８とＳｉＯ_２膜１０との加工選択比は３０であり、ＭＩＭキャパシタの絶縁膜８の表面のエッチング量は０．１μｍである。

さらに、バリアメタルとなるＴａＮとＣｕをＰＶＤ法で溝に成膜して、そのＴａＮとＣｕを電極にしてめっき法にて溝にＣｕ７１を埋め込む。さらに、ＣＭＰ法で溝以外のＣｕとＴａＮを除去することで、上層配線（第２配線）１１１とＭＩＭキャパシタの上部電極１２を同時に形成する。

以上のように形成されたＭＩＭキャパシタの特性には問題はなく、上部電極の抵抗値は低く安定していることが確認された。また、ＭＩＭキャパシタの下部電極の抵抗は、図４に示したように下部電極の下に複数のビアホールを縦方向及び横方向に０．３μｍピッチで等間隔に配置するだけでなく、ビアホールのバリアメタルと下部電極とを一体にすることで、低く安定することが確認された。

また、ビアホールのバリアメタルの膜厚だけでは抵抗値が十分でない場合は、ビアホール以外のＣｕをＣＭＰ法で除去した後に残したＴａＮ上に、第１の実施の形態と同様にＴｉＮを成膜してもよい。この場合でも、ビアホールと下部電極の少なくとも一部とがバリアメタルのＴａＮで一体になっていることから、下部電極の抵抗が安定しやすいという効果がある。

なお、上層配線（第２配線）１１１とＭＩＭキャパシタの上部電極１２は、ＭＩＭキャパシタの絶縁膜８上に導電体を成膜して、パターニングしてＲＩＥ法を用いて加工することにより形成してもよい。

次に、上述した実施の形態に対する比較例について説明する。

（第１の比較例）
図６の（ａ）〜（ｄ）は、第１の比較例に係る半導体装置をなすＭＩＭキャパシタの形成方法を示す断面図である。図６の（ａ）に示すように、まず、Ｓｉ基板１上に膜厚０．５μｍのＳｉＯ_２膜２を成膜して、配線部にフォトレジスト法でパターニングを行い、ＣＦ系のガスを用いて異方性エッチング（以下、ＲＩＥ）法で加工することで溝を形成する。さらに、ＴａＮとＣｕをＰＶＤ法で成膜して、そのＴａＮとＣｕを電極にしてめっき法にて溝にＣｕを埋め込む。さらに、ＣＭＰ法で溝以外のＣｕとＴａＮを除去することで、下層配線（第１配線）３１を形成する。

さらに、下層配線（第１配線）３１からＣｕが露出しないように膜厚０．１μｍのＳｉＮ膜４を成膜した後に、ＴｉＮとＳｉＮとＴｉＮの積層膜を成膜して、フォトレジスト法でパターニングして、Ｃｌ系ガスを用いたＲＩＥ法でＭＩＭキャパシタの上部電極１２を加工する。さらに、フォトレジスト法でパターニングして、ＣＦ系ガスを用いたＲＩＥ法でＭＩＭキャパシタの絶縁膜８を加工する。さらに、フォトレジスト法でパターニングし、Ｃｌ系ガスを用いたＲＩＥ法で下部電極９のＴｉＮを加工する。

さらに、図６の（ｂ）に示すように、膜厚０．６μｍのＳｉＯ_２膜１０を成膜して、ＭＩＭキャパシタ部のＳｉＯ_２膜１０の凸形状をＣＭＰ法で平坦化する。ＭＩＭキャパシタ部のＳｉＯ_２膜１０の凸形状の高さは、ＣＭＰ前が０．４μｍであるのに対して、ＣＭＰ後は最大０．０６μｍであった。

その後、図６の（ｃ）に示すように、フォトレジスト法でパターニングして、ＣＦ系のガスを用いたＲＩＥ法で加工することで、下層配線（第１配線）３１まで届くビアホール６３を開口させる。この際のビアホールの穴径は０．１５μｍであるが、フォトレジストにパターニングする際の焦点バラツキによるマージン（ＤＯＦ）は０．１５μｍと小さく、パターニングできないビアホールがある。そのため、図６の（ｃ）に示すように、ＭＩＭキャパシタ上のビアホール６１，６２と下層配線（配線１）３１上のビアホール６３を個別にパターニングする必要がある。

また、ビアホールを加工する際に、下層配線（第１配線）３１上のビアホール６３と下部電極９上のビアホール６２と上部電極１２上のビアホール６１とで深さが異なるため、上部電極１２部分のＴｉＮがエッチングされることになる。ＴｉＮとＳｉＯ_２との選択比は６０であり、ＴｉＮのエッチング量は０．０１μｍであるが、もともと上部電極１２の膜厚は０．０５μｍしかないため、ＴｉＮのピンホールは致命的な欠陥となりやすい。

その後、図６の（ｄ）に示すように、フォトリソグラフィ法でパターニングして、ＣＦ系ガスのＲＩＥ法で溝を加工する。その際に、ＭＩＭキャパシタの絶縁膜８の上にも溝を形成する。フォトリソグラフィ法で溝をパターニングした際の焦点バラツキに対するマージン（ＤＯＦ）は０．３μｍであり、ＭＩＭキャパシタ上の溝も問題なくパターンニングできたが、第１の実施の形態や第２の実施の形態に比べて明らかにＤＯＦが低下していた。

さらに、ＴａＮとＣｕをＰＶＤ法で成膜して、そのＴａＮとＣｕを電極にしてめっき法にて溝にＣｕを埋め込む。さらに、ＣＭＰ法でビアホールと溝以外のＣｕとＴａＮを除去することで、上層配線（第２配線）１１１，１１２を形成する。

上述したＭＩＭキャパシタの膜厚は、第１の実施の形態や第２の実施の形態のＭＩＭキャパシタの膜厚よりも厚い。その理由は、図７に示すように、上層配線（第２配線）１１２から下部電極９へのビアホール６２が、上部電極１２を避けてＭＩＭキャパシタの周辺部のみに限られているため、ＭＩＭキャパシタの周辺部と中央部とで下部電極９の抵抗の差が生じないように、下部電極９のシート抵抗を下げる必要があるためである。このときの下部電極９の厚さは０．３μｍである。

以上のように形成されたＭＩＭキャパシタは、図３に示すように、縦方向に１０個、横方向に１０個、合計１００個配置される。各ＭＩＭキャパシタ１００’は、一辺が１００μｍの正方形状をなし、隣り合うＭＩＭキャパシタ１００’，１００’の間に２μｍの間隔が設けられている。また、ＭＩＭキャパシタ１００’の膜厚は、上部電極１２と下部電極９と絶縁膜８とで、０．４μｍである。

以上のように形成されたＭＩＭキャパシタの特性には特に問題はなく、上部電極の抵抗値は低く安定していることが確認された。しかし、下部電極の膜厚を第１の実施の形態や第２の実施の形態と同様に０．１μｍにした場合、ＭＩＭキャパシタの周辺部と中央部とに電位差が生じたため、キャパシタ特性が劣化した。

（第２の比較例）
図８の（ａ）〜（ｄ）は、第２の比較例に係る半導体装置をなすＭＩＭキャパシタの形成方法を示す断面図である。第１の比較例と同様に、図８の（ａ）に示すように、下層配線（第１配線）３１を形成した後に、ＳｉＮ膜４を成膜して、その上にＭＩＭキャパシタを形成する。

さらに、図８の（ｂ）に示すように、０．３μｍのＳｉＯ_２膜１０を成膜して、ＳｉＯ_２膜１０の凸部をＣＭＰ法で平坦化し、図８の（ｃ）に示すように、ビアホールをパターニングしてＲＩＥ法で加工する。しかし、やはり第１の比較例と同様にＤＯＦが０．１５μｍと低く、ＭＩＭキャパシタ上と下層配線（第１配線）３１上を同時にパターニングすることが困難である。

また、図８の（ｄ）に示すように、上層配線（第２配線）１１１，１１２を形成して、ＭＩＭキャパシタ特性を確認したが、第１の実施の形態や第２の実施の形態と同様に下部電極の膜厚を０．１μｍにした場合、ＭＩＭキャパシタの周辺部と中央部とに電位差が生じたため、特性が劣化した。

（第３の比較例）
図９の（ａ）〜（ｃ）及び図１０の（ａ）〜（ｃ）は、第３の比較例に係る半導体装置をなすＭＩＭキャパシタの形成方法を示す断面図である。図９の（ａ）に示すように、下層配線（第１配線）３１，３２を形成した後に、直ぐにＭＩＭキャパシタ用の絶縁膜８と上部電極１２用のＴｉＮ膜を成膜して、それぞれをパターニングとＲＩＥ法により加工することで、ＭＩＭキャパシタを形成する。

さらに、図９の（ｂ）に示すように、ＳｉＯ_２膜１０を成膜して、ＳｉＯ_２膜１０の凸部をＣＭＰ法で平坦化し、図９の（ｃ）に示すように、ビアホール６１，６２をパターニングしてＲＩＥ法で加工する。そして、図１０の（ａ）に示すように、上層配線（第２配線）１１１，１１２を形成する。

しかし、下層配線（第１配線）３１の一部にＭＩＭキャパシタを形成した際のＣＦ系やＣｌ系ガスにより、腐食が発生して、下層配線（第１配線）３１にオープン不良や高抵抗となる不良が生じた。

また、下層配線（第１配線）３１の厚さは０．３μｍであったが、ＭＩＭキャパシタの下部電極となる部分の下層配線（第１配線）３１は１００μｍ×１００μｍの大きさにしたため、図１０の（ｂ）に示すように、Ｃｕ−ＣＭＰによるエロージョンにより、ＭＩＭキャパシタの中央部でのＣｕ残膜は０．１μｍにまで薄くなった。これを防ぐためには、下層配線（第１配線）３１の一辺を５μｍ以下にする必要があり、これはＭＩＭキャパシタとしてのデザインルールに対して大幅な制約となる。

また、図１０の（ｃ）に示すように、下層配線（第１配線）３１の上に成膜したＭＩＭキャパシタ用の絶縁膜（ＳｉＮ）８は、下層配線（第１配線）３１の端部のＣｕが局所的にエッチングされたことにより、上手く成膜できず、クラックが生じてキャパシタの耐圧劣化が生じた。

以上のように本実施の形態によれば、下層配線（第１配線）を形成して（図１の（ａ））、上層配線（第２配線）とＭＩＭキャパシタの下部電極の下にビアホールを形成する（図１の（ｂ））。その後、バリアメタル（ＢＭ）とＣｕをＰＶＤ法で成膜して、Ｃｕをめっきして、ビアホールにＣｕを埋め込む。ビアホール以外のＣｕをＣＭＰで除去する。この際に、場合によってはＢＭ上でＣＭＰを止めることで、ビアホール以外のフィールド部分に残ったＢＭをＭＩＭキャパシタの下部電極またはその一部にすることができる。その後、下部電極上にＭＩＭキャパシタの絶縁膜を成膜してＭＩＭキャパシタ部分をパターニングして加工する（図２の（ａ））。

さらに、絶縁膜を成膜して上層配線（第２配線）となる溝を加工する（図２の（ｂ））。その際にＭＩＭキャパシタの上部電極部分も同時に溝を形成するが、ＭＩＭキャパシタの絶縁膜との選択比が高い加工条件で行うことで、ＭＩＭキャパシタの絶縁膜を失うことはない。その後、ＢＭとＣｕをＰＶＤ法で成膜した後、めっき法にてＣｕを埋め込み、ＣＭＰ法で上層配線（第２配線）となる溝以外のＣｕを除去することで、上層配線（第２配線）を形成する（図２の（ｃ））。

ＭＩＭキャパシタの下部電極をビアホール上に形成する際に、ビアホールにＣｕを埋め込むためのバリアメタルを下部電極または下部電極の一部に用いることもできる。さらに、上部電極に上層配線（第２配線）を用いることで、ＭＩＭキャパシタの形成をビアホールおよび上層配線（第２配線）の形成と同時に進められ、工程が短縮できる。また、ＭＩＭキャパシタ上の絶縁膜を平坦化する上でも容易になる。また、大きなＭＩＭキャパシタでも下層配線（第１配線）を大きくする必要は無く、ＣｕのＣＭＰによるエロージョンを問題にする必要もない。

また、ＭＩＭキャパシタの下のビアホールを縦横に多数配置することで、下部電極の抵抗値も低く安定する（図４）。そのため、下部電極の膜厚を従来よりも薄くすることが可能になる。これにより、ＭＩＭキャパシタ上のＳｉＯ_２膜の凸部の高さをさらに低減することが可能になる。

本発明の態様の半導体装置の製造方法は以下の如き構成を有する。

（１） 半導体基板上の絶縁膜上に第１の下層配線を形成し、
この第１の下層配線上に第１のビアホールを形成し、
この第１のビアホール上に、下部電極、絶縁膜、及び上部電極からなるＭＩＭキャパシタを形成することを特徴とする半導体装置の製造方法。

（２） 前記ＭＩＭキャパシタ上に第１の上層配線を形成することを特徴とする上記（１）に記載の半導体装置の製造方法。

（３） 前記ＭＩＭキャパシタの上部電極を前記第１の上層配線の一部として形成することを特徴とする上記（２）に記載の半導体装置の製造方法。

（４） 前記半導体基板上の絶縁膜上に第２の下層配線を形成し、
この第２の下層配線上に第２のビアホールを形成し、
この第２のビアホール上に第２の上層配線を形成することを特徴とする上記（１）乃至（３）のいずれかに記載の半導体装置の製造方法。

（５） 前記第１のビアホールを、少なくとも第１の導電体と該第１の導電体のバリアメタルとなる第２の導電体とで構成し、前記第１のビアホールと前記ＭＩＭキャパシタの下部電極の少なくとも一部とを前記第２の導電体を用いて一体とすることを特徴とする上記（１）乃至（４）のいずれかに記載の半導体装置の製造方法。

（６） 前記第１のビアホールと前記第２のビアホールを同時に形成することを特徴とする上記（４）または（５）のいずれかに記載の半導体装置の製造方法。

（７） 前記第１の上層配線と前記ＭＩＭキャパシタの上部電極は、前記ＭＩＭキャパシタの絶縁膜上に絶縁膜を成膜して、該絶縁膜に溝を形成した後、該溝に第３の導電体と該第３の導電体のバリアメタルとなる第４の導電体とを成膜して、前記溝以外の前記第３の導電体と前記第４の導電体をＣＭＰ法で除去することにより形成することを特徴とする上記（１）乃至（６）のいずれかに記載の半導体装置の製造方法。

（８） 前記第１の上層配線と前記ＭＩＭキャパシタの上部電極は、前記ＭＩＭキャパシタの絶縁膜上に導電体を成膜して、ＲＩＥ法を用いて加工することにより形成することを特徴とする上記（１）乃至（６）のいずれかに記載の半導体装置の製造方法。

なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。

第１の実施の形態に係る半導体装置をなすＭＩＭキャパシタの形成方法を示す断面図。 第１の実施の形態に係る半導体装置をなすＭＩＭキャパシタの形成方法を示す断面図。 第１の実施の形態に係る複数のＭＩＭキャパシタの配置例を示す上面図。 第１の実施の形態に係るＭＩＭキャパシタの断面図。 第２の実施の形態に係る半導体装置をなすＭＩＭキャパシタの形成方法を示す断面図。 第１の比較例及び従来例に係る半導体装置をなすＭＩＭキャパシタの形成方法を示す断面図。 第１の比較例に係るＭＩＭキャパシタの断面図。 第２の比較例に係る半導体装置をなすＭＩＭキャパシタの形成方法を示す断面図。 第３の比較例に係る半導体装置をなすＭＩＭキャパシタの形成方法を示す断面図。 第３の比較例に係る半導体装置をなすＭＩＭキャパシタの形成方法を示す断面図。

符号の説明

１…Ｓｉ基板 ２…ＳｉＯ_２膜 ３０，３１，３２…下層配線（第１配線） ４…ＳｉＮ膜 ５…ＳｉＯ_２膜 ６１，６２，６３…ビアホール ７，７１…Ｃｕ ８…絶縁膜 ９…下部電極 １０…ＳｉＯ_２膜 １１１，１１２…上層配線（第２配線） １２…上部電極 １００，１００’…ＭＩＭキャパシタ

Claims (5)

1. 半導体基板上の絶縁膜上に形成された第１の下層配線と、
   この第１の下層配線上に形成された第１のビアホールと、
   この第１のビアホール上に形成され、下部電極、絶縁膜、及び上部電極からなるＭＩＭキャパシタと、
   を備えたことを特徴とする半導体装置。
2. 前記ＭＩＭキャパシタ上に形成された第１の上層配線を備え、
   前記ＭＩＭキャパシタの上部電極が前記第１の上層配線の一部として形成されたことを特徴とする請求項１に記載の半導体装置。
3. 前記半導体基板上の絶縁膜上に形成された第２の下層配線と、
   この第２の下層配線上に形成された第２のビアホールと、
   この第２のビアホール上に形成された第２の上層配線と、
   を備えたことを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１のビアホールは、少なくとも第１の導電体と該第１の導電体のバリアメタルとなる第２の導電体とで構成されており、前記第１のビアホールと前記ＭＩＭキャパシタの下部電極の少なくとも一部とが前記第２の導電体を用いて一体となっていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 半導体基板上の絶縁膜上に第１の下層配線を形成し、
   この第１の下層配線上に第１のビアホールを形成し、
   この第１のビアホール上に、下部電極、絶縁膜、及び上部電極からなるＭＩＭキャパシタを形成することを特徴とする半導体装置の製造方法。

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